JP4594896B2 - 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること - Google Patents

Description

本発明は、被試験デバイスを試験することに関する。

ソース同期入力／出力（Ｉ／Ｏ）インタフェースは、局所（local）クロックドメインを使用してデータ転送を処理するように設計される。すなわち、データ送信デバイスからデータ受信デバイスへ転送されるデータビットのタイミングは、そのデバイスの局所クロックを参照する。換言すれば、データのタイミングは、両方のデバイスを構成部品として有する、データ受信システムのシステムクロックによって提供される絶対タイミングスキームを参照しない。そのため、クロック情報に対応するビットストリームは、データの１つ又は複数の並列ビットストリームを伴う。受信機側において、これらのデータビットは、その後、バッファリングされ、そのクロック情報にリンクされて、適切なタイミングスキーム内で情報が回復され、その情報を取り出すことができる。

ソース同期インタフェースを実施する理由は、１ギガビット／秒の障壁を最近越えた、高速計算システムにおけるデータのスループットが増加することによって、これらのシステム内の相互接続に沿う制限された信号伝播速度が、こうしたシステムの各デバイスにおけるタイミングスキームの設定に関して支配的な要素になることである。異なる相互接続長のために、共通クロックデバイスから測定される場合、インタフェースを介して通信する送信デバイス及び受信デバイスは、一定スキュー、又は、さらに可変スキューを与えられる、システムクロックから偏移するタイミング情報を取得する場合がある。

最近のソース同期Ｉ／Ｏバスアーキテクチャは、まさに周波数基準として転送される局所クロック情報を使用し、並列ビット線のそれぞれについて位相を調整する。個々のデータビット線の静的スキューは、専用トレーニングシーケンスを使用してリンクアップ中に調整される。

さらに、これらのインタフェースは、クロック及びデータ情報のコモンモード位相変動、すなわち、ジッタを処理することが可能である。通信のソース同期動作は、それによって、熱ドリフト及び／又は電源電圧変動が存在しても、使用可能になる。これが意味することは、システムクロックと局所ＩＯデータの間の静的スキューの差を主にカバーする(cover)という元々の目的が、局所Ｉ／Ｏインタフェースクロックとその関連するデータの動的クロックドリフト及び高周波コモンモードジッタをカバーすることにも拡張されるということである。

デバイスの規定の機能動作を確保するために、こうしたデバイスは、かかるデバイスのコア論理と共に試験される必要がある。こうした試験は、通常、自動試験機器（ＡＴＥ）を使用して実行される。それによって、データビットの規定のシーケンスは、たとえば、ソース同期インタフェースのデータ送信部分又は受信部分を備える被試験デバイス（ＤＵＴ）に対して刺激信号として入力される。専用試験プログラムに従って論理演算を実施すると、処理されるデータは、ソース同期インタフェースを介した入力刺激信号、すなわち、データビット並びにその関連する局所クロック情報に応答して、ＡＴＥに戻るように送信される。

たとえば、２つの通信チップを備える計算システムの場合、ソース同期インタフェースのジッタ及びドリフトを、適切に処理することができるが、チップのうちの一方のインタフェースを試験する共通ＡＴＥは、データ及びクロック情報を検証するために、固定ストローブを使用する。そのため、コモンモードジッタ又はドリフトは、不利なことには、２つのチップの場合に比べて速く、転送されたビットについてのデータアイ（data eye）を閉じる傾向がある。

１つの解決策は、ＤＵＴが、ターゲットシステムにおける動作中と同様の状況下で試験することができるように、ＡＴＥにソース同期インタフェースの受信部分を与えることである。しかしながら、試験機器を設計する時に、ＡＴＥの空間的に分散したＩ／Ｏピンについての異なる伝播遅延が、考慮されなければならない。

したがって、被試験デバイスの進歩した試験を提供することが本発明の目的である。この目的は、独立請求項によって解決される。好ましい実施態様は、従属請求項によって示される。

データインタフェースを介して試験デバイスと通信することが可能な被試験デバイスは、以下で述べるように、機能並びに仕様に基づく特性に関して試験される。その中で、被試験デバイス（必ずしもそれに限定されないが）は、データ送信モード並びにデータ受信モードで動作することができる。

機能上の特性は、デバイスへ入力されるデジタルデータ信号に応答した、こうしたデバイスが一般に備える、たとえば、コア論理の挙動に関連する。入力されるデジタルデータ信号は、ビットサイクルのシーケンスで作成され、各ビットサイクルは、「０」又は「１」のいずれかによって表されるビット情報を保持する。デバイスに入力される特定のビットシーケンスは、コア論理によって実行される、販売業者が設計した演算シーケンスをもたらすように構成される。ビットシーケンスは、演算が、たとえば、それに対して実行されるデータ、並びに、デバイスに供給される、たとえば、試験固有のコントローラへの命令データを含んでもよい。

コア論理は、その後、前に入力されたデータ信号に応答して、処理されたデジタル信号を出力する。本発明は、試験ビットシーケンスの処理及び出力を始動する特定のステップに限定されない。被試験デバイスは、試験デバイスに送出されるデータ信号内にそれ自体のビットシーケンス情報を生成することがさらに可能である。いずれの場合も、データ及びデータに対して実行される演算が既知であるため、出力結果は、所定のビットシーケンス情報と比較することができる。

仕様に基づく特性は、とりわけ、デバイスのタイミング挙動に関連する。コア論理が、実行される論理機能に関して正しく動作することができるが、個々のビットサイクルの許容できない時間遅延、又は、より厳密には、クロックに関する立上がりエッジ又は立下りエッジによって表される遷移の許容できない時間遅延によって、データ受信機側の誤まった読み出し結果がもたらされる場合がある。許容可能な時間遅延は、デバイスの販売業者によって指定される。

試験デバイスは、自動試験機器（ＡＴＥ）であってよい。インタフェースから発生する到来信号は、クロック信号及びクロック信号に関連する１つ又は複数のデータ信号を参照する。２つ以上の信号が、データ信号及びクロック信号に関して試験されることも可能である。たとえば、データ信号の各グループがそれ自体のクロック信号と関連する、それぞれ８つのデータ信号の４つのグループが、こうして試験されてもよい。

一実施態様によれば、ストローブ信号のシーケンス、すなわち、ストローブは、到来信号のそれぞれについて生成され、各ビットサイクルのビット情報コンテンツを検証するために採用される。ストローブは、到来信号がサンプリングされる時間インスタンスを示す。そのため、ストローブの印加によって、それぞれのサンプリングユニットの時間離散出力信号がもたらされる。できる限り単純な場合、ストローブの周波数は、ソース同期インタフェースのサイクル周波数に対応する。しかしながら、ストローブは、データのビットストリーム及び／又はクロック信号に関して位相が異なってもよい。ストローブ自体のタイミングは、試験デバイスのクロックに基づく。

ビットコンテンツを検証する時に、それぞれが個々のビットストリームに関して別々の位相差を有する、或る数のストローブを使用して、データ並びにクロック信号のビットサイクルが、異なる位相の離散ステップで全体を走査される。これが意味することは、データ信号ビットコンテンツを検証するか、又は、サンプリングするためにクロックを使用する代わりに、両方の信号（クロック及び１つ又は複数のデータ信号）が、平易な機能及びタイミングエラーに関して調査されるということである。

信号を検証するのに使用される各ストローブは、ストローブとテスタクロックの位相差の１つの値を表す。基準はテスタクロックである。ストローブの各パルスが、１つのエラービットに関連することに留意することが重要である。

走査手順は、順次に、又は、複数のストローブと並列に実施することができる。前者の場合、試験ビットシーケンスは、ストローブのそれぞれについて繰り返されなければないが、後者の場合、複数のストローブは、クロック又はデータの同じサイクル内に配置され、これらのストローブのそれぞれは、本発明による、或る数のストローブの１つに対応する。

そのため、一実施態様では、サイクル当たり１つのストローブを有し、全てのストローブが、クロック及びデータ信号に関して同じ位相を有することが可能である。その後、このストローブを使用して、試験シーケンスが始動され、その際、信号がサンプリングされる。以下で、試験シーケンスは、「ショット」とも呼ばれる。その後、次のストローブが、次のショット／試験シーケンスについて生成され、ショットの各サイクルは、第１ショット又はストローブの前の位相と異なる、位相の第２の値を有する１つだけのストローブを有する。たとえば、５０ショットは、それぞれ１つのストローブ／位相設定について実行される。

別の実施態様では、その時点の試験シーケンスについて予定される複数のストローブと同じ数のストローブをサイクル当たり有することが可能である。１つだけの試験シーケンスがショットであり、各サイクルは、対応するストローブに関連する位相に従うストローブによってカバーされる。たとえば、試験は、サイクル当たり５０ストローブ又は５０ストローブ／位相設定をそれぞれ与えられる１つだけのショットを含んでもよい。

さらなる実施態様では、たとえば、それぞれ、サイクル当たり５つのストローブ（各ストローブは異なる位相を有する）を有する１０ショットを実施し、同様に、５つのストローブの位相設定をショットごとに変えることによって、組み合わせ式試験を実施することが可能である。

エラーは、捕捉スキーム及び比較スキームにおいて検出され、データビットサイクルは、予想された所定のビットシーケンスと比較され、クロックビットサイクルは、交番ビット情報のシーケンスと比較される。結果は、ビットサイクルのそれぞれについて、また、位相差の各値について、また、試験される信号のそれぞれについて、パス又はフェイル状況である。

結果は、たとえば、行列で表され、行は、ストローブの位相差の値を提供し、列は、サンプリングされる、対応するサイクルの数を表す。そのため、各信号、すなわち、データ又はクロックのいずれかは、それ自体の行列を有する。行列におけるエントリは、「パス」か「フェイル」、「エラー」か「エラーでない」、又は「０」か「１」か等である。結果を表すために、あらゆる他の適切なデータ構造を構成することもできること、及び、本発明は、本明細書による実施形態に述べるデータ表現の選択に限定されないことは、言うまでもない。

その結果、行列のサイズは、販売業者固有であってもよいサイクルの数、及び、位相走査の解像度、すなわち、異なるストローブの隣接ストローブ間の時間差に依存する。本発明によれば、この最終的に大量のデータボリュームは、たとえば、行列におけるエントリによって表される各サイクル及び位相差について、本方法に従って取り出されるパス又はフェイル状況に対して実施するブール演算を使用することによって、最後には１つだけの許容又は排除という判定に徐々に帰着される。

第１ステップでは、各データ信号のパス又はフェイル状況は、第１ブール演算を使用して、クロック信号のパス又はフェイル状況と組み合わされる。両方のそれぞれの状況（クロック及びデータ）に対してどの演算が実際に適用されることになるかは、データ信号及びクロック信号に関して、ストローブ信号によってどんな状況が満たされなければならないかに依存する。

たとえば、データビットが受信デバイスによって実際に読み出される時に、安定したデータ信号を有するために、クロック信号が、データ信号に関して一定のオフセットを有する場合、ストローブ信号をこのオフセット間隔内に配置することによって、本方法を使用して、各サイクル内でのこのタイミングの正確さを試験することができる。１つのストローブ信号は、データ信号の新しいサイクルが既に開始したかどうかを検証し、一方、他のストローブ信号は、クロック信号の新しいサイクルがいまだ開始していないかどうかを検証する。こうした例示的な構成では、両方のストローブが比較においてエラーを生じない場合、組み合わせ式パス状況が達成されるが、それが意味することは、パス状況がそれぞれ、「０」として表現される時に論理「ＯＲ」によって、又は、パス状況が「１」として表現される時に「ＮＡＮＤ」によって、ブール演算を実現することができるということである。

別の例示的な場合では、データ及びクロックサイクルの遷移が考えられ、時間又は位相が一致することが意図される。本明細書では、データ信号及びクロック信号について生成されるストローブ信号もまた一致する。信号のそれぞれのサイクルの一致の検証は、位相に関して、サイクル遷移にわたってストローブを走査することを含む。所与のサイクルについて、信号（クロック及びデータ）の両側に対する比較ステップによって取得される一致エラーが、このイベントが早いか又は遅い一致遷移を単に表しているという理由で許容されることができるため、この場合、クロック及びデータのパス又はフェイル状況を組み合わせるのに、論理「ＥＸＯＲ」（排他的「ＯＲ」）が適切なブール演算である。しかしながら、本発明は、これらの例に限定されず、他のブール演算が採用されてもよい。

次のステップでは、インタフェースに関連する各データ線が、所与のサイクルについてパス状況を生じるかどうかがチェックされる。或る数のデータ線（及び、その関連するクロック線）、たとえば、１６又は３２の中から、たとえば、１つだけのデータ線又はデータ線試験チャネルがフェイル状況を生じる場合、このサイクルについて、総計で「フェイル」又は「１」がもたらされる。試験デバイス上で、こうした演算は、単純で、かつ、高速な「ワイヤードＯＲ」演算として構成することができる。

本方法の次のステップは、たとえば、或る量のデータを組み合わせ式データ構造又は行列に帰着することである。

クロック信号がデータ信号に関して位相オフセットを有する第１の例示的な場合では、所与のサイクルについて、フェイル状況のみでなく、組み合わせ式パス状況を提供する、ストローブ信号のための任意の位相又は位相差が存在するかどうかをチェックすることによって、これを行ってもよい。そのサイクルについて、少なくとも１つのパス状況が存在する場合、ソース同期インタフェースを介して互いに通信する２つのデバイスの受信部分は、データ信号の正しいビットコンテンツを正確に回復することができると考えられる。この演算の結果は、サイクル当たり１つだけのパス又はフェイル状況である。これは、データ及びクロックの各グループについて有効である。たとえば、このタスクを達成するために、エラービットに対して、論理「ＯＲ」を実施することができる。

各サイクルは、パス又はフェイル状況をチェックされるため、サイクルの全てがパス状況を提供するかどうかをチェックする、さらなる論理演算を適用することができる。「パス」が「０」で表される場合、この演算は、たとえば、論理「ＮＡＮＤ」であってもよい。或いは、パス状況が、「１」で表されるように、相補的で或ることができ、この場合、論理「ＯＲ」を適用することができるなどである。

クロック及びデータ信号がビットサイクル間に一致遷移（coincident transition）を有する第２の例示的な場合では、所与のサイクルについて、組み合わせ式フェイル状況を提供する、ストローブ信号用の位相及び位相差が全く存在しないかどうか、又は、換言すれば、所与のビットサイクルについて組み合わせ式パス状況のみが存在するかどうかをチェックすることによって、これが行われる。

本明細書に提供される特定の論理演算のセットは、或いは、エラービット解析に関して所望の結果をもたらすために、他の論理表現の組み合わせとして表現されてもよいこと、及び、本発明は、これらの組み合わせのあらゆる組み合わせに拡張されることは言うまでもない。

そのため、本方法の最終結果は、デバイスを、それに従って許容するか、又は、排除することができる１つだけのパス又はフェイル状況である。

要するに、本発明の方法によれば、ソース同期インタフェースを有するデバイスのデータ信号及びクロック信号は、試験機器の独立したクロックによって生成されるストローブによって、共に位相に関して、順次に、又は、並列に走査され、その後、両方の種類の信号についての捕捉及び比較の結果が、ブール論理を使用して組み合わされる。

利用可能な試験機器は、それぞれの被調査ピンについて、ストローブ信号設定を同時に生成し提供するための高精度タイミングを既に提供していることから、利点が生じる。ストローブに関する位相走査は、データとクロックの両方の信号を完全にカバーすることができる(provide full coverage)。それによって、反復性の、又は、ランダムなコモン位相ジッタのような作用が存在している間に、ソース同期インタフェースを介して第１デバイスと通信する第２デバイスによって送信された信号から何を回復することができるかについての解析が、ブール演算を使用して実行される。これらの演算は、試験機器によって提供されるハードウェア手段及び／又はソフトウェア手段によって実行される。

ストローブによるサイクル位相の走査は、試験シーケンスを繰り返すことによってか、複数のストローブを並列に印加することによってか、或いは、換言すれば、１つの試験シーケンス又はショットに同時に印加されると、サイクル当たり２以上のストローブを生じるストローブによって実施されてもよい。

本発明は、任意の種類のデータキャリア上に記憶することができるか、又は、その他の方法で任意の種類のデータキャリアによって提供することができ、任意の適当なデータ処理ユニット内で、又は、任意の適当なデータ処理ユニットによって実行されることになる１つ又は複数の適当なソフトウェアプログラムによって、部分的に又は完全に本発明を具体化するか又はサポートすることができることが明らかである。それでも、ＣＰＵと共に試験デバイスの試験ボード上に構成される試験プロセッサに関して、ハードウェアとして実行される場合、本発明は、特に有利になり、特に、それぞれ１つの試験プロセッサがピンごとに専用である時、試験時間低減が達成される。

本発明の他の目的及び本発明の実施形態の付随する利点の多くは、添付図面に関連する好ましい実施形態の以下のより詳細な説明を参照することによって、容易に認識され、かつ、よりよく理解されるようになるであろう。実質的に又は機能的に、等しいか又は同様である特徴部は、同じ参照符号で示されるであろう。

本発明による方法の第１の実施形態では、仕様に基づく機能試験が実行される。本明細書では、単一機能試験の実行において、タイミング及び／又はレベル仕様によって、被試験デバイスの機能検証と試験の両方が達成される。そのため、そのデバイスについての許容又は排除についての判定をもたらす時に、本発明は、パラメータ試験と論理試験の両方を組み合わせる。図１は、この第１の実施形態のために使用されるセットアップ時間仕様の１つの例を示す。

クロック遷移が起こった時にこのレベルがサンプリングされた後、ビット情報を安定したレベルに保持するための最小時間を設定するホールド時間の仕様について、同様の実施形態が示されるであろう。或る意味では、セットアップ時間とホールド時間は共に、データアイの長さを提供する。

被試験デバイス（ＤＵＴ）は、試験デバイス、すなわち、リンクパートナの位相基準を提供するために、ＩＯインタフェースの送信部分においてデータ信号と共にクロック信号を出力する。セットアップ時間仕様は、データの有効性を示すクロック遷移が、データが所与の時間の間安定である前には起こらないことを保証する。データの論理コンテンツと同じショットにおいてこの仕様を試験するために、クロック信号をサンプリングするストローブ信号は、データ信号をサンプリングし、検証するストローブ信号と比較して、指定されたセットアップ時間だけ遅延させられる。こうした仕様に準拠する試験タイミングによって、データ遷移も、クロック遷移も、許容可能な最小値、すなわち、セットアップ時間を越えて互いの方にシフトしないことを確保することができる。

図１に示すマージンは、デバイス固有の位相変動を補償（account for）する。セットアップ時間仕様は、データ遷移を生成するビットについて試験することができるだけであり、クロック信号については常に試験できる。しかしながら、データ信号内で起こる等しいビット情報を有する隣接ビットは、データコンテンツが正しいと仮定すると、パス状況を生じるであろう。

データ遷移とクロック遷移の両方に、大量のコモンモードジッタが存在する場合、ストローブの単一固定セットを使用する従来の試験戦略は、おそらく失敗するであろう。コモンモードジッタのために、クロックサイクル遷移及びデータサイクル遷移は、位相が前後に同時に移動する。ジッタが増加すると、マージンが減少し、それによって、遷移が固定ストローブ時間位置を越えるとすぐに、フェイル状況が生じる。先に説明したように、テスタ機器自体のストローブ時間設定は、送信デバイスに比べると少ないジッタを受ける。

本実施形態による試験デバイスではなく、普通の通信パートナであるデータ受信デバイスが、ソース同期インタフェースと共に動作し、デバイス（その時、試験下にある）と通信する場合において、この受信デバイス及びそのインタフェースは、一般に、コモンモード位相変動に追従することが可能である。これは、動的位相追従が、インタフェース設計アーキテクチャの一部であり、周波数が、ターゲット追従範囲内にある時に、特に当てはまる。試験する本方法は、以下で説明するように、動的位相追従の手法には従わない。

コモンモードジッタの影響は、図２及び３の位相変調に関して視覚化される。図２は、ｘ軸に沿う時間に対する信号レベルの従来図を示すが、図３は、各サイクルの位相が、ｘ軸に沿う時間の関数として、ｙ軸に関する遷移の位置によって示されるように、個々のサイクルが、反時計方向に９０°だけ傾くデータビットを表示する。

こうした図では、例証のために、この場合、正弦信号である、コモンモードジッタ変調信号は、図３の点状曲線で示されるようにはっきり見えるようになる。図において、矢印で示されるストローブ信号位置を比較すると、ジッタの正弦関数によって、その時のストローブ位相について、クロック信号の第２ビットサイクルＮ及びデータ信号についての第４サイクルＮ＋２に関してエラーが生じることが明らかになる。

図４に示す次のステップでは、所与の仕様、たとえば、セットアップ時間がそれについて達成される少なくとも１つのストローブが存在するかどうかを特定するために、サイクルは、複数の固定ストローブによって、繰り返し走査される。この単純な実施形態では、走査は、位相間隔が等しい複数のストローブを使用する。しかしながら、代替の実施形態によれば、等しくない／非線形な間隔のストローブを使用することが可能である。固定サイクル時間に関するストローブの各位相差について、ストローブの位相に応じてエラーが発生する。エラーは、クロック信号及びデータ信号について、異なるインスタンスで発生する。それでも、クロックか、データのいずれかについてのストローブの所与の位相についてエラーが発生すると、対応するビットサイクルは、その位相に関してフェイル状況に入る。

さらに、クロック信号についても、データ信号についてもエラーを示さない、各サイクルにおけるストローブも存在する。それに応じて、そのビットサイクルは、ストローブ信号の所与の位相について正しい結果を送出する。しかしながら、これらのエラーのないストローブは、図４に示すビットサイクルＮ−１、…、Ｎ＋２のそれぞれについて、異なる位相で発生する。ここで、通常のデータ受信デバイスは、動的位相追従によってこれらの位相変動に追従することができるため、図４に示すサイクルは、そのビットサイクルの少なくとも１つの位相走査ステップがパス状況に入るとセットアップ時間仕様を達成すると、本明細書では考えられる。

この第１の実施形態によれば、データ信号及びクロック信号は、多くの（ショットの全てのサイクルのサブセット）、又は、全てのビットサイクルを完全にカバーするように、かつ、位相に関して広範囲に、ストローブによってサンプリングされる。図４は、それぞれのストローブの、４つのサンプリングされたビットサイクル及び５つの適用された位相差、すなわち、かなり大きな行列の５行対４列部分を概略的に示すだけである。行列のエントリは、パスの場合「０」であるか、フェイルの場合「１」である（図４においてストローブ矢印の灰色か黒色のアンダーレイで示す）。これらの値は、データ信号及びクロック信号についてそれぞれ別個に取得される。

次に、これらが、ストローブによってサンプリングされ、比較され、エラー結果（パス又はフェイル、「０」又は「１」）として記憶された後、これらの行列エントリに対して後処理が実行される。行はサイクル数を表し、列は位相走査ステップ数を表す。先に説明したセットアップ時間仕様に準拠するサイクルの位相ステップは、各データ信号及びクロック信号についての、行列の全ての対応するエントリ間でのブール「ＯＲ」演算によって求められる。図４で表示する状況に対応する行列のサンプル部分は、図５に示され、結果として得られる組み合わせ式行列が一番下に示される。

図５は、ブールＯＲ結果を記憶するのに使用される行列が、点状曲線で示す変調信号を描くゼロのバンドを有するコモンモード位相変動を反映することを示す。このバンドの幅はセットアップ時間のマージンを表す。

バンドを形成する境界は、相関があってもよく、又は、相関がなくてもよく、これらのデータの後処理は、解析及びデバッギングをさらに支援するために使用することができる。特に、相互相関及びさらなる統計解析を、これらのデータに対して実施することができる。

方法の完全なシミュレーション結果は、図６〜１１に示される。１つのデータピンと、或るクロックピンが、６４のサイクルと６０の位相ストローブ比較ステップで使用される。正弦コモンモードジッタは０．２Ｕｌｐｐになる。セットアップ時間仕様は、０．０５Ｕｌに設定された、そして、実際のセットアップ時間は、０．１４Ｕｌになり、０．０９Ｕｌのマージンを残す。シミュレーションは、テスタシステムのノイズを反映するために、サンプリングストローブに関して０．１Ｕｌｒｍｓジッタをさらに含んだ。ストローブについてのパス状況結果はそれぞれ、明るい灰色で示され、エラーは、暗い灰色で示される。ストローブ位相走査ステップは、サイクルの外側の−０．２Ｕｌで始まり、ほぼサイクルの中心の＋０．４Ｕｌまで、０．０１Ｕｌステップサイズで進む。

データ信号についての比較結果（図６を参照されたい）は、結果がデータアイの外側でサンプリングされる限り、エラーを示す。この領域では、完全なパス状況を有する列が、フェイル状況を反映する領域の中で発生する場合がある。これは、同じ論理値を表す隣接ビットのために起こる、すなわち、ビットサイクル境界で遷移が全く発生しない。そのため、ストローブが、ビットサイクルの外側に位置する時でさえ、フェイル状況を受けず、これを、ブラインドビットと呼ぶ。ストローブ信号位相が、それぞれのビットサイクルに入るため、パス状況を受ける。ここで受ける反復性のコモンモードジッタのために、パス／フェイル境界も、正弦形態で移動する。

図７は、複数の位相ステップ（各ステップは異なるストローブで表される）でクロック信号を走査した結果を同様に示す。しかしながら、クロックストローブとデータストローブは、位相又は時間が共に移動するため、データストローブが、対応するデータビットサイクルに入いろうとする時に、対応するクロックストローブはクロックビットサイクルを出るため、（絶対）位相の負値の方で、フェイル状況を受ける。

図８は、関連する行列エントリのそれぞれに適用されるブール「ＯＲ」演算によって実行される両方の行列のオーバレイを反映する。使用される仕様に関してセットアップ時間マージンを反映する幅０．０９Ｕｌのエラーのないバンドが見えるだけでなく、パス／フェイルの両方の境界上に、０．０２Ｕｌｐｐの振幅を有するコモンモードジッタ変調の正弦形状が見える。デバイスを試験する１つだけの単一位相ステップを使用することによって、著しいジッタのために、全てのサイクルにわたって隣接するパスは生じないであろう。

次に、ブール「ＯＲ」が、パスが隣接するサイクルで発生するかどうかに関わらず、それぞれの個々のビットサイクルの少なくとも１つの位相ステップについてパスを生じることを検証することによって、全体のパス状況が求められる。

非同期で非反復性のコモンモードジッタの場合が、図９に示される。行列又はグラフの注意深い調査によってわかることは、各サイクルについて、位相追従によって、現在、試験下にあるデバイスにリンクされる通常のパートナデバイスによって追従されることができる、パスを生じる少なくとも１つの位相ステップが存在するため、パスについての状況が満たされることである。アプリケーションのほとんどにおいて、コモンモードジッタ用のソースが、デバイス上で実行される試験パターンに結合されることがたとえ予想されるとしても、方法がまた、非同期のランダムな場合をカバーすることが重要な利点である。

次に、クロックとデータ間の相対的なタイミング不調又は差動ジッタによって反映される欠陥の場合を考える。予想されるように、こうした不調は、１つ（又は複数）のサイクル（複数可）において、ストローブのどの位相位置が選択されるかにかかわらず、クロック信号とデータ信号の両方についてパスが全く取得されない結果を招く。換言すれば、フェイル状況を受けるそれぞれのビットサイクルについてコモンモードジッタのオフセットが前もってわかっていても、共にセットアップ時間仕様だけ離間した、クロック信号とデータ信号についてのストローブ信号は、両方のストローブが、そのサイクルについてパス状況をもたらすように調整されることができない。この試験状況は、ソース同期インタフェースを介して現在のＤＵＴがリンクする通常のデバイスパートナもまた、この位相変動に追従することができないことを反映する。

図１０は、データ信号ストローブと比較結果に関する、こうした場合のシミュレーションを示し、相対的なタイミングエラーがサイクル１０において発生する。不調をシミュレートするために、そのサイクルについてのデータ遷移に対する０．２Ｕｌの遅延が、このサイクルに適用された。これは、サイクル１０において、一定の正弦的なパス／フェイル境界を０．２Ｕｌだけ越えて延びるエラーをもたらす。クロック信号行列は、図７の行列と同様である。ブール「ＯＲ」演算を適用すると、結果として得られる行列は、図１１に示すパターンを示す。このグラフにおいて、１０番目のビットサイクルに関連する列は、伸張したフェイル状況のために、正弦パスバンドを遮断し、したがって、本方法の固有の検出基準を立証する。

図１１に示す同様なグラフは、サイクルの始めの方にクロック遷移を進ませることになる、クロック信号に対する相対的なタイミング不調について生成することができる。しかしながら、クロックとデータについて、１つの重要な差が存在する。相対タイミングエラー用のソースが、ブラインドビットに対応するサイクルにおいて作動すると、遷移は全く発生せず、したがって不調生成プロセスは影響を及ぼさない。

本発明の第２の実施形態は、データ信号及びクロック信号を送信する、位相オフセットを持たない、すなわち、ビットサイクルの遷移が同相である、ソース同期インタフェースに関する。こうした実施の形態は、たとえば、ＤＤＲメモリ（２重データレート）として、高速メモリアーキテクチャに関することが多い。この場合、セットアップ時間仕様は、全く試験される必要はなく、むしろ、両方の遷移の同期性が、以下で説明するように、試験の対象となる。

第１の実施形態と同様に、試験デバイスは、データ信号だけでなく関連するクロック信号を受け取る。ストローブ信号設定は、両方の信号のサイクルに含まれるビット情報をサンプリングするために生成される。その設定において、推測される遷移に対する位相差が、複数のストローブを生成することによって全体が走査される。図１２の略図において、１つの例を見ることができる。遷移の同期性がこの実施形態で試験されることになるが、クロック及びデータ（矢印で示す）についてのそれぞれの設定の両方のストローブは、時間又は位相が、それぞれ一致する。しかしながら、データ及びクロックアイのサイズ並びに位相の相対位置はまだ知られていない。そのため、エラー及び／又は許容できない遅延を検出するために、ビットサイクルは、サイクル遷移に関してストローブの位相を変えることによって走査される。

コモンモードジッタの発生は、位相追従を使用するソース同期インタフェースにとってかなり無害であり、図１３ａ〜１３ｄに見ることができる。図１３ａは、ストローブは、所定のビット情報シーケンスに従って関連すると考えられるサイクル内に位置する場合を表す。さらに、データとクロックの両方の遷移は同期する。結果として、本発明の方法による、捕捉及び比較による検証ステップは、クロックとデータの両方について図１３ａに示すように、このサイクル及びこの位相について、パス状況を生じる。クロック及びデータについての両方のストローブが、同時にサイクルの外側に入る場合（図１３ｂに示す）、同じことが有効である。

データ及びクロックのそれぞれについてのストローブの位相設定は、先の実施形態のようにオフセットを有さない。しかしながら、両者は、位相が一致する。コモンモードジッタの場合、両者は、パス及びフェイル状況を生じる。両方の信号がパス状況を生じるか、又は、両方の信号がフェイル状況を生じる場合、全体の結果はパス状況である。全体のフェイルは、クロックストローブが１つのサイクルでフェイルし、かつ、データストローブが対応するデータサイクルでパスするか、又は、その逆の場合に発生するだけであり、図１３ｃ及び図１３ｄに見ることができる。

その結果、クロック及びデータの比較結果を組み合わせる適切な論理演算は、排他的「ＯＲ」で表すことができる。

図１４は、クロック及びデータのサイクルに関して種々の位相φで生成されるストローブの図であり、第１の実施形態について図３に示す図と同様である。この図では、サイクルは、９０°だけ傾く。ｙ軸は位相オフセットに対応し、ｘ軸はサイクル数を表し、１０サイクルが概略的に示される。図形の上側部分（クロック）と下側部分（データ）の曲線で示すように、正弦ジッタが存在する。曲線は、サイクルの遷移を接続するように描かれる。水平矢印はストローブの位相を示す。点状水平線のそれぞれに沿うストローブ矢印は、同じストローブを指す。この遷移曲線より上にあるストローブは、比較後にエラーを生じ、その曲線より下のストローブはパス状況を生じる。

タイミング不調の２つのインスタンスは、データ信号のビットシーケンス内で発生し、１つのインスタンスは、図１４に示す第３サイクルで、他のインスタンスは第６サイクルで発生する。それぞれの２つのストローブはデータ内に含まれ、したがって、さらなるフェイル状況が生じ、これは、クロック信号の対応するサイクルについては同時に起こらない。

排他的「ＯＲ」演算の結果は、図１５の行列図に示される。列３、行２及び３並びに列６、行３及び４に、フェイル状況が存在する。

さらに、この第２の実施形態によれば、実際にビットレベルの遷移を示さない、すなわち、２つの連続するビットが同じである、サイクル数に対応する行列の列は、エラー値を全く示さない。しかしながら、クロック信号は、いずれの場合も、クロックデータアイから外れ、比較においてエラーを生じる大きな位相を有する一部の試験ストローブを有するであろう。結果として、排他的「ＯＲ」はまた、これらのストローブについてエラーを生じるであろう。

この問題を回避するために、遷移が発生しない場合に対応するサイクルは、図１５の第２、第４、及び第９列（サイクル）について示すように、ブール演算を実施する前にマスクされる。

本発明は、有利には、試験デバイス、たとえば、図１６に示す第３の実施形態に示すようなＡＴＥ２のハードウェア構成で具体化されてもよい。出願人、Agilent Technologies, Inc.、カルフォルニア州パロアルト(Palo Alto, Ca)によって着想され、作製されるもの等の、ピンごとにテスタを利用可能な(available tester-per-pin)アーキテクチャは、ピン１４ごとに利用可能な大量の統合化メモリ２２、したがって、サイクル当たり、及び、比較ストローブ（すなわち走査された位相）当たりの比較結果について大量の記憶容量を提供する。この場合、テスタチャネル（データ線）と関連する、試験プロセッサ２０のハードウェアアーキテクチャは、ＡＴＥ２のコントローラ３０のＣＰＵのみを使用する純粋にソフトウェアベースの後処理と比較して加速を可能にする。

ＡＴＥ２は、テスタクロック２６、さらに、コントローラ３０に対するインタフェース２８、及び、或る数のテスタチャネルボード１６を備える。図では、各ボードは、それぞれが、ピン１４、フロントエンドユニット１８、試験プロセッサ２０、及び統合化チャネルメモリ２２を備える４つのテスタチャネルを有する。各ピンは、さらにコア論理６を有する被試験デバイス４のソース同期インタフェース８への接続部を形成する、データ線１０の１本と、又は、クロック線１２に接続される。

この実施形態によれば、試験プロセッサ２０は、データ信号及びクロック信号の対応するサイクルのそれぞれについて、また、それぞれの比較ストローブについて、比較結果の間のブール論理演算を実施するように構成された論理演算ユニットを表す。その中で、試験プロセッサは、両方の信号の各サイクル及び各適合位相が、組み合わせ式パス又はフェイル状況を持つと考える。

試験プロセッサ２０を使用してブール演算を適用する前に、テスタチャネルのそれぞれのピン１４に到来するそれぞれのアナログ信号レベルは、レベル比較器を使用して、２値情報コンテンツを反映する離散レベルに最初に変換される。次に、サンプルユニットは、２値信号をサンプリングするための予め決めたストローブを使用して、所与の（離散的な）ストローブタイミングで離散ビット値を取得する。その後、試験プロセッサ２０は、比較ステップ並びにクロック及びデータ信号の組み合わせ式エラー結果に関するブール「ＯＲ」を自動的に実施する。

フロントエンドユニット１８を形成する、比較器及びサンプルユニットは、時間及び値の離散信号をもたらし、それらの信号は、次に、論理演算ユニットを表す試験プロセッサ２０によって処理される。フロントエンドユニット１８と試験プロセッサ２０は共に、大量のデータボリュームを効率的に処理することができる。さらに、フロントエンドユニット１８と試験プロセッサ２０は共に、データボリュームを記憶するのに使用されるさらなるユニットメモリを備える、１つのピン−電子チャネルユニットに連結されることができる。試験プロセッサ２０は、ユニットメモリ内に、サンプリングされたビットシーケンスだけでなく予想されるビットシーケンスと、さらに、両方のシーケンスからの比較結果を記憶する。有利な改良形態によれば、別の未使用試験プロセッサ、すなわち、別のピン−電子チャネルユニットのユニットメモリは、次の通り、ブール演算の結果を中間的に記憶するのに使用することができる。

有利には、１つの位相走査ステップからのブール「ＯＲ」の結果は、試験プロセッサによって戻されると、その結果は、その時に、試験下のソース同期バスに割り当てられる試験チャネルのグループの一部とはなっていない、別のピンの未使用チャネルメモリに記憶されることができる。試験プロセッサ２０は、この一時的に割り当てられたチャネルメモリを使用して、全ての位相走査ステップにわたって徐々にパス状況を総合して(sum up)、各サイクルについて、総合したパス又はフェイルという結果を取得する。

さらなる改良形態では、各試験チャネルに対応する試験プロセッサ２０は、一時的なチャネルメモリに記憶した全てのサイクルのパス又はフェイルという結果を総合して、この実施形態では、ブール「ＡＮＤ」演算によって達成される全体の試験結果を形成するように構成されることができる。

或いは、さらなるブール演算によって取得されるこれらの結果は、フロントエンドユニット１８とコントローラ／ＣＰＵの間に配置されるバックプレーンユニットによって達成することができる。いずれの場合も、次に、結果を、ＡＴＥソフトウェア又はファーウェアのアプリケーション層に報告することができる。ファームウェアは、全ての中間ステップを制御し、一方、試験プロセッサ２０は、生の(raw)ハードウェア速度で論理演算を実行する。試験下のソース同期バスインタフェースの一部である各クロックドメインについて、単一のパス又はフェイルがコントローラに報告される。

したがって、後処理を、フロントエンドユニット１８及び／又はバックプレーンユニット２４のハードウェアへ移動させることによって、全ての未処理データがアップロードされ、最終の許容又は排除という判定を取得するために、コントローラが、後処理を達成しなければならないことになる場合に比べて、スループットの数桁の改善がもたらされる。

セットアップ時間準拠機能試験を示す図である。 コモンモードジッタの存在下での、図１に示す仕様に基づく機能試験の一般的な図である。 コモンジッタ変調を示す（サイクルが−９０°だけ傾く）、図２とわずかに異なる図である。 本発明の第１の実施形態による、複数の固定ストローブ（矢印）でサイクルを走査する方法を示す図である。 それぞれ、クロック及びデータ並びにブール「ＯＲ」演算によって取得されるエラーの組み合わせについての、行列表現における、図４に示す方法のエラー結果を示す図である。 データピンに対する複数の位相走査についての比較結果のより詳細なシミュレーションを示す図である（ｘ軸：サイクル数、ｙ軸：位相、暗い灰色：フェイル、明るい灰色：パス）。 図６と同様であるが、クロックピンの場合の、複数の位相走査についての比較結果を示す図である（軸は図３又は６と同様）。 複数の位相走査の場合の、クロック（図６）及びデータ（図７）について、エラービット（フェイル：暗い灰色、パス：明るい灰色）に対して実行されるブール「ＯＲ」演算の結果を示す図である。 図８と同様に順次位相走査であるが、非同期コモンモードジッタの場合のブール「ＯＲ」演算の結果を示す図である。 図６と同様にデータピンに対してであるが、相対的なタイミン不調の存在下での複数の位相走査についてのシミュレーションの比較結果を示す図である。 図１０と同様にデータの比較結果に対して、また、図７と同様にクロックの比較結果に対して実行されるブール「ＯＲ」の結果を示す図であり、このオーバレイは、デバイスを排除する判定に導く相対的なタイミングエラーを示す。 本発明の第２の実施形態のセットアップを示す図である。 第２の実施形態による、クロック遷移及び／又はデータ遷移のタイミングエラーについてのある場合を示す図である。 第２の実施形態による、クロック及び／又はデータ遷移のタイミングエラーについてのある場合を示す図である。 第２の実施形態による、クロック及び／又はデータ遷移のタイミングエラーについてのある場合を示す図である。 第２の実施形態による、クロック及び／又はデータ遷移のタイミングエラーについてのある場合を示す図である。 本発明による第２の実施形態の方法の適用を可視化した図である。 第２の実施形態によるブール排他的「ＯＲ」演算の結果の行列表現を示す図である。 本発明の第３の実施形態によるＡＴＥ２のハードウェア構成を示す図である。

符号の説明

４ 被試験デバイス
６ コア論理
８ 同期インタフェース
１０ データ線
１２ クロック線
１４ ピン
１６ テスタチャネルボード
１８ フロントエンドユニット
２０ プロセッサ
２２ メモリ

Claims (14)

1. 被試験デバイスを試験する方法であって、前記被試験デバイスは、デジタルデータ信号及びクロック信号を試験デバイスに送信するようになっており、前記データ信号は前記クロック信号に関連し、該方法は、
   局所クロック信号の１クロックサイクル内で、前記局所クロック信号に関して異なる位相オフセットを有する或る数のストローブを印加することによって、前記データ信号と前記クロック信号をサンプリングし、それによって、前記データ信号と前記クロック信号のそれぞれについて、対応する数のビット値を取得するステップと、
   前記データ信号の前記サンプリングされたビット値を、それぞれ、予想されるデータに従う予想されるデータビット値と比較することによって、前記データ信号の前記サンプリングされたビット値についての第１比較結果を導出するステップと、
   前記クロック信号の前記サンプリングされたビット値を、それぞれ、予想されるクロックビット値と比較することによって、前記クロック信号の前記サンプリングされたビット値についての第２比較結果を導出するステップと、
   対応する第１比較結果と第２比較結果の対に対して、論理演算をそれぞれ適用することによって、組み合わせ式比較結果を導出するステップと、
   前記組み合わせ式比較結果に基づいて前記クロックサイクルの前記データについての試験結果を導出するステップと、
   前の隣接するサイクルに関して前記ビット情報の遷移が起こらない、前記データ信号のサイクルを求めるステップと、
   前記論理演算を実施する前に、前記求めたサイクルに関して取得される任意の比較結果をマスクするステップと、
   を含む、方法。
2. 前記論理演算は、ブールＯＲ演算と排他的ＯＲ演算の一方であり、前記試験結果を導出するステップは、
   （ａ）各クロックサイクルについて、組み合わせ式パス結果をもたらす少なくとも１つのストローブが存在するかどうかをチェックすること、又は、
   （ｂ）各クロックサイクルについて、組み合わせ式パス結果をもたらすストローブのみが存在するかどうかをチェックすることの一方を含む、請求項１に記載の方法。
3. 前記被試験デバイスは、前記試験デバイスクロックの複数のクロックサイクルの試験結果に応答して、許容されるか、又は、排除される、請求項１に記載の被試験デバイスを試験する方法。
4. 前記クロック信号及び前記データ信号は、各ストローブに関して順次にサンプリングされる、請求項１に記載の方法。
5. 前記試験デバイスは、データ信号をそれぞれ供給する複数のデータピン及び前記クロック信号を供給する関連するクロックピンを備え、
   前記論理演算を実行し、それによって、前記第１比較結果のそれぞれを前記対応する第２比較結果と組み合わせて、対応する組み合わせ式比較結果を求めるステップと、
   前記組み合わせ式比較結果のそれぞれに基づいて、前記クロックサイクルの前記データのそれぞれについて試験結果を導出するステップと、
   を含む、請求項１に記載の方法。
6. 前記試験デバイスは、最初に、データ及び／又は命令を含む刺激信号を前記被試験デバイスに入力し、その結果、前記被試験デバイスが、前記入力された刺激信号に応答して前記データ信号及び前記クロック信号を生成する、請求項１に記載の方法。
7. クロック信号は、前記被試験デバイスのソース同期インタフェースによって送信され、その結果、前記クロック信号は、該クロック信号の関連するデータ信号遷移エッジの遷移エッジに関して一定の位相オフセットを有する遷移エッジを示す、請求項１に記載の方法。
8. 前記データ信号は第１ストローブに従ってサンプリングされ、前記クロック信号は第２ストローブに従ってサンプリングされ、両方のストローブセットは、規定の位相値だけ互いにオフセットする、請求項７に記載の方法。
9. 前記比較結果のうちのパス結果は論理「０」で、フェイル結果は論理「１」で表され、前記組み合わせ式比較結果を受け取るために適用される前記論理演算は、論理ＯＲか、論理ＮＯＲか、又は、論理「排他的ＯＲ」（ＥＸＯＲ）演算のうちの１つである、請求項１に記載の方法。
10. 前記組み合わせ式比較結果を導出するステップは、
    前記クロックサイクルについての前記試験結果を取得するために、異なるストローブを参照する、前記複数の組み合わせ式比較結果に対して前記論理演算を実行するステップをさらに含む、請求項９に記載の方法。
11. 複数のクロックサイクルの前記試験結果に対して前記論理演算を実施することによって、前記デバイスについて１つの最終の許容又は排除という判定を計算するステップをさらに含む、請求項１０に記載の被試験デバイスを試験する方法。
12. 前記ストローブは、前記試験デバイスの前記クロック信号に関する前記ストローブの位相オフセットに関して等間隔である、請求項１に記載の方法。
13. データキャリア上に記憶され、前記試験デバイスのデータ処理システム上で実行されると、請求項１〜１２のいずれか１項に記載の方法を実行することを制御するためのソフトウェアプログラム又は製品。
14. 被試験デバイスを試験する試験デバイスであって、前記被試験デバイスは、デジタルデータ信号及びクロック信号を送信するようになっており、前記データ信号は前記クロック信号に関連し、
    局所クロックのクロック信号の１クロックサイクル内で、前記クロック信号に関して異なる位相オフセットを有する或る数のストローブを印加することによって、前記データ信号と前記クロック信号をサンプリングし、それによって、前記データ信号と、前記クロック信号のそれぞれについて、対応する数のビット値を取得するようになっているサンプラと、
    前記データ信号の前記サンプリングされたビット値を、それぞれ、予想されるデータに従う予想されるデータビット値と比較することによって、前記データ信号の前記サンプリングされたビット値についての第１比較結果を導出し、前記クロック信号の前記サンプリングされたビット値を、それぞれ、予想されるクロックビット値と比較することによって、前記クロック信号の前記サンプリングされたビット値についての第２比較結果を導出するようになっている比較器と、
    対応する第１比較結果と第２比較結果の対に対して、論理演算をそれぞれ適用することによって、組み合わせ式比較結果を導出し、前記組み合わせ式比較結果に基づいて前記クロックサイクルの前記データについての試験結果を導出するようになっているプロセッサと、を備え、
    前記プロセッサは、前の隣接するサイクルに関して前記ビット情報の遷移が起こらない、前記データ信号のサイクルを求め、前記論理演算を実施する前に、前記求めたサイクルに関して取得される任意の比較結果をマスクすることを特徴とする試験デバイス。

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