JP2000098007A - 半導体試験装置 - Google Patents
半導体試験装置Info
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- JP2000098007A JP2000098007A JP10264370A JP26437098A JP2000098007A JP 2000098007 A JP2000098007 A JP 2000098007A JP 10264370 A JP10264370 A JP 10264370A JP 26437098 A JP26437098 A JP 26437098A JP 2000098007 A JP2000098007 A JP 2000098007A
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Abstract
(57)【要約】
【課題】パターン発生器のシーケンス制御用である非全
ＰＡＳＳを示すトータルフェイル信号及びマッチ検出用
の全ＰＡＳＳを示すトータルマッチ検出信号に係る回路
規模を低減可能とする半導体試験装置を提供する。 【解決手段】マッチ機能を備える半導体試験装置におい
て、第１に、比較対象チャンネルにおいては期待値パタ
ーンと、ＤＵＴからの対応する出力信号との比較で得ら
れたフェイル信号を出力し、第２に、比較対象外チャン
ネルにおいてはフェイル信号の出力を禁止し、得られた
全チャンネルのフェイル信号をＯＲ加算した単一のフェ
イル加算信号をＰＧが受けて、マッチサイクル中におい
ては上記フェイル加算信号が無信号のときをマッチ検出
条件の成立条件としてパターン発生シーケンスを制御
し、逆に、非マッチサイクル中の場合においては上記フ
ェイル加算信号が有効信号のときをトータルフェイル信
号の成立条件としてパターン発生シーケンスを制御する
半導体試験装置。
ＰＡＳＳを示すトータルフェイル信号及びマッチ検出用
の全ＰＡＳＳを示すトータルマッチ検出信号に係る回路
規模を低減可能とする半導体試験装置を提供する。 【解決手段】マッチ機能を備える半導体試験装置におい
て、第１に、比較対象チャンネルにおいては期待値パタ
ーンと、ＤＵＴからの対応する出力信号との比較で得ら
れたフェイル信号を出力し、第２に、比較対象外チャン
ネルにおいてはフェイル信号の出力を禁止し、得られた
全チャンネルのフェイル信号をＯＲ加算した単一のフェ
イル加算信号をＰＧが受けて、マッチサイクル中におい
ては上記フェイル加算信号が無信号のときをマッチ検出
条件の成立条件としてパターン発生シーケンスを制御
し、逆に、非マッチサイクル中の場合においては上記フ
ェイル加算信号が有効信号のときをトータルフェイル信
号の成立条件としてパターン発生シーケンスを制御する
半導体試験装置。
Description
【０００１】
【発明の属する技術分野】この発明は、被試験デバイス
が出力する出力信号との同期をとったりするマッチ機能
を備える半導体試験装置に関する。とくに、マッチ機能
を実現する回路規模の低減に関する。
が出力する出力信号との同期をとったりするマッチ機能
を備える半導体試験装置に関する。とくに、マッチ機能
を実現する回路規模の低減に関する。
【０００２】
【従来の技術】マッチ機能とは、主に、パターン発生器
側の試験パターン発生の発生タイミングをＤＵＴ側の未
知の不定な出力条件に同期させたいときに使用する機能
である。即ち、ＤＵＴから出力される未知の不定な単一
若しくは複数出力信号あるいは時系列出力信号と、パタ
ーン発生器が発生する対応する期待値パターンとが一致
しないとき若しくは一致したときに、動的にテスト・パ
ターン発生シーケンスを変更して、ＤＵＴ側の出力条件
に強制的に同期させたりする機能である。同期した以後
は、通常のデバイス試験が実施可能になる。
側の試験パターン発生の発生タイミングをＤＵＴ側の未
知の不定な出力条件に同期させたいときに使用する機能
である。即ち、ＤＵＴから出力される未知の不定な単一
若しくは複数出力信号あるいは時系列出力信号と、パタ
ーン発生器が発生する対応する期待値パターンとが一致
しないとき若しくは一致したときに、動的にテスト・パ
ターン発生シーケンスを変更して、ＤＵＴ側の出力条件
に強制的に同期させたりする機能である。同期した以後
は、通常のデバイス試験が実施可能になる。
【０００３】従来技術について図３のマッチ検出とフェ
イル検出に係る要部原理構成図と、図４のパターンプロ
グラムの一例を参照して以下に説明する。尚、半導体試
験装置は公知であり技術的に良く知られている為、半導
体試験装置の概要説明は省略する。
イル検出に係る要部原理構成図と、図４のパターンプロ
グラムの一例を参照して以下に説明する。尚、半導体試
験装置は公知であり技術的に良く知られている為、半導
体試験装置の概要説明は省略する。
【０００４】本願に係る要部構成は、図３に示すよう
に、パターン発生器（ＰＧ）５０と、分岐バッファ５２
と、フォーマットコントロール（ＦＣ）と、ドライバ
と、デジタルコンパレータ部（ＤＣ）７０と、論理和手
段８２と、論理積手段８４とでなる。
に、パターン発生器（ＰＧ）５０と、分岐バッファ５２
と、フォーマットコントロール（ＦＣ）と、ドライバ
と、デジタルコンパレータ部（ＤＣ）７０と、論理和手
段８２と、論理積手段８４とでなる。
【０００５】本願に係るＰＧ５０は、最大ｎチャンネ
ル、例えば５００チャンネルものパターン発生手段を備
えている。尚、ｎチャンネルの中で、ドライバを介して
ＤＵＴへの試験用波形の印加用として使用するのか、Ｄ
Ｃ７０への期待値パターンＥＸＰ１〜ＥＸＰｎとして使
用するかは、記述するパターンプログラム条件により任
意かつ動的に変更可能である。
ル、例えば５００チャンネルものパターン発生手段を備
えている。尚、ｎチャンネルの中で、ドライバを介して
ＤＵＴへの試験用波形の印加用として使用するのか、Ｄ
Ｃ７０への期待値パターンＥＸＰ１〜ＥＸＰｎとして使
用するかは、記述するパターンプログラム条件により任
意かつ動的に変更可能である。
【０００６】ＰＧ５０内にはパターンプログラムの実行
を分岐制御、若しくは実行制御を行うシーケンス制御部
５４を備えている。このシーケンス制御部５４は、本願
に係る２本の入力信号を受け取る。一方の入力信号であ
るトータルフェイル信号ＴＯＴＡＬＦＡＩＬは、非全Ｐ
ＡＳＳを示す信号であり、ＤＵＴの複数チャンネルの良
否判定結果で何れか１チャンネルでもフェイル検出され
ると信号出力する。これを受けて、例えばプログラムの
実行を制御するフェイルストップ機能等に使用される。
を分岐制御、若しくは実行制御を行うシーケンス制御部
５４を備えている。このシーケンス制御部５４は、本願
に係る２本の入力信号を受け取る。一方の入力信号であ
るトータルフェイル信号ＴＯＴＡＬＦＡＩＬは、非全Ｐ
ＡＳＳを示す信号であり、ＤＵＴの複数チャンネルの良
否判定結果で何れか１チャンネルでもフェイル検出され
ると信号出力する。これを受けて、例えばプログラムの
実行を制御するフェイルストップ機能等に使用される。
【０００７】他方の入力信号であるトータルマッチ検出
信号ＦＬＡＧＨは、全ＰＡＳＳを示す信号であり、ＤＵ
Ｔの全ての比較対象チャンネルが対応する期待値パター
ンと全て一致したときに発生する。これ受けて、例えば
パターンプログラムの同期待ちを行わせる為の条件分岐
をさせるのに使用される。このとき、ＰＧ５０は上記マ
ッチサイクル中を示すマッチサイクル信号ＭＡＴを、分
岐バッファ５２を介してＤＣ７０へ供給する。ここで、
全ＰＡＳＳとは、比較対象チャンネルが全て期待値と一
致したことを示し、非全ＰＡＳＳとは、比較対象チャン
ネルの何れかが期待値と不一致したことを示すものとす
る。前記マッチサイクル信号ＭＡＴの発生は、例えば図
４Ｂに示すパターンプログラム中におけるマッチ指示ス
テートメント「/M」の記述による。また、同一記述行に
マッチ比較させる「HHHH」等の期待値パターンを記述す
る（図４Ｅ参照）。
信号ＦＬＡＧＨは、全ＰＡＳＳを示す信号であり、ＤＵ
Ｔの全ての比較対象チャンネルが対応する期待値パター
ンと全て一致したときに発生する。これ受けて、例えば
パターンプログラムの同期待ちを行わせる為の条件分岐
をさせるのに使用される。このとき、ＰＧ５０は上記マ
ッチサイクル中を示すマッチサイクル信号ＭＡＴを、分
岐バッファ５２を介してＤＣ７０へ供給する。ここで、
全ＰＡＳＳとは、比較対象チャンネルが全て期待値と一
致したことを示し、非全ＰＡＳＳとは、比較対象チャン
ネルの何れかが期待値と不一致したことを示すものとす
る。前記マッチサイクル信号ＭＡＴの発生は、例えば図
４Ｂに示すパターンプログラム中におけるマッチ指示ス
テートメント「/M」の記述による。また、同一記述行に
マッチ比較させる「HHHH」等の期待値パターンを記述す
る（図４Ｅ参照）。
【０００８】ところで、ロジックテスタのパターン発生
形態の例では、１チャンネル当たり３ビットの信号が使
用されている。３ビットの信号は、８種類のパターンニ
モニック「"０"、"１"、"Ｎ"、"Ｐ"、"Ｌ"、"Ｈ"、"
Ｚ"、"Ｘ"」を３ビットにエンコードしたものである。
この中で、比較実行させたい場合はロー、ハイ、ハイＺ
に対応する「ＬＨＺ」を記述する。一方、比較実行させ
たくない場合はドントケア（Don't Care）に対応する
「Ｘ」を記述する。
形態の例では、１チャンネル当たり３ビットの信号が使
用されている。３ビットの信号は、８種類のパターンニ
モニック「"０"、"１"、"Ｎ"、"Ｐ"、"Ｌ"、"Ｈ"、"
Ｚ"、"Ｘ"」を３ビットにエンコードしたものである。
この中で、比較実行させたい場合はロー、ハイ、ハイＺ
に対応する「ＬＨＺ」を記述する。一方、比較実行させ
たくない場合はドントケア（Don't Care）に対応する
「Ｘ」を記述する。
【０００９】次に、図３に示すＤＣ７０の内部構成につ
いて説明する。本願に係るＤＣ７０の１チャンネルの内
部原理構成は、フェイル信号生成手段９０と、マッチデ
コード回路７６とで成る。前記フェイル信号生成手段９
０はタイミング・コンパレータＣＰ１と、比較器７３
と、比較イネーブルゲート７４とで成る。この内部構成
をｎチャンネル備えている。但し、実際の回路では高速
動作が要求される為、要部には、パイプライン方式によ
るリタイミング用のフリップ・フロップが挿入されてい
る。
いて説明する。本願に係るＤＣ７０の１チャンネルの内
部原理構成は、フェイル信号生成手段９０と、マッチデ
コード回路７６とで成る。前記フェイル信号生成手段９
０はタイミング・コンパレータＣＰ１と、比較器７３
と、比較イネーブルゲート７４とで成る。この内部構成
をｎチャンネル備えている。但し、実際の回路では高速
動作が要求される為、要部には、パイプライン方式によ
るリタイミング用のフリップ・フロップが挿入されてい
る。
【００１０】ＤＵＴのＩ／Ｏ１ピンからのアナログ電圧
はアナログ・コンパレータで、ＶＯＬ、ＶＯＨによる２
点のデジタルデータＤ１に変換される。タイミング・コ
ンパレータＣＰ１は所望のタイミングでサンプリングす
るものであり、上記アナログ・コンパレータからのデジ
タルデータＤ１を受け、所望タイミングでストローブ可
能なＳＴＢ信号によってラッチした２ビットのサンプリ
ング信号Ｓ１を比較器７３へ出力する。
はアナログ・コンパレータで、ＶＯＬ、ＶＯＨによる２
点のデジタルデータＤ１に変換される。タイミング・コ
ンパレータＣＰ１は所望のタイミングでサンプリングす
るものであり、上記アナログ・コンパレータからのデジ
タルデータＤ１を受け、所望タイミングでストローブ可
能なＳＴＢ信号によってラッチした２ビットのサンプリ
ング信号Ｓ１を比較器７３へ出力する。
【００１１】比較器７３は、上記２ビットのサンプリン
グ信号Ｓ１を受け、当該チャンネルの期待値パターンＥ
ＸＰ１、即ち３ビットのパターン情報を受けて、その３
ビット情報から「ＬＨＺ」記述に対応するローレベル、
ハイレベル、またはハイＺ条件での比較を行う。前記比
較の結果、もしサンプリング信号Ｓ１が期待値条件と異
なる場合には不一致信号ＮＧ１を比較イネーブルゲート
７４へ出力する。
グ信号Ｓ１を受け、当該チャンネルの期待値パターンＥ
ＸＰ１、即ち３ビットのパターン情報を受けて、その３
ビット情報から「ＬＨＺ」記述に対応するローレベル、
ハイレベル、またはハイＺ条件での比較を行う。前記比
較の結果、もしサンプリング信号Ｓ１が期待値条件と異
なる場合には不一致信号ＮＧ１を比較イネーブルゲート
７４へ出力する。
【００１２】比較イネーブルゲート７４は、上記不一致
信号ＮＧ１を受けて、第１に、期待値パターンＥＸＰ１
の３ビット情報が「ＬＨＺ」の場合は、その信号をフェ
イル信号ＦＡＩＬ１としてマッチデコード回路７６へ出
力し、第２に、３ビット情報が「ＬＨＺ」以外の場合
（「X」記述等）は出力禁止する。
信号ＮＧ１を受けて、第１に、期待値パターンＥＸＰ１
の３ビット情報が「ＬＨＺ」の場合は、その信号をフェ
イル信号ＦＡＩＬ１としてマッチデコード回路７６へ出
力し、第２に、３ビット情報が「ＬＨＺ」以外の場合
（「X」記述等）は出力禁止する。
【００１３】マッチデコード回路７６は、第１に、「/
M」記述によるマッチサイクル中においては期待値パタ
ーンＥＸＰ１の条件と一致したときにマッチ検出信号を
出力し、第２に、通常のＤＵＴの良否判定サイクルにお
いては期待値パターンＥＸＰ１と不一致のときにフェイ
ル信号ＴＯＦＬ１を出力するものである。この内部構成
例は、マッチレジスタ７１と、マッチ禁止ゲート７２
と、フェイル出力ゲート７７と、マッチフラグ出力ゲー
ト７８とで成る。
M」記述によるマッチサイクル中においては期待値パタ
ーンＥＸＰ１の条件と一致したときにマッチ検出信号を
出力し、第２に、通常のＤＵＴの良否判定サイクルにお
いては期待値パターンＥＸＰ１と不一致のときにフェイ
ル信号ＴＯＦＬ１を出力するものである。この内部構成
例は、マッチレジスタ７１と、マッチ禁止ゲート７２
と、フェイル出力ゲート７７と、マッチフラグ出力ゲー
ト７８とで成る。
【００１４】マッチレジスタ７１は、外部から設定可能
な設定レジスタであり、当該チャンネルをマッチ検出に
使用する比較対象チャンネルとするか否かを明示する。
通常は、図４Ａに示すメインプログラム例において、ピ
ン番号Ｐ５〜Ｐ８の宣言行にある「MATCH」（図４Ｃ参
照）の記述により自動的にセットされる。
な設定レジスタであり、当該チャンネルをマッチ検出に
使用する比較対象チャンネルとするか否かを明示する。
通常は、図４Ａに示すメインプログラム例において、ピ
ン番号Ｐ５〜Ｐ８の宣言行にある「MATCH」（図４Ｃ参
照）の記述により自動的にセットされる。
【００１５】マッチ禁止ゲート７２は、ＰＧ５０からの
マッチサイクル中を示すマッチサイクル信号ＭＡＴ１を
分岐バッファ５２を介して受けて、上記マッチレジスタ
７１がマスク設定されていない有効な場合にはフェイル
出力ゲート７７とマッチフラグ出力ゲート７８へマッチ
デコード信号Ｍ１を供給する。
マッチサイクル中を示すマッチサイクル信号ＭＡＴ１を
分岐バッファ５２を介して受けて、上記マッチレジスタ
７１がマスク設定されていない有効な場合にはフェイル
出力ゲート７７とマッチフラグ出力ゲート７８へマッチ
デコード信号Ｍ１を供給する。
【００１６】一方のフェイル出力ゲート７７は、通常の
良否判定結果を出力するものであり、第１に、マッチデ
コード信号Ｍ１が無効のときは、比較イネーブルゲート
７４からのフェイル信号ＦＡＩＬ１をフェイル信号ＴＯ
ＦＬ１として出力する。第２に、マッチデコード信号Ｍ
１が有効のときはフェイル信号ＴＯＦＬ１の出力は禁止
される。他方のマッチフラグ出力ゲート７８は、マッチ
機能を実現する為の出力信号用であり、第１に、マッチ
デコード信号Ｍ１が無効、即ちマッチ比較の対象外チャ
ンネル若しくは非マッチサイクル中は常にマッチ検出信
号ＦＬＡＧＨ１を出力する。第２に、マッチデコード信
号Ｍ１が有効、即ちマッチサイクル中であり、かつマッ
チ比較の対象チャンネルであるときは比較イネーブルゲ
ート７４からのフェイル信号ＦＡＩＬ１を反転したマッ
チ検出信号ＦＬＡＧＨ１として出力する。
良否判定結果を出力するものであり、第１に、マッチデ
コード信号Ｍ１が無効のときは、比較イネーブルゲート
７４からのフェイル信号ＦＡＩＬ１をフェイル信号ＴＯ
ＦＬ１として出力する。第２に、マッチデコード信号Ｍ
１が有効のときはフェイル信号ＴＯＦＬ１の出力は禁止
される。他方のマッチフラグ出力ゲート７８は、マッチ
機能を実現する為の出力信号用であり、第１に、マッチ
デコード信号Ｍ１が無効、即ちマッチ比較の対象外チャ
ンネル若しくは非マッチサイクル中は常にマッチ検出信
号ＦＬＡＧＨ１を出力する。第２に、マッチデコード信
号Ｍ１が有効、即ちマッチサイクル中であり、かつマッ
チ比較の対象チャンネルであるときは比較イネーブルゲ
ート７４からのフェイル信号ＦＡＩＬ１を反転したマッ
チ検出信号ＦＬＡＧＨ１として出力する。
【００１７】論理和手段８２は、ＤＣ７０の全チャンネ
ルのフェイル出力ゲート７７からのフェイル信号ＴＯＦ
Ｌ１〜ＴＯＦＬｎを受けて、論理和したトータルフェイ
ル信号ＴＯＴＡＬＦＡＩＬをＰＧ５０のシーケンス制御
部５４へ供給する。この出力信号により、何れかのチャ
ンネルでフェイル検出されたときにプログラムの実行を
制御する、例えばフェイルストップ機能に使用される。
ルのフェイル出力ゲート７７からのフェイル信号ＴＯＦ
Ｌ１〜ＴＯＦＬｎを受けて、論理和したトータルフェイ
ル信号ＴＯＴＡＬＦＡＩＬをＰＧ５０のシーケンス制御
部５４へ供給する。この出力信号により、何れかのチャ
ンネルでフェイル検出されたときにプログラムの実行を
制御する、例えばフェイルストップ機能に使用される。
【００１８】論理積手段８４は、ＤＣ７０の全チャンネ
ルのマッチフラグ出力ゲート７８からのマッチ検出信号
ＦＬＡＧＨ１〜ＦＬＡＧＨｎを受けて、論理積したトー
タルマッチ検出信号ＦＬＡＧＨをＰＧ５０のシーケンス
制御部５４へ供給する。この出力信号をＰＧ５０が受け
ることで、指定されたチャンネルにおける期待値との全
一致が検出可能となる結果、テスト・パターン発生シー
ケンスを動的に変更してＤＵＴ側の出力に同期させるこ
とができる。例えば、図４Ｂのパターンプログラム例で
は、当該行の「JFF ．」命令により、ＤＵＴ側からの出
力信号がＰ５〜Ｐ８までの期待値「HHHH」（図４Ｅ参
照）に一致するまでループ待ちする。
ルのマッチフラグ出力ゲート７８からのマッチ検出信号
ＦＬＡＧＨ１〜ＦＬＡＧＨｎを受けて、論理積したトー
タルマッチ検出信号ＦＬＡＧＨをＰＧ５０のシーケンス
制御部５４へ供給する。この出力信号をＰＧ５０が受け
ることで、指定されたチャンネルにおける期待値との全
一致が検出可能となる結果、テスト・パターン発生シー
ケンスを動的に変更してＤＵＴ側の出力に同期させるこ
とができる。例えば、図４Ｂのパターンプログラム例で
は、当該行の「JFF ．」命令により、ＤＵＴ側からの出
力信号がＰ５〜Ｐ８までの期待値「HHHH」（図４Ｅ参
照）に一致するまでループ待ちする。
【００１９】
【発明が解決しようとする課題】上述構成によれば、分
岐バッファ５２と論理和手段８２と論理積手段８４はＤ
Ｃ７０とは別のボードに搭載されている。この為、各チ
ャンネル間との多くの信号接続が必要である。即ち、Ｄ
Ｃ７０のチャンネル数を５００チャンネルと仮定する
と、５００×３＝１５００本ものボード間のコネクタ接
続端を備え、この間を配線接続する必要がある。また、
１チャンネル当たりのマッチデコード回路７６の回路規
模は小さいものの５００チャンネルも備える必要があ
る。ところで、「/M」記述のマッチ命令によるマッチサ
イクル中においては全ＰＡＳＳ判定のみが行われる。逆
に通常のサイクルでは非全ＰＡＳＳ判定のみが行われ
る。この点に着目すると、ＤＣ７０側からはトータルフ
ェイル信号ＴＯＴＡＬＦＡＩＬとトータルマッチ検出信
号ＦＬＡＧＨを合成した１本の合成信号で出力し、ＰＧ
５０側でこれを受け、マッチサイクル中の信号により元
のトータルフェイル信号ＴＯＴＡＬＦＡＩＬとトータル
マッチ検出信号ＦＬＡＧＨの２本の信号に復元デコード
することが可能である。そこで、本発明が解決しようと
する課題は、パターン発生器のシーケンス制御用である
非全ＰＡＳＳを示すトータルフェイル信号及びマッチ検
出用の全ＰＡＳＳを示すトータルマッチ検出信号に係る
回路規模を低減可能とする半導体試験装置を提供するこ
とである。
岐バッファ５２と論理和手段８２と論理積手段８４はＤ
Ｃ７０とは別のボードに搭載されている。この為、各チ
ャンネル間との多くの信号接続が必要である。即ち、Ｄ
Ｃ７０のチャンネル数を５００チャンネルと仮定する
と、５００×３＝１５００本ものボード間のコネクタ接
続端を備え、この間を配線接続する必要がある。また、
１チャンネル当たりのマッチデコード回路７６の回路規
模は小さいものの５００チャンネルも備える必要があ
る。ところで、「/M」記述のマッチ命令によるマッチサ
イクル中においては全ＰＡＳＳ判定のみが行われる。逆
に通常のサイクルでは非全ＰＡＳＳ判定のみが行われ
る。この点に着目すると、ＤＣ７０側からはトータルフ
ェイル信号ＴＯＴＡＬＦＡＩＬとトータルマッチ検出信
号ＦＬＡＧＨを合成した１本の合成信号で出力し、ＰＧ
５０側でこれを受け、マッチサイクル中の信号により元
のトータルフェイル信号ＴＯＴＡＬＦＡＩＬとトータル
マッチ検出信号ＦＬＡＧＨの２本の信号に復元デコード
することが可能である。そこで、本発明が解決しようと
する課題は、パターン発生器のシーケンス制御用である
非全ＰＡＳＳを示すトータルフェイル信号及びマッチ検
出用の全ＰＡＳＳを示すトータルマッチ検出信号に係る
回路規模を低減可能とする半導体試験装置を提供するこ
とである。
【００２０】
【課題を解決するための手段】第１に、上記課題を解決
するために、本発明の構成では、被試験デバイスからの
出力信号とパターン発生器（ＰＧ）からの期待値パター
ンＥＸＰi（ここでi＝１〜ｎとする）とによりパターン
同期をとるマッチ機能を備える半導体試験装置におい
て、第１に、比較対象チャンネルにおいてはＰＧが発生
する期待値パターンＥＸＰiと、ＤＵＴからの対応する
出力信号（デジタルデータＤi）との比較で得られたフ
ェイル信号ＦＡＩＬiを出力し、第２に、比較対象外チ
ャンネルにおいてはフェイル信号ＦＡＩＬiの出力を禁
止し、前記で得られた全チャンネルのフェイル信号ＦＡ
ＩＬiをＯＲ加算した単一のフェイル加算信号ＴＦＡＩ
ＬをＰＧが受けて、ＰＧが現在実行中のパターン発生サ
イクルがマッチサイクル中においては上記フェイル加算
信号ＴＦＡＩＬが無信号のときをマッチ検出条件の成立
条件としてパターン発生シーケンスを制御し、逆に、非
マッチサイクル中の場合においては上記フェイル加算信
号ＴＦＡＩＬが有効信号のときをトータルフェイル信号
ＴＯＴＡＬＦＡＩＬの成立条件としてパターン発生シー
ケンスを制御することを特徴とする半導体試験装置であ
る。上記発明によれば、パターン発生器のシーケンス制
御用であるパターンプログラムの実行の分岐制御用若し
くは実行制御を行う、非全ＰＡＳＳを示すトータルフェ
イル信号ＴＯＴＡＬＦＡＩＬ及びマッチ検出用の全ＰＡ
ＳＳを示すトータルマッチ検出信号ＦＬＡＧＨに係る回
路規模を低減可能とする半導体試験装置が実現できる。
するために、本発明の構成では、被試験デバイスからの
出力信号とパターン発生器（ＰＧ）からの期待値パター
ンＥＸＰi（ここでi＝１〜ｎとする）とによりパターン
同期をとるマッチ機能を備える半導体試験装置におい
て、第１に、比較対象チャンネルにおいてはＰＧが発生
する期待値パターンＥＸＰiと、ＤＵＴからの対応する
出力信号（デジタルデータＤi）との比較で得られたフ
ェイル信号ＦＡＩＬiを出力し、第２に、比較対象外チ
ャンネルにおいてはフェイル信号ＦＡＩＬiの出力を禁
止し、前記で得られた全チャンネルのフェイル信号ＦＡ
ＩＬiをＯＲ加算した単一のフェイル加算信号ＴＦＡＩ
ＬをＰＧが受けて、ＰＧが現在実行中のパターン発生サ
イクルがマッチサイクル中においては上記フェイル加算
信号ＴＦＡＩＬが無信号のときをマッチ検出条件の成立
条件としてパターン発生シーケンスを制御し、逆に、非
マッチサイクル中の場合においては上記フェイル加算信
号ＴＦＡＩＬが有効信号のときをトータルフェイル信号
ＴＯＴＡＬＦＡＩＬの成立条件としてパターン発生シー
ケンスを制御することを特徴とする半導体試験装置であ
る。上記発明によれば、パターン発生器のシーケンス制
御用であるパターンプログラムの実行の分岐制御用若し
くは実行制御を行う、非全ＰＡＳＳを示すトータルフェ
イル信号ＴＯＴＡＬＦＡＩＬ及びマッチ検出用の全ＰＡ
ＳＳを示すトータルマッチ検出信号ＦＬＡＧＨに係る回
路規模を低減可能とする半導体試験装置が実現できる。
【００２１】第２に、上記課題を解決するために、本発
明の構成では、ＤＵＴからの出力信号とパターン発生器
（ＰＧ）からの期待値パターンＥＸＰiとによりパター
ン同期をとるマッチ機能を備えるＰＧ及びデジタルコン
パレータ部（ＤＣ）とを有する半導体試験装置におい
て、第１に、比較対象チャンネルにおいてはＰＧが発生
する期待値パターンＥＸＰiと、ＤＵＴからの対応する
出力信号（デジタルデータＤi）との比較で得られたフ
ェイル信号ＦＡＩＬiをＤＣの各チャンネルから出力
し、第２に、比較対象外チャンネルにおいては当該チャ
ンネルのフェイル信号ＦＡＩＬiの出力を禁止するフェ
イル信号生成手段９０を具備し、上記ＤＣの全チャンネ
ルからのフェイル信号ＦＡＩＬiをＯＲ加算したフェイ
ル加算信号ＴＦＡＩＬをＰＧ５０へ出力する論理和手段
８２を具備し、前記論理和手段８２からのフェイル加算
信号ＴＦＡＩＬを受けて、第１に、ＰＧの現在実行中の
パターン発生サイクルがマッチ検出を行うマッチサイク
ル中の場合には上記フェイル加算信号ＴＦＡＩＬが無信
号のときにマッチ検出条件の成立であるトータルマッチ
検出信号ＦＬＡＧＨとしてデコード出力し、第２に、非
マッチサイクル中の場合には上記フェイル加算信号ＴＦ
ＡＩＬが有効信号のときにトータルフェイル信号ＴＯＴ
ＡＬＦＡＩＬとしてデコード出力する信号分離手段５６
を具備することを特徴とする半導体試験装置がある。
明の構成では、ＤＵＴからの出力信号とパターン発生器
（ＰＧ）からの期待値パターンＥＸＰiとによりパター
ン同期をとるマッチ機能を備えるＰＧ及びデジタルコン
パレータ部（ＤＣ）とを有する半導体試験装置におい
て、第１に、比較対象チャンネルにおいてはＰＧが発生
する期待値パターンＥＸＰiと、ＤＵＴからの対応する
出力信号（デジタルデータＤi）との比較で得られたフ
ェイル信号ＦＡＩＬiをＤＣの各チャンネルから出力
し、第２に、比較対象外チャンネルにおいては当該チャ
ンネルのフェイル信号ＦＡＩＬiの出力を禁止するフェ
イル信号生成手段９０を具備し、上記ＤＣの全チャンネ
ルからのフェイル信号ＦＡＩＬiをＯＲ加算したフェイ
ル加算信号ＴＦＡＩＬをＰＧ５０へ出力する論理和手段
８２を具備し、前記論理和手段８２からのフェイル加算
信号ＴＦＡＩＬを受けて、第１に、ＰＧの現在実行中の
パターン発生サイクルがマッチ検出を行うマッチサイク
ル中の場合には上記フェイル加算信号ＴＦＡＩＬが無信
号のときにマッチ検出条件の成立であるトータルマッチ
検出信号ＦＬＡＧＨとしてデコード出力し、第２に、非
マッチサイクル中の場合には上記フェイル加算信号ＴＦ
ＡＩＬが有効信号のときにトータルフェイル信号ＴＯＴ
ＡＬＦＡＩＬとしてデコード出力する信号分離手段５６
を具備することを特徴とする半導体試験装置がある。
【００２２】第１図は、本発明に係る解決手段を示して
いる。また、比較対象チャンネルと比較対象外チャンネ
ルの選択指定形態としては、ＰＧから発生する期待値パ
ターンＥＸＰiが、１チャンネル当たり３ビット情報で
成り、３ビットのパターン情報内にＤＵＴ側の出力信号
と期待値パターンＥＸＰiとの比較判定を許可する比較
イネーブル情報（例えば「ＬＨＺ」記述）を備える形態
のパターン発生器により、比較対象及び比較対象外のチ
ャンネルを選択指定することを特徴とする上述半導体試
験装置がある。
いる。また、比較対象チャンネルと比較対象外チャンネ
ルの選択指定形態としては、ＰＧから発生する期待値パ
ターンＥＸＰiが、１チャンネル当たり３ビット情報で
成り、３ビットのパターン情報内にＤＵＴ側の出力信号
と期待値パターンＥＸＰiとの比較判定を許可する比較
イネーブル情報（例えば「ＬＨＺ」記述）を備える形態
のパターン発生器により、比較対象及び比較対象外のチ
ャンネルを選択指定することを特徴とする上述半導体試
験装置がある。
【００２３】第５図は、本発明に係る解決手段を示して
いる。また、比較対象チャンネルと比較対象外チャンネ
ルの選択指定形態としては、第１に、ＰＧから発生する
期待値パターンＥＸＰiが１チャンネル当たり１ビット
情報とし、第２に、ＤＵＴ側の出力信号と期待値パター
ンＥＸＰiとの比較判定を許可する専用の比較イネーブ
ル信号（コンパレータイネーブル信号ＣＰＥ１〜ＣＰＥ
ｍ）をＰＧからＤＣの所定のチャンネルへ供給する形態
のパターン発生器により、比較対象及び比較対象外のチ
ャンネルを選択指定することを特徴とする上述半導体試
験装置がある。
いる。また、比較対象チャンネルと比較対象外チャンネ
ルの選択指定形態としては、第１に、ＰＧから発生する
期待値パターンＥＸＰiが１チャンネル当たり１ビット
情報とし、第２に、ＤＵＴ側の出力信号と期待値パター
ンＥＸＰiとの比較判定を許可する専用の比較イネーブ
ル信号（コンパレータイネーブル信号ＣＰＥ１〜ＣＰＥ
ｍ）をＰＧからＤＣの所定のチャンネルへ供給する形態
のパターン発生器により、比較対象及び比較対象外のチ
ャンネルを選択指定することを特徴とする上述半導体試
験装置がある。
【００２４】
【発明の実施の形態】以下に本発明の実施の形態を実施
例と共に図面を参照して詳細に説明する。
例と共に図面を参照して詳細に説明する。
【００２５】本発明では、比較対象チャンネルでは期待
値パターンと、ＤＵＴからの出力信号との比較をし、比
較対象外チャンネルでは比較を禁止し、前記で得られた
全てのチャンネルのフェイル信号をＯＲ加算した単一の
フェイル加算信号をＰＧが受けて、第１に、マッチサイ
クル中はフェイル加算信号が無信号のとき、即ち全ＰＡ
ＳＳを示す時にマッチ検出と見なし、第２に、非マッチ
サイクル中はフェイル加算信号ＴＦＡＩＬが有効信号の
とき、即ち非全ＰＡＳＳを示す時にトータルフェイル信
号ＴＯＴＡＬＦＡＩＬと見なしてパターン発生のシーケ
ンスを制御する構成を要旨としている。
値パターンと、ＤＵＴからの出力信号との比較をし、比
較対象外チャンネルでは比較を禁止し、前記で得られた
全てのチャンネルのフェイル信号をＯＲ加算した単一の
フェイル加算信号をＰＧが受けて、第１に、マッチサイ
クル中はフェイル加算信号が無信号のとき、即ち全ＰＡ
ＳＳを示す時にマッチ検出と見なし、第２に、非マッチ
サイクル中はフェイル加算信号ＴＦＡＩＬが有効信号の
とき、即ち非全ＰＡＳＳを示す時にトータルフェイル信
号ＴＯＴＡＬＦＡＩＬと見なしてパターン発生のシーケ
ンスを制御する構成を要旨としている。
【００２６】本発明実施例について図１のマッチ検出と
フェイル検出に係る要部原理構成図と、図２のパターン
プログラムの一例を参照して以下に説明する。尚、従来
構成に対応する要素は同一符号を付す。
フェイル検出に係る要部原理構成図と、図２のパターン
プログラムの一例を参照して以下に説明する。尚、従来
構成に対応する要素は同一符号を付す。
【００２７】本発明に係る要部構成は、図１に示すよう
に、ＤＣ７０内では従来のマッチデコード回路７６を削
除してフェイル信号生成手段９０のみとし、ＤＣ７０外
部では分岐バッファ５２と論理積手段８４を削除して論
理和手段８２のみとし、一方、ＰＧ５０内では信号分離
手段５６を追加した構成としている。
に、ＤＣ７０内では従来のマッチデコード回路７６を削
除してフェイル信号生成手段９０のみとし、ＤＣ７０外
部では分岐バッファ５２と論理積手段８４を削除して論
理和手段８２のみとし、一方、ＰＧ５０内では信号分離
手段５６を追加した構成としている。
【００２８】ＤＣ７０内のフェイル信号生成手段９０
は、従来と同様であり比較結果のフェイル信号ＦＡＩＬ
１を出力する。但し、従来のマッチレジスタ７１とマッ
チ禁止ゲート７２の回路を搭載できない関係上、従来で
は図４のパターンプログラム例に示すように、比較対象
外チャンネル（図４Ｄ参照）におけるパターン記述が任
意であったが、本発明では図２のパターンプログラム例
に示すように、全ての比較対象外チャンネルにおけるパ
ターン記述は「XXXX」（図２Ｄ参照）に指定する必要が
ある。尚、これに伴い従来のパターンプログラム資産が
そのまま適用できなくなるという制限は生じる。
は、従来と同様であり比較結果のフェイル信号ＦＡＩＬ
１を出力する。但し、従来のマッチレジスタ７１とマッ
チ禁止ゲート７２の回路を搭載できない関係上、従来で
は図４のパターンプログラム例に示すように、比較対象
外チャンネル（図４Ｄ参照）におけるパターン記述が任
意であったが、本発明では図２のパターンプログラム例
に示すように、全ての比較対象外チャンネルにおけるパ
ターン記述は「XXXX」（図２Ｄ参照）に指定する必要が
ある。尚、これに伴い従来のパターンプログラム資産が
そのまま適用できなくなるという制限は生じる。
【００２９】論理和手段８２は、信号の意味付けが異な
るものの、従来と同様に全チャンネルのフェイル信号Ｆ
ＡＩＬ１１〜ＦＡＩＬｎを受けて、論理和したフェイル
加算信号ＴＦＡＩＬをＰＧ５０へ出力する。
るものの、従来と同様に全チャンネルのフェイル信号Ｆ
ＡＩＬ１１〜ＦＡＩＬｎを受けて、論理和したフェイル
加算信号ＴＦＡＩＬをＰＧ５０へ出力する。
【００３０】ＰＧ５０内の信号分離手段５６は、上記フ
ェイル加算信号ＴＦＡＩＬを受けて、トータルマッチ検
出信号とＦＬＡＧＨトータルフェイル信号ＴＯＴＡＬＦ
ＡＩＬとに分離デコードする。即ち、上記論理和手段８
２からのフェイル加算信号ＴＦＡＩＬを受けて、第１
に、デコード回路５７により、現在実行中のパターン発
生サイクルがマッチサイクル中を示すマッチサイクル信
号ＭＡＴのときにはフェイル加算信号ＴＦＡＩＬの無信
号、即ち全ＰＡＳＳを示すときにトータルマッチ検出信
号ＦＬＡＧＨを出力する。第２に、デコード回路５８に
より、非マッチサイクル中のときにはフェイル加算信号
ＴＦＡＩＬの有効信号、即ち非全ＰＡＳＳを示すときに
トータルフェイル信号ＴＯＴＡＬＦＡＩＬを出力する。
この結果、「/M」記述のマッチ命令によるパターン発生
のシーケンス制御が従来同様に実現できることとなる。
無論、トータルフェイル信号ＴＯＴＡＬＦＡＩＬによっ
てフェイルストップ機能等も実現されていることは言う
までもない。
ェイル加算信号ＴＦＡＩＬを受けて、トータルマッチ検
出信号とＦＬＡＧＨトータルフェイル信号ＴＯＴＡＬＦ
ＡＩＬとに分離デコードする。即ち、上記論理和手段８
２からのフェイル加算信号ＴＦＡＩＬを受けて、第１
に、デコード回路５７により、現在実行中のパターン発
生サイクルがマッチサイクル中を示すマッチサイクル信
号ＭＡＴのときにはフェイル加算信号ＴＦＡＩＬの無信
号、即ち全ＰＡＳＳを示すときにトータルマッチ検出信
号ＦＬＡＧＨを出力する。第２に、デコード回路５８に
より、非マッチサイクル中のときにはフェイル加算信号
ＴＦＡＩＬの有効信号、即ち非全ＰＡＳＳを示すときに
トータルフェイル信号ＴＯＴＡＬＦＡＩＬを出力する。
この結果、「/M」記述のマッチ命令によるパターン発生
のシーケンス制御が従来同様に実現できることとなる。
無論、トータルフェイル信号ＴＯＴＡＬＦＡＩＬによっ
てフェイルストップ機能等も実現されていることは言う
までもない。
【００３１】上述したように本発明によれば、ＤＣ７０
内の全チャンネルに備えていたマッチデコード回路７６
を削減でき、更にこれに伴う信号接続用の外部配線本数
が、例えば５００チャンネルの場合は２×５００＝１０
００本も低減される利点が得られる。
内の全チャンネルに備えていたマッチデコード回路７６
を削減でき、更にこれに伴う信号接続用の外部配線本数
が、例えば５００チャンネルの場合は２×５００＝１０
００本も低減される利点が得られる。
【００３２】尚、本発明の構成は、上述実施の形態に限
るものではない。例えば、図５のマッチ検出とフェイル
検出に係る他の要部原理構成図に示すコンパレータイネ
ーブル信号ＣＰＥ１〜ＣＰＥｍの専用信号のように、期
待値との比較をイネーブルにする専用信号をＩ／Ｏピン
に対して備えてマッチ機能を実現する形態の半導体試験
装置がある。この場合においても、図５のＤＣ７０内を
フェイル信号生成手段９０のみとし、ＰＧ５０内に信号
分離手段５６を追加する構成とすることで、上述同様に
回路規模及び配線本数の低減ができる。
るものではない。例えば、図５のマッチ検出とフェイル
検出に係る他の要部原理構成図に示すコンパレータイネ
ーブル信号ＣＰＥ１〜ＣＰＥｍの専用信号のように、期
待値との比較をイネーブルにする専用信号をＩ／Ｏピン
に対して備えてマッチ機能を実現する形態の半導体試験
装置がある。この場合においても、図５のＤＣ７０内を
フェイル信号生成手段９０のみとし、ＰＧ５０内に信号
分離手段５６を追加する構成とすることで、上述同様に
回路規模及び配線本数の低減ができる。
【００３３】
【発明の効果】本発明は、上述の説明内容から、下記に
記載される効果を奏する。上述説明したように本発明に
よれば、ＤＣ７０において比較対象チャンネルでは期待
値パターンとＤＵＴからの出力信号とを比較し、比較対
象外チャンネルでは比較を禁止して得られた全てのチャ
ンネルのフェイル信号をＰＧが受けて、マッチサイクル
中の信号によってトータルマッチ検出信号とトータルフ
ェイル信号とに分離デコードする手段を備える構成とし
たことにより、ＤＣ７０内の全チャンネルに備えていた
マッチデコード回路７６を削減できる利点と、多数本の
信号接続用の外部配線本数を低減できる利点が得られ
る。この結果、より安価な構成でマッチ機能を実現でき
る利点が得られる。
記載される効果を奏する。上述説明したように本発明に
よれば、ＤＣ７０において比較対象チャンネルでは期待
値パターンとＤＵＴからの出力信号とを比較し、比較対
象外チャンネルでは比較を禁止して得られた全てのチャ
ンネルのフェイル信号をＰＧが受けて、マッチサイクル
中の信号によってトータルマッチ検出信号とトータルフ
ェイル信号とに分離デコードする手段を備える構成とし
たことにより、ＤＣ７０内の全チャンネルに備えていた
マッチデコード回路７６を削減できる利点と、多数本の
信号接続用の外部配線本数を低減できる利点が得られ
る。この結果、より安価な構成でマッチ機能を実現でき
る利点が得られる。
【図１】本発明の、マッチ検出とフェイル検出に係る要
部原理構成図。
部原理構成図。
【図２】本発明の、パターンプログラムの一例。
【図３】従来の、マッチ検出とフェイル検出に係る要部
原理構成図。
原理構成図。
【図４】従来の、パターンプログラムの一例。
【図５】本発明の、マッチ検出とフェイル検出に係る他
の要部原理構成図。
の要部原理構成図。
ＣＰ１ タイミング・コンパレータ ５０ パターン発生器（ＰＧ） ５２ 分岐バッファ ５４ シーケンス制御部 ５６ 信号分離手段 ５７，５８ デコード回路 ７０ デジタルコンパレータ部（ＤＣ） ７１ マッチレジスタ ７２ マッチ禁止ゲート ７３ 比較器 ７４ 比較イネーブルゲート ７６ マッチデコード回路 ７７ フェイル出力ゲート ７８ マッチフラグ出力ゲート ８２ 論理和手段 ８４ 論理積手段 ９０ フェイル信号生成手段 ＤＵＴ 被試験デバイス
Claims (4)
- 【請求項１】 被試験デバイス（ＤＵＴ）からの出力信
号とパターン発生器（ＰＧ）からの期待値パターンとに
よりパターン同期をとるマッチ機能を備える半導体試験
装置において、 第１に、比較対象チャンネルにおいてはＰＧが発生する
期待値パターンと、ＤＵＴからの対応する出力信号との
比較で得られたフェイル信号を出力し、第２に、比較対
象外チャンネルにおいてはフェイル信号の出力を禁止
し、得られた全チャンネルのフェイル信号をＯＲ加算し
た単一のフェイル加算信号を該ＰＧが受けて、該ＰＧが
現在実行中のパターン発生サイクルがマッチサイクル中
においては該フェイル加算信号が無信号のときをマッチ
検出条件の成立条件としてパターン発生シーケンスを制
御し、逆に、非マッチサイクル中の場合においては該フ
ェイル加算信号が有効信号のときをトータルフェイル信
号の成立条件としてパターン発生シーケンスを制御する
ことを特徴とする半導体試験装置。 - 【請求項２】 ＤＵＴからの出力信号とパターン発生器
（ＰＧ）からの期待値パターンとによりパターン同期を
とるマッチ機能を備えるＰＧ及びデジタルコンパレータ
部（ＤＣ）とを有する半導体試験装置において、 第１に、比較対象チャンネルにおいては該ＰＧが発生す
る期待値パターンと、ＤＵＴからの対応する出力信号と
の比較で得られたフェイル信号を該ＤＣの各チャンネル
から出力し、第２に、比較対象外チャンネルにおいては
当該チャンネルのフェイル信号の出力を禁止するフェイ
ル信号生成手段と、 ＤＣの全チャンネルからの該フェイル信号をＯＲ加算し
たフェイル加算信号を該ＰＧへ出力する論理和手段と、 該論理和手段からのフェイル加算信号を受けて、第１
に、ＰＧの現在実行中のパターン発生サイクルがマッチ
サイクル中の場合には該フェイル加算信号が無信号のと
きにトータルマッチ検出信号としてデコード出力し、第
２に、非マッチサイクル中の場合には該フェイル加算信
号が有効信号のときにトータルフェイル信号としてデコ
ード出力する信号分離手段と、 を具備していることを特徴とする半導体試験装置。 - 【請求項３】 比較対象チャンネルと比較対象外チャン
ネルの選択指定形態は、ＰＧから発生する期待値パター
ンが、１チャンネル当たり３ビット情報で成り、該３ビ
ットのパターン情報内にＤＵＴ側の出力信号と該期待値
パターンとの比較判定を許可する比較イネーブル情報を
備える形態のパターン発生器により、比較対象及び比較
対象外のチャンネルを選択指定することを特徴とする請
求項１又は２記載の半導体試験装置。 - 【請求項４】 比較対象チャンネルと比較対象外チャン
ネルの選択指定形態は、第１に、ＰＧから発生する期待
値パターンが１チャンネル当たり１ビット情報とし、第
２に、ＤＵＴ側の出力信号と該期待値パターンとの比較
判定を許可する専用の比較イネーブル信号を該ＰＧから
ＤＣの所定のチャンネルへ供給する形態のパターン発生
器により、比較対象及び比較対象外のチャンネルを選択
指定することを特徴とする請求項１又は２記載の半導体
試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264370A JP2000098007A (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP10264370A JP2000098007A (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2000098007A true JP2000098007A (ja) | 2000-04-07 |
Family
ID=17402219
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP10264370A Pending JP2000098007A (ja) | 1998-09-18 | 1998-09-18 | 半導体試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2000098007A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006300954A (ja) * | 2005-04-22 | 2006-11-02 | Agilent Technol Inc | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| JP4617401B1 (ja) * | 2009-09-10 | 2011-01-26 | 株式会社アドバンテスト | 試験装置および試験方法 |
-
1998
- 1998-09-18 JP JP10264370A patent/JP2000098007A/ja active Pending
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006300954A (ja) * | 2005-04-22 | 2006-11-02 | Agilent Technol Inc | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| JP4594896B2 (ja) * | 2005-04-22 | 2010-12-08 | ヴェリジー（シンガポール） プライベート リミテッド | 被試験デバイスを、被試験デバイスのクロック及びデータ信号をサンプリングすることによって試験すること |
| JP4617401B1 (ja) * | 2009-09-10 | 2011-01-26 | 株式会社アドバンテスト | 試験装置および試験方法 |
| JP2011059110A (ja) * | 2009-09-10 | 2011-03-24 | Advantest Corp | 試験装置および試験方法 |
| US8060333B2 (en) | 2009-09-10 | 2011-11-15 | Advantest Corporation | Test apparatus and test method |
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|---|---|---|---|
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Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20050802 |
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Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20090108 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20090120 |
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