JPH1164455A - デジタルコンパレータ - Google Patents
デジタルコンパレータInfo
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- JPH1164455A JPH1164455A JP9222266A JP22226697A JPH1164455A JP H1164455 A JPH1164455 A JP H1164455A JP 9222266 A JP9222266 A JP 9222266A JP 22226697 A JP22226697 A JP 22226697A JP H1164455 A JPH1164455 A JP H1164455A
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Abstract
(57)【要約】
【課題】 テストレート毎のモード切換が可能なデジタ
ルコンパレータを実現する。 【解決手段】 ＩＣ試験装置で用いられるデジタルコン
パレータにおいて、アナログ信号をデジタル信号に変換
するデジタル変換手段と、デジタル信号と期待値データ
とをストローブ信号に同期して比較するデジタル比較手
段と、このデジタル比較手段の出力を格納するフェイル
メモリ回路と、デジタル比較手段のエッジ・ストローブ
モード若しくはウィンドウ・ストローブモードを期待値
データの出力と同期して選択するモード選択手段とを設
ける。
ルコンパレータを実現する。 【解決手段】 ＩＣ試験装置で用いられるデジタルコン
パレータにおいて、アナログ信号をデジタル信号に変換
するデジタル変換手段と、デジタル信号と期待値データ
とをストローブ信号に同期して比較するデジタル比較手
段と、このデジタル比較手段の出力を格納するフェイル
メモリ回路と、デジタル比較手段のエッジ・ストローブ
モード若しくはウィンドウ・ストローブモードを期待値
データの出力と同期して選択するモード選択手段とを設
ける。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＣ試験装置で用
いられるデジタルコンパレータに関し、特にテストレー
ト毎のモード切換を可能にしたデジタルコンパレータに
関する。
いられるデジタルコンパレータに関し、特にテストレー
ト毎のモード切換を可能にしたデジタルコンパレータに
関する。
【０００２】
【従来の技術】従来のデジタルコンパレータはＩＣ試験
装置で用いられ、被試験ＩＣ（以下、ＤＵＴ(Device un
der test)と呼ぶ。）からの出力信号をＩＣ試験装置の
テストピンを介して取り込みデジタル信号に変換した後
期待値と比較するものである。
装置で用いられ、被試験ＩＣ（以下、ＤＵＴ(Device un
der test)と呼ぶ。）からの出力信号をＩＣ試験装置の
テストピンを介して取り込みデジタル信号に変換した後
期待値と比較するものである。
【０００３】図３はこのような従来のデジタルコンパレ
ータの一例を示す構成ブロック図である。図３において
１及び２はアナログ比較器、３はデジタル比較器、４は
デジタルファンクションコントローラ、５は期待値メモ
リ回路、６はタイミング発生回路、７はモード設定レジ
スタ回路、８はフェイルメモリ回路、１００は入力信
号、１０１及び１０２はしきい値電圧である。
ータの一例を示す構成ブロック図である。図３において
１及び２はアナログ比較器、３はデジタル比較器、４は
デジタルファンクションコントローラ、５は期待値メモ
リ回路、６はタイミング発生回路、７はモード設定レジ
スタ回路、８はフェイルメモリ回路、１００は入力信
号、１０１及び１０２はしきい値電圧である。
【０００４】また、１及び２はデジタル変換手段５０
を、３〜６はデジタル比較手段５１をそれぞれ構成して
いる。
を、３〜６はデジタル比較手段５１をそれぞれ構成して
いる。
【０００５】入力信号１００はアナログ比較器１及び２
の一方の入力端子にそれぞれ入力され、アナログ比較器
１及び２の他方の入力端子にはしきい値電圧１０１及び
１０２がそれぞれ入力される。また、アナログ比較器１
及び２の出力はデジタル比較器３に接続される。
の一方の入力端子にそれぞれ入力され、アナログ比較器
１及び２の他方の入力端子にはしきい値電圧１０１及び
１０２がそれぞれ入力される。また、アナログ比較器１
及び２の出力はデジタル比較器３に接続される。
【０００６】デジタルファンクションコントローラ４か
らのアドレス信号及び制御信号は期待値メモリ回路５及
びタイミング発生回路６にそれぞれ接続され、期待値メ
モリ回路５、タイミング発生回路６及びモード設定レジ
スタ回路７の出力はデジタル比較器３にそれぞれ接続さ
れる。
らのアドレス信号及び制御信号は期待値メモリ回路５及
びタイミング発生回路６にそれぞれ接続され、期待値メ
モリ回路５、タイミング発生回路６及びモード設定レジ
スタ回路７の出力はデジタル比較器３にそれぞれ接続さ
れる。
【０００７】また、デジタル比較器３の出力はフェイル
メモリ回路８に接続され、デジタルファンクションコン
トローラ４からの制御信号もフェイルメモリ回路８に接
続される。
メモリ回路８に接続され、デジタルファンクションコン
トローラ４からの制御信号もフェイルメモリ回路８に接
続される。
【０００８】ここで、図３に示す従来例の動作を説明す
る。一般のＩＣ試験装置ではデジタルファンクションコ
ントローラ４以外の構成要素はＩＣ試験装置の各テスト
ピン毎に設けられ、各テストピンを介して入力されるＤ
ＵＴからの信号がそれぞれ入力信号１００に相当する。
る。一般のＩＣ試験装置ではデジタルファンクションコ
ントローラ４以外の構成要素はＩＣ試験装置の各テスト
ピン毎に設けられ、各テストピンを介して入力されるＤ
ＵＴからの信号がそれぞれ入力信号１００に相当する。
【０００９】入力信号１００はアナログ比較器１及び２
においてしきい値電圧１０１及び１０２と比較される。
しきい値電圧１０１はハイレベル側のしきい値電圧であ
り、例えば、入力信号１００の電圧値がしきい値電圧１
０１よりも高ければアナログ比較器１の出力はハイレベ
ルになる。
においてしきい値電圧１０１及び１０２と比較される。
しきい値電圧１０１はハイレベル側のしきい値電圧であ
り、例えば、入力信号１００の電圧値がしきい値電圧１
０１よりも高ければアナログ比較器１の出力はハイレベ
ルになる。
【００１０】同様に、しきい値電圧１０２はローレベル
側のしきい値電圧であり、例えば、入力信号１００の電
圧値がしきい値電圧１０２よりも高ければアナログ比較
器２の出力はハイレベルになる。
側のしきい値電圧であり、例えば、入力信号１００の電
圧値がしきい値電圧１０２よりも高ければアナログ比較
器２の出力はハイレベルになる。
【００１１】このため、入力信号１００の電圧値がしき
い値電圧１０２よりも小さければ、アナログ比較器１及
び２の出力は共にローレベルになり、入力信号１００の
電圧値がしきい値電圧１０１より大きければアナログ比
較器１及び２の出力は共にハイレベルになる。
い値電圧１０２よりも小さければ、アナログ比較器１及
び２の出力は共にローレベルになり、入力信号１００の
電圧値がしきい値電圧１０１より大きければアナログ比
較器１及び２の出力は共にハイレベルになる。
【００１２】また、入力信号１００の電圧値がしきい値
電圧１０１としきい値電圧１０２との間にあれば、アナ
ログ比較器１の出力はローレベル、アナログ比較器２の
出力はハイレベルになる。
電圧１０１としきい値電圧１０２との間にあれば、アナ
ログ比較器１の出力はローレベル、アナログ比較器２の
出力はハイレベルになる。
【００１３】すなわち、２つのアナログ比較器１及び２
により入力信号１００は２ビットのデジタル信号に変換
されることになり、このデジタル信号がデジタル比較器
３に入力される。
により入力信号１００は２ビットのデジタル信号に変換
されることになり、このデジタル信号がデジタル比較器
３に入力される。
【００１４】一方、デジタルファンクションコントロー
ラ４はアドレス信号を期待値メモリ回路５に入力して期
待値データをデジタル比較器３に出力させると共に制御
信号でタイミング発生回路６を制御してストローブ信号
を発生させてデジタル比較器３に出力させる。
ラ４はアドレス信号を期待値メモリ回路５に入力して期
待値データをデジタル比較器３に出力させると共に制御
信号でタイミング発生回路６を制御してストローブ信号
を発生させてデジタル比較器３に出力させる。
【００１５】デジタル比較器３では入力された前記デジ
タル信号と期待値データとをストローブ信号のタイミン
グで比較して一致／不一致の比較結果を出力する。ま
た、デジタルファンクションコントローラ４は制御信号
によりフェイルメモリ回路８を制御して前記比較結果を
フェイルメモリ回路８に書き込む。
タル信号と期待値データとをストローブ信号のタイミン
グで比較して一致／不一致の比較結果を出力する。ま
た、デジタルファンクションコントローラ４は制御信号
によりフェイルメモリ回路８を制御して前記比較結果を
フェイルメモリ回路８に書き込む。
【００１６】この結果、入力信号１００をデジタル信号
に変換して期待値データと比較することにより、ＤＵＴ
からの出力の正常若しくは異常を得ることができる。
に変換して期待値データと比較することにより、ＤＵＴ
からの出力の正常若しくは異常を得ることができる。
【００１７】また、デジタル比較器３ではストローブ信
号に同期して比較を行っているが一般に、ストローブ信
号のエッジが発生した時に比較する”エッジ・ストロー
ブモード”と、ストローブ信号２本から作られる期間内
（ウィンドウ）で比較する”ウィンドウ・ストローブモ
ード”の２種類のモードがある。
号に同期して比較を行っているが一般に、ストローブ信
号のエッジが発生した時に比較する”エッジ・ストロー
ブモード”と、ストローブ信号２本から作られる期間内
（ウィンドウ）で比較する”ウィンドウ・ストローブモ
ード”の２種類のモードがある。
【００１８】モード設定レジスタ回路７には前記２種類
のどちらのモードを選択するかが予め設定されており、
モード設定レジスタ回路７はその出力によりデジタル比
較器３の”エッジ・ストローブモード”若しくは”ウィ
ンドウ・ストローブモード”を選択する。
のどちらのモードを選択するかが予め設定されており、
モード設定レジスタ回路７はその出力によりデジタル比
較器３の”エッジ・ストローブモード”若しくは”ウィ
ンドウ・ストローブモード”を選択する。
【００１９】すなわち、ＩＣ試験装置の各テストピン毎
にモード設定レジスタ回路７のモード設定ができるの
で、ＤＵＴの試験目的に応じてＩＣ試験装置の各テスト
ピン毎のモードを設定することが可能になる。
にモード設定レジスタ回路７のモード設定ができるの
で、ＤＵＴの試験目的に応じてＩＣ試験装置の各テスト
ピン毎のモードを設定することが可能になる。
【００２０】
【発明が解決しようとする課題】しかし、図３に示す従
来例では試験中にモード切換を行うことができないと言
った問題点があった。
来例では試験中にモード切換を行うことができないと言
った問題点があった。
【００２１】このため、例えば、テストレート毎にモー
ド切換を行う場合にはＤＵＴの１つのピンに対してＩＣ
試験装置の２つのテストピンを用いて、一方のテストピ
ンは”エッジ・ストローブ”に、他方のテストピンは”
ウィンドウ・ストローブ”にそれぞれ設定して試験を行
う必要がありＩＣ試験装置のテストピンの使用効率が下
がってしまうと言った問題点があった。従って本発明が
解決しようとする課題は、テストレート毎のモード切換
が可能なデジタルコンパレータを実現することにある。
ド切換を行う場合にはＤＵＴの１つのピンに対してＩＣ
試験装置の２つのテストピンを用いて、一方のテストピ
ンは”エッジ・ストローブ”に、他方のテストピンは”
ウィンドウ・ストローブ”にそれぞれ設定して試験を行
う必要がありＩＣ試験装置のテストピンの使用効率が下
がってしまうと言った問題点があった。従って本発明が
解決しようとする課題は、テストレート毎のモード切換
が可能なデジタルコンパレータを実現することにある。
【００２２】
【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、ＩＣ試験装置で用いられ
るデジタルコンパレータにおいて、アナログ信号をデジ
タル信号に変換するデジタル変換手段と、前記デジタル
信号と期待値データとをストローブ信号に同期して比較
するデジタル比較手段と、このデジタル比較手段の出力
を格納するフェイルメモリ回路と、前記デジタル比較手
段のエッジ・ストローブモード若しくはウィンドウ・ス
トローブモードを前記期待値データの出力と同期して選
択するモード選択手段とを備えたことを特徴とするもの
である。
るために、本発明の第１では、ＩＣ試験装置で用いられ
るデジタルコンパレータにおいて、アナログ信号をデジ
タル信号に変換するデジタル変換手段と、前記デジタル
信号と期待値データとをストローブ信号に同期して比較
するデジタル比較手段と、このデジタル比較手段の出力
を格納するフェイルメモリ回路と、前記デジタル比較手
段のエッジ・ストローブモード若しくはウィンドウ・ス
トローブモードを前記期待値データの出力と同期して選
択するモード選択手段とを備えたことを特徴とするもの
である。
【００２３】このような課題を達成するために、本発明
の第２では、本発明の第１において、前記モード選択手
段がエッジ／ウィンドウストローブ選択メモリ回路から
構成され、前記期待値データの出力と同期して前記エッ
ジ／ウィンドウストローブ選択メモリ回路から出力され
るモード選択信号により前記デジタル比較手段のモード
を選択することを特徴とするものである。
の第２では、本発明の第１において、前記モード選択手
段がエッジ／ウィンドウストローブ選択メモリ回路から
構成され、前記期待値データの出力と同期して前記エッ
ジ／ウィンドウストローブ選択メモリ回路から出力され
るモード選択信号により前記デジタル比較手段のモード
を選択することを特徴とするものである。
【００２４】このような課題を達成するために、本発明
の第３では、本発明の第１において、前記モード選択手
段が前記エッジ／ウィンドウストローブ選択メモリ回路
及びエッジ・ストローブモード、ウィンドウ・ストロー
ブモード若しくはエッジ／ウィンドウストローブレート
毎切換モードが設定されると共に前記エッジ／ウィンド
ウストローブ選択メモリ回路の特定ビットを指定する指
定レジスタを有するモード設定レジスタ回路とから構成
され、前記エッジ／ウィンドウストローブレート毎切換
モード選択時に前記特定ビットのデータに基づき前記デ
ジタル比較手段のモードを選択することを特徴とするも
のである。
の第３では、本発明の第１において、前記モード選択手
段が前記エッジ／ウィンドウストローブ選択メモリ回路
及びエッジ・ストローブモード、ウィンドウ・ストロー
ブモード若しくはエッジ／ウィンドウストローブレート
毎切換モードが設定されると共に前記エッジ／ウィンド
ウストローブ選択メモリ回路の特定ビットを指定する指
定レジスタを有するモード設定レジスタ回路とから構成
され、前記エッジ／ウィンドウストローブレート毎切換
モード選択時に前記特定ビットのデータに基づき前記デ
ジタル比較手段のモードを選択することを特徴とするも
のである。
【００２５】このような課題を達成するために、本発明
の第４では、本発明の第１において、前記モード選択手
段がパタンメモリ回路及びフォーマッタから構成され、
前記期待値データの出力と同期して前記パターンメモリ
回路から出力されるパターンデータに基づき前記フォー
マッタが前記デジタル比較手段のモードに適したストロ
ーブ信号を発生させることを特徴とするものである。
の第４では、本発明の第１において、前記モード選択手
段がパタンメモリ回路及びフォーマッタから構成され、
前記期待値データの出力と同期して前記パターンメモリ
回路から出力されるパターンデータに基づき前記フォー
マッタが前記デジタル比較手段のモードに適したストロ
ーブ信号を発生させることを特徴とするものである。
【００２６】
【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るデジタルコンパレータの
一実施例を示す構成ブロック図である。
説明する。図１は本発明に係るデジタルコンパレータの
一実施例を示す構成ブロック図である。
【００２７】図１において１〜８，５０，５１及び１０
０〜１０２は図３と同一符号を付してあり、９はエッジ
／ウィンドウストローブ選択メモリ回路である。また、
７及び９はモード選択手段５２を構成している。
０〜１０２は図３と同一符号を付してあり、９はエッジ
／ウィンドウストローブ選択メモリ回路である。また、
７及び９はモード選択手段５２を構成している。
【００２８】入力信号１００はアナログ比較器１及び２
の一方の入力端子にそれぞれ入力され、アナログ比較器
１及び２の他方の入力端子にはしきい値電圧１０１及び
１０２がそれぞれ入力される。また、アナログ比較器１
及び２の出力はデジタル比較器３に接続される。
の一方の入力端子にそれぞれ入力され、アナログ比較器
１及び２の他方の入力端子にはしきい値電圧１０１及び
１０２がそれぞれ入力される。また、アナログ比較器１
及び２の出力はデジタル比較器３に接続される。
【００２９】デジタルファンクションコントローラ４か
らのアドレス信号は期待値メモリ回路５及びエッジ／ウ
ィンドウストローブ選択メモリ回路９に並列に接続さ
れ、デジタルファンクションコントローラ４からの制御
信号はタイミング発生回路６に接続される。
らのアドレス信号は期待値メモリ回路５及びエッジ／ウ
ィンドウストローブ選択メモリ回路９に並列に接続さ
れ、デジタルファンクションコントローラ４からの制御
信号はタイミング発生回路６に接続される。
【００３０】期待値メモリ回路５、タイミング発生回路
６、モード設定レジスタ回路７及びエッジ／ウィンドウ
ストローブ選択メモリ回路９の出力はデジタル比較器３
にそれぞれ接続される。
６、モード設定レジスタ回路７及びエッジ／ウィンドウ
ストローブ選択メモリ回路９の出力はデジタル比較器３
にそれぞれ接続される。
【００３１】また、デジタル比較器３の出力はフェイル
メモリ回路８に接続され、デジタルファンクションコン
トローラ４からの制御信号もフェイルメモリ回路８に接
続される。
メモリ回路８に接続され、デジタルファンクションコン
トローラ４からの制御信号もフェイルメモリ回路８に接
続される。
【００３２】ここで、図１に示す実施例の動作を説明す
る。基本的な動作に関しては図３に示す従来例と同様で
あるのでその部分の説明は省略する。
る。基本的な動作に関しては図３に示す従来例と同様で
あるのでその部分の説明は省略する。
【００３３】入力信号１００は前述のようにアナログ比
較器１及び２でデジタル信号に変換されてデジタル比較
器３に入力される。
較器１及び２でデジタル信号に変換されてデジタル比較
器３に入力される。
【００３４】一方、デジタルファンクションコントロー
ラ４はアドレス信号を期待値メモリ回路５及びエッジ／
ウィンドウストローブ選択メモリ回路９に入力する。こ
のアドレス信号により期待値メモリ回路５からは期待値
データが、同時にエッジ／ウィンドウストローブ選択メ
モリ回路９からはモード選択信号がデジタル比較器３に
それぞれ出力される。
ラ４はアドレス信号を期待値メモリ回路５及びエッジ／
ウィンドウストローブ選択メモリ回路９に入力する。こ
のアドレス信号により期待値メモリ回路５からは期待値
データが、同時にエッジ／ウィンドウストローブ選択メ
モリ回路９からはモード選択信号がデジタル比較器３に
それぞれ出力される。
【００３５】エッジ／ウィンドウストローブ選択メモリ
回路９には予めテストレート毎のモードが設定されてお
り、デジタルファンクションコントローラ４からのアド
レス信号に同期して設定するモードが前記モード選択信
号として出力される。
回路９には予めテストレート毎のモードが設定されてお
り、デジタルファンクションコントローラ４からのアド
レス信号に同期して設定するモードが前記モード選択信
号として出力される。
【００３６】また、デジタルファンクションコントロー
ラ４は制御信号でタイミング発生回路６を制御してスト
ローブ信号を発生させてデジタル比較器３に出力させ
る。
ラ４は制御信号でタイミング発生回路６を制御してスト
ローブ信号を発生させてデジタル比較器３に出力させ
る。
【００３７】デジタル比較器３では入力されたデジタル
信号と期待値データをストローブ信号のタイミングで比
較して一致／不一致の比較結果を出力する。
信号と期待値データをストローブ信号のタイミングで比
較して一致／不一致の比較結果を出力する。
【００３８】この時、エッジ／ウィンドウストローブ選
択メモリ回路９からのモード選択信号に基づきデジタル
比較器３の”エッジ・ストローブモード”若しくは”ウ
ィンドウ・ストローブモード”の選択が行われ、デジタ
ル比較器３はこのモードで前記比較を行い、比較結果が
フェイルメモリ回路８に格納される。
択メモリ回路９からのモード選択信号に基づきデジタル
比較器３の”エッジ・ストローブモード”若しくは”ウ
ィンドウ・ストローブモード”の選択が行われ、デジタ
ル比較器３はこのモードで前記比較を行い、比較結果が
フェイルメモリ回路８に格納される。
【００３９】即ち、エッジ／ウィンドウストローブ選択
メモリ回路９にはテストレート毎のモードが設定されて
いるので、デジタル比較器３はその設定に従いテストレ
ート毎にモードが切り換わることになる。
メモリ回路９にはテストレート毎のモードが設定されて
いるので、デジタル比較器３はその設定に従いテストレ
ート毎にモードが切り換わることになる。
【００４０】この結果、デジタルファンクションコント
ローラ４からのアドレス信号に同期してエッジ／ウィン
ドウストローブ選択メモリ回路９からモード選択信号を
出力させてデジタル比較器３のモードを選択することに
より、テストレート毎のモード切換が可能になる。
ローラ４からのアドレス信号に同期してエッジ／ウィン
ドウストローブ選択メモリ回路９からモード選択信号を
出力させてデジタル比較器３のモードを選択することに
より、テストレート毎のモード切換が可能になる。
【００４１】また、テストモード毎のモード切換が可能
になるので従来例のようにＤＵＴの１つのピンに対して
ＩＣ試験装置の２つのテストピンを用いる必要がなくな
りＩＣ試験装置のテストピンの使用効率が向上する。
になるので従来例のようにＤＵＴの１つのピンに対して
ＩＣ試験装置の２つのテストピンを用いる必要がなくな
りＩＣ試験装置のテストピンの使用効率が向上する。
【００４２】なお、図１においてはモード設定レジスタ
回路７が例示されているがＩＣ試験装置の各テストピン
毎にエッジ／ウィンドウストローブ選択メモリ回路９が
設けられていればモード設定レジスタ回路７は必要な
い。
回路７が例示されているがＩＣ試験装置の各テストピン
毎にエッジ／ウィンドウストローブ選択メモリ回路９が
設けられていればモード設定レジスタ回路７は必要な
い。
【００４３】また、エッジ／ウィンドウストローブ選択
メモリ回路９がＩＣ試験装置の各テストピン毎になく、
装置毎に数ビットのエッジ／ウィンドウストローブ選択
メモリ回路９を設ける場合はモード設定レジスタ回路７
が必要である。
メモリ回路９がＩＣ試験装置の各テストピン毎になく、
装置毎に数ビットのエッジ／ウィンドウストローブ選択
メモリ回路９を設ける場合はモード設定レジスタ回路７
が必要である。
【００４４】この場合、モード設定レジスタ回路７には
従来の”エッジ・ストローブモード”及び”ウィンドウ
・ストローブモード”の２つモードの他に、”エッジ／
ウィンドウストローブレート毎切換モード”を有し、ま
た、数ビットのエッジ／ウィンドウストローブ選択メモ
リ回路９のどのビットを指定するかを示す指定レジスタ
も併せて有する。
従来の”エッジ・ストローブモード”及び”ウィンドウ
・ストローブモード”の２つモードの他に、”エッジ／
ウィンドウストローブレート毎切換モード”を有し、ま
た、数ビットのエッジ／ウィンドウストローブ選択メモ
リ回路９のどのビットを指定するかを示す指定レジスタ
も併せて有する。
【００４５】例えば、モード設定レジスタ回路７には”
エッジ／ウィンドウストローブレート毎切換モード”が
設定されており、指定レジスタ内にはエッジ／ウィンド
ウストローブ選択メモリ回路９の”第２ビット”が指定
されていた場合を考える。
エッジ／ウィンドウストローブレート毎切換モード”が
設定されており、指定レジスタ内にはエッジ／ウィンド
ウストローブ選択メモリ回路９の”第２ビット”が指定
されていた場合を考える。
【００４６】モード設定レジスタ回路７の出力が”エッ
ジ／ウィンドウストローブレート毎切換モード”であ
り、同時に、指定レジスタには”第２ビット”が指定さ
れているのでエッジ／ウィンドウストローブ選択メモリ
回路９の”第２ビット”のデータに従ってテストレート
毎にデジタル比較器３の”エッジ・ストローブモード”
若しくは”ウィンドウ・ストローブモード”が選択され
る。
ジ／ウィンドウストローブレート毎切換モード”であ
り、同時に、指定レジスタには”第２ビット”が指定さ
れているのでエッジ／ウィンドウストローブ選択メモリ
回路９の”第２ビット”のデータに従ってテストレート
毎にデジタル比較器３の”エッジ・ストローブモード”
若しくは”ウィンドウ・ストローブモード”が選択され
る。
【００４７】即ち、エッジ／ウィンドウストローブ選択
メモリ回路９に設定されたテストレート毎のモードに従
ってデジタル比較器３のモードが切り換わることにな
る。
メモリ回路９に設定されたテストレート毎のモードに従
ってデジタル比較器３のモードが切り換わることにな
る。
【００４８】この結果、”エッジ／ウィンドウストロー
ブレート毎切換モード”を設定すればエッジ／ウィンド
ウストローブ選択メモリ回路９の指定ビットに基づきテ
ストレート毎のモード切換が可能になる。
ブレート毎切換モード”を設定すればエッジ／ウィンド
ウストローブ選択メモリ回路９の指定ビットに基づきテ
ストレート毎のモード切換が可能になる。
【００４９】また、ＩＣ試験装置によってはタイミング
発生回路６をＩＣ試験装置の各テストピン毎に設ける必
要がなく複数のテストピン毎に１組あれば良い場合があ
る。図２はこのような場合のデジタルコンパレータの実
施例を示す構成ブロック図である。
発生回路６をＩＣ試験装置の各テストピン毎に設ける必
要がなく複数のテストピン毎に１組あれば良い場合があ
る。図２はこのような場合のデジタルコンパレータの実
施例を示す構成ブロック図である。
【００５０】図２において１〜５，８，５０，１００，
１０１及び１０２は図１と同一符号を付してあり、６ａ
はタイミング発生回路、１０はフォーマッタ、１１はパ
ターンメモリ回路である。
１０１及び１０２は図１と同一符号を付してあり、６ａ
はタイミング発生回路、１０はフォーマッタ、１１はパ
ターンメモリ回路である。
【００５１】また、３〜５はデジタル比較手段５１ａ
を、６ａ，１０及び１１はモード選択手段５２ａをそれ
ぞれ構成している。
を、６ａ，１０及び１１はモード選択手段５２ａをそれ
ぞれ構成している。
【００５２】入力信号１００はアナログ比較器１及び２
の一方の入力端子にそれぞれ入力され、アナログ比較器
１及び２の他方の入力端子にはしきい値電圧１０１及び
１０２がそれぞれ入力される。また、アナログ比較器１
及び２の出力はデジタル比較器３に接続される。
の一方の入力端子にそれぞれ入力され、アナログ比較器
１及び２の他方の入力端子にはしきい値電圧１０１及び
１０２がそれぞれ入力される。また、アナログ比較器１
及び２の出力はデジタル比較器３に接続される。
【００５３】デジタルファンクションコントローラ４か
らのアドレス信号は期待値メモリ回路５及びパターンメ
モリ回路１１に並列に接続され、デジタルファンクショ
ンコントローラ４からの制御信号はタイミング発生回路
６ａに接続される。
らのアドレス信号は期待値メモリ回路５及びパターンメ
モリ回路１１に並列に接続され、デジタルファンクショ
ンコントローラ４からの制御信号はタイミング発生回路
６ａに接続される。
【００５４】タイミング発生回路６ａの出力はフォーマ
ッタ１０に接続され、パターンメモリ回路１１の出力も
フォーマッタ１０に接続される。
ッタ１０に接続され、パターンメモリ回路１１の出力も
フォーマッタ１０に接続される。
【００５５】期待値メモリ回路５及びフォーマッタ１０
の出力はデジタル比較器３にそれぞれ接続される。
の出力はデジタル比較器３にそれぞれ接続される。
【００５６】また、デジタル比較器３の出力はフェイル
メモリ回路８に接続され、デジタルファンクションコン
トローラ４からの制御信号もフェイルメモリ回路８に接
続される。
メモリ回路８に接続され、デジタルファンクションコン
トローラ４からの制御信号もフェイルメモリ回路８に接
続される。
【００５７】ここで、図２に示す実施例の動作を説明す
る。但し、共通部分の説明は省略する。デジタルファン
クションコントローラ４はアドレス信号を期待値メモリ
回路５及びパターンメモリ回路１１に入力する。このア
ドレス信号により期待値メモリ回路５からは期待値デー
タがデジタル比較器３に、同時にパタンメモリ回路１１
からはパターンデータがフォーマッタ１０にそれぞれ出
力される。
る。但し、共通部分の説明は省略する。デジタルファン
クションコントローラ４はアドレス信号を期待値メモリ
回路５及びパターンメモリ回路１１に入力する。このア
ドレス信号により期待値メモリ回路５からは期待値デー
タがデジタル比較器３に、同時にパタンメモリ回路１１
からはパターンデータがフォーマッタ１０にそれぞれ出
力される。
【００５８】パターンメモリ回路１１には予めテストレ
ート毎のモードに対応するストローブ信号を発生させる
パターンデータが設定されており、デジタルファンクシ
ョンコントローラ４からのアドレス信号に同期してパタ
ーンデータを出力する。
ート毎のモードに対応するストローブ信号を発生させる
パターンデータが設定されており、デジタルファンクシ
ョンコントローラ４からのアドレス信号に同期してパタ
ーンデータを出力する。
【００５９】また、デジタルファンクションコントロー
ラ４は制御信号でタイミング発生回路６ａを制御してタ
イミング信号を発生させてフォーマッタ１０に出力させ
る。
ラ４は制御信号でタイミング発生回路６ａを制御してタ
イミング信号を発生させてフォーマッタ１０に出力させ
る。
【００６０】フォーマッタ１０はパターンメモリ回路１
１から出力されるパターンデータに基づき前記タイミン
グ信号を処理して”エッジ・ストローブエッジ”若しく
は”ウィンドウ・ストローブスタートエッジ”及び”ウ
ィンドウ・ストローブエンドエッジ”を出力する。
１から出力されるパターンデータに基づき前記タイミン
グ信号を処理して”エッジ・ストローブエッジ”若しく
は”ウィンドウ・ストローブスタートエッジ”及び”ウ
ィンドウ・ストローブエンドエッジ”を出力する。
【００６１】デジタル比較器３はフォーマッタ１０から
出力されるストローブ信号の種類に基づいてデジタル信
号と期待値データとの比較をする。
出力されるストローブ信号の種類に基づいてデジタル信
号と期待値データとの比較をする。
【００６２】例えば、フォーマッタ１０から”ストロー
ブエッジ”が出力されれば、デジタル比較器３は”エッ
ジ・ストローブモード”で比較を行うことになり、一
方、”ストローブスタートエッジ”及び”ストローブエ
ンドエッジ”が出力されればデジタル比較器３は”ウィ
ンドウ・ストローブモード”で比較を行うことになる。
ブエッジ”が出力されれば、デジタル比較器３は”エッ
ジ・ストローブモード”で比較を行うことになり、一
方、”ストローブスタートエッジ”及び”ストローブエ
ンドエッジ”が出力されればデジタル比較器３は”ウィ
ンドウ・ストローブモード”で比較を行うことになる。
【００６３】この結果、デジタルファンクションコント
ローラ４からのアドレス信号に同期してパターンメモリ
回路１１から出力されるパターンデータに基づきフォー
マッタ１０でモードに適したストローブ信号を発生させ
ることにより、テストレート毎のモード切換が可能にな
る。
ローラ４からのアドレス信号に同期してパターンメモリ
回路１１から出力されるパターンデータに基づきフォー
マッタ１０でモードに適したストローブ信号を発生させ
ることにより、テストレート毎のモード切換が可能にな
る。
【００６４】また、この場合にはモード設定レジスタ回
路７やエッジ／ウィンドウストローブ選択メモリ回路９
が不要になるので構成が簡略化される。
路７やエッジ／ウィンドウストローブ選択メモリ回路９
が不要になるので構成が簡略化される。
【００６５】
【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。デジタルファン
クションコントローラからのアドレス信号に同期してエ
ッジ／ウィンドウストローブ選択メモリ回路からモード
選択信号を出力させてデジタル比較器３のモードを選択
することにより、テストレート毎のモード切換が可能な
デジタルコンパレータが実現できる。
本発明によれば次のような効果がある。デジタルファン
クションコントローラからのアドレス信号に同期してエ
ッジ／ウィンドウストローブ選択メモリ回路からモード
選択信号を出力させてデジタル比較器３のモードを選択
することにより、テストレート毎のモード切換が可能な
デジタルコンパレータが実現できる。
【００６６】また、デジタルファンクションコントロー
ラからのアドレス信号に同期してパターンメモリ回路か
ら出力されるパターンデータに基づきフォーマッタでモ
ードに適したストローブ信号を発生させることにより、
テストレート毎のモード切換が可能になる。
ラからのアドレス信号に同期してパターンメモリ回路か
ら出力されるパターンデータに基づきフォーマッタでモ
ードに適したストローブ信号を発生させることにより、
テストレート毎のモード切換が可能になる。
【図１】本発明に係るデジタルコンパレータの一実施例
を示す構成ブロック図である。
を示す構成ブロック図である。
【図２】デジタルコンパレータの実施例を示す構成ブロ
ック図である。
ック図である。
【図３】従来のデジタルコンパレータの一例を示す構成
ブロック図である。
ブロック図である。
１，２ アナログ比較器 ３ デジタル比較器 ４ デジタルファンクションコントローラ ５ 期待値メモリ回路 ６，６ａ タイミング発生回路 ７ モード設定レジスタ回路 ８ フェイルメモリ回路 ９ エッジ／ウィンドウストローブ選択メモリ回路 １０ フォーマッタ １１ パターンメモリ回路 ５０ デジタル変換手段 ５１，５１ａ デジタル比較手段 ５２，５２ａ モード選択手段 １００ 入力信号 １０１，１０２ しきい値電圧
Claims (4)
- 【請求項１】ＩＣ試験装置で用いられるデジタルコンパ
レータにおいて、 アナログ信号をデジタル信号に変換するデジタル変換手
段と、 前記デジタル信号と期待値データとをストローブ信号に
同期して比較するデジタル比較手段と、 このデジタル比較手段の出力を格納するフェイルメモリ
回路と、 前記デジタル比較手段のエッジ・ストローブモード若し
くはウィンドウ・ストローブモードを前記期待値データ
の出力と同期して選択するモード選択手段とを備えたこ
とを特徴とするデジタルコンパレータ。 - 【請求項２】前記モード選択手段がエッジ／ウィンドウ
ストローブ選択メモリ回路から構成され、前記期待値デ
ータの出力と同期して前記エッジ／ウィンドウストロー
ブ選択メモリ回路から出力されるモード選択信号により
前記デジタル比較手段のモードを選択することを特徴と
する特許請求の範囲請求項１記載のデジタルコンパレー
タ。 - 【請求項３】前記モード選択手段が前記エッジ／ウィン
ドウストローブ選択メモリ回路及びエッジ・ストローブ
モード、ウィンドウ・ストローブモード若しくはエッジ
／ウィンドウストローブレート毎切換モードが設定され
ると共に前記エッジ／ウィンドウストローブ選択メモリ
回路の特定ビットを指定する指定レジスタを有するモー
ド設定レジスタ回路とから構成され、前記エッジ／ウィ
ンドウストローブレート毎切換モード選択時に前記特定
ビットのデータに基づき前記デジタル比較手段のモード
を選択することを特徴とする特許請求の範囲請求項１記
載のデジタルコンパレータ。 - 【請求項４】前記モード選択手段がパタンメモリ回路及
びフォーマッタから構成され、前記期待値データの出力
と同期して前記パターンメモリ回路から出力されるパタ
ーンデータに基づき前記フォーマッタが前記デジタル比
較手段のモードに適したストローブ信号を発生させるこ
とを特徴とする特許請求の範囲請求項１記載のデジタル
コンパレータ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22226697A JP3404733B2 (ja) | 1997-08-19 | 1997-08-19 | デジタルコンパレータ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP22226697A JP3404733B2 (ja) | 1997-08-19 | 1997-08-19 | デジタルコンパレータ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH1164455A true JPH1164455A (ja) | 1999-03-05 |
| JP3404733B2 JP3404733B2 (ja) | 2003-05-12 |
Family
ID=16779701
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP22226697A Expired - Lifetime JP3404733B2 (ja) | 1997-08-19 | 1997-08-19 | デジタルコンパレータ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3404733B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007225414A (ja) * | 2006-02-23 | 2007-09-06 | Yokogawa Electric Corp | 半導体デバイスの検査方法及び検査装置 |
| WO2009025227A1 (ja) * | 2007-08-20 | 2009-02-26 | Advantest Corporation | 試験装置、試験方法、および、製造方法 |
| JP5119255B2 (ja) * | 2007-08-20 | 2013-01-16 | 株式会社アドバンテスト | 試験装置、試験方法、および、製造方法 |
-
1997
- 1997-08-19 JP JP22226697A patent/JP3404733B2/ja not_active Expired - Lifetime
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2007225414A (ja) * | 2006-02-23 | 2007-09-06 | Yokogawa Electric Corp | 半導体デバイスの検査方法及び検査装置 |
| WO2009025227A1 (ja) * | 2007-08-20 | 2009-02-26 | Advantest Corporation | 試験装置、試験方法、および、製造方法 |
| WO2009025020A1 (ja) * | 2007-08-20 | 2009-02-26 | Advantest Corporation | 試験装置、試験方法、および、製造方法 |
| JP5119255B2 (ja) * | 2007-08-20 | 2013-01-16 | 株式会社アドバンテスト | 試験装置、試験方法、および、製造方法 |
| US8373433B2 (en) | 2007-08-20 | 2013-02-12 | Advantest Corporation | Test apparatus, test method and manufacturing method |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3404733B2 (ja) | 2003-05-12 |
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