JPH102937A - Ic試験装置 - Google Patents
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- JPH102937A JPH102937A JP8152196A JP15219696A JPH102937A JP H102937 A JPH102937 A JP H102937A JP 8152196 A JP8152196 A JP 8152196A JP 15219696 A JP15219696 A JP 15219696A JP H102937 A JPH102937 A JP H102937A
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Abstract
とが可能なIC試験装置を実現する。 【解決手段】 被試験対象からの被検査電圧を上限値電
圧若しくは下限値電圧と比較して被試験対象の良否を試
験するIC試験装置において、上限値電圧若しくは下限
値電圧を発生させるD/A変換器と、被検査電圧と上限
値電圧若しくは下限値電圧とを比較する比較器と、この
比較器の出力を記憶する記憶回路と、被検査電圧の変化
に同期してアドレスがインクリメントされ、予め記憶さ
れている複数の上限値電圧若しくは下限値電圧をD/A
変換器に順次設定する比較電圧値記憶回路とを設ける。
Description
するLCDドライバIC等のIC試験装置に関し、特に
前記LCDドライバIC等の発生電圧の良否を高速に判
定することが可能なIC試験装置に関する。
示をさせるために各ピン毎に多階調電圧を発生させる。
このため、LCDドライバICの試験に際しては各多階
調電圧が上下限値電圧以内になっているかそれぞれ検査
する必要がある。
例を示す構成ブロック図である。図6において1はマル
チプレクサ回路、2及び3は比較器、4及び5はD/A
変換器、6及び8は記憶回路、7はA/D変換器、10
0は被検査電圧、101及び102は比較電圧設定信号
である。
る方式、図6中”ロ”はデジタイザを用いる方式をそれ
ぞれ示している。
サ回路1に入力され、マルチプレクサ回路1の出力は前
者の方式若しくは後者の方式の何れかを採用するかによ
り、比較器2の非反転入力端子及び比較器3の反転入力
端子若しくはA/D変換器7に接続される。
1及び102はD/A変換器4及び5に入力され、D/
A変換器4及び5の出力は比較器2の反転入力端子及び
比較器3の非反転入力端子にそれぞれ接続される。ま
た、比較器2及び3の出力はそれぞれ記憶回路6に接続
される。一方、後者の方式ではA/D変換器7の出力は
記憶回路8に接続される。
る。先ず最初に図6中”イ”に示す電圧比較器を使用す
る方式について説明する。LCDドライバICの出力等
である被検査電圧100はマルチプレクサ回路1により
適宜選択されて比較器2及び3に入力される。
限値電圧に相当する比較電圧設定信号101が入力さ
れ、D/A変換器5には被検査電圧100の下限値電圧
に相当する比較電圧設定信号102が入力される。
2はD/A変換器2及び3において電圧信号に変換さ
れ、比較器2及び3において被検査電圧100と比較さ
れ記憶回路6に記憶される。
から出力される電圧信号である上下限値電圧の範囲内に
入っていれば”0”、範囲外であれば”1”が記憶回路
6に記憶される。従って、記憶回路6の記憶データが全
て”0”であれば良品、1つでも”1”があれば不良品
ということになる。
方式においてはマルチプレクサ回路1により適宜選択さ
れた被検査電圧100は逐次A/D変換器7に入力さ
れ、測定された被検査電圧100が記憶回路8に順次記
憶される。
8に記憶されている値と予め記憶されている上下限値電
圧とを比較し、上下限値電圧の範囲内に入っていれば良
品、範囲外であれば不良品として判定する。
うな従来例において図6中”イ”に示す電圧比較器を使
用する方式では、出力が順次変化してゆくLCDドライ
ブIC等のようなICを試験する場合、被検査電圧も順
次変化して行くので比較電圧の設定もソフトウェア処理
により順次変更しなければならず試験時間が長くなって
しまうと言った問題点があった。
いる方式では、一通り被測定電圧100を逐次記憶回路
8に取り込んだ後、ソフトウェア処理により良否を判定
するため、やはり試験時間が長くなってしまうと言った
問題点あった。
ロ”に示すような回路を用いて試験する場合、一の出力
端子は不良があったとしてもその時点で試験を中止する
ことは出来ず、全ての階調電圧出力端子のデータを取り
込むまで待たなければならないと言った問題点があっ
た。従って本発明が解決しようとする課題は、多階調電
圧を発生するICを高速試験することが可能なIC試験
装置を実現することにある。
るために、本発明の第1では、被試験対象からの被検査
電圧を上限値電圧若しくは下限値電圧と比較して前記被
試験対象の良否を試験するIC試験装置において、前記
上限値電圧若しくは下限値電圧を発生させるD/A変換
器と、前記被検査電圧と前記上限値電圧若しくは下限値
電圧とを比較する比較器と、この比較器の出力を記憶す
る記憶回路と、前記被検査電圧の変化に同期してアドレ
スがインクリメントされ、予め記憶されている複数の前
記上限値電圧若しくは下限値電圧を前記D/A変換器に
順次設定する比較電圧値記憶回路とを備えたことを特徴
とするものである。
の第2では、被試験対象からの被検査電圧を上限値電圧
若しくは下限値電圧と比較して前記被試験対象の良否を
試験するIC試験装置において、前記被試験対象にディ
ジタル・データを供給するディジタル・ファンクション
・モジュールと、前記ディジタル・データに基づき前記
被検査電圧を順次出力する被試験対象と、前記上限値電
圧若しくは下限値電圧を発生させるD/A変換器と、前
記被検査電圧と前記上限値電圧若しくは下限値電圧とを
比較する比較器と、予め記憶されている複数の前記上限
値電圧若しくは下限値電圧を前記D/A変換器に順次設
定する比較電圧値記憶回路と、前記ディジタル・ファン
クション・モジュールからのトリガ信号により前記比較
電圧値記憶回路のアドレスをインクリメントするアドレ
スカウンタと、前記ディジタル・ファンクション・モジ
ュールからのストローブ信号が入力されると前記比較器
の出力に基づく良否信号を前記ディジタル・ファンクシ
ョン・モジュールに出力する判定値デコーダとを備えた
ことを特徴とするものである。
の第3では、本発明の第2において前記D/A変換器、
比較器、比較電圧値記憶回路及びアドレスカウンタと前
記判定値デコーダとから構成される判定モジュールを複
数有することを特徴とするものである。
の第4では、本発明の第2若しくは第3において前記被
試験対象の被検査電圧をマルチプレクサ回路を介して前
記判定モジュールに接続することを特徴とするものであ
る。
説明する。図1は本発明に係るIC試験装置の一実施例
を示す構成ブロック図である。
してあり、9及び10は比較電圧値記憶回路、103は
被検査電圧、104及び105はアドレス制御信号であ
る。
端子及び比較器3の反転入力端子に接続され、アドレス
制御信号104及び105は比較電圧値記憶回路9及び
10に入力される。また、比較電圧値記憶回路9及び1
0の出力はD/A変換器4及び5に接続される。
反転入力端子及び比較器3の非反転入力端子に接続さ
れ、比較器2及び3の出力は記憶回路6にそれぞれ接続
される。
用いて説明する。図2は被検査電圧103とD/A変換
器4及び5の出力信号である上下限値電圧の変化を説明
するタイミング図である。
中”ロ”及び”ハ”は上限値電圧及び下限値電圧をそれ
ぞれ示している。
被試験対象であるLCDドライバIC等のような多階調
電圧を発生するICに対応する多階調の上下限値電圧が
制御回路等(図示せず。)から設定されている。
査電圧103の階調の変化に合わせて比較電圧値回路9
及び10のアドレスをインクリメントして、D/A変換
器4及び5から出力される上下限値電圧を変化させる。
上限値電圧及び下限値電圧が図2中”ニ”、”ホ”及
び”ヘ”等に示すタイミングで被検査電圧103の階調
変化に連動して変化する。そして、この上下限値電圧に
より逐次被試験対象の良否を判定する。
に合わせて比較電圧値記憶回路9及び10のアドレスを
インクリメントすることによりリアルタイムで上下限値
電圧の設定がなされ、同時に被試験対象の良否を判定す
ることができる。従って、高速試験をすることが可能に
なる。
他の実施例を示す構成ブロック図である。図3において
2〜5,9及び10は図1と同一符号を付してあり、1
1はディジタル・ファンクション・モジュール、12は
被試験対象(以下、DUT(Device under test)と呼
ぶ。)、13及び14はアドレスカウンタ、15は判定
値デコーダである。
ィジタル・データ、107はトリガ信号、108はスト
ローブ信号、109は良否信号である。さらに、2〜
5,9,10,13,14及び15は判定モジュール5
0aを構成しており、同様の回路構成の判定モジュール
50b及び50cがDUT12の他の出力端子に接続さ
れている。
11の出力であるディジタル・データ106はDUT1
2に接続され、DUT12の出力である被検査電圧10
3aは比較器2の非反転入力端子及び比較器3の反転入
力端子に接続される。
11からのトリガ信号107はアドレスカウンタ13及
び14に接続され、アドレスカウンタ13及び14の出
力は比較電圧値記憶回路9及び10に接続される。
/A変換器4及び5に接続され、D/A変換器4及び5
の出力は比較器2の反転入力端子及び比較器3の非反転
入力端子に接続される。
ーダ15に接続され、判定値デコーダ15からの良否信
号109はディジタル・ファンクション・モジュール1
1に接続され、ディジタル・ファンクション・モジュー
ル11からのストローブ信号108は判定値デコーダ1
5に接続される。
50cにはDUT12から被検査電圧103aが、ディ
ジタル・ファンクション・モジュール11からはトリガ
信号107及びストローブ信号108がそれぞれ供給さ
れ、判定モジュール50b及び50cからの良否信号1
09がディジタル・ファンクション・モジュール11に
供給される。
用いて説明する。図4は被検査電圧103aとD/A変
換器4及び5の出力信号である上下限値電圧の変化、ト
リガ信号107及びストローブ信号108のタイミング
を説明するタイミング図である。
中”ロ”及び”ハ”は上限値電圧及び下限値電圧をそれ
ぞれ示している。
は図1に示す実施例と同様であるので説明は省略する。
ディジタル・ファンクション・モジュール11は試験に
必要なディジタル・データ106をDUT12に供給す
る。
タ106に基づき階調電圧を逐次発生させる。発生した
これらの被検査電圧103aはそれぞれ判定モジュール
50a〜50cに供給される。
ュール11はディジタル・データ106の出力タイミン
グ、すなわち、図4中(a)に示すようなタイミングで
トリガ信号107を各判定モジュール50a〜50c内
のアドレスカウンタ13及び14等に供給する。
等に示すタイミングで被検査電圧103a及び上下限値
電圧が変化する。
ングでストローブ信号108を判定値デコーダ15等に
供給することにより、図4中”ト”,”チ”及び”リ”
等に示すタイミングで被検査電圧103aの良否を判定
し、その結果を良否信号109としてディジタル・ファ
ンクション・モジュール11に出力する。
11は良否信号109をモニタし、良品であれば試験を
続行し、不良品であればディジタル・データ106の発
生を停止し試験を中断して他のDUTの試験を行うよう
にする。
DUTであっても一の出力端子が不良であればその時点
で試験を中止することができるので試験の高速化を図る
ことが可能になる。
他の実施例を示す構成ブロック図である。図5において
2〜5,9〜15,50a,50b,50c及び106
〜109は図3と同一符号を付してあり、16a,16
b及び16cはマルチプレクサ回路である。
実施例とほぼ同じであり、異なる点はDUT12の出力
がマルチプレクサ回路16a〜16cを介して判定モジ
ュール50a〜50cに供給される点である。また、基
本動作も図3に示す実施例と同様である。
DUT12の出力端子が多くなっても、マルチプレクサ
回路16a〜16cで検査する出力端子を順次切り換え
て判定を行うことにより、判定モジュール50a等を増
設することなくIC試験装置を構成することも可能にな
る。
本発明によれば次のような効果がある。被検査電圧の階
調の変化に合わせて比較電圧値記憶回路のアドレスをイ
ンクリメントすることによりリアルタイムで上下限値電
圧の設定がなされ、多階調電圧を発生するICを高速試
験することが可能なIC試験装置が実現できる。
成ブロック図である。
イミング図である。
構成ブロック図である。
及びストローブ信号のタイミングを説明するタイミング
図である。
構成ブロック図である。
図である。
Claims (4)
- 【請求項1】被試験対象からの被検査電圧を上限値電圧
若しくは下限値電圧と比較して前記被試験対象の良否を
試験するIC試験装置において、 前記上限値電圧若しくは下限値電圧を発生させるD/A
変換器と、 前記被検査電圧と前記上限値電圧若しくは下限値電圧と
を比較する比較器と、 この比較器の出力を記憶する記憶回路と、 前記被検査電圧の変化に同期してアドレスがインクリメ
ントされ、予め記憶されている複数の前記上限値電圧若
しくは下限値電圧を前記D/A変換器に順次設定する比
較電圧値記憶回路とを備えたことを特徴とするIC試験
装置。 - 【請求項2】被試験対象からの被検査電圧を上限値電圧
若しくは下限値電圧と比較して前記被試験対象の良否を
試験するIC試験装置において、 前記被試験対象にディジタル・データを供給するディジ
タル・ファンクション・モジュールと、 前記ディジタル・データに基づき前記被検査電圧を順次
出力する被試験対象と、 前記上限値電圧若しくは下限値電圧を発生させるD/A
変換器と、 前記被検査電圧と前記上限値電圧若しくは下限値電圧と
を比較する比較器と、 予め記憶されている複数の前記上限値電圧若しくは下限
値電圧を前記D/A変換器に順次設定する比較電圧値記
憶回路と、 前記ディジタル・ファンクション・モジュールからのト
リガ信号により前記比較電圧値記憶回路のアドレスをイ
ンクリメントするアドレスカウンタと、 前記ディジタル・ファンクション・モジュールからのス
トローブ信号が入力されると前記比較器の出力に基づく
良否信号を前記ディジタル・ファンクション・モジュー
ルに出力する判定値デコーダとを備えたことを特徴とす
るIC試験装置。 - 【請求項3】前記D/A変換器、比較器、比較電圧値記
憶回路及びアドレスカウンタと前記判定値デコーダとか
ら構成される判定モジュールを複数有することを特徴と
する。特許請求の範囲請求項2記載のIC試験装置。 - 【請求項4】前記被試験対象の被検査電圧をマルチプレ
クサ回路を介して前記判定モジュールに接続することを
特徴とする特許請求の範囲請求項2若しくは請求項3記
載のIC試験装置。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8152196A JPH102937A (ja) | 1996-06-13 | 1996-06-13 | Ic試験装置 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP8152196A JPH102937A (ja) | 1996-06-13 | 1996-06-13 | Ic試験装置 |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH102937A true JPH102937A (ja) | 1998-01-06 |
Family
ID=15535167
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP8152196A Pending JPH102937A (ja) | 1996-06-13 | 1996-06-13 | Ic試験装置 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH102937A (ja) |
Cited By (5)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002350510A (ja) * | 2001-05-30 | 2002-12-04 | Advantest Corp | 半導体試験装置 |
JP2002350498A (ja) * | 2001-05-29 | 2002-12-04 | Advantest Corp | 半導体試験装置の並列処理方法及び半導体試験装置 |
JP2008076091A (ja) * | 2006-09-19 | 2008-04-03 | Yokogawa Electric Corp | Icテスタ及び試験方法 |
US20170025081A1 (en) * | 2015-07-24 | 2017-01-26 | Lapis Semiconductor Co., Ltd. | Display driver and method for evaluating display device |
EP3379274A1 (en) * | 2017-03-23 | 2018-09-26 | Rohde & Schwarz GmbH & Co. KG | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
-
1996
- 1996-06-13 JP JP8152196A patent/JPH102937A/ja active Pending
Cited By (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP2002350498A (ja) * | 2001-05-29 | 2002-12-04 | Advantest Corp | 半導体試験装置の並列処理方法及び半導体試験装置 |
JP2002350510A (ja) * | 2001-05-30 | 2002-12-04 | Advantest Corp | 半導体試験装置 |
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EP3379274A1 (en) * | 2017-03-23 | 2018-09-26 | Rohde & Schwarz GmbH & Co. KG | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
US10809282B2 (en) | 2017-03-23 | 2020-10-20 | Rohde & Schwarz Gmbh & Co. Kg | Multi-level logic analyzer for analyzing multi-level digital signals and method for operating a multi-level logic analyzer for analyzing multi-level digital signals |
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