JPH102939A - Ｉｃ試験装置 - Google Patents

Abstract

(57)【要約】 【課題】 高速試験動作を維持しつつ回路規模の縮小が
可能なＩＣ試験装置を実現する。 【解決手段】 被試験対象からの被検査電圧を上限値電
圧及び下限値電圧と比較して被試験対象の良否を試験す
るＩＣ試験装置において、比較電圧値記憶回路の出力に
基づき下限値電圧若しくは上限値電圧を発生させる第１
のＤ／Ａ変換器と、ウィンドウ電圧値記憶回路の出力に
基づきウィンドウ電圧を発生させる第２のＤ／Ａ変換器
と、下限値電圧若しくは上限値電圧とウィンドウ電圧と
を加算若しくは減算して上限値電圧若しくは下限値電圧
を生成する加算器若しくは減算器と、被検査電圧と上限
値電圧及び下限値電圧とを比較する２つの比較器と、こ
の２つの比較器の出力を記憶する記憶回路とを設ける。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、多階調電圧を発生
するＬＣＤドライバＩＣ等のＩＣ試験装置に関し、特に
回路規模を縮小することが可能なＩＣ試験装置に関す
る。

【０００２】

【従来の技術】ＬＣＤドライバＩＣはＬＣＤに多階調表
示をさせるために各ピン毎に多階調電圧を発生させる。
このため、ＬＣＤドライバＩＣの試験に際しては各多階
調電圧が上下限値電圧以内になっているかそれぞれ検査
する必要がある。

【０００３】図３はこのような従来のＩＣ試験装置の一
例を示す構成ブロック図である。図３において１及び２
は比較器、３及び４はＤ／Ａ変換器、５及び６は比較電
圧値記憶回路、７は記憶回路、１００は被検査電圧、１
０１及び１０２はアドレス制御信号である。

【０００４】被検査電圧１００は比較器１の非反転入力
端子及び比較器２の反転入力端子に入力される。アドレ
ス制御信号１０１及び１０２は比較電圧値記憶回路５及
び６にそれぞれ入力される。

【０００５】比較電圧値記憶回路５及び６の出力はＤ／
Ａ変換器３及び４に接続され、Ｄ／Ａ変換器３及び４の
出力は比較器１の反転入力端子及び比較器２の非反転入
力端子に接続される。また、比較器１及び２の出力は記
憶回路７にそれぞれ接続される。

【０００６】ここで、図３に示す従来例の動作を図４を
用いて説明する。図４は被検査電圧１００とＤ／Ａ変換
器３及び４の出力信号である上下限値電圧の変化を説明
するタイミング図であり、図４中”イ”は被検査電圧１
００、図４中”ロ”及び”ハ”は上限値電圧及び下限値
電圧をそれぞれ示している。

【０００７】比較電圧値記憶回路５及び６には、予め被
試験対象であるＬＣＤドライバＩＣ等のような多階調電
圧を発生するＩＣに対応する多階調の上下限値電圧が制
御回路等（図示せず。）から設定されている。

【０００８】アドレス制御信号１０１及び１０２は被検
査電圧１００の階調の変化に合わせて比較電圧値記憶回
路５及び６のアドレスをインクリメントして、Ｄ／Ａ変
換器３及び４から出力される上下限値電圧を変化させ
る。

【０００９】すなわち、図４中”ロ”及び”ハ”に示す
上限値電圧及び下限値電圧が図４中”ニ”、”ホ”及
び”ヘ”等に示すタイミングで被検査電圧１００の階調
変化に連動して変化する。

【００１０】ここで、ＬＣＤドライバＩＣの出力等であ
る被検査電圧１００は比較器１及び２に入力され、Ｄ／
Ａ変換器３及び４から出力される図４に示すような上下
限値電圧と比較され記憶回路７に記憶される。

【００１１】例えば、Ｄ／Ａ変換器３及び４から出力さ
れる電圧信号である上下限値電圧の範囲内に入っていれ
ば”０”、範囲外であれば”１”が記憶回路７に記憶さ
れる。従って、記憶回路７の記憶データが全て”０”で
あれば良品、１つでも”１”があれば不良品ということ
になる。

【００１２】この結果、被検査電圧１００の階調の変化
に合わせて比較電圧値記憶回路５及び６のアドレスをイ
ンクリメントすることによりリアルタイムで上下限値電
圧の設定がなされ、同時に被試験対象の良否を判定する
ことができる。従って、高速試験をすることが可能にな
る。

【００１３】

【発明が解決しようとする課題】しかし、図３に示すよ
うな従来例では高速試験が可能であるものの、試験対象
であるＬＣＤドライバＩＣ等のピン毎に２組のＤ／Ａ変
換器及び比較電圧値記憶回路が必要であり、ＩＣ試験装
置の回路規模が大きくなってしまう。

【００１４】例えば、ＬＣＤドライバＩＣ等のピン数が
２５６本であれば５１２個のＤ／Ａ変換器及び比較電圧
値記憶回路が必要になり、ピン数の増加に伴ってＩＣ試
験装置の回路規模が膨大になってしまうと言った問題点
があった。従って本発明が解決しようとする課題は、高
速試験動作を維持しつつ回路規模の縮小が可能なＩＣ試
験装置を実現することにある。

【００１５】

【課題を解決するための手段】このような課題を達成す
るために、本発明の第１では、被試験対象からの被検査
電圧を上限値電圧及び下限値電圧と比較して前記被試験
対象の良否を試験するＩＣ試験装置において、比較電圧
値記憶回路の出力に基づき前記下限値電圧若しくは上限
値電圧を発生させる第１のＤ／Ａ変換器と、ウィンドウ
電圧値記憶回路の出力に基づきウィンドウ電圧を発生さ
せる第２のＤ／Ａ変換器と、前記下限値電圧若しくは上
限値電圧とウィンドウ電圧とを加算若しくは減算して前
記上限値電圧若しくは下限値電圧を生成する加算器若し
くは減算器と、前記被検査電圧と前記上限値電圧及び下
限値電圧とを比較する２つの比較器と、この２つの比較
器の出力を記憶する記憶回路とを備えたことを特徴とす
るものである。

【００１６】このような課題を達成するために、本発明
の第２では、本発明の第１において前記被検査電圧の変
化に同期してアドレスがインクリメントされ、予め記憶
されている複数の前記上限値電圧若しくは下限値電圧を
前記第１のＤ／Ａ変換器に順次設定する前記比較電圧値
記憶回路を備えたことを特徴とするものである。

【００１７】

【発明の実施の形態】以下本発明を図面を用いて詳細に
説明する。図１は本発明に係るＩＣ試験装置の一実施例
を示す構成ブロック図である。

【００１８】図１において１，２，４，６，７，１００
及び１０２は図３と同一符号を付してあり、８はウィン
ドウ電圧値記憶回路、９はＤ／Ａ変換器、１０は加算器
である。

【００１９】被検査電圧１００は比較器１の非反転入力
端子及び比較器２の反転入力端子に入力され、アドレス
制御信号１０２は比較電圧値記憶回路６に入力される。

【００２０】比較電圧値記憶回路６の出力はＤ／Ａ変換
器４に接続され、Ｄ／Ａ変換器４の出力は比較器２の非
反転入力端子及び加算器１０の一方の入力端子に接続さ
れる。

【００２１】ウィンドウ電圧値記憶回路８の出力はＤ／
Ａ変換器９に接続され、Ｄ／Ａ変換器９の出力は加算器
１０の他方の入力端子に接続されると共に、図１中”
イ”に示すように他の被検査電圧の検査回路を構成する
他の加算器等の入力端子に接続される。

【００２２】加算器１０の出力は比較器１の反転入力端
子に接続され、比較器１及び２の出力は記憶回路７にそ
れぞれ接続される。

【００２３】ここで、図１に示す実施例の動作を図２を
用いて説明する。図２は被検査電圧１００、加算器１０
の出力信号である上限値電圧及びＤ／Ａ変換器４の出力
信号である下限値電圧の変化を説明するタイミング図で
ある。

【００２４】図２中”イ”は被検査電圧１００、図２
中”ロ”及び”ハ”は上限値電圧及び下限値電圧をそれ
ぞれ示している。

【００２５】比較電圧値記憶回路６には前述と同様に、
予め被試験対象であるＬＣＤドライバＩＣ等のような多
階調電圧を発生するＩＣに対応する多階調の下限値電圧
値が制御回路等（図示せず。）から設定されている。

【００２６】アドレス制御信号１０２は被検査電圧１０
０の階調の変化に合わせて比較電圧値記憶回路６のアド
レスをインクリメントして、Ｄ／Ａ変換器４から出力さ
れる下限値電圧を図２中”ハ”に示すように変化させ
る。

【００２７】このように図２中”ハ”に示す下限値電圧
は被検査電圧１００の階調変化に応じて変化するが、図
２中”ロ”に示す上限値電圧と図２中”ハ”に示す下限
値電圧との差、即ち、図２中”ニ”に示すようなウィン
ドウ電圧はどの階調でも同じ幅である。

【００２８】従って、ウィンドウ電圧値記憶回路８には
このウィンドウ電圧が予め設定され、ウィンドウ電圧値
記憶回路８の出力に基づきＤ／Ａ変換器９が図２中”
ニ”に示すようなウィンドウ電圧を発生させる。

【００２９】図２中”ニ”に示すウィンドウ電圧は加算
器１０により図２中”ハ”に示す下限値電圧に加算さ
れ、下限値電圧の変化に伴い図２中”ロ”に示すような
上限値電圧として出力される。

【００３０】すなわち、図２中”ロ”及び”ハ”に示す
上限値電圧及び下限値電圧が図２中”ニ”に示すウィン
ドウ電圧の幅を維持しながら、図２中”ホ”、”ヘ”及
び”ト”等に示すタイミングで被検査電圧１００の階調
変化に連動して変化する。そして、この上下限値電圧に
より逐次被試験対象の良否を判定する。

【００３１】この結果、被検査電圧１００の階調の変化
に合わせて比較電圧値記憶回路６のアドレスをインクリ
メントすることによりリアルタイムで下限値電圧の設定
をし、同時にウィンドウ電圧を用いて前記下限値電圧の
変化に同期した上限値電圧を生成することにより、高速
試験が可能であり、且つ、上限値電圧生成用のＤ／Ａ変
換器及び記憶回路は１つで済むので回路規模の縮小が可
能になる。

【００３２】なお、ウィンドウ電圧を発生させるウィン
ドウ電圧値記憶回路８及びＤ／Ａ変換器９は出力が固定
であり、Ｄ／Ａ変換器４及び比較電圧値記憶回路６のよ
うに高速高精度である必要はないので低速で安価な記憶
回路及びＤ／Ａ変換器を用いることが可能になる。

【００３３】また、ウィンドウ電圧を発生させるウィン
ドウ電圧値記憶回路８及びＤ／Ａ変換器９をＬＣＤドラ
イバＩＣ等の各ピン毎に設けることにより、各ピン毎に
任意のウィンドウ電圧を設定することも可能である。

【００３４】また、図１に示す実施例では下限値電圧に
ウィンドウ電圧を加算することにより上限値電圧を生成
しているが、上限値電圧からウィンドウ電圧を減算する
ことにより下限値電圧を生成しても良い。

【００３５】

【発明の効果】以上説明したことから明らかなように、
本発明によれば次のような効果がある。被検査電圧の階
調の変化に合わせて比較電圧値記憶回路のアドレスをイ
ンクリメントすることによりリアルタイムで下限値電圧
の設定をし、同時にウィンドウ電圧を用いて前記下限値
電圧の変化に同期した上限値電圧を生成することによ
り、高速試験動作を維持しつつ回路規模の縮小が可能な
ＩＣ試験装置が実現できる。

【図面の簡単な説明】

【図１】本発明に係るＩＣ試験装置の一実施例を示す構
成ブロック図である。

【図２】被検査電圧、加算器の出力信号である上限値電
圧及びＤ／Ａ変換器の出力信号である下限値電圧の変化
を説明するタイミング図である。

【図３】従来のＩＣ試験装置の一例を示す構成ブロック
図である。

【図４】被検査電圧とＤ／Ａ変換器の出力信号である上
下限値電圧の変化を説明するタイミング図である。

【符号の説明】

１，２ 比較器 ３，４，９ Ｄ／Ａ変換器 ５，６ 比較電圧値記憶回路 ７ 記憶回路 ８ ウィンドウ電圧値記憶回路 １０ 加算器 １００ 被検査電圧 １０１，１０２ アドレス制御信号

Claims (2)

【特許請求の範囲】
1. 【請求項１】被試験対象からの被検査電圧を上限値電圧
   及び下限値電圧と比較して前記被試験対象の良否を試験
   するＩＣ試験装置において、 比較電圧値記憶回路の出力に基づき前記下限値電圧若し
   くは上限値電圧を発生させる第１のＤ／Ａ変換器と、 ウィンドウ電圧値記憶回路の出力に基づきウィンドウ電
   圧を発生させる第２のＤ／Ａ変換器と、 前記下限値電圧若しくは上限値電圧とウィンドウ電圧と
   を加算若しくは減算して前記上限値電圧若しくは下限値
   電圧を生成する加算器若しくは減算器と、 前記被検査電圧と前記上限値電圧及び下限値電圧とを比
   較する２つの比較器と、 この２つの比較器の出力を記憶する記憶回路とを備えた
   ことを特徴とするＩＣ試験装置。
2. 【請求項２】前記被検査電圧の変化に同期してアドレス
   がインクリメントされ、予め記憶されている複数の前記
   上限値電圧若しくは下限値電圧を前記第１のＤ／Ａ変換
   器に順次設定する前記比較電圧値記憶回路を備えたこと
   を特徴とする特許請求の範囲請求項１記載のＩＣ試験装
   置。