JP2002236147A - 半導体集積回路及びその検査方法 - Google Patents

Abstract

(57)【要約】 【課題】アナログ測定を基本として検査を実施している
ために検査困難であった論理回路部の検査を完全にディ
ジタル判定可能とする半導体集積回路及びその検査方法
を提供する。 【解決手段】階調電圧無効回路（トランジスタスイッチ
１）と、試験装置１４のコンパレータ１９で識別可能な
パルス電圧を出力するパルス発生回路２と、パルス電圧
を複数の基準電圧ライン５へ単位時間ごとにシフトして
供給するパルスシフト回路３と、を液晶ドライバＬＳＩ
３３に設け、階調電圧の供給を階調電圧無効回路（トラ
ンジスタスイッチ１）で無効にして、パルス電圧をパル
スシフト回路３で第１の単位時間ごとにシフトして複数
の基準電圧ライン５へ供給するとともに、第２の単位時
間ごとに基準電圧ライン５の電圧出力端子１２への接続
をＤＡコンバータ回路２０ａで切り替えながら、電圧出
力端子１２から出力されたパルス電圧の出力値と期待値
との比較をコンパレータ１９で行う。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、複数の階調レベル
を出力する機能と、ＤＡコンバータを有する半導体集積
回路及び半導体集積回路の検査方法に関する。

【０００２】

【従来の技術】液晶パネルの大型化・高精細化に伴い、
液晶パネルに搭載される液晶ドライバＬＳＩは、多出力
化・多階調化が進む傾向にある。液晶ドライバＬＳＩの
液晶パネルに対して切り替え可能な階調レベル数は、現
在６４階調から２５６階調であるが、今後は１０２４階
調まで進むと予想される。また、液晶パネルに対する液
晶ドライバＬＳＩの出力数は、現在４００出力程度であ
るが、近い将来１０００出力を超えると予想される。

【０００３】液晶ドライバＬＳＩの階調レベル数は、基
準電圧発生回路としてデバイス内部に内蔵されたガンマ
補正抵抗回路の基準電源入力端子から印加された電圧に
対する抵抗分割比により決定される。よって、この分割
比が細分化されるほど、多階調化が進む。また、液晶ド
ライバＬＳＩはこの多階調表示を行うために、階調レベ
ル数に対応したＤＡコンバータ（Digital Analog Conve
rter；以下、ＤＡＣと称する。）を内蔵し、階調電圧を
出力する。

【０００４】例えば、６４階調表示用液晶ドライバＬＳ
Ｉには、６ｂｉｔＤＡＣが内蔵されており、２５６階調
表示用液晶ドライバＬＳＩには、８ｂｉｔＤＡＣが内蔵
されている。また、１０２４階調表示用液晶ドライバに
は、１０ｂｉｔＤＡＣが内蔵されることになる。

【０００５】このような多階調・多出力の液晶ドライバ
ＬＳＩに対しては、ＤＡＣから出力されるそれぞれの階
調電圧比の全てが、各レベルのディジタル画像データに
対応して正しく変換された電圧値を出力しているかどう
か、また、各ＤＡＣ間において出力される階調電圧が、
それぞれ互いに均一であるかどうか等の検査を行ってい
る。

【０００６】ここで、ｍ出力ｎ階調のＤＡＣ回路を内蔵
した液晶ドライバＬＳＩを例に、従来の検査方法を説明
する。図１２は、高精度電圧測定器を用いた従来の液晶
ドライバＬＳＩの検査方法を示した概略の構成図であ
る。液晶ドライバＬＳＩ１３の液晶制御用出力端子１２
（１２−１〜１２−ｍ）を、半導体試験装置１４の検査
信号入力端子１５（１５−１〜１５−ｍ）にそれぞれ接
続する。

【０００７】半導体試験装置（以下、テスタと称す
る。）１４の図外の出力端子から液晶ドライバＬＳＩ１
３のデータ入力端子９のＤ１端子乃至Ｄ６端子のそれぞ
れに、事前に設定している全出力端子数分の階調ディジ
タルデータを、階調レベルごとに順次入力する。各レベ
ルの階調ディジタルデータは、液晶ドライバＬＳＩ１３
に内蔵されたＤＡＣ回路７でＤＡ変換されて、階調デー
タに対応した基準電圧が選択される。そして、出力アン
プ６（６−１〜６−ｍ）を介して階調出力電圧としてア
ナログ電圧が液晶制御用出力端子１２（１２−１〜１２
−ｍ）から出力される。

【０００８】この操作をｎ階調分繰り返して行い、最終
的には全出力・全階調分のデータをメモリ１７に格納す
る。この結果、メモリ１７には、ｍ×ｎ個分の電圧数値
データが格納されることになる。メモリ１７に格納され
た全ての電圧値データは、テスタ１４に内蔵されている
演算装置１８を用いて演算し、各出力における各階調電
圧値の試験を行う。

【０００９】次に、図１３に基づいて、液晶ドライバＬ
ＳＩ１３の１液晶制御用出力端子、１アナログ階調電圧
値の測定方法を説明する。図１３は、ＤＡＣ回路の詳細
な構成を示した従来の液晶ドライバＬＳＩの概略構成図
である。なお、図１３では、液晶ドライバＬＳＩ１３の
１液晶制御用出力端子１２及びこの端子に接続したトラ
ンジスタスイッチ２１の構成を記載し、他の液晶制御用
出力端子及びトランジスタスイッチは省略している。液
晶ドライバＬＳＩ１３において、ＤＡＣ回路７は、階調
選択回路８、トランジスタスイッチ２１、ガンマ補正抵
抗２２を備える。階調選択回路８には、データ入力端子
９のＤ１端子乃至Ｄ６端子とラッチパルス入力端子ＬＳ
１０とが接続されている。

【００１０】ガンマ補正抵抗２２は、所定の抵抗値であ
る複数の抵抗が直列に接続された構成である。ガンマ補
正抵抗２２には、直列に接続された所定の抵抗ごとに基
準電圧入力端子１１が設けられている。図１３において
は、１０レベルの基準電圧入力端子Ｖ１〜Ｖ１０が設け
られている。ガンマ補正抵抗２２の各抵抗の端部は、複
数の階調電圧ラインである複数の基準電圧ライン５にそ
れぞれ接続されている。基準電圧入力端子１１から入力
された電圧は、ガンマ補正抵抗２２によって分圧され
て、基準電圧ライン５の各ラインへ、それぞれ異なる６
４階調電圧として供給される。

【００１１】トランジスタスイッチ２１は、複数のトラ
ンジスタによって構成され、６ｂｉｔ入力（６４階調）
の場合は、６４個のトランジスタによって構成される。
トランジスタスイッチ２１の各トランジスタは、オペア
ンプ６の入力端子と各基準電圧ライン５とを接続するた
めのものであり、階調選択回路８から出力された信号に
応じてトランジスタスイッチ２１はオンオフをする。

【００１２】データ入力端子９のＤ１端子乃至Ｄ６端子
から入力された階調データは、ラッチパルス入力端子Ｌ
Ｓ１０から入力された信号により取り込まれ、階調選択
回路８にて６４階調選択信号に変換される。この６４階
調選択信号によって、ＤＡＣ回路７の６４個のトランジ
スタスイッチ２１のうち１つだけがオンし、他の６３個
はオフのままとなる。

【００１３】この時、基準電圧入力端子１１から印加さ
れた基準電圧は、ガンマ補正抵抗２２を通過して、６４
階調のアナログ電圧値へと変換されており、上記のよう
に、オンしたトランジスタ２１のみが、オペアンプ６を
介して液晶制御用出力端子１２へアナログ電圧値を出力
する。そして、出力されたアナログ電圧値を、テスタ１
４の高精度アナログ測定器１６によって電圧測定を行
う。

【００１４】

【発明が解決しようとする課題】従来の液晶ドライバＬ
ＳＩの試験に関しては、以下のような問題があった。す
なわち、 (1) 半導体集積回路の機能動作精度に関するテスト精度
保証について 多階調化が進むことにより、各階調レベル間の出力電位
差は大幅に縮小される。これは、前記のように基準電圧
生成回路としてデバイス内部に内蔵されたガンマ補正抵
抗回路において、基準電源入力端子から印加された電圧
に対する抵抗分割比により決定され、この分割比が細分
化されるほど、多階調化が進むことによる。つまり、６
４階調の６〔Ｖ〕駆動液晶ドライバの隣接階調間の出力
階調電位差が９３．７５〔ｍＶ〕（＝６０００〔ｍＶ〕
／６４〔階調〕）であったのに対し、２５６階調の６
〔Ｖ〕駆動の液晶ドライバＬＳＩでは、２３．４４〔ｍ
Ｖ〕（＝６０００〔ｍＶ〕／２５６〔階調〕）となる。
したがって、各階調レベルごとの隣接階調間における出
力電位差が、出力電圧偏差（端子間のばらつき）よりも
小さい場合、上記の判定値では、データの読み込みなど
の論理回路不良による１階調レベル化けなど、高精度電
圧測定器１６による検査であっても、各階調レベルごと
の出力電圧が入力画像ディジタルデータに対応している
ことに関する検査精度の信頼性確保が困難となる。

【００１５】(2) 階調出力電圧のコンパレータ判定化に
ついて 通常テスタには、高精度電圧測定器は１台から４台程度
しか搭載されていないが、コンパレータは、５００台程
度も搭載されている。よって、テスタが備えるコンパレ
ータを用いた判定の利点は、液晶ドライバＬＳＩの液晶
制御用出力端子１２の同時測定と同時判定とが可能とな
ることにある。

【００１６】しかしながら、コンパレータは約０．１
〔Ｖ〕以下の階調出力電圧レベル差を識別することは不
可能であるため、液晶ドライバＬＳＩの論理回路に関す
るテスト精度を保証することは困難である。

【００１７】例えば、液晶ドライバＬＳＩが、ある特定
の階調レベルで３．０〔Ｖ〕を出力する場合、この階調
レベルのコンパレータ判定の判定上限値はコンパレータ
の精度から、最大値で３．１〔Ｖ〕、判定下限値は最小
値で２．９〔Ｖ〕となる。つまり、この２つの判定レベ
ルの電位差は０．２〔Ｖ〕であり、上記の例で示した２
５６階調の６〔Ｖ〕駆動液晶ドライバＬＳＩでは、１階
調当たりの階調出力電位差が２３．４４〔ｍＶ〕である
ため、この２つの判定レベル間には、８〜９階調分の階
調出力レベルが含まれてしまう。よって、１階調レベル
の入力データに対応する個別の階調出力電圧に対象を絞
ったテストが実施できないという問題がある。

【００１８】(3) テスト時間の大幅な増加とテストコス
トの増加について 液晶ドライバＬＳＩの多出力化・多階調化が進むことに
より、従来の検査方法では、テスト時間の大幅な増加と
高精度電圧測定器を搭載する高価なテスタが必要とな
る。よって、テストコストは激増する一方となってきて
いる。

【００１９】例えば、２００出力６４階調の液晶ドライ
バＬＳＩでは、テスト時間が５秒程度であるのに対し、
４００出力２５６階調の液晶ドライバＬＳＩでは２５秒
程度となる。また、１０００出力１０２４階調の液晶ド
ライバＬＳＩでは、１チップ当たりのテスト時間が１０
０秒を超えると予想される。

【００２０】このため、テストコストを低減するために
は、今後の多出力化・多階調化する液晶ドライバＬＳＩ
の検査に関しても高い検査精度を確保し、且つ短時間で
検査が可能な技術の確立が必要不可欠である。

【００２１】そこで、本発明は上記の問題を解決するた
めに創作されたものであり、その目的は、アナログ測定
を基本として液晶ドライバＬＳＩの検査を実施している
ために検査困難であった論理回路部の検査を完全にディ
ジタル判定可能とする半導体集積回路及びその検査方法
を提供することである。

【００２２】

【課題を解決するための手段】この発明は、上記の課題
を解決するための手段として、以下の構成を備えてい
る。

【００２３】(1) 基準電圧入力端子から印加した電圧を
複数の抵抗により複数の異なる電圧値の階調電圧に分圧
し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給
する階調電圧生成回路と、データ入力端子から入力した
ディジタルデータに応じて、電圧出力端子から出力する
階調電圧を供給する該階調電圧ラインを選択可能なＤＡ
Ｃ回路と、を備えた半導体集積回路において、該階調電
圧生成回路から該複数の階調電圧ラインへの階調電圧の
供給を無効にする階調電圧無効回路と、試験装置のコン
パレータで識別可能な電圧幅のパルス電圧を出力するパ
ルス発生回路と、該パルス発生回路から出力されたパル
ス電圧を単位時間ごとにシフトして該複数の階調電圧ラ
インへ供給するパルスシフト回路と、を備えたことを特
徴とする。

【００２４】この構成において、半導体集積回路は、基
準電圧入力端子から印加した電圧を複数の抵抗により複
数の異なる電圧値の階調電圧に分圧し、各階調電圧をそ
れぞれ異なる階調電圧ラインへ供給する階調電圧生成回
路と、データ入力端子からディジタルデータを入力し
て、電圧出力端子から出力する階調電圧を選択可能なＤ
ＡＣ回路と、を備えており、階調電圧生成回路から複数
の階調電圧ラインへの階調電圧の供給を階調電圧無効回
路で無効に切り替え可能であり、試験装置が備えるコン
パレータで識別可能な電圧幅のパルス電圧を出力するパ
ルス発生回路から出力されたパルス電圧を、複数の階調
電圧ラインへ単位時間ごとにパルスシフト回路でシフト
して供給する。したがって、試験装置のコンパレータに
より半導体集積回路の内部論理回路のディジタル判定が
可能となり、高速且つ確実に半導体集積回路の検査を行
うことが可能となる。

【００２５】(2) 前記シフト回路から前記複数の階調電
圧ラインへの階調電圧の供給を無効にするパルス電圧無
効回路を備えたことを特徴とする。

【００２６】この構成において、半導体集積回路は、パ
ルスシフト回路から複数の階調電圧ラインへのパルス電
圧の供給を無効に切り替え可能なパルス電圧無効回路を
備えている。したがって、半導体集積回路を通常の方法
で使用している場合には、パルスシフト回路からパルス
電圧が誤って供給されたとしても、パルス電圧無効回路
によってその供給を無効にすることが可能となり、半導
体集積回路は問題なく使用できる。

【００２７】(3) (1) または(2) に記載の半導体集積回
路の検査方法であって、前記階調電圧生成回路から複数
の階調電圧ラインへの階調電圧の供給を前記階調電圧無
効回路で無効に切り替えて、前記パルス発生回路で発生
させたパルス電圧を、前記パルスシフト回路で第１の単
位時間ごとにシフトして前記複数の階調電圧ラインへ供
給するとともに、前記データ入力端子から入力するディ
ジタルデータを第２の単位時間ごとに切り替えて、前記
階調電圧ラインを前記ＤＡＣ回路で選択し、前記試験装
置のコンパレータで前記電圧出力端子から出力されたパ
ルス電圧の出力値と期待値とを比較することを特徴とす
る。

【００２８】この構成において、半導体集積回路を試験
装置のコンパレータで検査する際には、階調電圧生成回
路から複数の階調電圧ラインへの階調電圧の供給を階調
電圧無効回路で無効に切り替えて、パルス発生回路で発
生させたパルス電圧を、パルスシフト回路で第１の単位
時間ごとにシフトして複数の階調電圧ラインへ供給する
とともに、データ入力端子から入力するディジタルデー
タを第２の単位時間ごとに切り替えて、電圧出力端子か
ら出力する階調電圧を供給する階調電圧ラインをＤＡＣ
回路で選択し、電圧出力端子から出力されたパルス電圧
の出力値と期待値との比較を行う。したがって、電圧出
力端子から出力する階調電圧を供給する階調電圧ライン
をＤＡＣ回路で選択した状態で、各階調電圧ラインへパ
ルス電圧を供給して検査を行い、ＤＡＣ回路で別の階調
電圧ラインを選択した状態で、各階調電圧ラインへパル
ス電圧を供給して検査を行う、という検査を全階調電圧
ラインに対して行うことが可能となり、確実に半導体集
積回路の内部論理回路を検査することができる。

【００２９】

【発明の実施の形態】図１は、本発明の実施形態に係る
半導体集積回路である液晶ドライバＬＳＩの概略の構成
を示した回路図である。本発明の液晶ドライバＬＳＩ３
３は、従来の液晶ドライバＬＳＩ１３のＤＡＣ７に、階
調電圧無効回路であるトランジスタスイッチ１、パルス
発生回路２、パルスシフト回路３及びパルス電圧無効回
路であるトランジスタスイッチ４を設けて、ＤＡＣ回路
２０ａとしたものである。なお、液晶ドライバＬＳＩ３
３において、従来の液晶ドライバＬＳＩ１３と同一部分
には、同一符号を付して詳細な説明を省略する。また、
図１には、図１３と同様に、液晶ドライバＬＳＩ３３の
電圧出力端子である液晶制御用出力端子１２の１端子及
びこの端子に接続したトランジスタスイッチ２１の構成
を記載し、他の液晶制御用出力端子及びトランジスタス
イッチは省略している。

【００３０】トランジスタスイッチ１は、基準電圧生成
回路である基準電圧入力端子１１及びガンマ補正抵抗２
２を無効にするものであり、アナログ回路部である基準
電圧入力端子１１とガンマ補正抵抗２２とを、液晶ドラ
イバＬＳＩ３３から切り離す。液晶ドライバＬＳＩ３３
では、トランジスタスイッチ１をオフにすることで、基
準電圧入力端子１１とガンマ補正抵抗２２とを切り離す
ことができる。

【００３１】また、検査時におけるディジタル出力化を
実現するために、液晶ドライバＬＳＩ１３はパルス発生
回路２を備えるとともに、その発生したパルスが階調電
圧ラインである基準電圧ライン５を単位時間（クロック
端子ＴＣＫ２３に入力するクロックパルスＴＣＫのサイ
クル）ごとにシフトしていくように、パルスシフト回路
３を備えている。

【００３２】さらに、液晶ドライバＬＳＩ３３の通常動
作時には、パルス発生回路２及びパルスシフト回路３の
誤動作などが、液晶ドライバＬＳＩ３３に影響を与えな
いように、これらの回路を切り離すためのパルス電圧無
効回路であるトランジスタスイッチ４を備えている。液
晶ドライバＬＳＩ３３では、トランジスタスイッチ４を
オフにすることで、パルス発生回路２及びパルスシフト
回路３を切り離すことができる。

【００３３】図２は、本発明の液晶ドライバＬＳＩの検
査時における各波形のタイミングチャートである。図２
に示したように、各基準電圧ライン５に印加されるパル
ス電圧は、ラッチパルス入力端子ＬＳ１０からラッチパ
ルスＬＳが入力され、クロック端子ＴＣＫ２３から入力
されたクロックパルスＴＣＫが立ち上がるごとに、シフ
トして入力される。なお、クロック端子ＴＣＫ２３から
入力するクロックパルスＴＣＫは、液晶ドライバＬＳＩ
３３が本来内蔵している基準クロックを使用してもよい
が、専用端子としてクロック端子ＴＣＫ２３を設けるこ
とにより、液晶制御用出力端子１２の駆動能力を考慮し
たテストを行うことができる。

【００３４】データ入力端子９のＤ１端子乃至Ｄ６端子
から入力した６ｂｉｔ（６４階調）の階調データは、ラ
ッチパルス入力端子ＬＳ１０から入力されたラッチパル
スＬＳにより取り込まれ、階調選択回路８において６４
階調選択信号に変換される。この６４階調選択信号によ
り、ＤＡＣ回路２０ａ内の６４個のトランジスタスイッ
チ２１が１つだけオンされ、他の６３個のトランジスタ
スイッチはオフのままとなる。

【００３５】この時、トランジスタスイッチ１がオフさ
れて、基準電圧入力端子１１及びガンマ補正抵抗２２は
回路（各基準電圧ライン５）から切り離されているた
め、階調電圧は供給されない。また、トランジスタスイ
ッチ４はオンに設定され、パルス発生回路２及びパルス
シフト回路３は、各基準電圧ライン５に接続されてい
る。

【００３６】ラッチパルス入力端子ＬＳ１０から入力さ
れたラッチパルスＬＳに同期して、パルス発生回路２か
ら発生したパルス信号は、パルスシフト回路３を介して
クロックパルス端子ＴＣＫ２３から入力されたクロック
パルスＴＣＫの単位時間ごとに基準電圧ライン５にシフ
トして供給される。そのため、液晶制御用出力端子１２
には、１つだけオンしているトランジスタスイッチ２１
と接続された基準電圧ライン５のパルスが出力される。

【００３７】図３は、本発明を用いた４８０出力、８ｂ
ｉｔ（２５６階調）のＤＡＣを内蔵する液晶ドライバの
検査を行うための構成を示した構成図である。テスタ１
４の図外の出力端子から液晶ドライバＬＳＩ４３のデー
タ入力端子９のＤ１端子乃至Ｄ８端子に、４８０出力分
の階調ディジタルデータを階調レベルごとに順次入力す
ると、各レベルの階調ディジタルデータは、図２に示し
たようなパルス電圧として出力される。これらのディジ
タル電圧は、テスタ１４に内蔵されているコンパレータ
１９（１９−１〜１９−４８０）を用いて、４８０出力
同時に測定して判定を行う。この操作をトランジスタス
イッチ２１の各トランジスタについて、第１の単位時間
ごとに２５６階調分繰り返して行い、内部論理回路部の
試験を行う。

【００３８】また、データ入力端子９からディジタルデ
ータを入力して、トランジスタスイッチ２１のあるトラ
ンジスタのみをオンにして、１つの基準電圧ライン５を
ＤＡＣ回路２０ｂで選択した状態で、上記の操作を２５
６階調分繰り返して行う。さらに、この操作をトランジ
スタスイッチ２１の各トランジスタについて、第２の単
位時間（＝第１の単位時間×２５６階調分）ごとに２５
６階調分繰り返して行い、内部論理回路部の試験を行
う。

【００３９】上記のように、半導体集積回路の内部論理
回路部の試験を、電圧出力端子から出力する階調電圧を
供給する基準電圧ラインをＤＡＣ回路で選択した状態
で、各基準電圧ラインへパルス電圧を供給して検査を行
い、ＤＡＣ回路で別の基準電圧ラインを選択した状態
で、各基準電圧ラインへパルス電圧を供給して検査を行
うことにより、検査を全基準電圧ラインに対して行うこ
とが可能となり、確実に半導体集積回路の内部論理回路
を検査することができる。

【００４０】次に、８ｂｉｔ入力（２５６階調）６Ｖ出
力の従来の液晶ドライバＬＳＩの出力例と、図３に示し
た８ｂｉｔ入力（２５６階調）の本発明の液晶ドライバ
ＬＳＩの出力例とを比較して説明する。図４は、従来の
液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″０
０００００００″入力した場合のタイミングチャートで
ある。図５は、従来の液晶ドライバＬＳＩに階調″１２
８″の８ｂｉｔデータ″１０００００００″を入力した
場合のタイミングチャートである。図６は、従来の液晶
ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１
１１１１１１１″を入力した場合のタイミングチャート
である。図４においては、入力したデータに対応するア
ナログ電圧値０．０Ｖが、液晶制御用出力端子から出力
される。また、図５においては、入力データに対応する
アナログ電圧値３．０Ｖが、液晶制御用出力端子から出
力される。さらに、図６においては、入力したデータに
対応するアナログ電圧値６．０Ｖが、液晶制御用出力端
子から出力される。

【００４１】一方、図７は、本発明の液晶ドライバＬＳ
Ｉに階調″０″の８ｂｉｔデータ″００００００００″
を入力した場合のタイミングチャートである。図８は、
本発明の液晶ドライバＬＳＩに階調″１２８″の８ｂｉ
ｔデータ″１０００００００″を入力した場合のタイミ
ングチャートである。図９は、本発明の液晶ドライバＬ
ＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１
１１″を入力した場合のタイミングチャートである。

【００４２】本発明の液晶ドライバＬＳＩ４３において
は、パルス発生回路２から０Ｖと６Ｖの２電圧値を基準
とするパルス電圧を発生する。図７においては、ラッチ
パルス入力端子ＬＳ１０からラッチパルスＬＳが入力さ
れ、クロックパルス端子ＴＣＫ２３から入力されたクロ
ックパルスＴＣＫが入力されて０単位時間後に、液晶制
御用出力端子１２から電圧パルスが出力される。図８に
おいては、ラッチパルス入力端子ＬＳ１０からラッチパ
ルスＬＳが入力され、クロックパルス端子ＴＣＫ２３か
ら入力されたクロックパルスＴＣＫが入力されて１２８
単位時間後に、液晶制御用出力端子１２から電圧パルス
が出力される。さらに、図８においては、ラッチパルス
入力端子ＬＳ１０からラッチパルスＬＳが入力され、ク
ロックパルス端子ＴＣＫ２３から入力されたクロックパ
ルスＴＣＫが入力されて２５５単位時間後に、液晶制御
用出力端子１２から電圧パルスが出力される。

【００４３】このように、従来の液晶ドライバＬＳＩの
液晶制御用出力からは、０．０Ｖから６．０Ｖまでのア
ナログ電圧値が出力されていたが、本発明を用いること
で、０．０Ｖと６．０Ｖの２値のみを出力するパルス電
圧として、ディジタル値が出力される。また、液晶制御
用出力端子から出力される電位差が６．０Ｖとなったこ
とで、テスタが内蔵するコンパレータによる内部分離回
路のディジタル判定が可能となる。

【００４４】図１０は、図３に示した本発明の液晶ドラ
イバＬＳＩの検査時において、階調″１７０″の８ｂｉ
ｔデータ″１０１０１０１０″を入力したときの液晶制
御用出力端子からの出力と、テスタのコンパレータの期
待値と、を示したタイミングチャートである。液晶ドラ
イバＬＳＩ４３に対して階調データ″１７０″を入力す
ることで、液晶制御用出力端子１２からは、ラッチパル
スＬＳの入力後、クロックパルスＴＣＫの１７０サイク
ルまでは０Ｖが出力される。その後、クロックパルスＴ
ＣＫ１サイクルだけ６Ｖが出力され、その後にクロック
パルスＴＣＫ８５サイクルの間０Ｖが出力される。

【００４５】この時、予め準備しているコンパレータの
期待値は、ラッチパルスＬＳの立ち上がりからクロック
パルスＴＣＫ１７０サイクルまでは、Ｌ期待（０Ｖ期
待）である。また、次のクロックパルスＴＣＫ１サイク
ルだけＨ期待（６Ｖ期待）、そして、クロックパルスＴ
ＣＫ８５サイクルは、Ｌ期待（０Ｖ期待）となってい
る。そのため、それぞれが完全に一致しており、テスタ
１４のコンパレータ１９による判定は良品判定となる。

【００４６】一方、図１１は、図３に示した本発明の液
晶ドライバＬＳＩの検査時において、階調″１７０″の
８ｂｉｔデータ″１０１０１０１０″を入力した時に、
内部論理回路が故障していた場合の液晶制御用出力端子
からの出力と、コンパレータの期待値と、を示したタイ
ミングチャートである。図１１は、入力した８ｂｉｔデ
ータが１ｂｉｔだけ取り込みミスをしてしまう故障例を
示したものである。つまり、入力した８ｂｉｔデータ″
１０１０１０１０″は、″１０１０１０１１″と内部回
路に取り込まれてしまう。この場合、取り込まれたデー
タは、″１０１０１０１１″となっているため、液晶制
御用出力端子１２からはラッチパルスＬＳの入力後、ク
ロックパルスＴＣＫが開始してから１７１サイクルまで
は０Ｖが出力される。その後、クロックパルスＴＣＫの
１サイクルだけ６Ｖが出力され、さらにその後にクロッ
クパルスＴＣＫ８４サイクルの間は０Ｖが出力される。
クロックパルスＴＣＫ１７０サイクル目は、コンパレー
タの期待値がＨ期待値であるのに対して、液晶制御用出
力端子１２からは０Ｖが出力される。また、クロックパ
ルスＴＣＫ１７１サイクル目はＬ期待値であるのに対し
て、液晶制御用出力端子１２からは６Ｖが出力される。
そのため、テスタ１４のコンパレータ１９による判定は
不良となる。

【００４７】このように、テスタ１４が備えるコンパレ
ータによって、液晶ドライバＬＳＩの内部回路の検証を
完全に行うことが可能である。また、本発明において
は、試験時間の短時間化を同時に実現することが可能と
なる。

【００４８】すなわち、従来の液晶ドライバＬＳＩにお
いて、高精度電圧計によるテスト時間は、液晶ドライバ
ＬＳＩの階調出力電圧を１階調ずつ、１液晶制御用出力
端子ごとに測定していた。例えば、４８０出力で２５６
階調の液晶ドライバＬＳＩの検査時間は、この液晶ドラ
イバＬＳＩの階調出力電圧駆動時間（出力遅延）を２０
〔ｍＳ〕とすると、高精度電圧計による電圧計測時間
は、高精度アナログ測定器が１台の場合、 （（液晶制御用出力端子数）／（テスタが有するアナロ
グ測定器数））×（階調数）×（階調出力電圧駆動時
間）＝（４８０／１）×２５６×２０＝２４５７．６
〔ｍＳ〕となる。

【００４９】また、この値は電圧計測時間を示すもので
あり、実際の総テスト時間は各電圧データのメモリ格納
時間と演算処理時間とが、別途加算されたものとなるた
め、さらに長くなる。

【００５０】これに対し、本発明の液晶ドライバＬＳＩ
においては、コンパレータ判定が可能であり、液晶ドラ
イバＬＳＩの各階調出力を全液晶制御用出力端子に対し
て同時測定・同時判定できることから、コンパレータ判
定によるテスト時間は次のようになる。すなわち、コン
パレータ判定に必要な電圧立ち上がり時間（第１の単位
時間）を１０〔μＳ〕とすると、階調選択回路の入力端
子９から所定の信号を入力して、トランジスタスイッチ
２１の１つのトランジスタのみをオンさせる。そして、
前記のように、パルス発生回路２で発生されたパルスを
クロックパルスＴＣＫによって決まる第１の単位時間ご
とに、パルスシフト回路３でシフトさせて、各基準電圧
ライン（２５６階調）について検査を行う。この検査を
トランジスタスイッチ２１の各トランジスタについて行
う。

【００５１】トランジスタスイッチ２１の各トランジス
タは、階調選択回路８によって第２の単位時間ごとに切
り替えられることとなり、２５６倍の時間が必要である
が、コンパレータ判定によるテスト時間は全出力一括同
時判定でできる。したがって、時系列を用いたディジタ
ル出力化を行っているため、 （階調数）×（電圧立ち上がり時間）×（パルスシフト回数）‥‥（式１） ＝２５６×１０×２５６＝６５５．４〔ｍＳ〕となる。

【００５２】よって、従来の液晶ドライバＬＳＩにおけ
る高精度電圧計を用いた検査時間に対して、本発明の液
晶ドライバＬＳＩの検査時間は約１／４に短縮すること
ができる。

【００５３】なお、式１において、パルスシフト回数
は、本発明では常に階調数と同数である。また、本発明
の液晶ドライバＬＳＩの検査に用いたコンパレータ判定
に必要な電圧の立ち上がり時間は、液晶制御用出力端子
１２に接続されたオペアンプ６の能力によって決定され
るものである。よって、より短時間にテストが実施でき
るようにＤＦＴ（Design For Test ）設計することも可
能である。

【００５４】

【発明の効果】本発明によれば、以下の効果が得られ
る。

【００５５】(1) 半導体集積回路は、基準電圧入力端子
から印加した電圧を複数の抵抗により複数の異なる電圧
値の階調電圧に分圧し、各階調電圧をそれぞれ異なる階
調電圧ラインへ供給する階調電圧生成回路と、データ入
力端子からディジタルデータを入力して、電圧出力端子
から出力する階調電圧を選択可能なＤＡＣ回路と、を備
えており、階調電圧生成回路から複数の階調電圧ライン
への階調電圧の供給を階調電圧無効回路で無効に切り替
え可能であり、試験装置が備えるコンパレータで識別可
能な電圧幅のパルス電圧を出力するパルス発生回路から
出力されたパルス電圧を、複数の階調電圧ラインへ単位
時間ごとにパルスシフト回路でシフトして供給すること
によって、試験装置のコンパレータにより半導体集積回
路の内部論理回路のディジタル判定が可能となり、高速
且つ確実に半導体集積回路の検査を行うことができる。

【００５６】(2) 半導体集積回路は、パルスシフト回路
から複数の階調電圧ラインへのパルス電圧の供給を無効
に切り替え可能なパルス電圧無効回路を備えているた
め、半導体集積回路を通常の方法で使用している場合に
は、パルスシフト回路からパルス電圧が誤って供給され
たとしても、パルス電圧無効回路によってその供給を無
効にすることができるので、半導体集積回路は問題なく
使用できる。

【００５７】(3) 半導体集積回路を試験装置のコンパレ
ータで検査する際には、階調電圧生成回路から複数の階
調電圧ラインへの階調電圧の供給を階調電圧無効回路で
無効に切り替えて、パルス発生回路で発生させたパルス
電圧を、パルスシフト回路で第１の単位時間ごとにシフ
トして複数の階調電圧ラインへ供給するとともに、デー
タ入力端子から入力するディジタルデータを第２の単位
時間ごとに切り替えて、電圧出力端子から出力する階調
電圧を供給する階調電圧ラインをＤＡＣ回路で選択し、
電圧出力端子から出力されたパルス電圧の出力値と期待
値との比較を行うので、電圧出力端子から出力する階調
電圧を供給する階調電圧ラインをＤＡＣ回路で選択した
状態で、各階調電圧ラインへパルス電圧を供給して検査
を行い、ＤＡＣ回路で別の階調電圧ラインを選択した状
態で、各階調電圧ラインへパルス電圧を供給して検査を
行う、という検査を全階調電圧ラインに対して行うこと
が可能となり、確実に半導体集積回路の内部論理回路を
検査することができる。

【図面の簡単な説明】

【図１】本発明の実施形態に係る液晶ドライバＬＳＩの
概略の構成を示した回路図である。

【図２】本発明の液晶ドライバＬＳＩの検査時における
各波形のタイミングチャートである。

【図３】本発明を用いた４８０出力、８ｂｉｔ（２５６
階調）のＤＡＣを内蔵する液晶ドライバの検査を行うた
めの構成を示した構成図である。

【図４】従来の液晶ドライバＬＳＩに階調″０″の８ｂ
ｉｔデータ″００００００００″入力した場合のタイミ
ングチャートである。

【図５】従来の液晶ドライバＬＳＩに階調″１２８″の
８ｂｉｔデータ″１０００００００″を入力した場合の
タイミングチャートである。

【図６】従来の液晶ドライバＬＳＩに階調″２５５″の
８ｂｉｔデータ″１１１１１１１１″を入力した場合の
タイミングチャートである。

【図７】本発明の液晶ドライバＬＳＩに階調″０″の８
ｂｉｔデータ″００００００００″を入力した場合のタ
イミングチャートである。

【図８】本発明の液晶ドライバＬＳＩに階調″１２８″
の８ｂｉｔデータ″１０００００００″を入力した場合
のタイミングチャートである。

【図９】本発明の液晶ドライバＬＳＩに階調″２５５″
の８ｂｉｔデータ″１１１１１１１１″を入力した場合
のタイミングチャートである。

【図１０】本発明の液晶ドライバＬＳＩの検査時におい
て、階調″１７０″の８ｂｉｔデータ″１０１０１０１
０″を入力したときの液晶制御用出力端子からの出力
と、テスタのコンパレータの期待値と、を示したタイミ
ングチャートである。

【図１１】本発明の液晶ドライバＬＳＩの検査時におい
て、階調″１７０″の８ｂｉｔデータ″１０１０１０１
０″を入力した時に、内部論理回路が故障していた場合
の液晶制御用出力端子からの出力と、コンパレータの期
待値と、を示したタイミングチャートである。

【図１２】高精度電圧測定器を用いた従来の液晶ドライ
バＬＳＩの検査方法を示した概略の構成図である。

【図１３】ＤＡＣの詳細な構成を示した従来の液晶ドラ
イバＬＳＩの概略構成図である。

【符号の説明】

１−トランジスタスイッチ（階調電圧無効回路） ２−パルス発生回路 ３−パルスシフト回路 ４−トランジスタスイッチ（階調電圧無効回路） ５−基準電圧ライン ７，２０ａ，２０ｂ−ＤＡコンバータ回路 １２−電圧出力端子 １４−試験装置 １９−コンパレータ ３３−液晶ドライバＬＳＩ

Claims (3)

【特許請求の範囲】
1. 【請求項１】 基準電圧入力端子から印加した電圧を複
   数の抵抗により複数の異なる電圧値の階調電圧に分圧
   し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給
   する階調電圧生成回路と、データ入力端子から入力した
   ディジタルデータに応じて、電圧出力端子から出力する
   階調電圧を供給する該階調電圧ラインを選択可能なＤＡ
   コンバータ回路と、を備えた半導体集積回路において、 該階調電圧生成回路から該複数の階調電圧ラインへの階
   調電圧の供給を無効にする階調電圧無効回路と、試験装
   置のコンパレータで識別可能な電圧幅のパルス電圧を出
   力するパルス発生回路と、該パルス発生回路から出力さ
   れたパルス電圧を単位時間ごとにシフトして該複数の階
   調電圧ラインへ供給するパルスシフト回路と、を備えた
   ことを特徴とする半導体集積回路。
2. 【請求項２】 前記シフト回路から前記複数の階調電圧
   ラインへの階調電圧の供給を無効にするパルス電圧無効
   回路を備えたことを特徴とする請求項１に記載の半導体
   集積回路。
3. 【請求項３】 請求項１または２に記載の半導体集積回
   路の検査方法であって、 前記階調電圧生成回路から複数の階調電圧ラインへの階
   調電圧の供給を前記階調電圧無効回路で無効に切り替え
   て、 前記パルス発生回路で発生させたパルス電圧を、前記パ
   ルスシフト回路で第１の単位時間ごとにシフトして前記
   複数の階調電圧ラインへ供給するとともに、 前記データ入力端子から入力するディジタルデータを第
   ２の単位時間ごとに切り替えて、前記階調電圧ラインを
   前記ＤＡコンバータ回路で選択し、前記試験装置のコン
   パレータで前記電圧出力端子から出力されたパルス電圧
   の出力値と期待値とを比較することを特徴とする半導体
   集積回路の検査方法。