JP2010256175A - 半導体集積回路装置の、検査装置および検査方法 - Google Patents

Abstract

【課題】検査の低コスト化および高速化を図ることが可能であるため、複数の半導体集積回路装置を同時に検査する検査技術の実現に好適な、半導体集積回路装置の、検査装置および検査方法を実現する。
【解決手段】半導体集積回路装置ＩＣ２に設けられたｎ個の出力端子５０３の各々から出力される、ｎ種類のアナログ電圧から、電圧値が最も大きいアナログ電圧、または、電圧値が最も小さいアナログ電圧を含む、１種類以上ｎ種類未満のアナログ電圧を、ｎ−１個のアナログ電圧比較選択回路５０１を用いて選択して、選択したアナログ電圧のみを検査することで、半導体集積回路装置ＩＣ２の検査を実施する。
【選択図】図１

Description

本発明は、入力されたデジタル信号をアナログ電圧に変換して出力するデジタル‐アナログ（以下、「ＤＡ」と称する）変換器を内蔵し、該ＤＡ変換器からのアナログ電圧を出力する出力端子を有している半導体集積回路装置の、検査および試験のための、検査装置および検査方法に関する発明である。

複数のアナログ電圧出力端子からアナログ電圧を出力する半導体集積回路装置の検査装置では、該半導体集積回路装置における、出力電圧の段数と出力端子の個数との増加に起因して、高コスト化が進んでいる。該検査装置においては、低コスト化および検査の高精度化への対応が必要であり、低コストかつ高精度の検査装置の開発が要求されている。

上記半導体集積回路装置の構成、およびその動作について、図８を参照して説明する。

具体的に図８には、複数（ここでは、ｎ個）の出力端子１０４の各々からアナログ電圧を出力する、半導体集積回路装置ＩＣ１の概略構成、およびその動作を示している。

半導体集積回路装置ＩＣ１では、入力端子１０１に入力された、装置外部からの指示を示すデジタル信号が、ｎ個の分配回路１０２に順次分配され、各分配回路１０２に各々接続されたｎ個のＤＡ変換器１０３に供給されてＤＡ変換が行われ、該ＤＡ変換により生成された各アナログ電圧が、各ＤＡ変換器１０３の出力端に各々設けられたｎ個の出力端子１０４からそれぞれ出力される。なお、これらの各アナログ電圧は、装置外部から指示された所望の電圧値を有している。

図９には、半導体集積回路装置ＩＣ１の、ｎ個の出力端子１０４の各々から一斉に出力されるアナログ電圧の、検査装置および検査方法の一例を示している。

ｎ個の出力端子１０４の各々から出力されたアナログ電圧は、各出力端子１０４に各々接続されたｎ個のアナログ‐デジタル（以下、「ＡＤ」と称する）変換器２０１にて、符号２０２で示すデジタル信号にそれぞれ変換され、これらの各デジタル信号２０２は、デジタル値として、各ＡＤ変換器２０１に各々接続されたｎ個の記憶装置２０３にそれぞれ記憶される。その後、所定の各デジタル値の全てが得られた時点で、演算器２０４は、各記憶装置２０３に記憶されている各デジタル値に基づいて、半導体集積回路装置ＩＣ１からの各アナログ電圧の、評価および判定に関する各種処理（すなわち、半導体集積回路装置ＩＣ１の検査）を実施する。

図９に示す検査装置および検査方法は、出力端子１０４と同数のＡＤ変換器２０１が必要であるため、高価なＡＤ変換器２０１が多数必要となり、検査の高コスト化を引き起こすという問題が発生する。特に、図９に示す検査装置および検査方法は、出力端子１０４の個数増加、および、アナログ電圧の分解能向上に伴う、検査装置におけるデジタル信号を取り扱う回路（以下、「デジタル回路」と称する）の大型化（物理的な大型化、および、必要となる記憶容量の増大）および該大型化に伴う高コスト化の度合が大きいという問題が発生する。

図１０には、図９に示す検査装置および検査方法から、ＡＤ変換器の個数を減少させる技術の一例を示している。

図１０に示す検査装置および検査方法では、スキャナ（切替器）３００により、ｎ個存在する出力端子１０４から出力される各アナログ電圧を適宜切り替えることで、アナログ電圧のＡＤ変換および測定に関する処理を、１個のＡＤ変換器３０１により実施している。

図１０に示す検査装置および検査方法は、図９に示す検査装置および検査方法と比較すると、高価なＡＤ変換器等の個数を大きく減少させることができるためコストの観点において有利である一方、アナログ電圧測定に係る処理工数が、出力端子の個数に比例して増加する（出力端子数倍となる）ため、特に、出力端子１０４の個数が多い場合に、検査速度の観点において不利である。

すなわち、図１０に示す検査装置および検査方法では、ＡＤ変換器３０１により各アナログ電圧を測定するための工程が増加してしまうため、検査コストに見合う時間内において検査を完了することが困難であるという問題が発生する。

比較的安価な電子部品を用いることで低コスト化を図り、かつ、高速検査を可能とする、半導体集積回路装置の検査装置としては、特許文献１に開示された、半導体テスト装置が存在する。

特許文献１に開示された半導体テスト装置では、図１１に示すとおり、図９に示す検査装置における各ＡＤ変換器２０１が省略されている。一方、該半導体テスト装置は、各出力端子１０４からのアナログ電圧と、ＤＡ変換器４０２からの判定値を示すアナログ電圧と、の電位差を、各出力端子１０４に各々接続されたｎ個の引き算器４０１によりそれぞれ求め、求められた各電位差に応じて、各出力端子１０４からのアナログ電圧の良否判定を実施して検査を行う構成となっている。各引き算器４０１による減算結果は、各引き算器４０１に各々接続されたｎ個のコンパレータ４０３にて、減算結果判定用電圧発生器４０４からの電圧とそれぞれ比較される。該半導体テスト装置では、この比較の結果に基づいて、演算器４０５により、全ての出力端子１０４から出力される各アナログ電圧が、許容範囲（良品範囲）内であるか否かを検査している。

特開２００１‐ １３２１８号公報（２００１年 １月１９日公開）

しかしながら、図１１に示す特許文献１に開示された半導体テスト装置においては、演算器４０５の構成が、複雑かつ大型となってしまう。具体的に、演算器４０５には、測定対象となる各アナログ電圧の差分比較機能、および、各アナログ電圧における最小および最大アナログ電圧のソート機能をさらに付加する必要がある。そしてこれにより、演算器４０５の構成は、複雑かつ大型となってしまう。

演算器４０５としては、デジタル信号を取り扱う比較的高価な部品であるデジタルコンパレータが使用されるため、演算器４０５としてのデジタルコンパレータの構成の複雑化および大型化は、大幅な高コスト化を引き起こすという問題が発生する。特に、図１１に示す特許文献１に開示された半導体テスト装置では、出力端子１０４の個数増加、および、アナログ電圧の分解能向上に伴う、検査装置におけるデジタル回路の大型化および該大型化に伴う高コスト化の度合が大きいという問題が発生する。

また、図９および図１０に示す検査装置および検査方法、さらには、図１１に示す特許文献１に開示された半導体テスト装置ではいずれも、全ての出力端子１０４から出力される各アナログ電圧を測定対象としている。全ての出力端子１０４から出力される各アナログ電圧を測定対象とするこれらの技術においては、検査速度の高速化を目的とした、複数の半導体集積回路装置を同時に検査する検査技術（半導体集積回路装置の多数個同測化）の実現に際して、出力端子１０４の個数が増加する程に、その実現が困難になるという問題が発生する。具体的に、出力端子１０４の個数の増加に伴う、図９に示す検査装置および検査方法、および、図１１に示す特許文献１に開示された半導体テスト装置では、検査装置におけるデジタル回路の大型化および検査の高コスト化が、図１０に示す検査装置および検査方法では、検査コストに見合う時間内において検査を完了することが困難になる（すなわち、検査が低速である）ことが、該検査技術の実現を困難とする原因となっている。

本発明は、上記の問題に鑑みて為されたものであり、その目的は、検査の低コスト化および高速化を図ることが可能であるため、複数の半導体集積回路装置を同時に検査する検査技術の実現に好適な、半導体集積回路装置の、検査装置および検査方法を提供することにある。

本発明に係る半導体集積回路装置の検査方法は、上記の問題を解決するために、半導体集積回路装置に設けられたｎ個の出力端子の各々から出力される、ｎ種類のアナログ電圧から、１種類以上ｎ種類未満の該アナログ電圧を選択して、選択した該アナログ電圧のみを検査することで、該半導体集積回路装置の検査を実施することを特徴としている。本明細書において、文字「ｎ」は、２以上の自然数である。

本発明に係る半導体集積回路装置の検査装置は、上記の問題を解決するために、半導体集積回路装置に設けられたｎ個の出力端子の各々から出力される、ｎ種類のアナログ電圧から、１種類以上ｎ種類未満の該アナログ電圧を選択して出力する選択回路を備えることを特徴としている。

上記の構成によれば、ｎ種類のアナログ電圧から、１種類以上ｎ種類未満のアナログ電圧を選択して、選択したアナログ電圧のみを検査することで、半導体集積回路装置の検査を実施するため、半導体集積回路装置の出力端子の個数増加に対する、検査対象（測定対象）となるアナログ電圧の種類数の増加を、抑制することができる。このため、半導体集積回路装置の出力端子の個数が増加した場合であっても、検査対象となるアナログ電圧をＡＤ変換して得られるデジタル値を取り扱うこととなる、後段のデジタル回路の、物理的な大型化、および、必要となる記憶容量の増大は、抑制することができる。

また、上記の構成によれば、アナログ電圧の選択は、アナログ電圧のみを取り扱う比較的安価な回路により実施することができる。このため、本発明においては、検査の低コスト化を図ることが可能となる。

さらに、上記の構成によれば、半導体集積回路装置の検査に際して、アナログ電圧の測定対象の数は減少させることができる。このため、本発明においては、検査の高速化を図ることが可能となる。

以上より、本発明に係る半導体集積回路装置の検査装置および検査方法は、検査の低コスト化および高速化を図ることが可能であるため、上述した、複数の半導体集積回路装置を同時に検査する検査技術の実現を困難とする原因となる各問題を克服することが可能であり、当該検査技術の実現に好適である。

また、本発明に係る半導体集積回路装置の検査装置および検査方法は、選択する上記アナログ電圧は、ｎ種類の上記アナログ電圧のうち、電圧値が最も大きいアナログ電圧、および、電圧値が最も小さいアナログ電圧の、少なくとも一方を含むことを特徴とするのが好ましい。

上記の構成によれば、検査対象となるアナログ電圧を、最大値を有するアナログ電圧および最小値を有するアナログ電圧の、少なくとも一方とすることで、後の検査を簡単に行うことができる。すなわち、最大値を有するアナログ電圧および最小値を有するアナログ電圧の、少なくとも一方を検査した検査結果を知ることができれば、これらの各アナログ電圧を検査した検査結果を半導体集積回路装置の検査結果とみなしたときに、全てのアナログ電圧を検査した場合と概ね同じ、半導体集積回路装置の検査結果が得られる。なお、この効果は、検査対象となるアナログ電圧を、最大値を有するアナログ電圧または最小値を有するアナログ電圧としても得られるが、最大値を有するアナログ電圧および最小値を有するアナログ電圧とするほうが、より大きい。

以上のとおり、本発明に係る半導体集積回路装置の検査方法は、半導体集積回路装置に設けられたｎ個の出力端子の各々から出力される、ｎ種類のアナログ電圧から、１種類以上ｎ種類未満の該アナログ電圧を選択して、選択した該アナログ電圧のみを検査することで、該半導体集積回路装置の検査を実施する。

また、本発明に係る半導体集積回路装置の検査装置は、半導体集積回路装置に設けられたｎ個の出力端子の各々から出力される、ｎ種類のアナログ電圧から、１種類以上ｎ種類未満の該アナログ電圧を選択して出力する選択回路を備える。

従って、本発明に係る半導体集積回路装置の検査装置および検査方法は、検査の低コスト化および高速化を図ることが可能であるため、複数の半導体集積回路装置を同時に検査する検査技術の実現に好適であるという効果を奏する。

本発明の一実施の形態に係る、半導体集積回路装置の検査装置の概略を示すブロック図である。 本発明に係るアナログ電圧比較選択回路の、具体的な回路構成を示す図である。 本発明の別の実施の形態に係る、半導体集積回路装置の検査装置の概略を示すブロック図である。 半導体集積回路装置から出力される各アナログ電圧の全てを、直接検査する場合における、半導体集積回路装置およびその検査装置の概略構成を示すブロック図である。 図５（ａ）は、図４に示す上記半導体集積回路装置の、複数の端子の各々から出力されたアナログ電圧の全てにおける、出力先の端子番号に対するアナログ電圧値の関係の一例を示すグラフであり、図５（ｂ）〜（ｄ）は、同図（ａ）のグラフに示す関係を有している各アナログ電圧を全て検査することで、半導体集積回路装置の検査を実施する流れを示すグラフである。 半導体集積回路装置から出力される各アナログ電圧のうち、電圧値が最大となるアナログ電圧、および、電圧値が最小となるアナログ電圧、の少なくとも一方のみを検査する場合における、半導体集積回路装置およびその検査装置の概略構成を示すブロック図である。 図７（ａ）は、図６に示す上記半導体集積回路装置の、複数の端子の各々から出力されたアナログ電圧の全てにおける、出力先の端子番号に対するアナログ電圧値の関係の一例を示すグラフであり、図７（ｂ）〜（ｅ）は、同図（ａ）のグラフに示す関係を有している各アナログ電圧のうち、選択回路により選択されたアナログ電圧のみを検査することで、半導体集積回路装置の検査を実施する流れを示すグラフである。 複数の出力端子の各々からアナログ電圧を出力する、半導体集積回路装置の概略構成を示すブロック図である。 図８に示す上記半導体集積回路装置の、複数の出力端子の各々から一斉出力されるアナログ電圧の、検査装置および検査方法の一例を示す概略ブロック図である。 図９に示す検査装置および検査方法から、ＡＤ変換器の個数を減少させる技術の一例を示す概略ブロック図である。 特許文献１に開示された半導体テスト装置の概略構成を示すブロック図である。 半導体集積回路装置から出力される各アナログ電圧のうち、電圧値が最大となるアナログ電圧、および、電圧値が最小となるアナログ電圧、の少なくとも一方のみを検査する場合における、別の、半導体集積回路装置およびその検査装置の概略構成を示すブロック図である。 図３に示す上記検査装置における、比較結果処理回路の具体的な構成を示すブロック図である。 図３および図１３に示す上記検査装置での処理の流れを示すフローチャートである。

図１は、本発明の一実施の形態に係る、半導体集積回路装置の検査装置の概略を示すブロック図である。

まず、半導体集積回路装置ＩＣ２は、半導体集積回路装置ＩＣ１（図８参照）と同様の構成を有しているものであり、入力端子５０４、ｎ個の分配回路５０５、ｎ個のＤＡ変換器５０６、および、ｎ個の出力端子５０３を備える。上述したとおり、本明細書において、文字「ｎ」は、２以上の自然数である。

入力端子５０４は、１段目ｓｔ１の分配回路５０５に接続されている。

文字「ｍ」を、１以上ｎ未満の、任意の１つの自然数とすると、ｍ段目ｓｔｍの分配回路５０５は、ｍ段目ｓｔｍのＤＡ変換器５０６の入力端に接続されている。ｍ段目ｓｔｍのＤＡ変換器５０６の出力端は、ｍ段目ｓｔｍの出力端子５０３に接続されている。また、ｍ段目ｓｔｍの分配回路５０５は、ｍ＋１段目ｓｔ（ｍ＋１）の分配回路５０５に接続されている。

ｎ段目ｓｔｎの分配回路５０５は、ｎ段目ｓｔｎのＤＡ変換器５０６の入力端に接続されている。ｎ段目ｓｔｎのＤＡ変換器５０６の出力端は、ｎ段目ｓｔｎの出力端子５０３に接続されている。

半導体集積回路装置ＩＣ２外部からの指示を示すデジタル信号は、入力端子５０４から、半導体集積回路装置ＩＣ２内部に入力される。該デジタル信号は、入力端子５０４からまず、１段目ｓｔ１の分配回路５０５に供給される。なお、該デジタル信号が１段目ｓｔ１の分配回路５０５に供給される時刻は、時刻ｔ１としている。その後、該デジタル信号は、ｍ段目ｓｔｍの分配回路５０５から、ｍ＋１段目ｓｔ（ｍ＋１）の分配回路５０５に順次供給される。なお、該デジタル信号がｍ段目ｓｔｍの分配回路５０５に供給される時刻は、時刻ｔｍとしているが、時刻ｔｍは、１以上ｎ未満の自然数であるｍが大きい程、後の時刻となる。該デジタル信号は、時刻ｔｍより後の時刻ｔｎにおいて、ｎ−１段目ｓｔ（ｎ−１）の分配回路５０５から、ｎ段目ｓｔｎの分配回路５０５に供給される。

時刻ｔｎにおいて、半導体集積回路装置ＩＣ２外部からの指示を示す上記デジタル信号が、ｎ段目ｓｔｎの分配回路５０５に供給された後、時刻ｔ（ｎ＋１）において、該デジタル信号は、各分配回路５０５から一斉に出力される。各分配回路５０５から出力された該デジタル信号はそれぞれ、該各分配回路５０５に各々接続されたＤＡ変換器５０６に供給される。

各ＤＡ変換器５０６は、入力された半導体集積回路装置ＩＣ２外部からの指示を示す上記デジタル信号を、アナログ電圧に変換するＤＡ変換が行われる。該ＤＡ変換により生成された各アナログ電圧は、時刻ｔ（ｎ＋１）より後の時刻ｔ（ｎ＋２）において、各ＤＡ変換器５０６の出力端に各々設けられた各出力端子５０３からそれぞれ出力される。

検査対象となる、半導体集積回路装置ＩＣ２の具体例としては例えば、液晶表示装置の駆動装置、複数個のＤＡ変換器（各ＤＡ変換器５０６に対応）、１個の装置もしくは回路ブロックに複数個の電圧出力増幅器が備えられた他の半導体集積回路装置が挙げられるが、設けられたｎ個の出力端子の各々からｎ種類のアナログ電圧を出力可能な半導体集積回路装置であれば、特に限定されない。

従来は、図９および図１１に示すとおり、各出力端子１０４からそれぞれ出力されたアナログ電圧に対して、出力端子１０４の個数に略比例した規模の、電圧計（図９に示すＡＤ変換器２０１参照）または測定電圧値の演算器（図１１に示す演算器４０５参照）を使用して、全ての該アナログ電圧を検査（良否の判定等）することで、半導体集積回路装置の検査（良否の判定等）を行っていた。もしくは、図１０に示すとおり、電圧計または測定電圧値の演算器の規模増大を抑制するために、スキャナ（切替器）３００を用いて、全ての該アナログ電圧を適宜切り替えて検査する、低速の半導体集積回路装置の検査を行っていた。

一方、本発明は、全ての上記アナログ電圧のうち、ピーク値（最大値または最小値）を有しているアナログ電圧のみを選択して、選択した該アナログ電圧のみに対して検査を行うことで、半導体集積回路装置の検査を行うものである。該選択は、半導体集積回路装置のｎ個の出力端子の各々からアナログ電圧が一斉出力されてから、これらの各アナログ電圧がＡＤ変換器に入力されるまでの間に行う。これにより、本発明に係る検査装置および検査方法では、ＡＤ変換器の個数を減少させることが可能となる。またこれにより、本発明に係る検査装置および検査方法では、少数のアナログ電圧を検査するだけでよいので、高速の半導体集積回路装置の検査を行うことが可能となる。

図１に示す検査装置は、本発明に係る選択回路である、ｎ−１個のアナログ電圧比較選択回路５０１を備えている（便宜上、８個の出力端子５０３に対する、７個のアナログ電圧比較選択回路５０１のみ図示している）。

アナログ電圧比較選択回路５０１の各々は、２個の入力端６０６１および６０６２と、１個の出力端６０５と、を有している。

各出力端子５０３、および、各アナログ電圧比較選択回路５０１の出力端６０５は、それぞれ異なる、各アナログ電圧比較選択回路５０１のいずれか１個の、入力端６０６１または６０６２に接続されている。各アナログ電圧比較選択回路５０１に設けられた入力端６０６１および６０６２にはそれぞれ、互いに異なる、各出力端子５０３、および、各アナログ電圧比較選択回路５０１の出力端６０５のうち、いずれか１個が必ず接続されているが、同一のアナログ電圧比較選択回路５０１に設けられた出力端６０５が接続されていることがない。

各出力端子５０３、および、各アナログ電圧比較選択回路５０１を、上記の要領により接続すると、ある１個のアナログ電圧比較選択回路５０１の出力端６０５は、他のアナログ電圧比較選択回路５０１に接続することができなくなる。該接続することができなくなる、ある１個のアナログ電圧比較選択回路５０１の出力端６０５には、ピーク電圧出力端子５０２が設けられている。

ｎ−１個のアナログ電圧比較選択回路５０１の各々は、入力端６０６１と入力端６０６２とにそれぞれ入力された各アナログ電圧を比較して、電圧値が大きいアナログ電圧、または、電圧値が小さいアナログ電圧、のみを出力端６０５から出力する回路である。但し、各アナログ電圧比較選択回路５０１において、電圧値が大きいアナログ電圧と、電圧値が小さいアナログ電圧と、のどちらを出力するのかについては、全てのアナログ電圧比較選択回路５０１で統一されている。つまり、ｎ−１個のアナログ電圧比較選択回路５０１は、ｎ個の出力端子５０３の各々から出力される、ｎ種類のアナログ電圧から、電圧値が最も大きいアナログ電圧、または、電圧値が最も小さいアナログ電圧を、トーナメント方式により選択して、選択した該アナログ電圧のみを、ピーク電圧出力端子５０２に供給する回路であると解釈することができる。

図２は、アナログ電圧比較選択回路５０１の、具体的な回路構成を示す図である。

図２に示すアナログ電圧比較選択回路５０１は、コンパレータ６０１、比較選択回路６０２、互いに極性の異なる２個のスイッチ６０３１および６０３２、選択信号入力端子６０４、出力端６０５、および、入力端６０６１および６０６２を備える構成である。比較選択回路６０２は、コンパレータ６０２１、および、排他的論理和回路６０２２を備える。スイッチ６０３１および６０３２はそれぞれ、ｎチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタ６０９、および、ｐチャネル型のＭＯＳトランジスタ６１０（以下、それぞれ「トランジスタ６０９」「トランジスタ６１０」と称する）を備える。

入力端６０６１は、コンパレータ６０１の一方の入力端、および、スイッチ６０３１のトランジスタ６０９および６１０の各ソース端子に接続されている。入力端６０６２は、コンパレータ６０１の他方の入力端、および、スイッチ６０３２のトランジスタ６０９および６１０の各ソース端子に接続されている。コンパレータ６０１の出力端は、比較選択回路６０２の、コンパレータ６０２１の一方の入力端に接続されている。コンパレータ６０２１の他方の入力端は、判定基準電圧入力用抵抗である抵抗６０７および６０８が互いに直列接続されたノードに接続されている。コンパレータ６０２１の出力端は、比較選択回路６０２の、排他的論理和回路６０２２の一方の入力端に接続されている。排他的論理和回路６０２２の他方の入力端は、選択信号入力端子６０４に接続されている。排他的論理和回路６０２２の出力端は、スイッチ６０３１および６０３２の各々の、トランジスタ６０９および６１０の各ゲート端子に接続されている。スイッチ６０３１および６０３２の各々の、トランジスタ６０９および６１０の各ドレイン端子は、互いに接続されており、該接続されたノードからは、出力端６０５が引き出されている。

入力端６０６１に入力されたアナログ信号はコンパレータ６０１の一方の入力端に、入力端６０６２に入力されたアナログ信号はコンパレータ６０１の他方の入力端に、それぞれ入力される。コンパレータ６０１は、入力されたこれらの各アナログ信号の大小を比較し、該比較した結果を示す信号を、比較選択回路６０２のコンパレータ６０２１に出力する。

コンパレータ６０１が出力する、上記比較した結果を示す信号の形態は、例えば高レベルおよび低レベルからなるロジック信号が挙げられる。具体的に、該ロジック信号は、一例として、入力端６０６１に入力されたアナログ信号が入力端６０６２に入力されたアナログ信号よりも、大きい場合に高レベルの信号が、小さい場合に低レベルの信号が、コンパレータ６０１からそれぞれ出力されればよい。

コンパレータ６０１による比較結果を示す信号はコンパレータ６０２１の一方の入力端に、コンパレータ６０２１の他方の入力端には所定の判定基準電圧が、それぞれ入力される。コンパレータ６０２１は、入力されたこれらの各信号の大小を比較し、該比較した結果を示す信号を、比較選択回路６０２の排他的論理和回路６０２２に出力する。

コンパレータ６０１と同じく、コンパレータ６０２１が出力する、上記比較した結果を示す信号の形態は、例えばロジック信号が挙げられる。具体的に、該ロジック信号は、一例として、コンパレータ６０１による比較結果を示す信号が判定基準電圧よりも、大きい場合に高レベルの信号が、小さい場合に低レベルの信号が、コンパレータ６０２１からそれぞれ出力されればよい。

コンパレータ６０２１による比較結果を示す信号は排他的論理和回路６０２２の一方の入力端に、排他的論理和回路６０２２の他方の入力端には選択信号入力端子６０４からの大小選択信号が、それぞれ入力される。排他的論理和回路６０２２は、入力されたこれらの各信号の排他的論理和を示す信号を、スイッチ６０３１および６０３２の各々の、トランジスタ６０９および６１０の各ゲート端子に供給する。トランジスタ６０９および６１０は、排他的論理和を示す上記信号に応じて、導通および非導通を切り替える。

ここで、スイッチ６０３１および６０３２は、互いに極性が異なっているため、互いに同じ排他的論理和回路６０２２からの信号が入力されると、一方が導通し他方が非導通となる。具体的に、排他的論理和回路６０２２が出力する信号は、入力端６０６１からのアナログ信号を出力端６０５から出力すべき場合において、スイッチ６０３１を導通させると共にスイッチ６０３２を非導通とさせる信号となっている。また、排他的論理和回路６０２２が出力する信号は、入力端６０６２からのアナログ信号を出力端６０５から出力すべき場合において、スイッチ６０３２を導通させると共にスイッチ６０３１を非導通とさせる信号となっている。

排他的論理和回路６０２２は、選択信号入力端子６０４からの大小選択信号により、入力端６０６１および６０６２に入力された各アナログ電圧のうち、電圧値が大きいアナログ電圧を出力端６０５から出力すべくスイッチ６０３１および６０３２の導通および非導通を制御するのか、電圧値が小さいアナログ電圧を出力端６０５から出力すべくスイッチ６０３１および６０３２の導通および非導通を制御するのかが予め設定されている。大小選択信号として、比較選択回路６０２の電源電圧Ｖｃｃ（高レベルの信号）が、他方の入力端に入力されると、排他的論理和回路６０２２は、電圧値が大きいアナログ電圧を出力端６０５から出力するようにスイッチ６０３１および６０３２の導通および非導通を制御する。一方、他方の入力端が接地されており大小選択信号が接地電位（低レベルの信号）である場合、排他的論理和回路６０２２は、電圧値が小さいアナログ電圧を出力端６０５から出力するようにスイッチ６０３１および６０３２の導通および非導通を制御する。そして、大小選択信号による上記の設定に基づいて、比較選択回路６０２は、コンパレータ６０１からの上記比較した結果を示す信号に応じて、スイッチ６０３１および６０３２のいずれか一方のみを導通させるように動作する。

これにより、アナログ電圧比較選択回路５０１は、入力端６０６１および６０６２の各々に入力されたアナログ電圧のうち、電圧値が大きいアナログ電圧と、電圧値が小さいアナログ電圧と、のいずれか一方のみを、出力端６０５から出力することが可能となる。そして、ｎ−１個のアナログ電圧比較選択回路５０１を用いて、上述したトーナメント方式により、ｎ種類のアナログ電圧から、電圧値が最も大きいアナログ電圧、または、電圧値が最も小さいアナログ電圧を選択して、選択した該アナログ電圧のみを、ピーク電圧出力端子５０２に供給することで、ｎ−１個のアナログ電圧比較選択回路５０１は、本発明に係る選択回路として機能させることができる。

ｎ個の出力端子５０３の各々から、ｎ種類の各アナログ電圧が出力されるのと同時に、ピーク電圧出力端子５０２には、ｎ種類の各アナログ電圧のうち、電圧値が最も大きいアナログ電圧、または、電圧値が最も小さいアナログ電圧が印加される。

そして、ピーク電圧出力端子５０２には、ＡＤ変換器９０２および演算器９０３（図１２参照）が、この順に接続されている。ＡＤ変換器９０２は、ピーク電圧出力端子５０２に印加されたアナログ電圧をＡＤ変換してデジタル値として出力する。演算器９０３は、該デジタル値が規定の電圧範囲内に収まっているか否かを判定することにより、半導体集積回路装置ＩＣ２の検査（良否判定）を実施する。

図１に示す検査装置は、電圧値が最も大きいアナログ電圧、または、電圧値が最も小さいアナログ電圧、を出力する構成であるため、アナログ電圧値を測定するためのＡＤ変換器を１個にすることが可能となる。

上記検査装置を用いた検査ではまず、ｎ種類の各アナログ電圧の出力状態（アナログ電圧値等）が安定した後、電圧値が大きいアナログ電圧を出力するように、上述したとおりに動作が制御された、ｎ−１個のアナログ電圧比較選択回路５０１に、各アナログ電圧を通過させることで、電圧値が最も大きいアナログ電圧を選択し、選択した該アナログ電圧のみを測定する。続いて、上記検査装置を用いた検査では、各アナログ電圧比較選択回路５０１の動作を、電圧値が小さいアナログ電圧を出力するように制御し、各アナログ電圧比較選択回路５０１に、各アナログ電圧を通過させることで、電圧値が最も小さいアナログ電圧を選択し、選択した該アナログ電圧のみを測定する。これにより、上記検査装置を用いた検査では、１個のＡＤ変換器を用いて、ｎ種類のアナログ電圧のうち、ピーク値を有しているアナログ電圧を検査することが可能となる。

図３は、本発明の別の実施の形態に係る、半導体集積回路装置の検査装置の概略を示すブロック図である。また、図１３は、図３に示す検査装置における、比較結果処理回路７０４の具体的な構成を示すブロック図である。

図３に示す検査装置は、半導体集積回路装置ＩＣ２の検査装置として、本発明に係る選択回路である、スイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎを備えたマトリクススイッチ回路７０１、コンパレータ７０３、および、比較結果処理回路７０４を備えている。図３に示すマトリクススイッチ回路７０１では、説明の便宜上、８個の出力端子５０３に対応する、１６個のスイッチのみを図示している。

マトリクススイッチ回路７０１は、各スイッチＳＷａ１〜ＳＷａｎが或る１列を構成するように、各スイッチＳＷｂ１〜ＳＷｂｎが別の１列を構成するように、それぞれ設けられている、２列のスイッチ群である。また、マトリクススイッチ回路７０１は、各スイッチＳＷａ１およびＳＷｂ１が或る１行を構成するように、各スイッチＳＷａ２およびＳＷｂ２が別の１行を構成するように、・・・、各スイッチＳＷａｎおよびＳＷｂｎが他の１行を構成するように、それぞれ設けられている、ｎ行のスイッチ群である。

１段目ｓｔ１の出力端子５０３には、スイッチＳＷａ１およびＳＷｂ１の各一端が、２段目ｓｔ２の出力端子５０３には、スイッチＳＷａ２およびＳＷｂ２の各一端が、・・・、ｎ段目ｓｔｎの出力端子５０３には、スイッチＳＷａｎおよびＳＷｂｎの各一端が、それぞれ接続されている。

各スイッチＳＷａ１〜ＳＷａｎの他端は、いずれも、コンパレータ７０３の他方の入力端と、ピーク電圧出力端子７０７と、に接続されている。各スイッチＳＷｂ１〜ＳＷｂｎの他端は、いずれも、コンパレータ７０３の一方の入力端と、ピーク電圧出力端子７０８と、に接続されている。

各スイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎはいずれも、自身の一端と他端との、導通および非道通が切り替えられる、一般的なスイッチ回路である。

比較結果処理回路７０４は、図１３に示すとおり、ＤＡ変換器７１１ａ１〜７１１ａｎおよび７１１ｂ１〜７１１ｂｎ、ラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎ、トーナメント・アルゴリズム発生回路７１３、極性決定回路（最大電圧／最小電圧選択回路）７１４、および、ラッチ回路７１５を備える構成である。

コンパレータ７０３の出力端は、極性決定回路７１４に接続されている。

極性決定回路７１４は、選択切替信号入力端子７１０およびラッチ回路７１５に接続されている。ラッチ回路７１５は、トーナメント・アルゴリズム発生回路７１３に接続されている。トーナメント・アルゴリズム発生回路７１３は、リセット信号入力端子７０５、クロック入力端子７０６、ピーク電圧出力端子情報出力端子７０９、および、各ラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎの一端に接続されている。各ラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎの他端は、リセット信号入力端子７０５に接続されている。

ラッチ回路７１２ａ１の出力端はＤＡ変換器７１１ａ１の入力端に、ラッチ回路７１２ａ２の出力端はＤＡ変換器７１１ａ２の入力端に、・・・、ラッチ回路７１２ａｎの出力端はＤＡ変換器７１１ａｎの入力端に、それぞれ接続されている。ラッチ回路７１２ｂ１の出力端はＤＡ変換器７１１ｂ１の入力端に、ラッチ回路７１２ｂ２の出力端はＤＡ変換器７１１ｂ２の入力端に、・・・、ラッチ回路７１２ｂｎの出力端はＤＡ変換器７１１ｂｎの入力端に、それぞれ接続されている。

ＤＡ変換器７１１ａ１の出力端はスイッチＳＷａ１に、ＤＡ変換器７１１ａ２の出力端はスイッチＳＷａ２に、・・・、ＤＡ変換器７１１ａｎの出力端はスイッチＳＷａｎに、それぞれ接続されている。ＤＡ変換器７１１ｂ１の出力端はスイッチＳＷｂ１に、ＤＡ変換器７１１ｂ２の出力端はスイッチＳＷｂ２に、・・・、ＤＡ変換器７１１ｂｎの出力端はスイッチＳＷｂｎに、それぞれ接続されている。

ＤＡ変換器７１１ａ１〜７１１ａｎおよび７１１ｂ１〜７１１ｂｎは、各々接続されたスイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎに対して切替信号を供給し、各スイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎは、供給された該切替信号に応じて、導通および非道通が切り替えられる。

トーナメント・アルゴリズム発生回路７１３は例えば、ＦＰＧＡ（Field Programmable Gate Array）等により、アルゴリズムまたはプログラムを、ハードウェアとして構成した回路である。

リセット信号入力端子７０５は、図示しない集積回路試験装置（テスタ）のパタン発生器に同期したリセット信号（ドライブ信号）の入力端子である。

クロック入力端子７０６は、検査装置外部からの動作クロックの入力端子である。

ピーク電圧出力端子情報出力端子７０９は、ピーク電圧出力端子７０７および７０８に供給すべきアナログ電圧を出力する出力端子５０３を特定（選択）するために必要となる各種情報を、上記パタン発生器に同期した図示しないコンパレータの入力端子に出力するための出力端子である。なお、該各種情報のうち、特に、スイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎの各々が、導通しているか非導通であるかを示すシリアルデータは、ピーク電圧出力端子情報出力端子７０９から上記集積回路試験装置に供給される。該集積回路試験装置は、周知のシリアルデータ解析機能または解析プログラムを使用して該シリアルデータを解析することにより、ｎ個の出力端子５０３のうちピーク電圧出力端子７０７または７０８にアナログ電圧を供給している出力端子５０３を特定（選択）することが可能となる。

選択切替信号入力端子７１０は、各アナログ電圧のうち、電圧値が最も大きいアナログ電圧と、電圧値が最も小さいアナログ電圧と、のどちらを選択するのかを決定するための、選択切替信号を、上記パタン発生器から極性決定回路７１４に供給するための入力端子である。

図１４は、図３および図１３に示す上記検査装置での処理の流れを示すフローチャートである。

図３および図１３に示す検査装置における、一連の処理が開始される（ステップＳ１）と、半導体集積回路装置ＩＣ２の各出力端子５０３からアナログ信号が一斉出力された後に、すなわち時刻ｔ（ｎ＋２）より後の時刻に、トーナメント・アルゴリズム発生回路７１３には、動作クロックが供給される（ステップＳ２）。続いて、ラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎと、トーナメント・アルゴリズム発生回路７１３と、には、リセット信号が供給される（ステップＳ３）。

供給されたリセット信号に応じて、ラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎ、および、トーナメント・アルゴリズム発生回路７１３は、マトリクススイッチ回路７０１の各スイッチを、初期状態とする（ステップＳ４）。

ステップＳ４において、トーナメント・アルゴリズム発生回路７１３は、リセット信号が供給されると、該リセット信号が供給されたラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎのうち、ラッチ回路７１２ｂ１および７１２ａ２の出力を高レベル（以下「１」と称する）とし、他の出力を低レベル（以下「０」と称する）とするように、ラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎの出力制御を行う。

これにより、ステップＳ４に示す、上記初期状態では、ラッチ回路７１２ｂ１からのデジタル信号である「１」の信号を、ＤＡ変換器７１１ｂ１でＤＡ変換して得られたアナログ信号が、スイッチＳＷｂ１に供給され、スイッチＳＷｂ１が該アナログ信号に応じて導通される。また、該初期状態では、ラッチ回路７１２ａ２からのデジタル信号である「１」の信号を、ＤＡ変換器７１１ａ２でＤＡ変換して得られたアナログ信号が、スイッチＳＷａ２に供給され、スイッチＳＷａ２が該アナログ信号に応じて導通される。一方、該初期状態において、マトリクススイッチ回路７０１の他（スイッチＳＷｂ１およびＳＷａ２以外）のスイッチは、ラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎの対応するいずれかからのデジタル信号である「０」の信号が、該スイッチの各々に接続されたＤＡ変換器７１１ａ１〜７１１ａｎおよび７１１ｂ１〜７１１ｂｎの対応するいずれかでＤＡ変換されて得られたアナログ信号に応じて、非導通とされる。

以下、スイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎは、ラッチ回路７１２ａ１〜７１２ａｎおよび７１２ｂ１〜７１２ｂｎの対応するいずれかからの「１」または「０」の信号が、該スイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎの各々に接続されたＤＡ変換器７１１ａ１〜７１１ａｎおよび７１１ｂ１〜７１１ｂｎの対応するいずれかでＤＡ変換されて得られたアナログ信号に応じて、適宜切り替えられる。該アナログ信号が「１」のデジタル信号から生成されている場合、このアナログ信号が供給されたスイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎのいずれかは、導通される。該アナログ信号が「０」のデジタル信号から生成されている場合、このアナログ信号が供給されたスイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎのいずれかは、非導通とされる。さらに、導通および非導通の切替制御は、トーナメント・アルゴリズム発生回路７１３により行う。

その後、トーナメント・アルゴリズム発生回路７１３は、動作クロックのカウント値が予め指定された値、すなわちｎになっているか否かを確認する（ステップＳ５）。

動作クロックのカウント値が予め指定された値になっていない（ステップＳ５の結果がＮＯである）場合、コンパレータ７０３は、他方の入力端に入力されたスイッチＳＷａｋからのアナログ電圧値と、一方の入力端に入力されたスイッチＳＷｂｌからのアナログ電圧値と、を比較する（ステップＳ６）。

なお、「スイッチＳＷａｋ」に付された文字「ｋ」、および、「スイッチＳＷｂｌ」に付された文字「ｌ」はいずれも、１以上ｎ未満の、任意の１つの自然数であるものとする。そして、「スイッチＳＷａｋ」とは、「ｋ」が示す自然数の値に対応して決定される、直前のステップＳ５完了時点で導通されている、スイッチＳＷａ１〜ＳＷａｎのいずれかである。また、「スイッチＳＷｂｌ」とは、「ｌ」が示す自然数の値に対応して決定される、直前のステップＳ５完了時点で導通されている、スイッチＳＷｂ１〜ＳＷｂｎのいずれかである。

スイッチＳＷｂｌからのアナログ電圧値が、スイッチＳＷａｋからのアナログ電圧値よりも大きい場合、コンパレータ７０３の出力は「１」となる。コンパレータ７０３から出力された「１」の信号は、極性決定回路７１４に入力される。

ここで、図１４に示すフローチャートでは、具体例として、極性決定回路７１４が予め、選択切替信号により、ｎ種類の各アナログ電圧のうち、電圧値が最も大きいアナログ電圧を選択する極性に設定されている場合を示している。この場合、極性決定回路７１４は、「１」の信号が入力されると「１」の信号を、「０」の信号が入力されると「０」の信号を、ラッチ回路７１５に出力する。

つまり、スイッチＳＷｂｌからのアナログ電圧値が、スイッチＳＷａｋからのアナログ電圧値よりも大きい場合、極性決定回路７１４は、「１」の信号をラッチ回路７１５に供給する。ラッチ回路７１５は、極性決定回路７１４からの「１」の信号を、トーナメント・アルゴリズム発生回路７１３に出力する。

ラッチ回路７１５から「１」の信号が入力されると、トーナメント・アルゴリズム発生回路７１３は、この「１」の信号を一比較結果として保持する（ステップＳ７１）。

続いて、トーナメント・アルゴリズム発生回路７１３は、出力するアナログ電圧値が大きい方であるスイッチＳＷｂｌをＨＯＬＤ（導通を維持）し、出力するアナログ電圧値が小さい方であるスイッチＳＷａｋを非導通とする。さらに、トーナメント・アルゴリズム発生回路７１３は、自然数「ｋ」の値が自然数「ｌ」の値以上である場合に、スイッチＳＷａ（ｋ＋１）を導通させ、自然数「ｋ」の値が自然数「ｌ」の値未満である場合に、スイッチＳＷａ（ｌ＋１）を導通させる（ステップＳ８１）。

スイッチＳＷｂｌからのアナログ電圧値が、スイッチＳＷａｋからのアナログ電圧値よりも小さい場合、コンパレータ７０３の出力は「０」となる。コンパレータ７０３から出力された「０」の信号は、極性決定回路７１４に入力される。

この場合、極性決定回路７１４は、「０」の信号をラッチ回路７１５に供給する。ラッチ回路７１５は、極性決定回路７１４からの「０」の信号を、トーナメント・アルゴリズム発生回路７１３に出力する。

ラッチ回路７１５から「０」の信号が入力されると、トーナメント・アルゴリズム発生回路７１３は、この「０」の信号を別の比較結果として保持する（ステップＳ７２）。

続いて、トーナメント・アルゴリズム発生回路７１３は、出力するアナログ電圧値が大きい方であるスイッチＳＷａｋをＨＯＬＤし、出力するアナログ電圧値が小さい方であるスイッチＳＷｂｌを非導通とする。さらに、トーナメント・アルゴリズム発生回路７１３は、自然数「ｋ」の値が自然数「ｌ」の値以上である場合に、スイッチＳＷｂ（ｋ＋１）を導通させ、自然数「ｋ」の値が自然数「ｌ」の値未満である場合に、スイッチＳＷｂ（ｌ＋１）を導通させる（ステップＳ８２）。

なお、スイッチＳＷｂｌからのアナログ電圧値が、スイッチＳＷａｋからのアナログ電圧値と等しい場合は、ステップＳ７１とステップＳ８１とのいずれに進んでもよい。

その後、トーナメント・アルゴリズム発生回路７１３は、動作クロックのカウント値が予め指定された値になっているか否かを再び確認する（ステップＳ５）。動作クロックのカウント値が予め指定された値になっていない間においては、ステップＳ６、および、ステップＳ７１およびＳ８１とステップＳ７２およびＳ８２とのいずれか、に示す動作を行う。

動作クロックのカウント値が予め指定された値になっている（ステップＳ５の結果がＹＥＳである）場合、トーナメント・アルゴリズム発生回路７１３は、直前の、ステップＳ６、および、ステップＳ７１およびＳ８１とステップＳ７２およびＳ８２とのいずれか、に示す動作により得られる比較結果に基づく、スイッチＳＷａ１〜ＳＷａｎのいずれか１つと、スイッチＳＷｂ１〜ＳＷｂｎのいずれか１つと、の導通を保持する（ステップＳ９）。

続いて、トーナメント・アルゴリズム発生回路７１３は、導通しているスイッチＳＷａ１〜ＳＷａｎのいずれか１つ（スイッチＳＷａ）からのアナログ電圧値と、導通しているスイッチＳＷｂ１〜ＳＷｂｎのいずれか１つ（スイッチＳＷｂ）からのアナログ電圧値と、を比較する（ステップＳ１０）。

スイッチＳＷｂからのアナログ電圧値が、スイッチＳＷａからのアナログ電圧値よりも大きい場合は、スイッチＳＷｂからのアナログ電圧を、ピーク電圧出力端子７０８に供給する（ステップＳ１１１）。スイッチＳＷｂからのアナログ電圧値が、スイッチＳＷａからのアナログ電圧値よりも小さい場合は、スイッチＳＷａからのアナログ電圧を、ピーク電圧出力端子７０７に供給する（ステップＳ１１２）。

なお、スイッチＳＷｂからのアナログ電圧値が、スイッチＳＷａからのアナログ電圧値と等しい場合は、ステップＳ１１１とステップＳ１１２とのいずれに進んでもよい。

これにより、ピーク電圧出力端子７０７または７０８には、電圧値が最も大きいアナログ電圧を出力している、スイッチＳＷａまたはＳＷｂからのアナログ電圧が供給される。ここで、該スイッチＳＷａまたはＳＷｂの一端にはそれぞれ対応する出力端子５０３が接続されており、スイッチＳＷａおよびＳＷｂへのアナログ電圧はそれぞれ、この対応する出力端子５０３から供給されている。つまり、ピーク電圧出力端子７０７または７０８に供給されるアナログ電圧は、ｎ個の出力端子５０３から各々出力されたｎ種類のアナログ電圧のうち、電圧値が最も大きいアナログ電圧となっていると理解できる。

トーナメント・アルゴリズム発生回路７１３は、上記集積回路試験装置に、上記シリアルデータを供給する（ステップＳ１２）。該集積回路試験装置は、周知のシリアルデータ解析機能または解析プログラムを使用して、供給された該シリアルデータを解析することにより、ｎ個の出力端子５０３のうちピーク電圧出力端子７０７（ステップＳ１１２時）または７０８（ステップＳ１１１時）にアナログ電圧を供給している出力端子５０３を特定（選択）する（ステップＳ１３）。

さらに、図１３に示す検査装置では、上記シリアルデータを記憶し、さらに、ステップＳ１３の後に、選択切替信号により、比較結果処理回路７０４の極性決定回路７１４を、ｎ種類の各アナログ電圧のうち、電圧値が最も小さいアナログ電圧を選択する極性（「１」の信号が入力されると「０」の信号を、「０」の信号が入力されると「１」の信号を、ラッチ回路７１５に出力する）に設定する。続いて、ステップＳ６からステップＳ７１またはＳ７２に進む場合における条件、および、ステップＳ１０からステップＳ１１１またはＳ１１２に進む場合における条件は、図１４に示すフローチャートに対して反対とし、それ以外は図１４に示すフローチャートと同様の処理を行う。これにより、ピーク電圧出力端子７０７または７０８には、ｎ個の出力端子５０３から各々出力されたｎ種類のアナログ電圧のうち、電圧値が最も小さいアナログ電圧を供給することができると共に、上記集積回路試験装置には、上記シリアルデータを供給することができる。

なお、一連の処理の結果、電圧値が最も大きいアナログ電圧と電圧値が最も小さいアナログ電圧とは、ピーク電圧出力端子７０７および７０８の、互いに異なる一方に供給される。

そして、詳細については後述するが、ピーク電圧出力端子７０７および７０８には、各々に、ＡＤ変換器９０２（図６参照）が接続されている。このＡＤ変換器９０２はそれぞれ、対応するピーク電圧出力端子７０７および７０８に印加されたアナログ電圧値を測定し、該アナログ電圧値が規定の電圧範囲内に収まっているか否かを判定することにより、半導体集積回路装置ＩＣ２の検査（良否判定）を実施する。

図４は、半導体集積回路装置から出力される各アナログ電圧の全てを、直接検査する場合における、半導体集積回路装置およびその検査装置の概略構成を示すブロック図である。

半導体集積回路装置ＩＣ３は、半導体集積回路装置ＩＣ１（図８参照）およびＩＣ２（図１参照）と同様の構成を有しているものであり、ここでは一例として、端子「１」〜「１０」の、１０個の出力端子を有しているものとする。当然ながら、半導体集積回路装置ＩＣ３の出力端子の個数は１０個に限定されるものでなく、２個以上であれば特に限定されない。

端子「１」〜「１０」の各々には、対応する１０個のＡＤ変換器８０１の入力端が接続されている。各ＡＤ変換器８０１の出力端は、演算器８０２に接続されている。

ＡＤ変換器８０１は、接続された端子「１」〜「１０」のいずれかからのアナログ電圧が入力されると、該アナログ電圧をデジタル信号（デジタル値）に変換して出力するものであり、該アナログ電圧の電圧値に応じたデジタル値を出力することから、電圧計としての機能をさらに果たしている。なお、厳密に述べると、図４に示すＡＤ変換器８０１は、前段の周知のＡＤ変換器（ＡＤ変換回路）に加え、該ＡＤ変換器が出力したデジタル値を記憶するための、後段の記憶装置をさらに備えている。

演算器８０２は、各ＡＤ変換器８０１からのデジタル値に基づいて、端子「１」〜「１０」の各々から出力された、１０種類のアナログ電圧の検査を実施することで、半導体集積回路装置ＩＣ３の検査（合否判定）を実施する。演算器８０２の具体的な構成は、周知慣用技術で実現可能なものであるため、詳細な説明について省略する。

図５（ａ）は、半導体集積回路装置ＩＣ３の、端子「１」〜「１０」の各々から出力された、１０種類のアナログ電圧の全てにおける、出力先の端子番号（横軸）に対するアナログ電圧値（縦軸）の関係の一例を示すグラフである。

図５（ｂ）〜（ｄ）は、図５（ａ）のグラフに示す関係を有している各アナログ電圧を全て検査することで、半導体集積回路装置ＩＣ３の検査を実施する流れを示すグラフである。図５（ｂ）〜（ｄ）に示すグラフも、出力先の端子番号（横軸）に対するアナログ電圧値（縦軸）の関係を示すものである。

半導体集積回路装置ＩＣ３の、端子「１」〜「１０」の各々から出力された、１０種類のアナログ電圧（図５（ａ）参照）は、各々対応するＡＤ変換器８０１にて、デジタル値に変換されて、演算器８０２に供給される。

演算器８０２では、まず、各ＡＤ変換器８０１からのデジタル値に基づいて、端子「１」〜「１０」の各々から出力された各アナログ電圧のうち、電圧値が最大となる端子「９」からのアナログ電圧、および、電圧値が最小となる端子「８」からのアナログ電圧を抽出する、すなわち、最小および最大アナログ電圧のソートを実施する（図５（ｂ）の特に「８」および「９」参照）。

続いて演算器８０２では、抽出しなかった、端子「１」〜「７」および「１０」からの各アナログ電圧をＡＤ変換して得られた各デジタル値を除外する（図５（ｃ）参照）。

続いて演算器８０２では、抽出した、端子「８」および「９」からの各アナログ電圧の電圧値が、規定されている範囲内である、Ｐａｓｓ＿ａｒｅａに収まっているか否かを検査して、各アナログ電圧の合否判定を実施する（図５（ｄ）参照）。

なお、図５（ｄ）に示すグラフにおいて、Ｐａｓｓ＿ａｒｅａは、アナログ電圧の電圧値における、ＶＬ（Ｐａｓｓ＿ａｒｅａ下限）〜ＶＨ（Ｐａｓｓ＿ａｒｅａ上限）としている。

端子「９」からのアナログ電圧は、Ｐａｓｓ＿ａｒｅａに収まっているため、異常が認められない（合格である）。一方、端子「８」からのアナログ電圧は、Ｐａｓｓ＿ａｒｅａに収まっていないため、異常が認められる（不合格である）。

図４に示す検査装置、および、図５（ａ）〜（ｄ）に係る検査方法によれば、半導体集積回路装置ＩＣ３の出力端子の個数と同数の、ＡＤ変換器８０１が必要であるため、コスト面で不利である。また、同検査装置および検査方法によれば、演算器８０２における処理工程が多いため、検査の高速化が困難であり、かつ、演算器８０２の大型化および複雑化、およびこれらに伴う検査の高コスト化を引き起こすこととなる。

図６は、半導体集積回路装置から出力される各アナログ電圧のうち、電圧値が最大となるアナログ電圧、および、電圧値が最小となるアナログ電圧、の少なくとも一方のみを検査する場合における、半導体集積回路装置およびその検査装置の概略構成を示すブロック図である。

半導体集積回路装置ＩＣ３の、端子「１」〜「１０」には、選択回路９０１が接続されている。選択回路９０１には、２個のＡＤ変換器９０２の入力端が接続されている。各ＡＤ変換器９０２の出力端は、演算器９０３に接続されている。

選択回路９０１としては、好ましくは、図３および図１３に示す選択回路（スイッチＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎを備えたマトリクススイッチ回路７０１、コンパレータ７０３、および、比較結果処理回路７０４）、または、該選択回路と同様の機能を有する回路が利用される。選択回路９０１としての、図３および図１３に示す該選択回路は、スイッチＳＷａ１〜ＳＷａ１０およびＳＷｂ１〜ＳＷｂ１０（便宜上図示はしない）が、半導体集積回路装置ＩＣ３の、対応する端子「１」〜「１０」に、それぞれ接続され、ピーク電圧出力端子７０７および７０８が、各ＡＤ変換器９０２の入力端に、それぞれ接続される。

ＡＤ変換器９０２は、図４に示すＡＤ変換器８０１と実質同一の構成であるため、詳細な説明を省略する。

演算器９０３は、各ＡＤ変換器９０２からのデジタル値に基づいて、端子「１」〜「１０」の各々から出力された、１０種類のアナログ電圧のうち、選択回路９０１により選択されたいずれか２種類のアナログ電圧の検査を実施することで、半導体集積回路装置ＩＣ３の検査（合否判定）を実施する。演算器９０３の具体的な構成はやはり、周知慣用技術で実現可能なものであるため、詳細な説明について省略する。

なお、選択回路９０１として、図１に示す選択回路（アナログ電圧比較選択回路５０１）、または、該選択回路と同様の機能を有する回路が利用される場合には、ＡＤ変換器９０２を１個だけ使用して、ピーク電圧出力端子５０２が、１個のＡＤ変換器９０２に接続される構成とすればよい（図１２参照）。

図７（ａ）は、図５（ａ）と同じく、半導体集積回路装置ＩＣ３の、端子「１」〜「１０」の各々から出力された、１０種類のアナログ電圧の全てにおける、出力先の端子番号（横軸）に対するアナログ電圧値（縦軸）の関係の一例を示すグラフである。

図７（ｂ）〜（ｅ）は、図７（ａ）のグラフに示す関係を有している各アナログ電圧のうち、選択回路９０１により選択されたアナログ電圧のみを検査することで、半導体集積回路装置ＩＣ３の検査を実施する流れを示すグラフである。図７（ｂ）〜（ｅ）に示すグラフも、出力先の端子番号（横軸）に対するアナログ電圧値（縦軸）の関係を示すものである。

半導体集積回路装置ＩＣ３の、端子「１」〜「１０」の各々から出力された、１０種類のアナログ電圧（図７（ａ）参照）は、選択回路９０１により、電圧値が最大となる端子「９」からのアナログ電圧（図７（ｂ）参照）、および、電圧値が最小となる端子「８」からのアナログ電圧（図７（ｃ）参照）の、少なくとも一方のみが選択（抽出）される。

選択回路９０１により選択された、端子「９」からのアナログ電圧は一方のＡＤ変換器９０２に、端子「８」からのアナログ電圧は他方のＡＤ変換器９０２に、それぞれ供給されて、ＡＤ変換によりデジタル値に変換されて、これらの各デジタル値は、演算器９０３に供給される。

演算器９０３では、一方のＡＤ変換器９０２からのデジタル値に基づいて、端子「９」からのアナログ電圧が、Ｐａｓｓ＿ａｒｅａに収まっているか否かを検査して、端子「９」からのアナログ電圧の合否判定を実施する（図７（ｄ）参照）。端子「９」からのアナログ電圧は、Ｐａｓｓ＿ａｒｅａに収まっているため、異常が認められない（合格である）。

また、演算器９０３では、他方のＡＤ変換器９０２からのデジタル値に基づいて、端子「８」からのアナログ電圧が、Ｐａｓｓ＿ａｒｅａに収まっているか否かを検査して、端子「８」からのアナログ電圧の合否判定を実施する（図７（ｅ）参照）。端子「８」からのアナログ電圧は、Ｐａｓｓ＿ａｒｅａに収まっていないため、異常が認められる（不合格である）。

なお、選択回路９０１としての、図１に示す該選択回路は、ピーク電圧出力端子５０２という１個の、ピーク値を有しているアナログ電圧の出力端子を有しているため、図７（ｂ）および（ｄ）に示す、電圧値が最大となる端子からのアナログ電圧を用いた検査と、図７（ｃ）および（ｅ）に示す、電圧値が最小となる端子からのアナログ電圧を用いた検査とを、それぞれ異なるタイミングで行うこととなる。一方、選択回路９０１としての、図３および図１３に示す該選択回路は、ピーク電圧出力端子７０７および７０８という２個の端子を有しているため、これらの検査を同時に行うことができる。

図６に示す検査装置、および、図７（ａ）〜（ｅ）に係る検査方法によれば、ＡＤ変換器の個数が減少できるため、コスト面で有利である。また、同検査装置および検査方法によれば、演算器９０３における処理工程を少なくできるため検査の高速化を図ることが可能であり、かつ、演算器９０３の大型化および複雑化、およびこれらに伴う検査の高コスト化の抑制を図ることが可能となる。

つまり、図６に示す検査装置、および、図７（ａ）〜（ｅ）に係る検査方法によれば、１０種類のアナログ電圧から、２種類のアナログ電圧を選択して、選択した２種類のアナログ電圧のみを検査するため、半導体集積回路装置ＩＣ３の出力端子の個数増加に対する、検査対象（測定対象）となるアナログ電圧の種類数の増加を、抑制することができる。このため、検査対象となるアナログ電圧を、ＡＤ変換器９０２によりＡＤ変換して得られるデジタル値を取り扱うこととなる、デジタル回路である演算器９０３の、物理的な大型化、および、必要となる記憶容量の増大は、抑制することができる。

また、特に、図１に示す検査装置では、アナログ電圧の選択は、アナログ電圧のみを取り扱う比較的安価な選択回路９０１により実施するため、上述した演算器９０３の大型化の抑制も相まって、大きな検査の低コスト化を図ることが可能となる。

さらに、図６に示す検査装置、および、図７（ａ）〜（ｅ）に係る検査方法によれば、半導体集積回路装置ＩＣ３の検査に際して、アナログ電圧の測定対象の数は減少させることができるため、検査の高速化を図ることが可能となる。

以上より、図６に示す検査装置、および、図７（ａ）〜（ｅ）に係る検査方法によれば、検査装置におけるデジタル回路の小型化と検査の低コスト化および高速化とを図ることが可能であるため、複数の半導体集積回路装置を同時に検査する検査技術の実現を困難とする原因となる各問題を克服することが可能であり、当該検査技術の実現に好適である。

本発明に係る選択回路はいずれも、互いに同一の時刻に各出力端子から一斉に出力されるアナログ電圧に対して、各アナログ電圧の選択を実施するものであり、ある特定の時刻における各アナログ電圧から、例えば、電圧値が最大および／または最小となるアナログ電圧（所定の電圧特性を有するアナログ電圧）を選択するものである。

ここで、本実施の形態において、例えば検査対象となる半導体集積回路装置が、液晶表示装置の駆動装置である場合、該駆動装置に設けられた各出力端子からのアナログ電圧は、階調電圧に対応する。階調電圧は経過時間に応じて電圧値が変動する一方、同一の時刻において駆動装置の各出力端子から出力される階調電圧は理想的に、互いに同一の電圧値となる。

上記階調電圧を用いて、上記駆動装置の検査を実施する、本発明に係る検査装置および検査方法によれば、任意の時刻において各出力端子から一斉に出力されるアナログ電圧から、所定の電圧特性を有するアナログ電圧を適宜選択して、選択したアナログ電圧のみに基づいて、駆動装置の検査を実施することができる。一斉に出力される各アナログ電圧値の大小比較を実施するための構成としては、図１、図３、および図１３に示す各選択回路のように、周知のコンパレータを用いた電圧比較を実施する簡単な構成で充分である。また、同検査装置および検査方法によれば、経過時間に応じて階調電圧値が変動して、所定の電圧特性を有するアナログ電圧を出力する出力端子が変更されたとしても、該変更後の時刻において、上述した各アナログ電圧値の大小比較を改めて実施することで、所定の電圧特性を有するアナログ電圧を改めて選択することができる。

本実施の形態では、選択回路が、１種類または２種類のアナログ電圧（電圧値が最大および／または最小となるアナログ電圧）を選択する構成であるが、選択するアナログ電圧の種類数は、この１種類または２種類に限定されない。すなわち、本発明に係る選択回路は、ｎ種類のアナログ電圧から、所定の電圧特性を有する、１種類以上ｎ種類未満の該アナログ電圧を選択する構成でさえあれば、選択するアナログ電圧の種類数が特に限定されない。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

本発明に係る、半導体集積回路装置の、検査装置および検査方法は、検査の低コスト化および高速化を図ることが可能であるため、複数の半導体集積回路装置を同時に検査する検査技術（半導体集積回路装置の多数個同測化）の実現に際して好適であるため、入力されたデジタル信号をアナログ電圧に変換して出力するＤＡ変換器を内蔵し、このＤＡ変換器からのアナログ電圧を出力する出力端子を有している半導体集積回路装置の、検査装置および検査方法に適用可能である。なお、該半導体集積回路装置の一例としては、液晶表示装置の駆動装置、複数個のＤＡ変換器、１個の装置もしくは回路ブロックに複数個の電圧出力増幅器が備えられた他の半導体集積回路装置が挙げられる。

５０１ アナログ電圧比較選択回路（半導体集積回路装置の検査装置、選択回路）
５０３ 出力端子
７０１ マトリクススイッチ回路（半導体集積回路装置の検査装置、選択回路）
ＳＷａ１〜ＳＷａｎおよびＳＷｂ１〜ＳＷｂｎ
スイッチ（半導体集積回路装置の検査装置、選択回路）
７０３ コンパレータ（半導体集積回路装置の検査装置、選択回路）
７０４ 比較結果処理回路（半導体集積回路装置の検査装置、選択回路）
９０１ 選択回路（半導体集積回路装置の検査装置）
ＩＣ２ 半導体集積回路装置
ＩＣ３ 半導体集積回路装置

Claims (4)

1. ｎは２以上の自然数であり、
   半導体集積回路装置に設けられたｎ個の出力端子の各々から出力される、ｎ種類のアナログ電圧から、１種類以上ｎ種類未満の該アナログ電圧を選択して、選択した該アナログ電圧のみを検査することで、該半導体集積回路装置の検査を実施することを特徴とする半導体集積回路装置の検査方法。
2. 選択する上記アナログ電圧は、ｎ種類の上記アナログ電圧のうち、電圧値が最も大きいアナログ電圧、および、電圧値が最も小さいアナログ電圧の、少なくとも一方を含むことを特徴とする請求項１に記載の半導体集積回路装置の検査方法。
3. ｎは２以上の自然数であり、
   半導体集積回路装置に設けられたｎ個の出力端子の各々から出力される、ｎ種類のアナログ電圧から、１種類以上ｎ種類未満の該アナログ電圧を選択して出力する選択回路を備えることを特徴とする半導体集積回路装置の検査装置。
4. 上記選択回路が選択するアナログ電圧は、ｎ種類の上記アナログ電圧のうち、電圧値が最も大きいアナログ電圧、および、電圧値が最も小さいアナログ電圧の、少なくとも一方を含むことを特徴とする請求項３に記載の半導体集積回路装置の検査装置。

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