WO2012137708A1 - 半導体装置及びその検査方法 - Google Patents

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test
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voltage
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森　雅美
鈴木　達也
練 内田
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シャープ株式会社
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only

Definitions

  • the present invention includes a semiconductor device (for example, a liquid crystal driver) having a plurality of DA converters and configured to output a plurality of stages of gradation voltages, which are output from each DA converter, from corresponding output terminals, respectively. It relates to the inspection method.
  • a semiconductor device for example, a liquid crystal driver
  • each output of the liquid crystal driver has a built-in DA converter to output grayscale voltage.
  • FIG. 3 shows a block diagram of a general liquid crystal driver.
  • the liquid crystal driver 20 shown in FIG. 3 latches input RGB data (6 bits or more / 1 output) corresponding to each output based on the clock CK, fetches it into the sampling memory 23, and fetches it into the hold memory 24 based on the scanning control signal LS.
  • the signal is input to the DA converter 26 via the level shifter 25.
  • the DA converter 26 selects a gradation level for each output, and a voltage generation circuit 28 (generates a desired voltage using a ladder resistor or a capacitor) via an output amplifier 27 provided for each output. Each generated gradation level is output.
  • a ladder resistor used as the voltage generation circuit 28 is shown in FIG. Generally, a desired gradation level is generated for each gradation by dividing the ladder resistance.
  • the number of output terminals is m
  • an LSI for a liquid crystal driver having an n-gradation DA converter for selecting and outputting n voltage levels at each output terminal The gradation level test method in FIG.
  • FIG. 5 is a schematic diagram showing a gradation test method (system configuration) using a high-precision voltmeter.
  • This system includes a device under test 11 and a semiconductor test apparatus (tester) 12.
  • the tester 12 inputs a predetermined input signal to the device under test 11 and determines whether the signal output from the device under test 11 is good or bad.
  • a predetermined input is supplied to the device under test 11 using the tester 12, that is, an input signal is supplied to the liquid crystal driver to output the gradation voltage level of the first gradation.
  • the high-accuracy analog voltage measuring device 15 built in the tester 12 is used to measure the gradation voltage values of the first gradation of all outputs Y1 to Ym (m output), and the measurement results are sequentially measured. 12 is stored in the memory 13 incorporated in the memory 12.
  • a predetermined calculation is performed on the data stored in the memory 13 using the arithmetic unit 14 built in the tester 12, and the deviation amount of each gradation voltage value at each output terminal and the gradation voltage value between each output terminal are calculated. Can be tested for uniformity.
  • test results is shown in FIG. In FIG. 6, for example, the measured voltage values from output 1 to output Y are plotted against the ideal voltage value of the X3 gradation, but how much this value deviates from the ideal voltage value. (Tone deviation test) Also, the difference between the upper limit value (MAX value) and the lower limit value (MIN value) of the voltage measurement value is checked (uniformity).
  • the liquid crystal driver shown in Patent Document 1 below includes a test circuit, and a burn-in control circuit generates a test input signal based on an external clock signal TESTCK and a test enable signal TESTEN supplied via a tester. And is configured to be supplied to a liquid crystal driver.
  • the deviation voltage ⁇ V between the ideal output voltage of the device under test 11 and the output voltage of the actual liquid crystal driver and the variation between terminals (uniformity) ) Is stricter, generally ⁇ 20 mV or less for the 64 gray scale specification, ⁇ 10 mV or less for the 256 gray scale specification, and several mV or less due to further increase in the number of gradations, so high precision measurement is essential It becomes.
  • the present invention provides a semiconductor device capable of inspecting a gradation voltage value without increasing the functionality of the tester, increasing the number of pins, and reducing the test processing capability, and an inspection method thereof
  • the purpose is to provide.
  • a semiconductor device has a plurality of output terminals, and a semiconductor device configured to be capable of supplying a plurality of gradation voltages for each output terminal.
  • a voltage generation circuit for generating the multi-stage gradation voltages to be supplied to each of the output terminals; Test clock input terminal to which the test clock signal is input, Test control signal input terminal to which the test control signal is input, A test control circuit for generating an input signal for selecting at least one of the plurality of gradation voltages generated by the voltage generation circuit based on the test clock signal and the test control signal ,as well as, A gradation variation determination circuit that compares the gradation voltage with a reference voltage supplied from an external test circuit and outputs the comparison result to a gradation variation determination output terminal; The gradation voltage corresponding to the input signal is supplied to each output terminal, The gradation variation determination circuit determines whether or not the specific gradation voltage generated by the voltage generation circuit supplied to the specific output terminal is within a predetermined
  • the semiconductor device having the above characteristics further includes a changeover switch that switches the gradation voltage output to the output terminal to an input to the gradation variation determination circuit in accordance with the test control signal.
  • the test control circuit further includes a test input terminal to which a test input signal is input from the outside.
  • the input signal for selecting the gradation voltage supplied to each output terminal is between the test input signal and a signal generated based on the test clock signal and the test control signal. It is preferable to provide a means for switching.
  • the output result of the gradation variation determination output terminal is output as binary information of either high level or low level.
  • a semiconductor device inspection method includes a test of whether or not the gradation voltage generated by the voltage generation circuit is within a predetermined voltage range in the semiconductor device having the above characteristics.
  • a method for inspecting a semiconductor memory device comprising: Inputting the test clock signal to the test clock input terminal via an external tester; Inputting the test control signal to the test control signal input terminal via an external tester; Based on the test clock signal and the test control signal, the test control circuit generates the input signal for sequentially selecting and supplying the plurality of gradation voltages to each of the output terminals.
  • the gradation variation determination circuit compares the gradation voltage with a reference voltage supplied from an external tester, and outputs the comparison result to a gradation variation determination output terminal; and A step of monitoring an output result of the gradation variation determination output terminal with an external tester; A deviation test for determining whether or not the grayscale voltage is within a predetermined voltage range and a test for variation in the grayscale voltage for each output terminal are performed for each grayscale voltage.
  • the gradation voltage generated by the voltage generation circuit is normally output, and it is determined whether or not the gradation voltage can be used without any problem in an actual use state (for example, a liquid crystal panel in the case of a liquid crystal driver).
  • the circuit compares and determines whether it is possible or not, and outputs the result of the availability determination (for example, defective when the level is high, and non-defective when the level is low).
  • the semiconductor device itself compares the voltage between the gradation voltage and the ideal voltage (reference voltage), so that the output of the gradation variation determination output terminal can be output without using a high-precision measurement device (test).
  • test a high-precision measurement device
  • a semiconductor device capable of inspecting a gradation voltage value without increasing the tester's functionality, increasing the number of pins, and reducing the test processing capability, and an inspection method thereof. Can be realized.
  • FIG. 3 is a timing chart showing the execution flow of the semiconductor device inspection method according to the present invention.
  • Block diagram of a liquid crystal driver that performs multi-gradation display An example of a ladder resistor circuit used to generate gradation voltages in a liquid crystal driver Schematic showing the gradation test method (system configuration) using a high-precision voltmeter The figure which shows the contents of the gradation test of the liquid crystal driver
  • FIG. 1 shows a schematic diagram of an entire semiconductor device 30 according to an embodiment of the present invention.
  • the semiconductor device 30 as a device under test is described as an example of a multi-gradation / multi-output liquid crystal driver incorporating a DA converter.
  • the present invention is limited to this configuration. is not.
  • the inventive device 30 includes a liquid crystal driver 20, a test control circuit 31, a gradation variation determination circuit 33, and an output changeover switch 34.
  • the liquid crystal driver 20 includes a shift register 21, a latch circuit 22 (not shown), a sampling memory 23, a hold memory 24, a level shifter 25, a DA converter 26, an output amplifier 27, and a voltage generation circuit 28, as shown in FIG.
  • the configuration is the same as the conventional configuration.
  • the liquid crystal driver 20 latches the input RGB data (6 bits or more / 1 output) corresponding to each output based on the clock CK, fetches the data for the number of outputs into the sampling memory 23, and scans the control signal LS. And is input to the DA converter 26 through the level shifter 25.
  • the DA converter 26 selects a gradation level corresponding to the input RGB data for each output, and is generated by the voltage generation circuit 28 via the output amplifier 27 (27a to 27m) provided for each output. Each gradation level is output.
  • a dot inversion driving method in which adjacent liquid crystal system outputs are inverted to a VH side level and a VL side level by a driving method of the liquid crystal driver, and a line inversion driving method in which the same level is output when the same gradation level is selected. It is roughly divided into two. Although description of the dot inversion drive and the line inversion drive is omitted, the following description assumes dot inversion drive.
  • the liquid crystal driver 20 operates by receiving various control signals such as a clock signal CK, a start pulse signal SP, a polarity control signal REV, a scanning control signal LS, and RGB input as display signals. For this reason, the liquid crystal driver 20 requires many signal input terminals. At the time of an operation test of the liquid crystal driver 20, if an attempt is made to supply these many signals from the outside, the number of pins for signal input increases, and as a result, the tester has a large number of pins and a decrease in test processing capability. As described above.
  • the test control circuit 31 is based on the test clock signal TESTCK input to the test clock input terminal 35 and the test control signal TESTEN input to the test control signal input terminal 36.
  • the device is configured to generate various signals for the operation test by itself.
  • the configuration of the test control circuit 31 for example, the configuration shown in FIG.
  • the test control circuit 31 may be provided with a test input terminal for receiving the various control signals separately.
  • the test control circuit 31 uses the test input signal input from the test input terminal as it is as a signal for the operation test of the liquid crystal driver 20.
  • the test control circuit 31 uses the test input signal input from the test input terminal as it is as a signal for the operation test of the liquid crystal driver 20.
  • the test control circuit 31 selects one of the gradation voltages generated by the voltage generation circuit 28 based on the test control signal TESTEN and the test clock signal TESTCK, and selects the DA converter 26 and the output amplifier 27 (27a). Through 27m), an input signal to be output to each liquid crystal output terminal 29 (29a-29m) is generated and output to the liquid crystal driver 20.
  • the test control circuit 31 can sequentially set an arbitrary gradation voltage from 1 gradation to n gradations according to the number of inputs (number of clocks) of the test clock signal TESTCK. In the present embodiment, the test control circuit 31 generates an input signal for outputting all gradations by sequentially increasing or decreasing the gradation voltage based on the test control signal TESTEN and the test clock signal TESTCK.
  • the gradation variation determination circuit 33 is configured by, for example, a comparator. Each output voltage of the amplifiers 27a to 27m is input to one end of the input terminal via the changeover switch of the output changeover switch 34, and the other end is a semiconductor. The ideal voltage of the gradation voltage is input from the test apparatus (tester) 32 through the reference voltage input terminal 37 as a reference voltage. The gradation variation determination circuit 33 compares the gradation voltage output by the amplifier input to the one end with the ideal voltage of the gradation voltage input to the other end, and determines the comparison result as a gradation variation determination. Output to the output terminal 38.
  • the output changeover switch 34 inputs the output voltages of the output amplifiers 27a to 27m according to the test control signal TESTEN, and inputs to the corresponding liquid crystal output terminals 29a to 29m and the gradation variation determination circuit 33.
  • a changeover switch for switching between one end of the terminals is provided for each output amplifier.
  • the semiconductor device 30 is connected to a semiconductor test device (tester) 32 via terminals 35 to 38, and the variation of the gradation voltage generated by the voltage generation circuit 28 from the ideal voltage value at each output terminal, and each output terminal. It is possible to inspect the uniformity of the grayscale voltage value between them.
  • FIG. 2 is a timing chart showing the execution flow of the inspection method of the present invention.
  • Each of the terminals 35 to 38 of the semiconductor device 30 is connected to the semiconductor test device 32 to operate the test control circuit 31, so that the test clock signal TESTCK is sent from the semiconductor test device 32 via the test clock input terminal 35. And the test control signal TESTEN is input via the test control signal terminal 36, and the test control signal is enabled (here, high level).
  • test control circuit 31 sequentially increases the gradation voltage from 1 gradation to n gradations for each output amplifier 27 based on the test clock signal TESTCK and the test control signal TESTEN. An input signal for outputting gradation is generated.
  • each output amplifier 27 is connected to the input terminal of the gradation variation determination circuit 33 by the output changeover switch 34. Furthermore, the output gradation voltage of the output amplifier 27 connected to one end of the input terminal of the gradation variation determination circuit 33 is changed according to the test clock signal TESTCK by the individual changeover switches in the output changeover switch 34. 27a to 27m are sequentially switched.
  • the ideal voltage of the gradation voltage supplied from the semiconductor test apparatus 32 is input to the other end of the input terminal of the gradation variation determination circuit 33 as a reference voltage, and the gradation variation determination circuit 33 receives the test clock signal.
  • each output gradation voltage of the output amplifier 27 is compared with the ideal voltage by sequentially switching from the output amplifiers 27a to 27m.
  • the first gradation is applied to the reference voltage input terminal 37.
  • the ideal voltage of the gradation voltage is supplied from the semiconductor test apparatus 32.
  • the gradation variation determination circuit 33 compares the actual gradation voltage of the first gradation output to each output amplifier 27 with the ideal voltage supplied from the semiconductor test apparatus 32, and the output amplifiers 27a to 27m For each of the output gradation voltages of the first gradation, it is determined whether or not the gradation voltage is within a predetermined voltage range with respect to the ideal voltage, and the determination result is determined as a gradation variation determination output terminal 38. Output to.
  • the determination result is a low level when the determination result is within the voltage range, a high level when the determination result is not within the voltage range, and a gradation variation determination output terminal 38 as binary information of a low level or a high level. Is output.
  • a gradation variation determination output terminal 38 By monitoring the output voltage of the gradation variation determination output terminal 38, it is possible to identify the presence or absence of a problem in the first gradation of the output gradation voltages of the output amplifiers 27a to 27m.
  • the test control circuit 31 controls the liquid crystal driver 20 so that the output amplifiers 27a to 27m output the gradation voltage of the second gradation, and the output is controlled by the control of each changeover switch in the output changeover switch 34. For each of the gradation voltages of the second gradation output from the amplifiers 27a to 27m, it is determined whether or not the gradation voltage is within a predetermined voltage range with respect to the ideal voltage. Output to the determination output terminal 38.
  • the writing gradation voltage deviation test and uniformity test of the semiconductor device 30 can be performed.
  • the semiconductor device 30 of the present invention includes the test control circuit 31, the gradation variation determination circuit 33, and the output changeover switch 34, thereby providing a semiconductor integrated circuit such as a liquid crystal driver LSI that has advanced multi-output / multi-gradation.
  • the semiconductor device 30 itself, which is a device under test, generates an input signal for generating a test gradation voltage, and the generated gradation voltage value corresponds to an ideal voltage (reference voltage) value.
  • the device under test also determines that the variation is within an allowable range, and only the determination result is output to the semiconductor test apparatus (tester) 32, so that the quality can be determined. Therefore, the semiconductor test apparatus (tester) 32 and the device under test 30 can realize a gradation variation test only by supplying and transmitting only a power source, a small number of control signals, and determination results.
  • the present invention can be used for an inspection and an inspection method of gradation variations of gradation voltages generated by a semiconductor device such as a liquid crystal driver.
  • Test control circuit 32 Semiconductor test device (tester) 33: Gradation variation determination circuit 34: Output changeover switch 35: Test clock input terminal 36: Test control signal input terminal 37: Reference voltage input terminal 38: Gradation variation determination output terminal TESTCK: Test clock signal TESTEN: Test Control signal

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Abstract

　テスタの高機能化や多ピン化、及び、テスト処理能力の低下を招くことなく、液晶ドライバが生成する階調電圧値の検査を行うことができる半導体装置、及びその検査方法を提供する。被テストデバイスである半導体装置３０は、液晶ドライバ２０のほか、テスト制御回路３１、階調ばらつき判定回路３３、及び、出力切替スイッチ３４を備え、被テストデバイスである半導体装置３０自身が、テスト用制御信号、及び、テスト用クロック信号に基づき、テスト用の階調電圧を生成するとともに、生成した階調電圧値が外部の半導体試験装置（テスタ）３２から供給される基準電圧値に対してばらつきが許容範囲に収まっているか否かを階調ばらつき判定回路３３が判定し、その判定結果を半導体試験装置３２に出力する。

Description

半導体装置及びその検査方法
　本発明は、複数個のＤＡコンバータを内蔵し、各ＤＡコンバータの出力である複数段の階調電圧を、それぞれ対応する出力端子より出力する構成とした半導体装置（例えば、液晶ドライバなど）及びその検査方法に関する。
　近年、画像表示装置の技術の向上により，精密なＣＧ（コンピュータ・グラフィックス）画像、臨場感あふれる高精細な自然画像などを表示する事が可能となった。しかし、より高階調、より高精細な画像を表示したいという要求は、日増しに高まってきている。液晶表示装置である液晶パネルにおいても、表示画像に対する一層の高精細化への要求が高まっており、液晶パネルに搭載される液晶ドライバは、多出力化、多階調化が進んできている。
　　多階調表示を行うため、液晶ドライバの各出力はそれぞれＤＡコンバータを内蔵し、階調電圧を出力するようになっている。図３に一般的な液晶ドライバのブロック構成図を示す。
　　図３に示す液晶ドライバ２０は、各出力に対応する入力ＲＧＢデータ（６ビット以上／１出力）をクロックＣＫに基づきラッチし、サンプリングメモリ２３に取り込み、走査制御信号ＬＳに基づきホールドメモリ２４に取り込み、レベルシフタ２５を介してＤＡコンバータ２６へ入力する。
　　ＤＡコンバータ２６は、出力毎に階調レベルを選択し、それぞれの出力毎に有している出力アンプ２７を介して、電圧生成回路２８（ラダー抵抗やコンデンサなどで所望の電圧を生成）にて生成した各階調レベルを出力する。上記電圧生成回路２８として使用されるラダー抵抗を図４に示す。一般的にはこのラダー抵抗を抵抗分割することで各階調毎に所望の階調レベルを生成する。
　入力データに関して、６ビットＤＡコンバータの場合では６４階調表示、８ビットＤＡコンバータの場合は２５６階調、１０ビットＤＡコンバータの場合では１０２４階調の表示が可能となる。
　液晶ドライバの多階調化に伴い、液晶パネルの表示品位を確保するための液晶ドライバの階調レベルのテストは、高精度測定が不可欠となる。つまり、ＤＡコンバータから出力されるそれぞれの階調電圧値がすべて正しい電圧値を出力しているかどうか、また各ＤＡコンバータ間において、出力される階調電圧値がそれぞれ互いに均一であるかどうかを一層高精度にテストする必要がある。例えば、被テストデバイス(Device Under Test)の電源電圧を同一としたとき、出力端子の性能が２５６階調から１０２４階調に４倍向上することにより、測定精度を４倍高精度化する必要が生じる。
　以下、テストの対象となる被テストデバイスの例として、出力端子数がｍで、各出力端子にｎ通りの電圧レベルを選択して出力するためのｎ階調ＤＡコンバータを内蔵する液晶ドライバ用ＬＳＩにおける階調レベルのテスト方法を説明する。
　図５は高精度電圧計による階調テスト方法（システム構成）を示す概略図である。このシステムは、被テストデバイス１１と半導体試験装置（テスタ）１２で構成される。
　テスタ１２は、被テストデバイス１１に所定の入力信号を入力し、被テストデバイス１１から出力される信号の良否を判定する。図５のシステム構成では、テスタ１２を用いて所定の入力を被テストデバイス１１へ、即ち、液晶ドライバへ入力信号を供給し、１階調目の階調電圧レベルを出力させる。
　その後、テスタ１２に内蔵されている高精度アナログ電圧測定器１５を用いて、全出力Ｙ１～Ｙｍ（ｍ出力）の１階調目の階調電圧値を測定し、その測定結果を逐次、テスタ１２に内蔵されているメモリ１３に格納する。
　この操作をｎ階調分繰り返していき、最終的には全出力・全階調分のデータをメモリ１３に格納し、この結果、出力状態数ｍ×ｎ個分のデータが格納される。
　メモリ１３に格納されたデータに対し、テスタ１２に内蔵されている演算装置１４を用いて所定の演算を行ない、各出力端子における各階調電圧値のズレ量や各出力端子間の階調電圧値の均一性の試験を行うことができる。
　上記試験結果の一例を図６に示す。図６では、例えばＸ３階調目の理想電圧値に対して、出力１～出力Ｙまでの夫々の電圧測定値をプロットしているが、この値が理想電圧値に対してどの程度ずれているか（階調偏差テスト）、又、電圧測定値の上限値（ＭＡＸ値）と下限値（ＭＩＮ値）の差がどの程度になっているか（均一性）を検査する。
　このような液晶ドライバのテストにおいて、多出力化・多階調化が進むにつれ、データの取り込み量の増加およびこれに伴うデータ処理時間の増加が進み、テスト時間は大幅に増加することとなる。また、階調数が増加することにより、階調電圧値をより高精度に測定する必要が生じ、テスト時間のさらなる増加と、高精度な電圧測定器を搭載する高価な半導体試験装置（テスタ）が必要となる。
　一方で、出力数が増加することにより半導体試験装置（テスタ）の多ピン化も必要となり、テスタの高価格化に拍車がかかってきている。
　下記の特許文献１に示す液晶ドライバは、テスト回路を内蔵し、バーンインコントロール回路が、テスタを介して供給される外部クロック信号ＴＥＳＴＣＫ、及び、テストイネーブル信号ＴＥＳＴＥＮに基づき、テスト用の入力信号を生成し、液晶ドライバに供給するように構成されている。
特開２００８－４７７８号公報
　上述の通り、液晶ドライバの階調数の増加や出力数の増加に伴い、被テストデバイス１１の理想出力電圧と実際の液晶ドライバ等の出力電圧のずれ電圧ΔＶ、及び、端子間バラツキ（均一性）に対して規定される仕様は厳しくなり、一般的に６４階調仕様では±２０ｍＶ以下、２５６階調仕様では±１０ｍＶ以下、さらなる階調数の増加により数ｍＶ以下となり、高精度測定が不可欠となる。
　このように、階調数が増加するとテスタの高機能化（高精度測定）と共にテスト時間の増大を招き、さらに出力数が増加することでテスタの多ピン化も必要となる。結果、このように、階調数や出力数の増加に伴いテスタの高価格化が進むと共に、テスト時間の増大はテスト処理能力の低下を招き、テストコストの上昇に拍車がかかっていく。
　本発明は、上述の状況を鑑み、テスタの高機能化や多ピン化、及び、テスト処理能力の低下を招くことなく、階調電圧値の検査を行うことができる半導体装置、及びその検査方法を提供することをその目的とする。
　上記目的を達成するための本発明に係る半導体装置は、複数個の出力端子を有し、前記出力端子毎に複数段階の階調電圧を供給可能に構成された半導体装置において、
　前記出力端子の夫々に供給するための、前記複数段階の階調電圧を生成する電圧生成回路、
　テスト用クロック信号が入力されるテスト用クロック入力端子、
　テスト用制御信号が入力されるテスト用制御信号入力端子、
　前記テスト用クロック信号、及び、前記テスト用制御信号に基づき、前記電圧生成回路が生成する前記複数段階の階調電圧のうち少なくとも何れかの電圧を選択するための入力信号を生成するテスト制御回路、及び、
　前記階調電圧を外部テスト回路から供給される基準電圧と比較し、その比較結果を階調ばらつき判定出力端子に出力する階調ばらつき判定回路を備え、
　前記入力信号に応じた前記階調電圧が前記出力端子毎に供給され、
　前記階調ばらつき判定回路は、特定の前記出力端子に供給される前記電圧生成回路が生成した特定の前記階調電圧が所定の電圧範囲内にあるか否かの判定を行うことを特徴とする。
　上記特徴の半導体装置は、更に、前記出力端子に出力される前記階調電圧を、前記テスト用制御信号に応じて、前記階調ばらつき判定回路への入力に切り替える切替スイッチを備えることが好ましい。
　上記特徴の半導体装置は、更に、前記テスト制御回路は、外部からテスト用入力信号が入力されるテスト用入力端子を備え、
　前記出力端子毎に供給される前記階調電圧を選択するための前記入力信号を、前記テスト用入力信号と、前記テスト用クロック信号および前記テスト用制御信号に基づき生成される信号との間で切り替える手段を備えることが好ましい。
　上記特徴の半導体装置は、更に、前記階調ばらつき判定出力端子の出力結果が、高レベルまたは低レベルの何れかの２値情報として出力されることが好ましい。
　上記目的を達成するための本発明に係る半導体装置の検査方法は、上記特徴の半導体装置において、前記電圧生成回路が生成する前記階調電圧が所定の電圧範囲内にあるか否かのテストを行う半導体記憶装置の検査方法であって、
　前記テスト用クロック信号を、外部テスタを介して前記テスト用クロック入力端子に入力する工程、
　前記テスト用制御信号を、外部テスタを介して前記テスト用制御信号入力端子に入力する工程、
　前記テスト用クロック信号、及び、前記テスト用制御信号に基づき、前記複数段階の階調電圧を順次選択して前記出力端子の夫々に供給するための前記入力信号を、前記テスト制御回路が生成する工程、
　前記階調ばらつき判定回路が、当該階調電圧を外部テスタから供給される基準電圧と比較し、その比較結果を階調ばらつき判定出力端子に出力する工程、及び、
　前記階調ばらつき判定出力端子の出力結果を、外部テスタでモニタする工程を備え、
　前記階調電圧毎に当該階調電圧が所定の電圧範囲内にあるか否かの偏差テスト、及び、前記出力端子毎の前記階調電圧のばらつきのテストを行うことを特徴とする。
　本発明の半導体装置では、電圧生成回路により生成された階調電圧が正常に出力され、実使用状態（例えば液晶ドライバであれば、液晶パネル）で問題なく使用できるか否かを階調ばらつき判定回路が比較し可否判定を行い、階調ばらつき判定出力端子に当該可否判定結果（例えば高レベルの場合は不良、低レベルの場合は良品とする）を出力する。
　このようにすることで、半導体装置自身で階調電圧と理想電圧（基準電圧）との電圧比較を行うため、高精度な測定装置（テスト）を用いることなく、階調ばらつき判定出力端子の出力状態をモニタするだけで、従来と同等の、各出力端子の各階調電圧値のズレ量や各出力端子間の階調電圧値の均一性試験を実現することが可能となる。
　従って、本発明に依れば、テスタの高機能化や多ピン化、及び、テスト処理能力の低下を招くことなく、階調電圧値の検査を行うことができる半導体装置、及びその検査方法を実現することができる。
本発明に係る半導体装置の概略の回路構成図 本発明に係る半導体装置の検査方法の実施フローを示すタイミング図 多階調表示を行う液晶ドライバのブロック構成図 液晶ドライバにおいて、階調電圧の発生に用いるラダー抵抗回路の一例 高精度電圧計を用いる階調テスト方法（システム構成）を示す概略図 液晶ドライバの階調テストの内容を示す図
　本発明の一実施形態に係る半導体装置３０の全体の概略図を図１に示す。尚、本実施形態では、被テストデバイスである半導体装置３０が、ＤＡコンバータを内蔵する多階調・多出力の液晶ドライバである場合を例として説明するが、本発明はこの構成に限られるものではない。本発明装置３０は、液晶ドライバ２０、テスト制御回路３１、階調ばらつき判定回路３３、及び、出力切替スイッチ３４を備えてなる。
　液晶ドライバ２０は、シフトレジスタ２１、ラッチ回路２２（図示せず）、サンプリングメモリ２３、ホールドメモリ２４、レベルシフタ２５、ＤＡコンバータ２６、出力アンプ２７、及び、電圧生成回路２８からなり、図３に示す従来構成と同様の構成である。
　　液晶ドライバ２０は、上述のとおり、各出力に対応する入力ＲＧＢデータ（６ビット以上／１出力）をクロックＣＫに基づきラッチし、出力数分のデータ毎にサンプリングメモリ２３に取り込み、走査制御信号ＬＳに基づきホールドメモリ２４に取り込み、レベルシフタ２５を介してＤＡコンバータ２６への入力とする。ＤＡコンバータ２６は、出力毎に、入力ＲＧＢデータに応じた階調レベルを選択し、それぞれの出力毎に有している出力アンプ２７（２７ａ～２７ｍ）を介して、電圧生成回路２８にて生成した各階調レベルを出力する。
　このとき、液晶ドライバの駆動方式によって隣接する液晶系出力がＶＨ側レベルとＶＬ側レベルに反転するドット反転駆動方式と、同一階調レベルを選択した時には同じレベルを出力するライン反転駆動方式の２つに大別される。当該ドット反転駆動と当該ライン反転駆動についての説明は省略するが、以降の説明はドット反転駆動を想定したものとする。
　液晶ドライバ２０は、クロック信号ＣＫ、スタートパルス信号ＳＰ、極性制御信号ＲＥＶ、走査制御信号ＬＳ等の各種制御信号や、表示信号であるＲＧＢ入力を受けてその動作を行う。このため、液晶ドライバ２０は多くの信号入力端子を必要とする。液晶ドライバ２０の動作テスト時において、これら多数の信号を外部から供給しようとすると、信号入力のためのピン数が多くなり、この結果テスタの多ピン化やテスト処理能力の低下を招くことは、上述したとおりである。
　このため、本実施形態では、テスト制御回路３１が、テスト用クロック入力端子３５に入力されるテスト用クロック信号ＴＥＳＴＣＫ、及び、テスト用制御信号入力端子３６に入力されるテスト用制御信号ＴＥＳＴＥＮに基づき、自身で動作テストのための各種信号を生成するように構成されている。尚、当該テスト制御回路３１の構成としては、例えば特許文献１の図２に記載の構成が利用できるため、詳細な説明を割愛する。
　尤も、テスト制御回路３１が、別途当該各種制御信号を受けるためのテスト用入力端子を設けていても構わない。その場合、テスト制御回路３１は、当該テスト用入力端子から入力されたテスト用入力信号をそのまま液晶ドライバ２０の動作テストのための信号として用いる。これにより、テスト用クロック信号ＴＥＳＴＣＫ、及び、テスト用制御信号ＴＥＳＴＥＮに基づき、自身で動作テストのための各種信号を生成する場合と、外部からのテスト用入力信号に基づいて動作テストを行う場合とを切り替えて用いる構成とすることができる。
　テスト制御回路３１は、テスト用制御信号ＴＥＳＴＥＮ、及び、テスト用クロック信号ＴＥＳＴＣＫに基づき、電圧生成回路２８により生成される階調電圧のうち何れかを選択してＤＡコンバータ２６、出力アンプ２７（２７ａ～２７ｍ）を介して各液晶出力端子２９（２９ａ～２９ｍ）に出力させるための入力信号を生成し、液晶ドライバ２０へ出力する。テスト制御回路３１は、テスト用クロック信号ＴＥＳＴＣＫの入力数（クロック数）に応じて、１階調からｎ階調までの任意の階調電圧を順次設定することができる。本実施形態において、テスト制御回路３１は、テスト用制御信号ＴＥＳＴＥＮ、及び、テスト用クロック信号ＴＥＳＴＣＫに基づき、当該階調電圧を順次増加または減少させて全階調を出力させる入力信号を生成する。
　階調ばらつき判定回路３３は、例えば比較器で構成され、入力端子の一方端にはアンプ２７ａ～２７ｍの各出力電圧が出力切替スイッチ３４の切替スイッチを介して入力され、他方端には、半導体試験装置（テスタ）３２より階調電圧の理想電圧が、基準電圧として基準電圧入力端子３７を介して入力される。階調ばらつき判定回路３３は、当該一方端に入力されるアンプにより出力される階調電圧と、当該他方端に入力される階調電圧の理想電圧を比較し、その比較結果を階調ばらつき判定出力端子３８に出力する。
　出力切替スイッチ３４は、出力アンプ２７ａ～２７ｍの各出力電圧の入力先を、テスト用制御信号ＴＥＳＴＥＮに応じて、対応する何れかの液晶出力端子２９ａ～２９ｍと、階調ばらつき判定回路３３の入力端子の一方端との間で切り替える切替スイッチを、出力アンプ毎に設けてなる。
　半導体装置３０は、端子３５～３８を介して半導体試験装置（テスタ）３２と接続され、電圧生成回路２８により生成される階調電圧の各出力端子における理想電圧値からのばらつきや、各出力端子間の階調電圧値の均一性の検査を行うことができる。
　以下に、本発明による半導体装置３０の検査方法につき、図２を参照して説明する。図２は本発明の検査方法の実施フローを示すタイミング図である。
　半導体装置３０の各端子３５～３８を、夫々、半導体試験装置３２と接続し、テスト制御回路３１を動作させるため、半導体試験装置３２から、テスト用クロック入力端子３５を介してテスト用クロック信号ＴＥＳＴＣＫを、及び、テスト用制御信号端子３６を介してテスト用制御信号ＴＥＳＴＥＮを入力し、テスト用制御信号をイネーブル（ここでは、高レベル）とする。
　これを受け、テスト制御回路３１は、テスト用クロック信号ＴＥＳＴＣＫ、及び、テスト用制御信号ＴＥＳＴＥＮに基づき、各出力アンプ２７に対し、階調電圧を１階調からｎ階調まで順次増加させて全階調を出力させる入力信号を生成する。
　このとき、各出力アンプ２７の出力先は、出力切替スイッチ３４により階調ばらつき判定回路３３の入力端子に接続されている。更に、出力切替スイッチ３４内の個々の切替スイッチにより、階調ばらつき判定回路３３の入力端子の一端に接続される出力アンプ２７の出力階調電圧が、テスト用クロック信号ＴＥＳＴＣＫに応じて、出力アンプ２７ａから２７ｍまで順次切り替わるように構成されている。一方、階調ばらつき判定回路３３の入力端子の他端には、半導体試験装置３２から供給される階調電圧の理想電圧が基準電圧として入力され、階調ばらつき判定回路３３は、テスト用クロック信号ＴＥＳＴＣＫに応じて、出力アンプ２７の各出力階調電圧と当該理想電圧との比較を、出力アンプ２７ａから２７ｍまで順次切り替えて行う。
　図２において、テスト制御回路３１による液晶ドライバ２０の制御により、各出力アンプ２７に階調電圧の１階調目の電圧が出力されているとき、基準電圧入力端子３７には、１階調目の階調電圧の理想電圧が、半導体試験装置３２から供給されている。階調ばらつき判定回路３３は、各出力アンプ２７に出力されている実際の１階調目の階調電圧を、半導体試験装置３２から供給されている理想電圧と比較し、出力アンプ２７ａ～２７ｍが出力した１階調目の階調電圧の夫々について、当該階調電圧が当該理想電圧に対して所定の電圧範囲内にあるか否かの判定を行い、判定結果を階調ばらつき判定出力端子３８に出力する。
　ここで、当該判定結果は、判定結果が当該電圧範囲内にある場合低レベル、当該電圧範囲内にない場合高レベルとし、低レベル或いは高レベルの２値情報として、階調ばらつき判定出力端子３８に出力される。階調ばらつき判定出力端子３８の出力電圧をモニタすることで、各出力アンプ２７ａ～２７ｍの出力階調電圧の１階調目の問題の有無を識別することができる。
　次に、テスト制御回路３１は、２階調目の階調電圧を各出力アンプ２７ａ～２７ｍが出力するように液晶ドライバ２０を制御し、出力切替スイッチ３４内の各切替スイッチの制御により、出力アンプ２７ａ～２７ｍが出力した２階調目の階調電圧の夫々について、当該階調電圧が理想電圧に対して所定の電圧範囲内にあるか否かの判定を行い、判定結果を階調ばらつき判定出力端子３８に出力する。
　これを順次、ｎ階調目の階調電圧まで繰り返すことで、半導体装置３０の書き階調電圧の偏差テスト、及び均一性テストを行うことができる。
　以上、本発明の半導体装置３０では、テスト制御回路３１、階調ばらつき判定回路３３、及び、出力切替スイッチ３４を備えることにより、多出力・多階調化が進んだ液晶ドライバＬＳＩ等の半導体集積回路の検査において、被テストデバイスである半導体装置３０自身がテスト用の階調電圧を生成するための入力信号を生成すると共に、生成した階調電圧値が理想電圧（基準電圧）値に対してばらつきが許容範囲に収まっていることをも被テストデバイスが判定し、その判定結果のみを半導体試験装置（テスタ）３２に出力し、良否判定を行うことができる。従って、半導体試験装置（テスタ）３２と被テストデバイス３０は電源や少数の制御信号及び判定結果のみを供給、伝達するだけで階調ばらつきのテストを実現することが可能となる。
　これにより、従来のテストでは必要となっていた高機能の半導体試験装置が不要となるだけではなく、出力数に依存することなく多数個同測を実現することが可能となる。
　上述の効果が期待できることで、今後益々多出力・多階調化が進んだ場合でも高価な半導体試験装置への投資が不要で、多数個同測が実現できるためテストコストの低減に大きく寄与することができる。
　本発明は、液晶ドライバ等の半導体装置が生成する階調電圧の階調ばらつきの検査、及び検査方法に利用可能である。
１１：　　被テストデバイス（ＤＵＴ）
１２：　　半導体試験装置（テスタ）
１３：　　メモリ
１４：　　演算装置
１５：　　高精度アナログ電圧測定器
２０：　　液晶ドライバ
２１：　　シフトレジスタ
２２：　　ラッチ回路
２３：　　サンプリングメモリ
２４：　　ホールドメモリ
２５：　　レベルシフタ
２６：　　ＤＡコンバータ
２７、２７ａ～２７ｍ：　出力アンプ
２８：　　電圧生成回路
２９ａ～２９ｍ：　液晶出力端子
３０：　　本発明に係る半導体装置
３１：　　テスト制御回路
３２：　　半導体試験装置（テスタ）
３３：　　階調ばらつき判定回路
３４：　　出力切替スイッチ
３５：　　テスト用クロック入力端子
３６：　　テスト用制御信号入力端子
３７：　　基準電圧入力端子
３８：　　階調ばらつき判定出力端子
ＴＥＳＴＣＫ：　テスト用クロック信号
ＴＥＳＴＥＮ：　テスト用制御信号
 

Claims (5)

  1. 　複数個の出力端子を有し、前記出力端子毎に複数段階の階調電圧を供給可能に構成された半導体装置において、
    　前記出力端子の夫々に供給するための、前記複数段階の階調電圧を生成する電圧生成回路、
    　テスト用クロック信号が入力されるテスト用クロック入力端子、
    　テスト用制御信号が入力されるテスト用制御信号入力端子、
    　前記テスト用クロック信号、及び、前記テスト用制御信号に基づき、前記電圧生成回路が生成する前記複数段階の階調電圧のうち少なくとも何れかの電圧を選択するための入力信号を生成するテスト制御回路、及び、
    　前記階調電圧を外部テスト回路から供給される基準電圧と比較し、その比較結果を階調ばらつき判定出力端子に出力する階調ばらつき判定回路を備え、
    　前記入力信号に応じた前記階調電圧が前記出力端子毎に供給され、
    　前記階調ばらつき判定回路は、特定の前記出力端子に供給される前記電圧生成回路が生成した特定の前記階調電圧が所定の電圧範囲内にあるか否かの判定を行うことを特徴とする半導体装置。
  2. 　前記出力端子に出力される前記階調電圧を、前記テスト用制御信号に応じて、前記階調ばらつき判定回路への入力に切り替える切替スイッチを備えることを特徴とする請求項１に記載の半導体装置。
  3. 　前記テスト制御回路は、外部からテスト用入力信号が入力されるテスト用入力端子を備え、
    　前記出力端子毎に供給される前記階調電圧を選択するための前記入力信号を、前記テスト用入力信号と、前記テスト用クロック信号および前記テスト用制御信号に基づき生成される信号との間で切り替える手段を備えることを特徴とする請求項１に記載の半導体装置。
  4. 　前記階調ばらつき判定出力端子の出力結果が、高レベルまたは低レベルの何れかの２値情報として出力されることを特徴とする請求項１に記載の半導体装置。
  5. 　請求項１～４の何れか一項に記載の半導体装置において、前記電圧生成回路が生成する前記階調電圧が所定の電圧範囲内にあるか否かのテストを行う半導体装置の検査方法であって、
    　前記テスト用クロック信号を、外部テスタを介して前記テスト用クロック入力端子に入力する工程、
    　前記テスト用制御信号を、外部テスタを介して前記テスト用制御信号入力端子に入力する工程、
    　前記テスト用クロック信号、及び、前記テスト用制御信号に基づき、前記複数段階の階調電圧を順次選択して前記出力端子の夫々に供給するための前記入力信号を、前記テスト制御回路が生成する工程、
    　前記階調ばらつき判定回路が、当該階調電圧を外部テスタから供給される基準電圧と比較し、その比較結果を階調ばらつき判定出力端子に出力する工程、及び、
    　前記階調ばらつき判定出力端子の出力結果を、外部テスタでモニタする工程を備え、
    　前記階調電圧毎に当該階調電圧が所定の電圧範囲内にあるか否かの偏差テスト、及び、前記出力端子毎の前記階調電圧のばらつきのテストを行うことを特徴とする半導体装置の検査方法。
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