JP4166718B2 - 半導体集積回路の検査方法 - Google Patents

Description

本発明の半導体集積回路の検査方法は、複数のＤＡコンバータを内蔵した半導体集積回路の検査方法に関するものであり、例えば、画像表示装置におけるドライバ回路の検査にて用いられるものである。

近年、画像表示装置の技術の向上により，精密なＣＧ（コンピュータ・グラフィックス）画像、臨場感あふれる高精細な自然画像などを表示する事が可能となった。しかし、画像表示の分野において、従来に増して、高階調、高精細な画像を表示する要求が高まっている。

液晶表示装置である液晶パネルにおいても、表示画像に対する一層の高精細化への要求が高まっており、該液晶パネルに搭載される液晶ドライバ用ＬＳＩは、多出力化、多階調化が進んできている。

また、液晶ドライバ用ＬＳＩの多階調化に伴い、この品質を確保するための液晶ドライバのテストは、高精度測定が不可欠となる。このテストとは、（１）液晶ドライバ用ＬＳＩの各ＤＡコンバータに対応する各出力端子から出力される夫々の階調電圧が、各々に対応する階調レベルを正確に反映した値であるか否かを判定する検査（以下、「階調偏差テスト」とする）、（２）液晶ドライバ用ＬＳＩの各ＤＡコンバータに対応する各出力端子において、出力される各階調電圧が互いに均一であるか否かを判定する検査（以下、「均一性テスト」とする）を意味する。なお、液晶ドライバ用ＬＳＩに対し、以上の検査を行う方法として、特許文献１および特許文献２が知られている。

以下、特許文献２の検査システムについて図２に基づいて簡単に説明する。まず、テスタ２２から所定の信号をＤＵＴ１１へ供給することにより、ＤＵＴ１１における各ＤＡコンバータＨ１〜Ｈｍから、各々に対応する出力端子Ｙ１〜Ｙｍを介して、互いに同一の階調レベルに対応する階調電圧を出力させる。この出力とほぼ同時に、期待値電圧発生器２３は、この階調レベルに応じた理想電圧を出力する。

そして、差動増幅器ＡＭＰ１〜ＡＭＰｍは、各々に対応する各出力端子Ｙ１〜Ｙｍから階調電圧を入力すると同時に、期待値電圧発生器２３から理想値電圧を入力する。

さらに、差動増幅器ＡＭＰは、入力したＤＵＴ１１からの階調電圧と理想値電圧との差電圧を求める。なお、この差電圧は、理想値電圧に対する、ＤＵＴ１１からの階調電圧のズレ量に相当する。

さらに、差動増幅器ＡＭＰは、この差電圧を増幅し、増幅した差電圧を出力する。なお、各差動増幅器ＡＭＰ・・・が出力した差電圧は、各々が対応する各出力端子Ｔ１〜Ｔｍ、各チャンネル１ｃｈ〜ｍｃｈを介して、コンパレータ２５へ入力する。

そして、コンパレータ２５は、各差電圧の値が許容範囲（テストスペック）に入っているか否かを判定することにより、上述した階調偏差テストを実現している。また、コンパレータ２５は、各差電圧の最大値と最小値との差分の絶対値が、許容範囲に入っているか否かを判定することにより、上述した均一性テストを実現している。
特開２００１−９９８９９号公報（公開日：平成１３年４月１３日） 特開２００１−９９９００号公報（公開日：平成１３年４月１３日）

近年、階調数の増加に伴い、上述した階調偏差テストにおける許容範囲、均一性テストにおける許容範囲はさらに厳しくなり、一般に６４階調仕様では±４０ｍＶ以下、２５６階調仕様では±１０ｍＶ以下、さらなる階調数の増加と共に数ｍＶ以下となりつつある。

液晶表示装置の階調数や出力数が増加すると、テスタの高機能化、テスト時間の増大が避けられない状況に拍車がかかっていく。

ここで、テスト時間、すなわちテスト処理能力の観点に鑑みれば、図２に示した検査システムの構成でテストを行うことが好ましい。これは、図２の構成によれば、上述した階調偏差テストおよび均一性テストにおいて、複数出力端子からの出力をコンパレータにて一括して処理することができ、階調数を増加しても、データ処理時間の増大の抑制が可能となるからである。

しかしながら、図２の構成において、上述した均一性テストを実施する場合、以下に示す問題が生じる。図２の構成においては、各差電圧の最大値と最小値とを精密に検出するための付加回路、また、この付加回路を備えない場合は高精度な電圧測定器が必要になる。このような付加回路や電圧測定器は高値なものであり、このような付加回路や電圧測定器を備えることにより、検査コストが増加するという問題が生じる。

また、図２の構成において、上記の付加回路や電圧測定器を備えずに均一性テストを実現する場合、テスタ２２のプロープとＤＵＴ１１パッドとの間の接触抵抗等が、各階調電圧を発生するための基準電圧発生回路のγ抵抗に悪影響を及ぼし、各階調電圧の均一性を高精度で測定できないという問題が生じる。

本発明は、上記問題に鑑みてなされたものであり、その目的は、ＤＡコンバータを複数備えた半導体集積回路の検査方法において、各ＤＡコンバータからの階調電圧の均一性を高精度に検査する方法を提供する事にある。

本発明の半導体集積回路の検査方法は、上記目的を達成するために、複数のラダー抵抗を含み、各ラダー抵抗の両端に電圧を印加して、抵抗分圧することにより、複数のアナログ電圧を発生する第一基準電圧発生回路を備え、上記複数のアナログ電圧のうち、いずれかのアナログ電圧を選択して出力するＤＡコンバータを複数内蔵した半導体集積回路の検査方法であって、各ラダー抵抗の両端に対し、互いに同一レベルを示す電圧を印加する第一ステップと、ＤＡコンバータごとに出力される各アナログ電圧の均一性を判定する第二ステップと、を含むことを特徴とする。

上記手順によれば、各ラダー抵抗の両端に対し、互いに同一レベルを示す電圧を印加しているため、ラダー抵抗の抵抗値が無視されることとなり、第一基準電圧発生回路が発生すべき複数のアナログ電圧の電圧値は各々同一となる。したがって、各ＤＡコンバータから出力すべきアナログ電圧の電圧値も夫々同一となり、ＤＡコンバータごとに出力される各アナログ電圧の均一性を検査することが可能になる。

また、以上の手順によれば、第一基準電圧発生回路におけるラダー抵抗の抵抗値が無視されるため、ラダー抵抗の両端に対して電圧を印加する際に接触抵抗等の影響を受けることがないので、高精度に安定した検査を行うことが可能になる。

本発明の半導体集積回路の検査方法は、上記手順に加えて、上記第一ステップは、各ラダー抵抗の両端を全て短絡させ、いずれかのラダー抵抗の一端に一定レベルの電圧を印加することを特徴とする。

上記手順によれば、各ラダー抵抗の両端を全て短絡させ、いずれかのラダー抵抗の一端に一定レベルの電圧を印加しているため、各ラダー抵抗の両端に互いに同一レベルを示す電圧を印加していることになる。

本発明の半導体集積回路の検査方法は、上記手順に加えて、上記半導体集積回路は、複数のラダー抵抗を含み、各ラダー抵抗の両端に電圧を印加して、抵抗分圧することにより、第一基準電圧発生回路からの各アナログ電圧とは異なるタイプの複数のアナログ電圧を発生する第二基準電圧発生回路をさらに備え、上記各ＤＡコンバータは、第一および第二基準電圧発生回路からの各アナログ電圧のうち、いずれかのアナログ電圧を選択して出力する構成であり、上記第一ステップでは、第一基準電圧発生回路における各ラダー抵抗の両端に対し、互いに同一レベルかつ第一レベルを示す電圧を印加すると共に、第二基準電圧発生回路における各ラダー抵抗の両端に対し、互いに同一レベルかつ第二レベルを示す電圧を印加することを特徴とする。

上記手順によれば、互いに異なるタイプのアナログ電圧を出力する第一および第二基準電圧発生回路が備えられている半導体集積回路については、第一基準電圧発生回路における各ラダー抵抗の両端に対し、互いに同一レベルかつ第一レベルを示す電圧を印加し、第二基準電圧発生回路における各ラダー抵抗の両端に対し、互いに同一レベルかつ第二レベルを示す電圧を印加することになる。

したがって、第一基準電圧発生回路からのアナログ電圧を出力する各ＤＡコンバータからは、夫々第一レベルを示すべき電圧が出力され、第二基準電圧発生回路からのアナログ電圧を出力する各ＤＡコンバータからは、夫々第二レベルを示すべき電圧が出力される。

これにより、互いに異なるタイプのアナログ電圧を出力する第一および第二基準電圧発生回路が備えられている半導体集積回路であっても、第一基準電圧発生回路からのアナログ電圧を出力する各ＤＡコンバータの出力の均一性と、第二基準電圧発生回路からのアナログ電圧を出力する各ＤＡコンバータの出力の均一性との双方を検査することが可能になる。

本発明の半導体集積回路の検査方法は、以上のように、複数のラダー抵抗を含み、各ラダー抵抗の両端に電圧を印加して、抵抗分圧することにより、複数のアナログ電圧を発生する第一基準電圧発生回路を備え、上記複数のアナログ電圧のうち、いずれかのアナログ電圧を選択して出力するＤＡコンバータを複数内蔵した半導体集積回路の検査方法であって、各ラダー抵抗の両端に対し、互いに同一レベルを示す電圧を印加する第一ステップと、ＤＡコンバータごとに出力される各アナログ電圧の均一性を判定する第二ステップと、を含むことを特徴とする。

これにより、第一基準電圧発生回路におけるラダー抵抗の抵抗値が無視されるため、ラダー抵抗の両端に対して電圧を印加する際に接触抵抗等の影響を受けることがないので、安定した検査を行うことが可能になるという効果を奏する。

本実施の一形態に係る半導体集積回路の検査方法を図面に基づいて説明する。まず、図５を参照して、検査対象としての液晶ドライバＬＳＩ（半導体集積回路）の概略構成について説明する。

同図に示すように、液晶ドライバＬＳＩ（以下、単に「液晶ドライバ」と称する）１００には、スタートパルス信号（ＳＰ）、クロック信号（ＣＫ）、ラッチストローブ信号（ＬＳ）、赤，緑，青のデジタル表示データ（ＤＲ・ＤＧ・ＤＢ）、および電源電圧、調整用中間電圧が入力される。ここで、入力される赤，緑，青デジタル表示データが６ビットの場合は、液晶パネル（不図示）において６４階調の表示が可能になり、該表示データが８ビットの場合は２５６階調の表示が可能になり、該表示データが１０ビットの場合は１０２４階調の表示が可能になる。

図５において、赤，緑，青のデジタル表示データは、図示しないコントロール回路から転送されてくるものであり、一旦、ラッチ回路９１でラッチされる。一方、赤，緑，青デジタル表示データの転送を制御するためのスタートパルス信号は、シフトレジスタ９２に入力し、クロック信号に同期をとり、サンプリングメモリ８３へ出力される。

このシフトレジスタ９２からの出力信号に同期して、先のラッチ回路９１にてラッチされた赤，緑，青デジタル表示データは、時分割でサンプリングメモリ９３内に一旦記憶されると共に、次のホールドメモリ９４に出力される。

画面の水平ラインの画素に対応する赤，緑，青デジタル表示データがサンプリングメモリ９３に記憶されると、ホールドメモリ９４は、ラッチストローブ信号（水平同期信号）に基づいてサンプリングメモリ９３からの出力信号を取り込み、次のレベルシフタ９５に出力すると共に、次のラッチストローブ信号が入力されるまでその表示データを維持する。

レベルシフタ９５は、液晶パネル（不図示）への印加電圧レベルを処理する次段のＤＡコンバータユニット９６に適合させるため、表示データの信号レベルを昇圧等により変換する回路である。

基準電圧発生回路９８は、図示しない液晶駆動電源から入力される電源電圧、調整用中間電圧に基づき、各階調レベルに応じた階調電圧（アナログ電圧）を発生させ、ＤＡコンバータユニット９６に出力する回路であり、その詳細については後述する。

ＤＡコンバータユニット９６は、以下に述べる各出力端子Ｙ１〜Ｙｍの各々に１対１で対応する各ＤＡコンバータＨ１〜Ｈｍ（図１０参照）を備えている。ＤＡコンバータ（ＤＡＣ）Ｈ１〜Ｈｍの各々は、基準電圧発生回路９８から供給される各階調電圧を入力し、この各階調電圧から、レベルシフタ９５にてレベル変換された赤，緑，青デジタル表示データの示す階調レベルに応じた階調電圧を選択する。ここで、選択された階調電圧は、オペアンプユニット９７および出力端子Ｙ１〜Ｙｍを介して、液晶パネルのソース信号線（液晶系出力）に出力される。

オペアンプユニット９７は、ＤＡコンバータＨ１〜Ｈｍの各々に１対１で対応するオペアンプを複数構成するユニットである。各オペアンプは、低インピーダンス変換するためのバッファ回路であり、例えば差動増幅回路を用いたボルテージフォロワ回路で構成されるものである。

つまり、以上の構成において、液晶ドライバ１００には、液晶パネルの各ソース信号線の数に対応してｍ個の出力端子Ｙ１〜Ｙｍが備えられている。そして、各ＤＡコンバータＨ１〜Ｈｍによって選択された階調電圧は、各々に対応するオペアンプを介して、各々に対応する出力端子Ｙ１〜Ｙｍから出力される。

また、液晶ドライバの駆動方式は、一般的に、隣接するドットごとに極性を反転させる（ＶＨ側レベルの極性とＶＬ側レベルの極性とを反転させる）ドット反転駆動方式と、同一階調レベルを選択した時には同じ階調電圧を出力するライン反転駆動方式の２つに大別される。本実施の形態では、液晶ドライバ１００がドット反転駆動方式を採用しているものとして説明するが、ドット反転駆動方式に限定されるものではなく、ライン反転駆動方式を採用したものでも構わない。なお、上述した「極性を反転させる」とは、液晶パネル（不図示）における液晶系の極性（画素電極に対する液晶分子の極性）を反転させることを意味する。

つぎに、基準電圧発生回路９８の詳細を説明する。図６は、基準電圧発生回路９８の回路構成を示した図である。

図６に示すように、基準電圧発生回路９８は、各階調レベルに応じた階調電圧を供給するための第一電圧供給回路９８ａ、第一電圧供給回路９８ａが出力する階調電圧とは極性を反転させた各階調電圧を供給する第二電圧供給回路９８ｂを備えている。

ここで、図４に示すように、第一電圧供給回路９８ａには、入力段ｖＨ０〜ｖＨ６、ラダー抵抗Ｒ１〜Ｒ６、出力段ＶＨ０〜ＶＨｎ（ｎは階調数）が備えられている。これと同様に、第二電圧供給回路９８ｂには、入力段ｖＬ０〜ｖＬ６、ラダー抵抗ｒ１〜ｒ６、出力段ＶＬ０〜ＶＬｎが備えられている（図４では不図示）。

入力段ｖＨ０・ｖＨ６，ｖＬ０・ｖＬ６は、電源電圧を入力する端子である。他の入力段ｖＨ１〜ｖＨ５，ｖＬ０〜ｖＬ６は、調整用の中間電圧を入力する端子である。

ラダー抵抗Ｒ１〜Ｒ６，ｒ１〜ｒ６は、各々の両端に印加される電圧を抵抗分圧するための抵抗素子である。なお、各々のラダー抵抗の抵抗値は、γ補正を実現するような値に設定されている。

以上の構成においては、図７に示すように、第一電圧供給回路９８ａの入力段ｖＨ０〜ｖＨ６の各々に電圧が印加されると、各ラダー抵抗Ｒ１〜Ｒ６の両端に電圧が印加され、印加された電圧は抵抗分圧される。これにより、階調レベルごとに異なる値を示す階調電圧が出力段ＶＨ０〜ＶＨｎから出力される。なお、説明を省略するが、第二電圧供給回路９８ｂにおいても、同様の動作が実現される。

また、ラダー抵抗に電圧を印加して、抵抗分圧によって複数の階調電圧を出力できる構成であれば、ラダー抵抗Ｒ１〜Ｒ６・ｒ１〜ｒ６の数および入力段ｖＨ１〜ｖＨ５・ｖＬ０〜ｖＬ６の数は、図６の構成に限定されるものではなく、種々変更が可能である。

そして、出力段ＶＨ０〜ＶＨｎからｎ通りの階調電圧（ＶＨ側レベルの極性）が出力され、出力段ＶＬ０〜ＶＬｎからｎ通りの階調電圧（ＶＬ側レベルの極性）が出力される。さらに、出力された各階調電圧は、全てのＤＡコンバータＨ１〜Ｈｍへ送られる。

つぎに、基準電圧発生回路９８において、ドット反転駆動方式を実現するための構成について説明する。

上述したように、本実施の形態の基準電圧発生回路９８によれば、第一電圧供給回路９８ａおよび第二電圧供給回路９８ｂが構成されている。ここで、第一電圧供給回路９８ａは、ＶＨ側レベルの極性（正極性）を示す電圧であって、階調数に応じた階調電圧を生成するものであり、第二電圧供給回路９８ｂは、ＶＬ側レベルの極性（負極性）を示す電圧であって、階調数分の階調電圧を生成するものである。

つまり、第一電圧供給回路９８ａと第二電圧供給回路９８ｂとは、互いに階調数に応じた複数の階調電圧を出力する点で共通するが、両供給回路９８ａ・９８ｂからの階調電圧は互いに極性（タイプ）が異なるものである。このように、互いに異なるタイプの階調電圧を生成することにより、隣接するドットごとに階調電圧の極性を反転させることができる。

第一電圧供給回路９８ａからの出力（ラダー抵抗Ｒ１〜Ｒ６からの出力）は、ＶＨ側レベル（正極性）を示すドットに対応する。そして、この出力は、ある走査期間において、偶数番号を示す出力端子Ｙ２，Ｙ４，・・・によって出力され、次の走査期間において、奇数番号を示す出力端子Ｙ１，Ｙ３，・・・によって出力される。

一方、第二電圧供給回路９８ｂからの出力（ラダー抵抗ｒ１〜ｒ６からの出力）は、ＶＬ側レベル（負極性）を示すドットに対応する。そして、この出力は、上記のある走査期間において、奇数番号を示す出力端子Ｙ１，Ｙ３，・・・によって出力され、上記の次の走査期間において、偶数番号を示す出力端子Ｙ１，Ｙ３，・・・によって出力される。

つまり、ドット反転駆動であることから、ＤＵＴ１１の各出力端子Ｙ１〜Ｙｍにおいて、走査期間ごとに、ＶＨ側レベルを示すドットに対応する出力端子と、ＶＬ側レベルを示すドットに対応する出力端子とを、入れ替えている。

なお、ＶＨ側レベルを示すドットに対応する出力端子と、ＶＬ側レベルを示すドットに対応する出力端子との入れ替えは、スイッチ等を用いて行われる。例えば、各出力端子Ｙ１〜Ｙｍに対し第一電圧供給回路９８ａからの出力を印加させるか、第二電圧供給回路９８ｂからの出力を印加させるかを、コントロール回路（不図示）からの極性切り替え信号に基づいてスイッチ（不図示）を切替れば、上述した入れ替えを実現できる。

ところで、近年、このような液晶ドライバ１００において、多階調化が進んでいる。この多階調化に伴い、以上で説明したような液晶ドライバ１００が出力する各階調電圧の精度を確保するためのテスト（以下、単に「検査」という）において、高精度な測定が不可欠となる。例えば、液晶ドライバにおいて、電源電圧の値を同一に維持しつつ、出力可能な階調数を６４階調から２５６階調に向上させると、上述した検査における測定精度を４倍高精度化する必要がある。

なお、上述した検査とは、（１）液晶ドライバ用ＬＳＩの各ＤＡコンバータに対応する各出力端子から出力される夫々の階調電圧が、各々に対応する階調レベルを正確に反映した値であるか否かを判定する検査（以下、「階調偏差テスト」とする）、（２）液晶ドライバ用ＬＳＩの各ＤＡコンバータに対応する各出力端子において、出力される各階調電圧が互いに均一であるか否かを判定する検査（以下、「均一性テスト」とする）を意味する。

以下、この検査方法について、本発明の方法を説明する前に、従来からなされている方法について説明するが、いずれの方法においても被テストデバイス（Device Under Test、以下「ＤＵＴ」とする）は、上述した液晶ドライバ１００を用いるものとする。つまり、ＤＵＴは、ｎ階調表示の液晶パネルに対応する液晶ドライバ１００であって、出力端子数をｍとし、ｎ通りの階調電圧から表示階調レベルに応じた階調電圧を選択して出力するＤＡコンバータＨ１〜Ｈｍが出力端子ごとに対応して内蔵されているものとする。

図１は、従来から行われている検査方法を説明するための図であって、半導体集積回路試験装置（以下、「テスタ」とする）１２によって、ＤＵＴ１１の各出力端子Ｙ１〜Ｙｍから出力される各階調電圧を検査する検査システムを示した図である。

テスタ１２は、ＤＵＴ１１に所定の信号を入力し、この入力された信号に応じてＤＵＴ１１の各出力端子Ｙ１〜Ｙｍから出力される各階調電圧を検出し、検出した各階調電圧の適否を判定するものである。このテスタ１２には、チャンネル１ｃｈ〜ｍｃｈ、マトリクススイッチＳＴ１〜ＳＴｍ、電圧測定器１３、データメモリ１４、演算装置１５が備えられている。

各チャンネル（テスタチャンネル）１ｃｈ〜ｍｃｈは、出力端子Ｙ１〜Ｙｍに１対１で対応し、夫々に対応するＤＵＴ１１の出力端子から出力される階調電圧を入力する。各マトリクススイッチＳＴ１〜ＳＴｍは各チャンネル１ｃｈ〜ｍｃｈと１対１で対応し、各チャンネル（テスタチャンネル）１ｃｈ〜ｍｃｈ各々について、電圧測定器１３との接続／非接続を切り替えるためのものである。

電圧測定器１３は、各出力端子Ｙ１〜Ｙｍからチャンネル１ｃｈ〜ｍｃｈを介して入力された各階調電圧の値を測定するためのものである。データメモリ１４は、電圧測定器１３の測定結果を格納するための記憶装置である。演算装置１５は、データメモリ１４に保存されている測定結果に基づいて所定の演算を行い、上述した階調偏差テストおよび均一性テストを行うものである。

なお、図１においては、ＤＡコンバータＨ９〜Ｈｍ−１、出力端子Ｙ９〜Ｙｍ−１、チャンネル９ｃｈ〜ｍ−１ｃｈ、マトリクススイッチＳＴ９〜ＳＴｍ−１は省略されているものとする。

以下、図１に示すシステムにおける検査の手順について説明する。まず、テスタ１２を用いて所定の信号をＤＵＴ１１へ供給することにより、ＤＵＴ１１における夫々の出力端子Ｙ１〜Ｙｍから１階調目の階調レベルに対応する階調電圧を出力させる。そして、出力端子Ｙ１〜Ｙｍから出力した各階調電圧は、各々に対応するチャンネル１ｃｈ〜ｍｃｈのいずれかに入力し、電圧測定器１３に送られる。さらに、電圧測定器１３が、各出力端子Ｙ１〜Ｙｍから出力した各階調電圧の値を順次測定し、その測定結果を逐次、データメモリ１４に書き込んで格納する。

そして、ｎ階調目の階調レベルに対応する階調電圧の値を測定するまで、以上の手順をｎ回繰り返し、最終的には全出力端子Ｙ１〜Ｙｍにおける全階調分の電圧値をデータメモリ１４に格納する。この結果、ｍ×ｎ個の電圧値がデータメモリ１４に格納されることになる。

さらに、演算装置１５が、上記の全出力端子Ｙ１〜Ｙｍにおける全階調分の階調電圧に基づき、出力端子Ｙ１〜Ｙｍごとに、各階調における階調電圧の適否を判定し、また、各出力端子Ｙ１〜Ｙｍからの階調電圧の均一性を判定する。

ここで、演算装置１５における判定処理について、図８を参照して具体的に説明する。図８は、３階調目および２階調目の階調レベルについて、出力端子Ｙ１〜Ｙｍからの各階調電圧の値をプロットした図である。

同図において、丸印で表されるプロットは、３階調目の階調レベルにおける出力端子Ｙ１〜Ｙｍからの各階調電圧の値を示し、三角印で表されるプロットは、２階調目のレベルにおける出力端子Ｙ１〜Ｙｍからの各階調電圧の値を示す。例えば、３階調目の階調レベルの各プロットにおいて、参照符ａ１は、出力端子Ｙ１の階調電圧の値を示し、参照符ａ２は、出力端子Ｙ２の階調電圧の値を示し、参照符ａｍは、出力端子Ｙｍの階調電圧の値を示す。

また、参照符Ｘ３で示されるラインは、３階調目の階調レベルにおける理想電圧値を示し、参照符Ｘ２で示されるラインは、２階調目の階調レベルにおける理想電圧値を示す。

ここで、演算装置１５は、各階調電圧について、その電圧値と理想電圧値との差分の絶対値を出力する。そして、この差分の絶対値が許容範囲（テストスペック）に入っているか否かを判定することにより、上述した階調偏差テストを実現している。また、各階調電圧が理想電圧からどの程度ずれているかも測定することができる。

また、演算装置１５は、図８に示すように、各階調レベルについて、出力端子Ｙ１〜Ｙｍからの各階調電圧のＭＡＸ値とＭＩＮ値とを検出する。そして、演算装置１５は、上記ＭＡＸ値とＭＩＮ値との差分の絶対値が、許容範囲に入っているか否かを判定することにより、上述した均一性テストを実現する。

以上のように、液晶ドライバ１００をＤＵＴ１１として、階調偏差テスト、均一性テストを実施する場合、全ての出力端子Ｙ１〜Ｙｍについて、全ての階調レベルの電圧値を順次測定し、処理しなければならない。したがって、液晶ドライバ１００において、出力端子数の増加、階調数の増加が進むにつれ、データの取り込み量の増加、およびこれに伴うデータ処理時間の増加が進み、データ処理時間（検査時間）が大幅に増加することとなる。また、階調数の増加に伴い、各階調信号の電圧値をより高精度に測定する必要があり、データ処理時間のさらなる増加を招来する。

つぎに、従来から行われている検査方法であって、液晶ドライバ１００において、出力端子数を増加し、階調数を増加しても、データ処理時間の増大を抑制できる検査の方法について以下説明する。

図２は、コンパレータ２５を内蔵したテスタ２２によって、ＤＵＴ１１の各出力端子Ｙ１〜Ｙｍから出力される各階調電圧を検査する検査システムを示した図である。このシステムでは、出力端子Ｙ１〜Ｙｍごとに、各階調レベルについて、理想電圧の値と階調電圧の値との差電圧を出力し、コンパレータがこの差電圧をパラレルに判定している。

この構成によれば、コンパレータ２５によって、各出力端子Ｙ１〜Ｙｍからの階調電圧に基づいて生成された各差信号を一括して処理して、上述した階調偏差テストと均一性テストとを行うことができる。したがって、図１の構成のように各出力端子Ｙ１〜Ｙｍからの階調電圧の値を順番に測定する必要がなく、階調数を増加しても、データ処理時間の増大の抑制が可能となる。

以下、図２を参照して、このシステム構成について説明する。図２の検査システムは、ＤＵＴ１１、テスタ２２、期待値電圧発生器２３、差動増幅器アレイモジュール（以下、「差動増幅器アレイ」とする）２４から構成されている。

期待値電圧発生器２３は、ＤＵＴ１１の各出力端子Ｙ１〜Ｙｍが出力すべき電圧（期待値電圧）を示す理想電圧を階調レベルごとに発生するデバイスである。

差動増幅器アレイ２４には、複数の入力端子ｔ１〜ｔｍ＋１、複数の差動増幅器ＡＭＰ１〜ＡＭＰｍ、複数の出力端子Ｔ１〜Ｔｍが備えられている。

入力端子ｔ１〜ｔｍの各々は、ＤＵＴ１１の各出力端子Ｙ１〜Ｙｍと１対１で対応して接続されている。入力端子ｔ＋１は、期待値電圧発生器２３からの理想値電圧を入力する。

各差動増幅器ＡＭＰ１〜ＡＭＰｍの一方の入力は、各入力端子ｔ１〜ｔｍと１対１で対応して接続され、他方の入力は入力端子ｔｍ＋１に接続されている。また、各差動増幅器ＡＭＰ１〜ＡＭＰｍの出力は、出力端子Ｔ１〜Ｔｍに１対１で対応して接続されている。なお、この差動増幅器ＡＭＰは、一方の入力電圧と他方の入力電圧との差電圧を出力する差分手段と、この差電圧を増幅して出力する増幅手段とからなる。

テスタ２２は、所定の信号をＤＵＴ１１に入力し、この入力に応じてＤＵＴ１１の各出力端子Ｙ１〜Ｙｍから出力される各電圧の値に基づいて、上述した階調偏差テストと階調均一性テストとを実施する試験装置である。より具体的には、テスタ２２は、チャンネル（テスタチャンネル）１ｃｈ〜ｍｃｈと、コンパレータ２５とを備えている。

各チャンネル１ｃｈ〜ｍｃｈは、出力端子Ｔ１〜Ｔｍに１対１で対応して接続され、夫々に対応する出力端子Ｔ１〜Ｔｍから出力される電圧を入力する。コンパレータ２５は、出力端子Ｔ１〜Ｔｍおよびチャンネル１ｃｈ〜ｍｃｈを介して、各差動増幅器ＡＭＰ・・・からの電圧を入力し、この入力された電圧に基づいて、上述した階調偏差テストと階調均一性テストとを実施するためのデバイスである。

なお、ＤＵＴ１１は、図１におけるＤＵＴ１１と同一であり、ここではその詳細を省略する。また、図２において、差動増幅器アレイ２４の入力端子ｔ９〜ｔｍ−１、差動増幅器ＡＭＰ９〜ＡＭＰｍ−１、出力端子Ｔ９〜Ｔｍ−１は省略されているものとし、テスタ２２のチャンネル９ｃｈ〜ｍ−１ｃｈは省略されているものとする。

以下、図２に示すシステムにおける検査の手順について説明する。まず、テスタ２２から所定の信号をＤＵＴ１１へ供給することにより、ＤＵＴ１１における夫々の出力端子Ｙ１〜Ｙｍから互いに同一の階調レベルに対応する階調電圧を出力させる。この出力とほぼ同時に、期待値電圧発生器２３は、この階調レベルに応じた理想値電圧を出力する。

そして、差動増幅器ＡＭＰ・・・は、各々に対応する各出力端子Ｙ１〜Ｙｍから階調電圧を入力すると同時に、期待値電圧発生器２３から理想値電圧を入力する。

さらに、差動増幅器ＡＭＰは、入力したＤＵＴ１１からの階調電圧と理想値電圧との差電圧を求める。なお、この差電圧は、理想値電圧に対する、ＤＵＴ１１からの階調電圧のズレ量に相当する。

さらに、差動増幅器ＡＭＰは、この差電圧を増幅し、増幅した差電圧を出力する。なお、各差動増幅器ＡＭＰ・・・が出力した差電圧は、各々が対応する各出力端子Ｔ１〜Ｔｍ、各チャンネル１ｃｈ〜ｍｃｈを介して、コンパレータ２５へ入力する。

そして、コンパレータ２５が、各差動増幅器ＡＭＰ・・・からの各差電圧に基づき、上述した階調偏差テストと階調均一性テストとを実施する。

ここで、コンパレータ２５における処理について、図３、図１１に基づいて説明する。

図３は、ＤＵＴ１１のある出力端子に関し、各階調レベルに対応する階調電圧の波形（実線の波形）と、理想値電圧の波形（点線の波形）とを示した図である。また、図１１は、各差動増幅器ＡＭＰ・・・からの各差電圧のプロットを示した図である。なお、同図における丸印は該プロットであり、ＶＯＨは階調偏差テストにおける上限値、ＶＯＬは下限値を示す。つまり、ＶＯＨ−ＶＯＬで示される範囲は、階調偏差テストにおける許容範囲（テストスペック）を示す。

図３に示すように、各差動増幅器ＡＭＰ１〜ＡＭＰｍは、各階調レベルについて、各々が対応する各出力端子Ｙ１〜Ｙｍからの階調電圧と理想電圧との差分を示した差電圧▲Ｖ１，▲Ｖ２，▲Ｖ３，・・・を発生する。そして、図１１に示すように、コンパレータ２５は、これら差電圧の値が許容範囲（ＶＯＨ−ＶＯＬ）に入っているか否かを判定し、階調偏差テストを実施する。

また、コンパレータ２５は、各階調レベルについて、上記ＶＯＨおよびＶＯＬの値を変動させることにより、ＶＯＨ側のワーストデータ（最大値）とＶＯＬ側のワーストデータ（最小値）を検出する。そして、コンパレータ２５は、ＶＯＨ側のワーストデータとＶＯＬ側のワーストデータとの差分の絶対値が、許容範囲に入っているか否かを判定することにより、上述した均一性テストを実現する。

ここで、以上の検査方法によれば、各差動増幅器ＡＭＰ１〜ＡＭＰｍにおいて、ＤＵＴ１１の出力端子Ｙ１〜Ｙｍからの階調電圧と理想電圧との差電圧を増幅しているため、ＤＣ（Direct Current）測定ユニットのような高精度電圧測定器を備えることなく、高精度に階調偏差テストを実施できる。

この点について具体的に説明する。一般的なテスタにおいて、電圧測定を行う手段には、高精度にＤＣ電圧レベルを測定するＤＣ測定ユニットと、図２に示したようなコンパレータとがある。コンパレータは、主に、機能動作テストを行うためのものであり、その電圧測定精度はＤＣ測定ユニットに比べて低い。したがって、コンパレータは、通常、上述したような階調偏差テストや階調均一性テストにおける高精度の電圧測定や判定処理を行うことができない。しかし、図２に示すシステムでは、差動増幅器ＡＭＰ・・・において増幅された差電圧に基づいてコンパレータ２５に検査を行わせているため、コンパレータ２５での階調偏差テストが可能になる。

以上のように、差動増幅器アレイモジュール２４を用いて測定を行うと、ＤＣ測定ユニットのような高精度電圧測定器を用いることなく、図１の検査システムと同等若しくはそれ以上の測定精度かつ短時間で階調偏差テストを実施できる。

なお、図２の検査システムでは、差動増幅器ＡＭＰに差分手段と増幅手段とを構成しているが、差分手段と増幅手段とは別々に構成されてもよい。また、増幅手段は、差動増幅器アレイモジュール２４の外部に備えられていてもよい。

ところで、図２に示すシステムでは、以下に述べる第一の問題、第二の問題、および第三の問題とがある。まず、第一の問題について、図１１を用いて説明する。

図１１において、ＶＯＨ−ＶＯＬで示される範囲は、階調偏差テストにおける許容範囲（テストスペック、コンパレータの設定値）を示し、太線は理想電圧の値を示す。

図２に示すシステムによる検査では、階調均一性テストにおいて、検査する階調レベルの変更に応じて、期待値電圧発生器２３から出力させる理想電圧を変更しなければならない。ここで、階調数の多いＤＵＴ１１では階調間の電位差が狭くなるため上記テストスペックの幅も狭くなり、上述した理想電圧の変更制御が難しくなるという第一の問題が生じる。

また、図２に示すシステムによる検査では、均一性テストにおいて、ＶＯＨおよびＶＯＬのレベルを変動させることにより、ＶＯＨ側のワーストデータ（ＭＡＸ値）およびＶＯＬ側のワーストデータ（ＭＩＮ値）をそれぞれ検出する。そして、ＭＡＸ値とＭＩＮ値との差分の絶対値を出力端子間のバラツキデータとして求め、このバラツキデータが均一性テストのスペックにおさまるか否かを判定する。

ところが、このような構成では、ＶＯＨおよびＶＯＬのレベルを変動させ、上述したワーストデータを検出するための高価な付加回路が必要になる。また、各階調電圧の値を高精度に測定することにより、均一性テストを行うことも可能であるが、この場合、高価な電圧測定器が必要になる。すなわち、図２に示すシステムで上述した均一性のテストを行う場合、上記の付加回路または電圧測定器を新たに備えなければならないという第二の問題が生じる。

さらに、図２のシステムにおける第三の問題について、以下説明する。基準電圧発生回路９８では、上述したように、ラダー抵抗Ｒ１〜Ｒ６、ｒ１〜ｒ６によって電源電圧を抵抗分圧して、各階調レベル（１〜ｎ階調）に応じた階調電圧を生成している（図６参照）。この各ラダー抵抗Ｒ１〜Ｒ６、ｒ１〜ｒ６の抵抗値は、γ補正を実現するために、各々で異ならせている。ここで、γ特性によっては隣接する階調間の電位差を数十ｍＶ（γ抵抗が数十Ω）と非常に狭く設定する必要がある。

また、上記の階調均一性テストを行う場合、階調偏差テストよりも厳しいスペック（許容範囲）を設定する必要がある。具体的には、階調偏差テストのスペック（図１１のＶＯＨ−ＶＯＬの範囲）を１０とすると、階調均一性テストのスペック（図１１のＭＩＮ値−ＭＡＸ値の許容範囲）は２〜３ぐらいに設定する。

ここで、厳しいスペックを条件として、隣接する階調レベルとの電位差が非常に狭い階調レベルに対して上記の階調均一性テストを行うと、テスタ２２と基準電圧発生回路９８との間に生じる抵抗接触が各ラダー抵抗Ｒ１〜Ｒ６、ｒ１〜ｒ６に悪影響を及ぼし、テスト結果が不安定となることもある（第三の問題）。

なお、上記の抵抗接触としては、例えば、基準電圧発生回路９８の各入力段ｖＨ０〜ｖＨ６，ｖＬ０〜ｖＬ６の各パッドと、テスタ２２のプローブとの間に生じる抵抗接触が考えられる。

そこで、本発明の実施の形態では、以上示した問題に鑑み、図９に示すように、第一電圧供給回路９８ａの全入力段ｖＨ０，ｖＨ１，ｖＨ２，・・・，ＶＨ６を短絡させ、各ラダー抵抗Ｒ１〜Ｒ６の両端に対し、同一レベルであるＶＡレベル（第一レベル）の電圧を印加する（第一ステップ）。さらに、第二電圧供給回路９８ｂの全入力段ｖＬ０，ｖＬ１，・・・，ＶＬ６を短絡させ、各ラダー抵抗ｒ１〜ｒ６の両端に対し、同一レベルであるＶＢレベル（第二レベル）の電圧を印加する。

また、期待値電圧発生器２３は、上述した極性切り替え信号に基づき、第一電圧供給回路９８ａの出力段ＶＨ０〜ＶＨｎからの階調信号を入力する差動増幅器ＡＭＰに対してはＶＡレベルに応じた理想値電圧を与え、第二電圧供給回路９８ｂの出力段ＶＬ０〜ＶＬｎからの階調信号を入力する差動増幅器ＡＭＰに対してはＶＢレベルに応じた理想値電圧を与える。

なお、図９および図１０は、本発明の実施の形態における検査方法を説明するための図面である。ここで、本発明の実施の形態は、図２に示す従来技術の改良であるため、説明の便宜上、図９および図１０において、図２と同一の部材については同一の部材番号を付す。

第一電圧供給回路９８ａの出力段ＶＨ０〜ＶＨｎの各々に、ＶＡレベルを示すべき階調電圧を出力させ、第二電圧供給回路９８ｂの出力段ＶＬ０〜ＶＬｎの各々に、ＶＢレベルを示すべき階調電圧を出力させることができる。つまり、出力段ＶＨ０〜ＶＨｎは、互いに同一レベル（ＶＡレベル）を示すべき電圧を出力し、出力段ＶＬ０〜ＶＬｎは、互いに同一レベル（ＶＢレベル）を示すべき電圧を出力することとなる。

したがって、ＶＡレベルでの出力およびＶＢレベルでの出力の双方について、各出力端子Ｙ１〜Ｙｍを介して出力される各ＤＡコンバータＨ１〜Ｈｍからの階調電圧の均一性を検査できる（第二ステップ）。

具体的には、図１０の下側に示すように、階調表示用データ、つまり階調レベルに拘わらず（Ｎ階調、Ｎ+１階調に拘わらず）、ＤＵＴ１１の各出力端子Ｙ１〜Ｙｍにおいて、ある走査期間では奇数番号の出力端子Ｙ１，Ｙ３，・・・にＶＡレベルの階調信号、偶数番号の出力端子Ｙ２，Ｙ４，・・・にＶＢレベルの階調信号が出力され、次の走査期間では奇数番号の出力端子Ｙ１，Ｙ３，・・・にＶＢレベルの階調信号、偶数番号の出力端子Ｙ２，Ｙ４，・・・にＶＡレベルの階調信号が出力される。

また、各ラダー抵抗Ｒ１〜Ｒ６、ｒ１〜ｒ６の抵抗値（γ抵抗）を無視することにより、上述した抵抗接触による影響を解消して、出力端子Ｙ１〜Ｙｍから常にＶＡレベルまたはＶＢレベルの電圧を出力させている。これにより、テスタ２２と基準電圧発生回路９８との間に生じる抵抗接触による影響を受けることなく、各出力端子Ｙ１〜Ｙｍが出力する電圧の均一性テストを安定して実現させることができる。よって、上述した第三の問題を解消することができる。

また、ドット反転駆動方式の液晶ドライバであるＤＵＴ１１において、基準電圧発生回路９８に対して０階調目，１階調目，・・・，ｎ階調目の階調レベルを変更して均一性テストを行う場合であっても、ＶＨ側レベルを示すドットに対応する出力端子には常にＶＡレベルの階調電圧が与えられ、ＶＬ側レベルを示すドットに対応する出力端子には常にＶＢレベルの階調電圧が与えられる。

これにより、期待値電圧発生器２３からはＶＡレベルの理想電圧とＶＢレベルの理想電圧のみを発生させるだけでよく、階調レベルに応じて、理想電圧を調整する必要はない。

例えば、基準電圧発生回路９８に入力する電源電圧の設定によって異なるが、ＤＵＴ１１のＤＡコンバータＨ１〜Ｈｍに設定される階調レベルを０階調目に設定した場合、出力端子Ｙ１はＶＡレベルの階調信号（例えば１２Ｖ）を出力し、出力端子Ｙ２はＶＢレベルの階調信号（例えば０Ｖ）を出力し、出力端子Ｙ３はＶＡレベル・・・、と奇数番号の出力端子と偶数番号の出力端子とで互いに反転したレベルの階調信号を出力する。

そして、次のラッチ信号ＬＳが入力することにより次の走査期間に移行すると、奇数番号の出力端子と偶数番号の出力端子との関係は逆転する。したがって、奇数番号の出力端子からＶＡレベルの階調信号を出力させ、偶数番号の出力端子からＶＢレベルの階調信号を出力させることになる。

つまり、以上の均一性テストによれば、期待値電圧発生器２３からはＶＡレベルの理想値電圧およびＶＢレベルの理想値電圧のみを発生させればよいことから、γ特性を補正するためにラダー抵抗Ｒ１・・・，ｒ１・・・の抵抗値を調整して階調間の電位差の設定が狭くなっていたとしても、期待値電圧発生器２３の制御（テストプログラムの簡略化）が容易となる。これにより、上記した第一の問題を解消することができる。

また、以上の均一性テストによれば、いずれの階調レベルに拘わらず、各出力端子Ｙ１〜Ｙｍから出力される階調電圧はＶＡレベルまたはＶＢレベルのいずれかであるため、許容範囲（ＶＯＨおよびＶＯＬ）のレベルを変動させ、上述したワーストデータを検出するための付加回路が不要になり、上述した第二の問題を解消することができる。

また、この固定レベルはγ抵抗などの影響を受けない安定したレベルとなり、これを期待値として各階調毎のバラツキ量を判定することで端子間バラツキのテストも図２のコンパレータによるテスト手法を用いて実施することが可能となる。

ここでの端子間のバラツキは、ＤＡコンバータ内のスィツチ回路のオンオフ動作の確認やスィツチ回路のオン抵抗バラツキや、出力オペアンプのオフセット電圧のバラツキや出力段の駆動能力等によるバラツキが測定できる。

本テストは出力端子間バラツキのテストに特化したものであり、オペアンプの線形性やＤＡコンバータ内のスイッチのテストやこれらに起因するバラツキについては階調偏差テストで、各階調毎の理想電圧に対する絶対測定を行なうことを前提にしている。ただ、オペアンプの線形性のテストは、ＶＡレベル値、ＶＢレベル値を変えることである程度は可能である。出力端子間バラツキは各階調毎の相対テストでもスクリーニング効果はほぼ同一である。

なお、以上示した実施の形態によれば、ＤＵＴ１１としての液晶ドライバＬＳＩ１００はドット反転駆動方式を採用し、画素電極に対する液晶分子の極性を反転させているが、この方式に限定されるものではない。例えば、共通電極に対する液晶分子の極性を反転させ、画素電極側の極性は一定としてもよい。この場合、極性を反転させた階調電圧を出力する必要はないため、第一電圧供給回路９８ａ、第二電圧供給回路９８ｂのいずれかのみを構成すれば足り、上記の均一性テストにおいて、各出力端子Ｙ１〜Ｙｍから出力すべき階調電圧はＶＡレベルまたはＶＢレベルのいずれかとなる。

なお、本実施の形態における均一性テストでは、各出力端子Ｙ１〜Ｙｍから出力した各階調電圧の均一性を検査しているが、ここで、各階調電圧のバラツキが生じる原因としては、（１）出力端子Ｙ１〜Ｙｍの各々に対応しているＤＡコンバータＨ１〜Ｈｍに構成されるスイッチ回路のオン抵抗のバラツキ、（２）出力端子Ｙ１〜Ｙｍの各々に対応している各オペアンプのオフセット電圧のバラツキ、（３）各オペアンプの出力インピーダンスのバラツキ、（４）各オペアンプにおける入力段のリーク電流のバラツキ、が挙げられる。

本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、本実施形態において開示された各技術的手段を適宜組み合わせて得られる技術的手段についても本発明の技術的範囲に含まれる。

本発明は、複数個のＤＡコンバータを内蔵し、各ＤＡコンバータの出力電圧を、それぞれ対応する出力端子より出力する構成とした半導体集積回路（例えば、液晶ドライバ用ＬＳＩ）の検査方法に利用することができる。具体的には、本発明は、半導体集積回路にて生成された出力電圧を測定して、実使用状態（例えば、液晶ドライバ用半導体集積回路であれば、液晶パネル）にて問題なく使用できるか否かを高精度かつ短時間で判別するために利用すべきものである。

従来から行われている半導体集積回路の検査を実現するシステムを示した図である。 図１のシステムとは別の検査方法を実現したシステムを示した図である。 図２のシステムにおける各階調電圧の信号波形と理想値電圧の信号波形とを示した図である。 検査対象の液晶ドライバＬＳＩに含まれる第一電圧発生回路を示した図である。 検査対象の液晶ドライバＬＳＩの概略構成を示したブロック図である。 図５の液晶ドライバＬＳＩに含まれる基準電圧発生回路、ＤＡコンバータユニット、オペアンプユニットを示した図である。 図４の第一電圧発生回路から出力される各階調電圧を示した説明図である。 図１のシステムにおいて測定された各電圧値をプロットした説明図である。 本発明の実施の形態に係る均一性テストを実現する際の基準電圧発生回路を示した説明図である。 本発明の実施の形態に係る均一性テストを実現するためのシステムを示した図である。 図２のシステムにおいて検出された各差電圧をプロットした説明図である。

符号の説明

１１ ＤＵＴ
１２ テスタ
１３ 電圧測定器
１４ データメモリ
１５ 演算装置
２２ テスタ
２３ 期待値電圧発生器
２４ 差動増幅器アレイモジュール
２５ コンパレータ
９８ 基準電圧発生回路
９８ａ 第一電圧供給回路（第一基準電圧発生回路）
９８ｂ 第二電圧供給回路（第二基準電圧発生回路）
１００ 液晶ドライバ
ＡＭＰ１〜ＡＭＰｍ 差動増幅器
Ｈ１〜Ｈｍ ＤＡコンバータ
Ｒ１〜Ｒ６，ｒ１〜ｒ６ ラダー抵抗

Claims (2)

1. 複数のラダー抵抗を含み、各入力段より各ラダー抵抗の両端に電圧を印加して、抵抗分圧することにより、各出力段より複数のアナログ電圧を発生する第一基準電圧発生回路を備え、上記複数のアナログ電圧のうち、いずれかのアナログ電圧を選択して出力するＤＡコンバータを複数内蔵した半導体集積回路の検査方法であって、
   上記第一基準電圧発生回路における上記各入力段を全て短絡させた上で、各入力段に対して同一レベルの電圧を印加して、上記各出力段より、所定の同一レベルの電圧に応じたアナログ電圧を出力させる第一ステップと、
   上記第一基準電圧発生回路の各出力段から出力されたアナログ電圧が上記各ＤＡコンバータを介して出力された各階調電圧と、上記所定の同一レベルの電圧に応じた理想値電圧との差に基づいて、該各階調電圧の均一性を判定する第二ステップと、を含むことを特徴とする半導体集積回路の検査方法。
2. 上記半導体集積回路は、複数のラダー抵抗を含み、各入力段より各ラダー抵抗の両端に電圧を印加して、抵抗分圧することにより、各出力段より、上記第一基準電圧発生回路からの各アナログ電圧とは異なるタイプの複数のアナログ電圧を発生する第二基準電圧発生回路をさらに備え、
   上記各ＤＡコンバータは、第一および第二基準電圧発生回路からの各アナログ電圧のうち、いずれかのアナログ電圧を選択して出力する構成であり、
   上記第一ステップでは、上記第一基準電圧発生回路における上記各入力段を全て短絡させた上で、各入力段に対して、同一レベルかつ第一レベルの電圧を印加して、上記各出力段より、所定の同一レベルかつ第一レベルの電圧に応じたアナログ電圧を出力させると共に、
   上記第一ステップでは、上記第二基準電圧発生回路における上記各入力段を全て短絡させた上で、各入力段に対して、同一レベルかつ第二レベルの電圧を印加して、上記各出力段より、所定の同一レベルかつ第二レベルの電圧に応じたアナログ電圧を出力させ、
   さらに、上記第二ステップでは、上記第一基準電圧発生回路の各出力段から出力されたアナログ電圧が上記各ＤＡコンバータを介して出力された各階調電圧と、上記所定の同一レベルかつ第一レベルの電圧に応じた理想値電圧との差に基づいて、該各階調電圧の均一性を判定すると共に、
   上記第二ステップでは、上記第二基準電圧発生回路の各出力段から出力されたアナログ電圧が上記各ＤＡコンバータを介して出力された各階調電圧と、上記所定の同一レベルかつ第二レベルの電圧に応じた理想値電圧との差に基づいて、該各階調電圧の均一性を判定することを特徴とする請求項１に記載の半導体集積回路の検査方法。

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