JP3553509B2 - 半導体集積回路及びその検査方法 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、複数の階調レベルを出力する機能と、ＤＡコンバータを有する半導体集積回路及び半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】
液晶パネルの大型化・高精細化に伴い、液晶パネルに搭載される液晶ドライバＬＳＩは、多出力化・多階調化が進む傾向にある。液晶ドライバＬＳＩの液晶パネルに対して切り替え可能な階調レベル数は、現在６４階調から２５６階調であるが、今後は１０２４階調まで進むと予想される。また、液晶パネルに対する液晶ドライバＬＳＩの出力数は、現在４００出力程度であるが、近い将来１０００出力を超えると予想される。
【０００３】
液晶ドライバＬＳＩの階調レベル数は、基準電圧発生回路としてデバイス内部に内蔵されたガンマ補正抵抗回路の基準電源入力端子から印加された電圧に対する抵抗分割比により決定される。よって、この分割比が細分化されるほど、多階調化が進む。また、液晶ドライバＬＳＩはこの多階調表示を行うために、階調レベル数に対応したＤＡコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；以下、ＤＡＣと称する。）を内蔵し、階調電圧を出力する。
【０００４】
例えば、６４階調表示用液晶ドライバＬＳＩには、６ｂｉｔＤＡＣが内蔵されており、２５６階調表示用液晶ドライバＬＳＩには、８ｂｉｔＤＡＣが内蔵されている。また、１０２４階調表示用液晶ドライバには、１０ｂｉｔＤＡＣが内蔵されることになる。
【０００５】
このような多階調・多出力の液晶ドライバＬＳＩに対しては、ＤＡＣから出力されるそれぞれの階調電圧比の全てが、各レベルのディジタル画像データに対応して正しく変換された電圧値を出力しているかどうか、また、各ＤＡＣ間において出力される階調電圧が、それぞれ互いに均一であるかどうか等の検査を行っている。
【０００６】
ここで、ｍ出力ｎ階調のＤＡＣ回路を内蔵した液晶ドライバＬＳＩを例に、従来の検査方法を説明する。図１２は、高精度電圧測定器を用いた従来の液晶ドライバＬＳＩの検査方法を示した概略の構成図である。液晶ドライバＬＳＩ１３の液晶制御用出力端子１２（１２−１〜１２−ｍ）を、半導体試験装置１４の検査信号入力端子１５（１５−１〜１５−ｍ）にそれぞれ接続する。
【０００７】
半導体試験装置（以下、テスタと称する。）１４の図外の出力端子から液晶ドライバＬＳＩ１３のデータ入力端子９のＤ１端子乃至Ｄ６端子のそれぞれに、事前に設定している全出力端子数分の階調ディジタルデータを、階調レベルごとに順次入力する。各レベルの階調ディジタルデータは、液晶ドライバＬＳＩ１３に内蔵されたＤＡＣ回路７でＤＡ変換されて、階調データに対応した基準電圧が選択される。そして、出力アンプ６（６−１〜６−ｍ）を介して階調出力電圧としてアナログ電圧が液晶制御用出力端子１２（１２−１〜１２−ｍ）から出力される。
【０００８】
この操作をｎ階調分繰り返して行い、最終的には全出力・全階調分のデータをメモリ１７に格納する。この結果、メモリ１７には、ｍ×ｎ個分の電圧数値データが格納されることになる。メモリ１７に格納された全ての電圧値データは、テスタ１４に内蔵されている演算装置１８を用いて演算し、各出力における各階調電圧値の試験を行う。
【０００９】
次に、図１３に基づいて、液晶ドライバＬＳＩ１３の１液晶制御用出力端子、１アナログ階調電圧値の測定方法を説明する。図１３は、ＤＡＣ回路の詳細な構成を示した従来の液晶ドライバＬＳＩの概略構成図である。なお、図１３では、液晶ドライバＬＳＩ１３の１液晶制御用出力端子１２及びこの端子に接続したトランジスタスイッチ２１の構成を記載し、他の液晶制御用出力端子及びトランジスタスイッチは省略している。液晶ドライバＬＳＩ１３において、ＤＡＣ回路７は、階調選択回路８、トランジスタスイッチ２１、ガンマ補正抵抗２２を備える。階調選択回路８には、データ入力端子９のＤ１端子乃至Ｄ６端子とラッチパルス入力端子ＬＳ１０とが接続されている。
【００１０】
ガンマ補正抵抗２２は、所定の抵抗値である複数の抵抗が直列に接続された構成である。ガンマ補正抵抗２２には、直列に接続された所定の抵抗ごとに基準電圧入力端子１１が設けられている。図１３においては、１０レベルの基準電圧入力端子Ｖ１〜Ｖ１０が設けられている。ガンマ補正抵抗２２の各抵抗の端部は、複数の階調電圧ラインである複数の基準電圧ライン５にそれぞれ接続されている。基準電圧入力端子１１から入力された電圧は、ガンマ補正抵抗２２によって分圧されて、基準電圧ライン５の各ラインへ、それぞれ異なる６４階調電圧として供給される。
【００１１】
トランジスタスイッチ２１は、複数のトランジスタによって構成され、６ｂｉｔ入力（６４階調）の場合は、６４個のトランジスタによって構成される。トランジスタスイッチ２１の各トランジスタは、オペアンプ６の入力端子と各基準電圧ライン５とを接続するためのものであり、階調選択回路８から出力された信号に応じてトランジスタスイッチ２１はオンオフをする。
【００１２】
データ入力端子９のＤ１端子乃至Ｄ６端子から入力された階調データは、ラッチパルス入力端子ＬＳ１０から入力された信号により取り込まれ、階調選択回路８にて６４階調選択信号に変換される。この６４階調選択信号によって、ＤＡＣ回路７の６４個のトランジスタスイッチ２１のうち１つだけがオンし、他の６３個はオフのままとなる。
【００１３】
この時、基準電圧入力端子１１から印加された基準電圧は、ガンマ補正抵抗２２を通過して、６４階調のアナログ電圧値へと変換されており、上記のように、オンしたトランジスタ２１のみが、オペアンプ６を介して液晶制御用出力端子１２へアナログ電圧値を出力する。そして、出力されたアナログ電圧値を、テスタ１４の高精度アナログ測定器１６によって電圧測定を行う。
【００１４】
【発明が解決しようとする課題】
従来の液晶ドライバＬＳＩの試験に関しては、以下のような問題があった。すなわち、
（１） 半導体集積回路の機能動作精度に関するテスト精度保証について
多階調化が進むことにより、各階調レベル間の出力電位差は大幅に縮小される。これは、前記のように基準電圧生成回路としてデバイス内部に内蔵されたガンマ補正抵抗回路において、基準電源入力端子から印加された電圧に対する抵抗分割比により決定され、この分割比が細分化されるほど、多階調化が進むことによる。つまり、６４階調の６〔Ｖ〕駆動液晶ドライバの隣接階調間の出力階調電位差が９３．７５〔ｍＶ〕（＝６０００〔ｍＶ〕／６４〔階調〕）であったのに対し、２５６階調の６〔Ｖ〕駆動の液晶ドライバＬＳＩでは、２３．４４〔ｍＶ〕（＝６０００〔ｍＶ〕／２５６〔階調〕）となる。したがって、各階調レベルごとの隣接階調間における出力電位差が、出力電圧偏差（端子間のばらつき）よりも小さい場合、上記の判定値では、データの読み込みなどの論理回路不良による１階調レベル化けなど、高精度電圧測定器１６による検査であっても、各階調レベルごとの出力電圧が入力画像ディジタルデータに対応していることに関する検査精度の信頼性確保が困難となる。
【００１５】
（２） 階調出力電圧のコンパレータ判定化について
通常テスタには、高精度電圧測定器は１台から４台程度しか搭載されていないが、コンパレータは、５００台程度も搭載されている。よって、テスタが備えるコンパレータを用いた判定の利点は、液晶ドライバＬＳＩの液晶制御用出力端子１２の同時測定と同時判定とが可能となることにある。
【００１６】
しかしながら、コンパレータは約０．１〔Ｖ〕以下の階調出力電圧レベル差を識別することは不可能であるため、液晶ドライバＬＳＩの論理回路に関するテスト精度を保証することは困難である。
【００１７】
例えば、液晶ドライバＬＳＩが、ある特定の階調レベルで３．０〔Ｖ〕を出力する場合、この階調レベルのコンパレータ判定の判定上限値はコンパレータの精度から、最大値で３．１〔Ｖ〕、判定下限値は最小値で２．９〔Ｖ〕となる。つまり、この２つの判定レベルの電位差は０．２〔Ｖ〕であり、上記の例で示した２５６階調の６〔Ｖ〕駆動液晶ドライバＬＳＩでは、１階調当たりの階調出力電位差が２３．４４〔ｍＶ〕であるため、この２つの判定レベル間には、８〜９階調分の階調出力レベルが含まれてしまう。よって、１階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが実施できないという問題がある。
【００１８】
（３） テスト時間の大幅な増加とテストコストの増加について
液晶ドライバＬＳＩの多出力化・多階調化が進むことにより、従来の検査方法では、テスト時間の大幅な増加と高精度電圧測定器を搭載する高価なテスタが必要となる。よって、テストコストは激増する一方となってきている。
【００１９】
例えば、２００出力６４階調の液晶ドライバＬＳＩでは、テスト時間が５秒程度であるのに対し、４００出力２５６階調の液晶ドライバＬＳＩでは２５秒程度となる。また、１０００出力１０２４階調の液晶ドライバＬＳＩでは、１チップ当たりのテスト時間が１００秒を超えると予想される。
【００２０】
このため、テストコストを低減するためには、今後の多出力化・多階調化する液晶ドライバＬＳＩの検査に関しても高い検査精度を確保し、且つ短時間で検査が可能な技術の確立が必要不可欠である。
【００２１】
そこで、本発明は上記の問題を解決するために創作されたものであり、その目的は、アナログ測定を基本として液晶ドライバＬＳＩの検査を実施しているために検査困難であった論理回路部の検査を完全にディジタル判定可能とする半導体集積回路及びその検査方法を提供することである。
【００２２】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００２３】
（１） 基準電圧入力端子から印加した電圧を複数の抵抗により複数の異なる電圧値の階調電圧に分圧し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給する階調電圧生成回路と、データ入力端子から入力したディジタルデータに応じて、電圧出力端子から出力する階調電圧を供給する該階調電圧ラインを選択可能なＤＡＣ回路と、を備えた半導体集積回路において、該階調電圧生成回路から該複数の階調電圧ラインへの階調電圧の供給を無効にする階調電圧無効回路と、試験装置のコンパレータで識別可能な電圧幅のパルス電圧を出力するパルス発生回路と、該パルス発生回路から出力されたパルス電圧を単位時間ごとにシフトして該複数の階調電圧ラインへ供給するパルスシフト回路と、を備えたことを特徴とする。
【００２４】
この構成において、半導体集積回路は、基準電圧入力端子から印加した電圧を複数の抵抗により複数の異なる電圧値の階調電圧に分圧し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給する階調電圧生成回路と、データ入力端子からディジタルデータを入力して、電圧出力端子から出力する階調電圧を選択可能なＤＡＣ回路と、を備えており、階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を階調電圧無効回路で無効に切り替え可能であり、試験装置が備えるコンパレータで識別可能な電圧幅のパルス電圧を出力するパルス発生回路から出力されたパルス電圧を、複数の階調電圧ラインへ単位時間ごとにパルスシフト回路でシフトして供給する。したがって、試験装置のコンパレータにより半導体集積回路の内部論理回路のディジタル判定が可能となり、高速且つ確実に半導体集積回路の検査を行うことが可能となる。
【００２５】
（２） 前記シフト回路から前記複数の階調電圧ラインへの階調電圧の供給を無効にするパルス電圧無効回路を備えたことを特徴とする。
【００２６】
この構成において、半導体集積回路は、パルスシフト回路から複数の階調電圧ラインへのパルス電圧の供給を無効に切り替え可能なパルス電圧無効回路を備えている。したがって、半導体集積回路を通常の方法で使用している場合には、パルスシフト回路からパルス電圧が誤って供給されたとしても、パルス電圧無効回路によってその供給を無効にすることが可能となり、半導体集積回路は問題なく使用できる。
【００２７】
（３） （１） または（２） に記載の半導体集積回路の検査方法であって、
前記階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を前記階調電圧無効回路で無効に切り替えて、前記パルス発生回路で発生させたパルス電圧を、前記パルスシフト回路で第１の単位時間ごとにシフトして前記複数の階調電圧ラインへ供給するとともに、前記データ入力端子から入力するディジタルデータを第２の単位時間ごとに切り替えて、前記階調電圧ラインを前記ＤＡＣ回路で選択し、前記試験装置のコンパレータで前記電圧出力端子から出力されたパルス電圧の出力値と期待値とを比較することを特徴とする。
【００２８】
この構成において、半導体集積回路を試験装置のコンパレータで検査する際には、階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を階調電圧無効回路で無効に切り替えて、パルス発生回路で発生させたパルス電圧を、パルスシフト回路で第１の単位時間ごとにシフトして複数の階調電圧ラインへ供給するとともに、データ入力端子から入力するディジタルデータを第２の単位時間ごとに切り替えて、電圧出力端子から出力する階調電圧を供給する階調電圧ラインをＤＡＣ回路で選択し、電圧出力端子から出力されたパルス電圧の出力値と期待値との比較を行う。したがって、電圧出力端子から出力する階調電圧を供給する階調電圧ラインをＤＡＣ回路で選択した状態で、各階調電圧ラインへパルス電圧を供給して検査を行い、ＤＡＣ回路で別の階調電圧ラインを選択した状態で、各階調電圧ラインへパルス電圧を供給して検査を行う、という検査を全階調電圧ラインに対して行うことが可能となり、確実に半導体集積回路の内部論理回路を検査することができる。
【００２９】
【発明の実施の形態】
図１は、本発明の実施形態に係る半導体集積回路である液晶ドライバＬＳＩの概略の構成を示した回路図である。本発明の液晶ドライバＬＳＩ３３は、従来の液晶ドライバＬＳＩ１３のＤＡＣ７に、階調電圧無効回路であるトランジスタスイッチ１、パルス発生回路２、パルスシフト回路３及びパルス電圧無効回路であるトランジスタスイッチ４を設けて、ＤＡＣ回路２０ａとしたものである。なお、液晶ドライバＬＳＩ３３において、従来の液晶ドライバＬＳＩ１３と同一部分には、同一符号を付して詳細な説明を省略する。また、図１には、図１３と同様に、液晶ドライバＬＳＩ３３の電圧出力端子である液晶制御用出力端子１２の１端子及びこの端子に接続したトランジスタスイッチ２１の構成を記載し、他の液晶制御用出力端子及びトランジスタスイッチは省略している。
【００３０】
トランジスタスイッチ１は、基準電圧生成回路である基準電圧入力端子１１及びガンマ補正抵抗２２を無効にするものであり、アナログ回路部である基準電圧入力端子１１とガンマ補正抵抗２２とを、液晶ドライバＬＳＩ３３から切り離す。液晶ドライバＬＳＩ３３では、トランジスタスイッチ１をオフにすることで、基準電圧入力端子１１とガンマ補正抵抗２２とを切り離すことができる。
【００３１】
また、検査時におけるディジタル出力化を実現するために、液晶ドライバＬＳＩ１３はパルス発生回路２を備えるとともに、その発生したパルスが階調電圧ラインである基準電圧ライン５を単位時間（クロック端子ＴＣＫ２３に入力するクロックパルスＴＣＫのサイクル）ごとにシフトしていくように、パルスシフト回路３を備えている。
【００３２】
さらに、液晶ドライバＬＳＩ３３の通常動作時には、パルス発生回路２及びパルスシフト回路３の誤動作などが、液晶ドライバＬＳＩ３３に影響を与えないように、これらの回路を切り離すためのパルス電圧無効回路であるトランジスタスイッチ４を備えている。液晶ドライバＬＳＩ３３では、トランジスタスイッチ４をオフにすることで、パルス発生回路２及びパルスシフト回路３を切り離すことができる。
【００３３】
図２は、本発明の液晶ドライバＬＳＩの検査時における各波形のタイミングチャートである。図２に示したように、各基準電圧ライン５に印加されるパルス電圧は、ラッチパルス入力端子ＬＳ１０からラッチパルスＬＳが入力され、クロック端子ＴＣＫ２３から入力されたクロックパルスＴＣＫが立ち上がるごとに、シフトして入力される。なお、クロック端子ＴＣＫ２３から入力するクロックパルスＴＣＫは、液晶ドライバＬＳＩ３３が本来内蔵している基準クロックを使用してもよいが、専用端子としてクロック端子ＴＣＫ２３を設けることにより、液晶制御用出力端子１２の駆動能力を考慮したテストを行うことができる。
【００３４】
データ入力端子９のＤ１端子乃至Ｄ６端子から入力した６ｂｉｔ（６４階調）の階調データは、ラッチパルス入力端子ＬＳ１０から入力されたラッチパルスＬＳにより取り込まれ、階調選択回路８において６４階調選択信号に変換される。この６４階調選択信号により、ＤＡＣ回路２０ａ内の６４個のトランジスタスイッチ２１が１つだけオンされ、他の６３個のトランジスタスイッチはオフのままとなる。
【００３５】
この時、トランジスタスイッチ１がオフされて、基準電圧入力端子１１及びガンマ補正抵抗２２は回路（各基準電圧ライン５）から切り離されているため、階調電圧は供給されない。また、トランジスタスイッチ４はオンに設定され、パルス発生回路２及びパルスシフト回路３は、各基準電圧ライン５に接続されている。
【００３６】
ラッチパルス入力端子ＬＳ１０から入力されたラッチパルスＬＳに同期して、パルス発生回路２から発生したパルス信号は、パルスシフト回路３を介してクロックパルス端子ＴＣＫ２３から入力されたクロックパルスＴＣＫの単位時間ごとに基準電圧ライン５にシフトして供給される。そのため、液晶制御用出力端子１２には、１つだけオンしているトランジスタスイッチ２１と接続された基準電圧ライン５のパルスが出力される。
【００３７】
図３は、本発明を用いた４８０出力、８ｂｉｔ（２５６階調）のＤＡＣを内蔵する液晶ドライバの検査を行うための構成を示した構成図である。テスタ１４の図外の出力端子から液晶ドライバＬＳＩ４３のデータ入力端子９のＤ１端子乃至Ｄ８端子に、４８０出力分の階調ディジタルデータを階調レベルごとに順次入力すると、各レベルの階調ディジタルデータは、図２に示したようなパルス電圧として出力される。これらのディジタル電圧は、テスタ１４に内蔵されているコンパレータ１９（１９−１〜１９−４８０）を用いて、４８０出力同時に測定して判定を行う。この操作をトランジスタスイッチ２１の各トランジスタについて、第１の単位時間ごとに２５６階調分繰り返して行い、内部論理回路部の試験を行う。
【００３８】
また、データ入力端子９からディジタルデータを入力して、トランジスタスイッチ２１のあるトランジスタのみをオンにして、１つの基準電圧ライン５をＤＡＣ回路２０ｂで選択した状態で、上記の操作を２５６階調分繰り返して行う。さらに、この操作をトランジスタスイッチ２１の各トランジスタについて、第２の単位時間（＝第１の単位時間×２５６階調分）ごとに２５６階調分繰り返して行い、内部論理回路部の試験を行う。
【００３９】
上記のように、半導体集積回路の内部論理回路部の試験を、電圧出力端子から出力する階調電圧を供給する基準電圧ラインをＤＡＣ回路で選択した状態で、各基準電圧ラインへパルス電圧を供給して検査を行い、ＤＡＣ回路で別の基準電圧ラインを選択した状態で、各基準電圧ラインへパルス電圧を供給して検査を行うことにより、検査を全基準電圧ラインに対して行うことが可能となり、確実に半導体集積回路の内部論理回路を検査することができる。
【００４０】
次に、８ｂｉｔ入力（２５６階調）６Ｖ出力の従来の液晶ドライバＬＳＩの出力例と、図３に示した８ｂｉｔ入力（２５６階調）の本発明の液晶ドライバＬＳＩの出力例とを比較して説明する。図４は、従来の液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″００００００００″入力した場合のタイミングチャートである。図５は、従来の液晶ドライバＬＳＩに階調″１２８″の８ｂｉｔデータ″１０００００００″を入力した場合のタイミングチャートである。図６は、従来の液晶ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１１１″を入力した場合のタイミングチャートである。図４においては、入力したデータに対応するアナログ電圧値０．０Ｖが、液晶制御用出力端子から出力される。また、図５においては、入力データに対応するアナログ電圧値３．０Ｖが、液晶制御用出力端子から出力される。さらに、図６においては、入力したデータに対応するアナログ電圧値６．０Ｖが、液晶制御用出力端子から出力される。
【００４１】
一方、図７は、本発明の液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″００００００００″を入力した場合のタイミングチャートである。図８は、本発明の液晶ドライバＬＳＩに階調″１２８″の８ｂｉｔデータ″１０００００００″を入力した場合のタイミングチャートである。図９は、本発明の液晶ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１１１″を入力した場合のタイミングチャートである。
【００４２】
本発明の液晶ドライバＬＳＩ４３においては、パルス発生回路２から０Ｖと６Ｖの２電圧値を基準とするパルス電圧を発生する。図７においては、ラッチパルス入力端子ＬＳ１０からラッチパルスＬＳが入力され、クロックパルス端子ＴＣＫ２３から入力されたクロックパルスＴＣＫが入力されて０単位時間後に、液晶制御用出力端子１２から電圧パルスが出力される。図８においては、ラッチパルス入力端子ＬＳ１０からラッチパルスＬＳが入力され、クロックパルス端子ＴＣＫ２３から入力されたクロックパルスＴＣＫが入力されて１２８単位時間後に、液晶制御用出力端子１２から電圧パルスが出力される。さらに、図８においては、ラッチパルス入力端子ＬＳ１０からラッチパルスＬＳが入力され、クロックパルス端子ＴＣＫ２３から入力されたクロックパルスＴＣＫが入力されて２５５単位時間後に、液晶制御用出力端子１２から電圧パルスが出力される。
【００４３】
このように、従来の液晶ドライバＬＳＩの液晶制御用出力からは、０．０Ｖから６．０Ｖまでのアナログ電圧値が出力されていたが、本発明を用いることで、０．０Ｖと６．０Ｖの２値のみを出力するパルス電圧として、ディジタル値が出力される。また、液晶制御用出力端子から出力される電位差が６．０Ｖとなったことで、テスタが内蔵するコンパレータによる内部分離回路のディジタル判定が可能となる。
【００４４】
図１０は、図３に示した本発明の液晶ドライバＬＳＩの検査時において、階調″１７０″の８ｂｉｔデータ″１０１０１０１０″を入力したときの液晶制御用出力端子からの出力と、テスタのコンパレータの期待値と、を示したタイミングチャートである。液晶ドライバＬＳＩ４３に対して階調データ″１７０″を入力することで、液晶制御用出力端子１２からは、ラッチパルスＬＳの入力後、クロックパルスＴＣＫの１７０サイクルまでは０Ｖが出力される。その後、クロックパルスＴＣＫ１サイクルだけ６Ｖが出力され、その後にクロックパルスＴＣＫ８５サイクルの間０Ｖが出力される。
【００４５】
この時、予め準備しているコンパレータの期待値は、ラッチパルスＬＳの立ち上がりからクロックパルスＴＣＫ１７０サイクルまでは、Ｌ期待（０Ｖ期待）である。また、次のクロックパルスＴＣＫ１サイクルだけＨ期待（６Ｖ期待）、そして、クロックパルスＴＣＫ８５サイクルは、Ｌ期待（０Ｖ期待）となっている。そのため、それぞれが完全に一致しており、テスタ１４のコンパレータ１９による判定は良品判定となる。
【００４６】
一方、図１１は、図３に示した本発明の液晶ドライバＬＳＩの検査時において、階調″１７０″の８ｂｉｔデータ″１０１０１０１０″を入力した時に、内部論理回路が故障していた場合の液晶制御用出力端子からの出力と、コンパレータの期待値と、を示したタイミングチャートである。図１１は、入力した８ｂｉｔデータが１ｂｉｔだけ取り込みミスをしてしまう故障例を示したものである。つまり、入力した８ｂｉｔデータ″１０１０１０１０″は、″１０１０１０１１″と内部回路に取り込まれてしまう。この場合、取り込まれたデータは、″１０１０１０１１″となっているため、液晶制御用出力端子１２からはラッチパルスＬＳの入力後、クロックパルスＴＣＫが開始してから１７１サイクルまでは０Ｖが出力される。その後、クロックパルスＴＣＫの１サイクルだけ６Ｖが出力され、さらにその後にクロックパルスＴＣＫ８４サイクルの間は０Ｖが出力される。クロックパルスＴＣＫ１７０サイクル目は、コンパレータの期待値がＨ期待値であるのに対して、液晶制御用出力端子１２からは０Ｖが出力される。また、クロックパルスＴＣＫ１７１サイクル目はＬ期待値であるのに対して、液晶制御用出力端子１２からは６Ｖが出力される。そのため、テスタ１４のコンパレータ１９による判定は不良となる。
【００４７】
このように、テスタ１４が備えるコンパレータによって、液晶ドライバＬＳＩの内部回路の検証を完全に行うことが可能である。また、本発明においては、試験時間の短時間化を同時に実現することが可能となる。
【００４８】
すなわち、従来の液晶ドライバＬＳＩにおいて、高精度電圧計によるテスト時間は、液晶ドライバＬＳＩの階調出力電圧を１階調ずつ、１液晶制御用出力端子ごとに測定していた。例えば、４８０出力で２５６階調の液晶ドライバＬＳＩの検査時間は、この液晶ドライバＬＳＩの階調出力電圧駆動時間（出力遅延）を２０〔ｍＳ〕とすると、高精度電圧計による電圧計測時間は、高精度アナログ測定器が１台の場合、
（（液晶制御用出力端子数）／（テスタが有するアナログ測定器数））×（階調数）×（階調出力電圧駆動時間）＝（４８０／１）×２５６×２０＝２４５７．６〔ｍＳ〕となる。
【００４９】
また、この値は電圧計測時間を示すものであり、実際の総テスト時間は各電圧データのメモリ格納時間と演算処理時間とが、別途加算されたものとなるため、さらに長くなる。
【００５０】
これに対し、本発明の液晶ドライバＬＳＩにおいては、コンパレータ判定が可能であり、液晶ドライバＬＳＩの各階調出力を全液晶制御用出力端子に対して同時測定・同時判定できることから、コンパレータ判定によるテスト時間は次のようになる。すなわち、コンパレータ判定に必要な電圧立ち上がり時間（第１の単位時間）を１０〔μＳ〕とすると、階調選択回路の入力端子９から所定の信号を入力して、トランジスタスイッチ２１の１つのトランジスタのみをオンさせる。そして、前記のように、パルス発生回路２で発生されたパルスをクロックパルスＴＣＫによって決まる第１の単位時間ごとに、パルスシフト回路３でシフトさせて、各基準電圧ライン（２５６階調）について検査を行う。この検査をトランジスタスイッチ２１の各トランジスタについて行う。
【００５１】
トランジスタスイッチ２１の各トランジスタは、階調選択回路８によって第２の単位時間ごとに切り替えられることとなり、２５６倍の時間が必要であるが、コンパレータ判定によるテスト時間は全出力一括同時判定でできる。したがって、時系列を用いたディジタル出力化を行っているため、
【００５２】
よって、従来の液晶ドライバＬＳＩにおける高精度電圧計を用いた検査時間に対して、本発明の液晶ドライバＬＳＩの検査時間は約１／４に短縮することができる。
【００５３】
なお、式１において、パルスシフト回数は、本発明では常に階調数と同数である。また、本発明の液晶ドライバＬＳＩの検査に用いたコンパレータ判定に必要な電圧の立ち上がり時間は、液晶制御用出力端子１２に接続されたオペアンプ６の能力によって決定されるものである。よって、より短時間にテストが実施できるようにＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ ）設計することも可能である。
【００５４】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００５５】
（１） 半導体集積回路は、基準電圧入力端子から印加した電圧を複数の抵抗により複数の異なる電圧値の階調電圧に分圧し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給する階調電圧生成回路と、データ入力端子からディジタルデータを入力して、電圧出力端子から出力する階調電圧を選択可能なＤＡＣ回路と、を備えており、階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を階調電圧無効回路で無効に切り替え可能であり、試験装置が備えるコンパレータで識別可能な電圧幅のパルス電圧を出力するパルス発生回路から出力されたパルス電圧を、複数の階調電圧ラインへ単位時間ごとにパルスシフト回路でシフトして供給することによって、試験装置のコンパレータにより半導体集積回路の内部論理回路のディジタル判定が可能となり、高速且つ確実に半導体集積回路の検査を行うことができる。
【００５６】
（２） 半導体集積回路は、パルスシフト回路から複数の階調電圧ラインへのパルス電圧の供給を無効に切り替え可能なパルス電圧無効回路を備えているため、半導体集積回路を通常の方法で使用している場合には、パルスシフト回路からパルス電圧が誤って供給されたとしても、パルス電圧無効回路によってその供給を無効にすることができるので、半導体集積回路は問題なく使用できる。
【００５７】
（３） 半導体集積回路を試験装置のコンパレータで検査する際には、階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を階調電圧無効回路で無効に切り替えて、パルス発生回路で発生させたパルス電圧を、パルスシフト回路で第１の単位時間ごとにシフトして複数の階調電圧ラインへ供給するとともに、データ入力端子から入力するディジタルデータを第２の単位時間ごとに切り替えて、電圧出力端子から出力する階調電圧を供給する階調電圧ラインをＤＡＣ回路で選択し、電圧出力端子から出力されたパルス電圧の出力値と期待値との比較を行うので、電圧出力端子から出力する階調電圧を供給する階調電圧ラインをＤＡＣ回路で選択した状態で、各階調電圧ラインへパルス電圧を供給して検査を行い、ＤＡＣ回路で別の階調電圧ラインを選択した状態で、各階調電圧ラインへパルス電圧を供給して検査を行う、という検査を全階調電圧ラインに対して行うことが可能となり、確実に半導体集積回路の内部論理回路を検査することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る液晶ドライバＬＳＩの概略の構成を示した回路図である。
【図２】本発明の液晶ドライバＬＳＩの検査時における各波形のタイミングチャートである。
【図３】本発明を用いた４８０出力、８ｂｉｔ（２５６階調）のＤＡＣを内蔵する液晶ドライバの検査を行うための構成を示した構成図である。
【図４】従来の液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″００００００００″入力した場合のタイミングチャートである。
【図５】従来の液晶ドライバＬＳＩに階調″１２８″の８ｂｉｔデータ″１０００００００″を入力した場合のタイミングチャートである。
【図６】従来の液晶ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１１１″を入力した場合のタイミングチャートである。
【図７】本発明の液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″００００００００″を入力した場合のタイミングチャートである。
【図８】本発明の液晶ドライバＬＳＩに階調″１２８″の８ｂｉｔデータ″１０００００００″を入力した場合のタイミングチャートである。
【図９】本発明の液晶ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１１１″を入力した場合のタイミングチャートである。
【図１０】本発明の液晶ドライバＬＳＩの検査時において、階調″１７０″の８ｂｉｔデータ″１０１０１０１０″を入力したときの液晶制御用出力端子からの出力と、テスタのコンパレータの期待値と、を示したタイミングチャートである。
【図１１】本発明の液晶ドライバＬＳＩの検査時において、階調″１７０″の８ｂｉｔデータ″１０１０１０１０″を入力した時に、内部論理回路が故障していた場合の液晶制御用出力端子からの出力と、コンパレータの期待値と、を示したタイミングチャートである。
【図１２】高精度電圧測定器を用いた従来の液晶ドライバＬＳＩの検査方法を示した概略の構成図である。
【図１３】ＤＡＣの詳細な構成を示した従来の液晶ドライバＬＳＩの概略構成図である。
【符号の説明】
１−トランジスタスイッチ（階調電圧無効回路）
２−パルス発生回路
３−パルスシフト回路
４−トランジスタスイッチ（階調電圧無効回路）
５−基準電圧ライン
７，２０ａ，２０ｂ−ＤＡコンバータ回路
１２−電圧出力端子
１４−試験装置
１９−コンパレータ
３３−液晶ドライバＬＳＩ
【発明の属する技術分野】
本発明は、複数の階調レベルを出力する機能と、ＤＡコンバータを有する半導体集積回路及び半導体集積回路の検査方法に関する。
【０００２】
【従来の技術】
液晶パネルの大型化・高精細化に伴い、液晶パネルに搭載される液晶ドライバＬＳＩは、多出力化・多階調化が進む傾向にある。液晶ドライバＬＳＩの液晶パネルに対して切り替え可能な階調レベル数は、現在６４階調から２５６階調であるが、今後は１０２４階調まで進むと予想される。また、液晶パネルに対する液晶ドライバＬＳＩの出力数は、現在４００出力程度であるが、近い将来１０００出力を超えると予想される。
【０００３】
液晶ドライバＬＳＩの階調レベル数は、基準電圧発生回路としてデバイス内部に内蔵されたガンマ補正抵抗回路の基準電源入力端子から印加された電圧に対する抵抗分割比により決定される。よって、この分割比が細分化されるほど、多階調化が進む。また、液晶ドライバＬＳＩはこの多階調表示を行うために、階調レベル数に対応したＤＡコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ；以下、ＤＡＣと称する。）を内蔵し、階調電圧を出力する。
【０００４】
例えば、６４階調表示用液晶ドライバＬＳＩには、６ｂｉｔＤＡＣが内蔵されており、２５６階調表示用液晶ドライバＬＳＩには、８ｂｉｔＤＡＣが内蔵されている。また、１０２４階調表示用液晶ドライバには、１０ｂｉｔＤＡＣが内蔵されることになる。
【０００５】
このような多階調・多出力の液晶ドライバＬＳＩに対しては、ＤＡＣから出力されるそれぞれの階調電圧比の全てが、各レベルのディジタル画像データに対応して正しく変換された電圧値を出力しているかどうか、また、各ＤＡＣ間において出力される階調電圧が、それぞれ互いに均一であるかどうか等の検査を行っている。
【０００６】
ここで、ｍ出力ｎ階調のＤＡＣ回路を内蔵した液晶ドライバＬＳＩを例に、従来の検査方法を説明する。図１２は、高精度電圧測定器を用いた従来の液晶ドライバＬＳＩの検査方法を示した概略の構成図である。液晶ドライバＬＳＩ１３の液晶制御用出力端子１２（１２−１〜１２−ｍ）を、半導体試験装置１４の検査信号入力端子１５（１５−１〜１５−ｍ）にそれぞれ接続する。
【０００７】
半導体試験装置（以下、テスタと称する。）１４の図外の出力端子から液晶ドライバＬＳＩ１３のデータ入力端子９のＤ１端子乃至Ｄ６端子のそれぞれに、事前に設定している全出力端子数分の階調ディジタルデータを、階調レベルごとに順次入力する。各レベルの階調ディジタルデータは、液晶ドライバＬＳＩ１３に内蔵されたＤＡＣ回路７でＤＡ変換されて、階調データに対応した基準電圧が選択される。そして、出力アンプ６（６−１〜６−ｍ）を介して階調出力電圧としてアナログ電圧が液晶制御用出力端子１２（１２−１〜１２−ｍ）から出力される。
【０００８】
この操作をｎ階調分繰り返して行い、最終的には全出力・全階調分のデータをメモリ１７に格納する。この結果、メモリ１７には、ｍ×ｎ個分の電圧数値データが格納されることになる。メモリ１７に格納された全ての電圧値データは、テスタ１４に内蔵されている演算装置１８を用いて演算し、各出力における各階調電圧値の試験を行う。
【０００９】
次に、図１３に基づいて、液晶ドライバＬＳＩ１３の１液晶制御用出力端子、１アナログ階調電圧値の測定方法を説明する。図１３は、ＤＡＣ回路の詳細な構成を示した従来の液晶ドライバＬＳＩの概略構成図である。なお、図１３では、液晶ドライバＬＳＩ１３の１液晶制御用出力端子１２及びこの端子に接続したトランジスタスイッチ２１の構成を記載し、他の液晶制御用出力端子及びトランジスタスイッチは省略している。液晶ドライバＬＳＩ１３において、ＤＡＣ回路７は、階調選択回路８、トランジスタスイッチ２１、ガンマ補正抵抗２２を備える。階調選択回路８には、データ入力端子９のＤ１端子乃至Ｄ６端子とラッチパルス入力端子ＬＳ１０とが接続されている。
【００１０】
ガンマ補正抵抗２２は、所定の抵抗値である複数の抵抗が直列に接続された構成である。ガンマ補正抵抗２２には、直列に接続された所定の抵抗ごとに基準電圧入力端子１１が設けられている。図１３においては、１０レベルの基準電圧入力端子Ｖ１〜Ｖ１０が設けられている。ガンマ補正抵抗２２の各抵抗の端部は、複数の階調電圧ラインである複数の基準電圧ライン５にそれぞれ接続されている。基準電圧入力端子１１から入力された電圧は、ガンマ補正抵抗２２によって分圧されて、基準電圧ライン５の各ラインへ、それぞれ異なる６４階調電圧として供給される。
【００１１】
トランジスタスイッチ２１は、複数のトランジスタによって構成され、６ｂｉｔ入力（６４階調）の場合は、６４個のトランジスタによって構成される。トランジスタスイッチ２１の各トランジスタは、オペアンプ６の入力端子と各基準電圧ライン５とを接続するためのものであり、階調選択回路８から出力された信号に応じてトランジスタスイッチ２１はオンオフをする。
【００１２】
データ入力端子９のＤ１端子乃至Ｄ６端子から入力された階調データは、ラッチパルス入力端子ＬＳ１０から入力された信号により取り込まれ、階調選択回路８にて６４階調選択信号に変換される。この６４階調選択信号によって、ＤＡＣ回路７の６４個のトランジスタスイッチ２１のうち１つだけがオンし、他の６３個はオフのままとなる。
【００１３】
この時、基準電圧入力端子１１から印加された基準電圧は、ガンマ補正抵抗２２を通過して、６４階調のアナログ電圧値へと変換されており、上記のように、オンしたトランジスタ２１のみが、オペアンプ６を介して液晶制御用出力端子１２へアナログ電圧値を出力する。そして、出力されたアナログ電圧値を、テスタ１４の高精度アナログ測定器１６によって電圧測定を行う。
【００１４】
【発明が解決しようとする課題】
従来の液晶ドライバＬＳＩの試験に関しては、以下のような問題があった。すなわち、
（１） 半導体集積回路の機能動作精度に関するテスト精度保証について
多階調化が進むことにより、各階調レベル間の出力電位差は大幅に縮小される。これは、前記のように基準電圧生成回路としてデバイス内部に内蔵されたガンマ補正抵抗回路において、基準電源入力端子から印加された電圧に対する抵抗分割比により決定され、この分割比が細分化されるほど、多階調化が進むことによる。つまり、６４階調の６〔Ｖ〕駆動液晶ドライバの隣接階調間の出力階調電位差が９３．７５〔ｍＶ〕（＝６０００〔ｍＶ〕／６４〔階調〕）であったのに対し、２５６階調の６〔Ｖ〕駆動の液晶ドライバＬＳＩでは、２３．４４〔ｍＶ〕（＝６０００〔ｍＶ〕／２５６〔階調〕）となる。したがって、各階調レベルごとの隣接階調間における出力電位差が、出力電圧偏差（端子間のばらつき）よりも小さい場合、上記の判定値では、データの読み込みなどの論理回路不良による１階調レベル化けなど、高精度電圧測定器１６による検査であっても、各階調レベルごとの出力電圧が入力画像ディジタルデータに対応していることに関する検査精度の信頼性確保が困難となる。
【００１５】
（２） 階調出力電圧のコンパレータ判定化について
通常テスタには、高精度電圧測定器は１台から４台程度しか搭載されていないが、コンパレータは、５００台程度も搭載されている。よって、テスタが備えるコンパレータを用いた判定の利点は、液晶ドライバＬＳＩの液晶制御用出力端子１２の同時測定と同時判定とが可能となることにある。
【００１６】
しかしながら、コンパレータは約０．１〔Ｖ〕以下の階調出力電圧レベル差を識別することは不可能であるため、液晶ドライバＬＳＩの論理回路に関するテスト精度を保証することは困難である。
【００１７】
例えば、液晶ドライバＬＳＩが、ある特定の階調レベルで３．０〔Ｖ〕を出力する場合、この階調レベルのコンパレータ判定の判定上限値はコンパレータの精度から、最大値で３．１〔Ｖ〕、判定下限値は最小値で２．９〔Ｖ〕となる。つまり、この２つの判定レベルの電位差は０．２〔Ｖ〕であり、上記の例で示した２５６階調の６〔Ｖ〕駆動液晶ドライバＬＳＩでは、１階調当たりの階調出力電位差が２３．４４〔ｍＶ〕であるため、この２つの判定レベル間には、８〜９階調分の階調出力レベルが含まれてしまう。よって、１階調レベルの入力データに対応する個別の階調出力電圧に対象を絞ったテストが実施できないという問題がある。
【００１８】
（３） テスト時間の大幅な増加とテストコストの増加について
液晶ドライバＬＳＩの多出力化・多階調化が進むことにより、従来の検査方法では、テスト時間の大幅な増加と高精度電圧測定器を搭載する高価なテスタが必要となる。よって、テストコストは激増する一方となってきている。
【００１９】
例えば、２００出力６４階調の液晶ドライバＬＳＩでは、テスト時間が５秒程度であるのに対し、４００出力２５６階調の液晶ドライバＬＳＩでは２５秒程度となる。また、１０００出力１０２４階調の液晶ドライバＬＳＩでは、１チップ当たりのテスト時間が１００秒を超えると予想される。
【００２０】
このため、テストコストを低減するためには、今後の多出力化・多階調化する液晶ドライバＬＳＩの検査に関しても高い検査精度を確保し、且つ短時間で検査が可能な技術の確立が必要不可欠である。
【００２１】
そこで、本発明は上記の問題を解決するために創作されたものであり、その目的は、アナログ測定を基本として液晶ドライバＬＳＩの検査を実施しているために検査困難であった論理回路部の検査を完全にディジタル判定可能とする半導体集積回路及びその検査方法を提供することである。
【００２２】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００２３】
（１） 基準電圧入力端子から印加した電圧を複数の抵抗により複数の異なる電圧値の階調電圧に分圧し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給する階調電圧生成回路と、データ入力端子から入力したディジタルデータに応じて、電圧出力端子から出力する階調電圧を供給する該階調電圧ラインを選択可能なＤＡＣ回路と、を備えた半導体集積回路において、該階調電圧生成回路から該複数の階調電圧ラインへの階調電圧の供給を無効にする階調電圧無効回路と、試験装置のコンパレータで識別可能な電圧幅のパルス電圧を出力するパルス発生回路と、該パルス発生回路から出力されたパルス電圧を単位時間ごとにシフトして該複数の階調電圧ラインへ供給するパルスシフト回路と、を備えたことを特徴とする。
【００２４】
この構成において、半導体集積回路は、基準電圧入力端子から印加した電圧を複数の抵抗により複数の異なる電圧値の階調電圧に分圧し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給する階調電圧生成回路と、データ入力端子からディジタルデータを入力して、電圧出力端子から出力する階調電圧を選択可能なＤＡＣ回路と、を備えており、階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を階調電圧無効回路で無効に切り替え可能であり、試験装置が備えるコンパレータで識別可能な電圧幅のパルス電圧を出力するパルス発生回路から出力されたパルス電圧を、複数の階調電圧ラインへ単位時間ごとにパルスシフト回路でシフトして供給する。したがって、試験装置のコンパレータにより半導体集積回路の内部論理回路のディジタル判定が可能となり、高速且つ確実に半導体集積回路の検査を行うことが可能となる。
【００２５】
（２） 前記シフト回路から前記複数の階調電圧ラインへの階調電圧の供給を無効にするパルス電圧無効回路を備えたことを特徴とする。
【００２６】
この構成において、半導体集積回路は、パルスシフト回路から複数の階調電圧ラインへのパルス電圧の供給を無効に切り替え可能なパルス電圧無効回路を備えている。したがって、半導体集積回路を通常の方法で使用している場合には、パルスシフト回路からパルス電圧が誤って供給されたとしても、パルス電圧無効回路によってその供給を無効にすることが可能となり、半導体集積回路は問題なく使用できる。
【００２７】
（３） （１） または（２） に記載の半導体集積回路の検査方法であって、
前記階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を前記階調電圧無効回路で無効に切り替えて、前記パルス発生回路で発生させたパルス電圧を、前記パルスシフト回路で第１の単位時間ごとにシフトして前記複数の階調電圧ラインへ供給するとともに、前記データ入力端子から入力するディジタルデータを第２の単位時間ごとに切り替えて、前記階調電圧ラインを前記ＤＡＣ回路で選択し、前記試験装置のコンパレータで前記電圧出力端子から出力されたパルス電圧の出力値と期待値とを比較することを特徴とする。
【００２８】
この構成において、半導体集積回路を試験装置のコンパレータで検査する際には、階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を階調電圧無効回路で無効に切り替えて、パルス発生回路で発生させたパルス電圧を、パルスシフト回路で第１の単位時間ごとにシフトして複数の階調電圧ラインへ供給するとともに、データ入力端子から入力するディジタルデータを第２の単位時間ごとに切り替えて、電圧出力端子から出力する階調電圧を供給する階調電圧ラインをＤＡＣ回路で選択し、電圧出力端子から出力されたパルス電圧の出力値と期待値との比較を行う。したがって、電圧出力端子から出力する階調電圧を供給する階調電圧ラインをＤＡＣ回路で選択した状態で、各階調電圧ラインへパルス電圧を供給して検査を行い、ＤＡＣ回路で別の階調電圧ラインを選択した状態で、各階調電圧ラインへパルス電圧を供給して検査を行う、という検査を全階調電圧ラインに対して行うことが可能となり、確実に半導体集積回路の内部論理回路を検査することができる。
【００２９】
【発明の実施の形態】
図１は、本発明の実施形態に係る半導体集積回路である液晶ドライバＬＳＩの概略の構成を示した回路図である。本発明の液晶ドライバＬＳＩ３３は、従来の液晶ドライバＬＳＩ１３のＤＡＣ７に、階調電圧無効回路であるトランジスタスイッチ１、パルス発生回路２、パルスシフト回路３及びパルス電圧無効回路であるトランジスタスイッチ４を設けて、ＤＡＣ回路２０ａとしたものである。なお、液晶ドライバＬＳＩ３３において、従来の液晶ドライバＬＳＩ１３と同一部分には、同一符号を付して詳細な説明を省略する。また、図１には、図１３と同様に、液晶ドライバＬＳＩ３３の電圧出力端子である液晶制御用出力端子１２の１端子及びこの端子に接続したトランジスタスイッチ２１の構成を記載し、他の液晶制御用出力端子及びトランジスタスイッチは省略している。
【００３０】
トランジスタスイッチ１は、基準電圧生成回路である基準電圧入力端子１１及びガンマ補正抵抗２２を無効にするものであり、アナログ回路部である基準電圧入力端子１１とガンマ補正抵抗２２とを、液晶ドライバＬＳＩ３３から切り離す。液晶ドライバＬＳＩ３３では、トランジスタスイッチ１をオフにすることで、基準電圧入力端子１１とガンマ補正抵抗２２とを切り離すことができる。
【００３１】
また、検査時におけるディジタル出力化を実現するために、液晶ドライバＬＳＩ１３はパルス発生回路２を備えるとともに、その発生したパルスが階調電圧ラインである基準電圧ライン５を単位時間（クロック端子ＴＣＫ２３に入力するクロックパルスＴＣＫのサイクル）ごとにシフトしていくように、パルスシフト回路３を備えている。
【００３２】
さらに、液晶ドライバＬＳＩ３３の通常動作時には、パルス発生回路２及びパルスシフト回路３の誤動作などが、液晶ドライバＬＳＩ３３に影響を与えないように、これらの回路を切り離すためのパルス電圧無効回路であるトランジスタスイッチ４を備えている。液晶ドライバＬＳＩ３３では、トランジスタスイッチ４をオフにすることで、パルス発生回路２及びパルスシフト回路３を切り離すことができる。
【００３３】
図２は、本発明の液晶ドライバＬＳＩの検査時における各波形のタイミングチャートである。図２に示したように、各基準電圧ライン５に印加されるパルス電圧は、ラッチパルス入力端子ＬＳ１０からラッチパルスＬＳが入力され、クロック端子ＴＣＫ２３から入力されたクロックパルスＴＣＫが立ち上がるごとに、シフトして入力される。なお、クロック端子ＴＣＫ２３から入力するクロックパルスＴＣＫは、液晶ドライバＬＳＩ３３が本来内蔵している基準クロックを使用してもよいが、専用端子としてクロック端子ＴＣＫ２３を設けることにより、液晶制御用出力端子１２の駆動能力を考慮したテストを行うことができる。
【００３４】
データ入力端子９のＤ１端子乃至Ｄ６端子から入力した６ｂｉｔ（６４階調）の階調データは、ラッチパルス入力端子ＬＳ１０から入力されたラッチパルスＬＳにより取り込まれ、階調選択回路８において６４階調選択信号に変換される。この６４階調選択信号により、ＤＡＣ回路２０ａ内の６４個のトランジスタスイッチ２１が１つだけオンされ、他の６３個のトランジスタスイッチはオフのままとなる。
【００３５】
この時、トランジスタスイッチ１がオフされて、基準電圧入力端子１１及びガンマ補正抵抗２２は回路（各基準電圧ライン５）から切り離されているため、階調電圧は供給されない。また、トランジスタスイッチ４はオンに設定され、パルス発生回路２及びパルスシフト回路３は、各基準電圧ライン５に接続されている。
【００３６】
ラッチパルス入力端子ＬＳ１０から入力されたラッチパルスＬＳに同期して、パルス発生回路２から発生したパルス信号は、パルスシフト回路３を介してクロックパルス端子ＴＣＫ２３から入力されたクロックパルスＴＣＫの単位時間ごとに基準電圧ライン５にシフトして供給される。そのため、液晶制御用出力端子１２には、１つだけオンしているトランジスタスイッチ２１と接続された基準電圧ライン５のパルスが出力される。
【００３７】
図３は、本発明を用いた４８０出力、８ｂｉｔ（２５６階調）のＤＡＣを内蔵する液晶ドライバの検査を行うための構成を示した構成図である。テスタ１４の図外の出力端子から液晶ドライバＬＳＩ４３のデータ入力端子９のＤ１端子乃至Ｄ８端子に、４８０出力分の階調ディジタルデータを階調レベルごとに順次入力すると、各レベルの階調ディジタルデータは、図２に示したようなパルス電圧として出力される。これらのディジタル電圧は、テスタ１４に内蔵されているコンパレータ１９（１９−１〜１９−４８０）を用いて、４８０出力同時に測定して判定を行う。この操作をトランジスタスイッチ２１の各トランジスタについて、第１の単位時間ごとに２５６階調分繰り返して行い、内部論理回路部の試験を行う。
【００３８】
また、データ入力端子９からディジタルデータを入力して、トランジスタスイッチ２１のあるトランジスタのみをオンにして、１つの基準電圧ライン５をＤＡＣ回路２０ｂで選択した状態で、上記の操作を２５６階調分繰り返して行う。さらに、この操作をトランジスタスイッチ２１の各トランジスタについて、第２の単位時間（＝第１の単位時間×２５６階調分）ごとに２５６階調分繰り返して行い、内部論理回路部の試験を行う。
【００３９】
上記のように、半導体集積回路の内部論理回路部の試験を、電圧出力端子から出力する階調電圧を供給する基準電圧ラインをＤＡＣ回路で選択した状態で、各基準電圧ラインへパルス電圧を供給して検査を行い、ＤＡＣ回路で別の基準電圧ラインを選択した状態で、各基準電圧ラインへパルス電圧を供給して検査を行うことにより、検査を全基準電圧ラインに対して行うことが可能となり、確実に半導体集積回路の内部論理回路を検査することができる。
【００４０】
次に、８ｂｉｔ入力（２５６階調）６Ｖ出力の従来の液晶ドライバＬＳＩの出力例と、図３に示した８ｂｉｔ入力（２５６階調）の本発明の液晶ドライバＬＳＩの出力例とを比較して説明する。図４は、従来の液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″００００００００″入力した場合のタイミングチャートである。図５は、従来の液晶ドライバＬＳＩに階調″１２８″の８ｂｉｔデータ″１０００００００″を入力した場合のタイミングチャートである。図６は、従来の液晶ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１１１″を入力した場合のタイミングチャートである。図４においては、入力したデータに対応するアナログ電圧値０．０Ｖが、液晶制御用出力端子から出力される。また、図５においては、入力データに対応するアナログ電圧値３．０Ｖが、液晶制御用出力端子から出力される。さらに、図６においては、入力したデータに対応するアナログ電圧値６．０Ｖが、液晶制御用出力端子から出力される。
【００４１】
一方、図７は、本発明の液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″００００００００″を入力した場合のタイミングチャートである。図８は、本発明の液晶ドライバＬＳＩに階調″１２８″の８ｂｉｔデータ″１０００００００″を入力した場合のタイミングチャートである。図９は、本発明の液晶ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１１１″を入力した場合のタイミングチャートである。
【００４２】
本発明の液晶ドライバＬＳＩ４３においては、パルス発生回路２から０Ｖと６Ｖの２電圧値を基準とするパルス電圧を発生する。図７においては、ラッチパルス入力端子ＬＳ１０からラッチパルスＬＳが入力され、クロックパルス端子ＴＣＫ２３から入力されたクロックパルスＴＣＫが入力されて０単位時間後に、液晶制御用出力端子１２から電圧パルスが出力される。図８においては、ラッチパルス入力端子ＬＳ１０からラッチパルスＬＳが入力され、クロックパルス端子ＴＣＫ２３から入力されたクロックパルスＴＣＫが入力されて１２８単位時間後に、液晶制御用出力端子１２から電圧パルスが出力される。さらに、図８においては、ラッチパルス入力端子ＬＳ１０からラッチパルスＬＳが入力され、クロックパルス端子ＴＣＫ２３から入力されたクロックパルスＴＣＫが入力されて２５５単位時間後に、液晶制御用出力端子１２から電圧パルスが出力される。
【００４３】
このように、従来の液晶ドライバＬＳＩの液晶制御用出力からは、０．０Ｖから６．０Ｖまでのアナログ電圧値が出力されていたが、本発明を用いることで、０．０Ｖと６．０Ｖの２値のみを出力するパルス電圧として、ディジタル値が出力される。また、液晶制御用出力端子から出力される電位差が６．０Ｖとなったことで、テスタが内蔵するコンパレータによる内部分離回路のディジタル判定が可能となる。
【００４４】
図１０は、図３に示した本発明の液晶ドライバＬＳＩの検査時において、階調″１７０″の８ｂｉｔデータ″１０１０１０１０″を入力したときの液晶制御用出力端子からの出力と、テスタのコンパレータの期待値と、を示したタイミングチャートである。液晶ドライバＬＳＩ４３に対して階調データ″１７０″を入力することで、液晶制御用出力端子１２からは、ラッチパルスＬＳの入力後、クロックパルスＴＣＫの１７０サイクルまでは０Ｖが出力される。その後、クロックパルスＴＣＫ１サイクルだけ６Ｖが出力され、その後にクロックパルスＴＣＫ８５サイクルの間０Ｖが出力される。
【００４５】
この時、予め準備しているコンパレータの期待値は、ラッチパルスＬＳの立ち上がりからクロックパルスＴＣＫ１７０サイクルまでは、Ｌ期待（０Ｖ期待）である。また、次のクロックパルスＴＣＫ１サイクルだけＨ期待（６Ｖ期待）、そして、クロックパルスＴＣＫ８５サイクルは、Ｌ期待（０Ｖ期待）となっている。そのため、それぞれが完全に一致しており、テスタ１４のコンパレータ１９による判定は良品判定となる。
【００４６】
一方、図１１は、図３に示した本発明の液晶ドライバＬＳＩの検査時において、階調″１７０″の８ｂｉｔデータ″１０１０１０１０″を入力した時に、内部論理回路が故障していた場合の液晶制御用出力端子からの出力と、コンパレータの期待値と、を示したタイミングチャートである。図１１は、入力した８ｂｉｔデータが１ｂｉｔだけ取り込みミスをしてしまう故障例を示したものである。つまり、入力した８ｂｉｔデータ″１０１０１０１０″は、″１０１０１０１１″と内部回路に取り込まれてしまう。この場合、取り込まれたデータは、″１０１０１０１１″となっているため、液晶制御用出力端子１２からはラッチパルスＬＳの入力後、クロックパルスＴＣＫが開始してから１７１サイクルまでは０Ｖが出力される。その後、クロックパルスＴＣＫの１サイクルだけ６Ｖが出力され、さらにその後にクロックパルスＴＣＫ８４サイクルの間は０Ｖが出力される。クロックパルスＴＣＫ１７０サイクル目は、コンパレータの期待値がＨ期待値であるのに対して、液晶制御用出力端子１２からは０Ｖが出力される。また、クロックパルスＴＣＫ１７１サイクル目はＬ期待値であるのに対して、液晶制御用出力端子１２からは６Ｖが出力される。そのため、テスタ１４のコンパレータ１９による判定は不良となる。
【００４７】
このように、テスタ１４が備えるコンパレータによって、液晶ドライバＬＳＩの内部回路の検証を完全に行うことが可能である。また、本発明においては、試験時間の短時間化を同時に実現することが可能となる。
【００４８】
すなわち、従来の液晶ドライバＬＳＩにおいて、高精度電圧計によるテスト時間は、液晶ドライバＬＳＩの階調出力電圧を１階調ずつ、１液晶制御用出力端子ごとに測定していた。例えば、４８０出力で２５６階調の液晶ドライバＬＳＩの検査時間は、この液晶ドライバＬＳＩの階調出力電圧駆動時間（出力遅延）を２０〔ｍＳ〕とすると、高精度電圧計による電圧計測時間は、高精度アナログ測定器が１台の場合、
（（液晶制御用出力端子数）／（テスタが有するアナログ測定器数））×（階調数）×（階調出力電圧駆動時間）＝（４８０／１）×２５６×２０＝２４５７．６〔ｍＳ〕となる。
【００４９】
また、この値は電圧計測時間を示すものであり、実際の総テスト時間は各電圧データのメモリ格納時間と演算処理時間とが、別途加算されたものとなるため、さらに長くなる。
【００５０】
これに対し、本発明の液晶ドライバＬＳＩにおいては、コンパレータ判定が可能であり、液晶ドライバＬＳＩの各階調出力を全液晶制御用出力端子に対して同時測定・同時判定できることから、コンパレータ判定によるテスト時間は次のようになる。すなわち、コンパレータ判定に必要な電圧立ち上がり時間（第１の単位時間）を１０〔μＳ〕とすると、階調選択回路の入力端子９から所定の信号を入力して、トランジスタスイッチ２１の１つのトランジスタのみをオンさせる。そして、前記のように、パルス発生回路２で発生されたパルスをクロックパルスＴＣＫによって決まる第１の単位時間ごとに、パルスシフト回路３でシフトさせて、各基準電圧ライン（２５６階調）について検査を行う。この検査をトランジスタスイッチ２１の各トランジスタについて行う。
【００５１】
トランジスタスイッチ２１の各トランジスタは、階調選択回路８によって第２の単位時間ごとに切り替えられることとなり、２５６倍の時間が必要であるが、コンパレータ判定によるテスト時間は全出力一括同時判定でできる。したがって、時系列を用いたディジタル出力化を行っているため、
よって、従来の液晶ドライバＬＳＩにおける高精度電圧計を用いた検査時間に対して、本発明の液晶ドライバＬＳＩの検査時間は約１／４に短縮することができる。
【００５３】
なお、式１において、パルスシフト回数は、本発明では常に階調数と同数である。また、本発明の液晶ドライバＬＳＩの検査に用いたコンパレータ判定に必要な電圧の立ち上がり時間は、液晶制御用出力端子１２に接続されたオペアンプ６の能力によって決定されるものである。よって、より短時間にテストが実施できるようにＤＦＴ（Ｄｅｓｉｇｎ Ｆｏｒ Ｔｅｓｔ ）設計することも可能である。
【００５４】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００５５】
（１） 半導体集積回路は、基準電圧入力端子から印加した電圧を複数の抵抗により複数の異なる電圧値の階調電圧に分圧し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給する階調電圧生成回路と、データ入力端子からディジタルデータを入力して、電圧出力端子から出力する階調電圧を選択可能なＤＡＣ回路と、を備えており、階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を階調電圧無効回路で無効に切り替え可能であり、試験装置が備えるコンパレータで識別可能な電圧幅のパルス電圧を出力するパルス発生回路から出力されたパルス電圧を、複数の階調電圧ラインへ単位時間ごとにパルスシフト回路でシフトして供給することによって、試験装置のコンパレータにより半導体集積回路の内部論理回路のディジタル判定が可能となり、高速且つ確実に半導体集積回路の検査を行うことができる。
【００５６】
（２） 半導体集積回路は、パルスシフト回路から複数の階調電圧ラインへのパルス電圧の供給を無効に切り替え可能なパルス電圧無効回路を備えているため、半導体集積回路を通常の方法で使用している場合には、パルスシフト回路からパルス電圧が誤って供給されたとしても、パルス電圧無効回路によってその供給を無効にすることができるので、半導体集積回路は問題なく使用できる。
【００５７】
（３） 半導体集積回路を試験装置のコンパレータで検査する際には、階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を階調電圧無効回路で無効に切り替えて、パルス発生回路で発生させたパルス電圧を、パルスシフト回路で第１の単位時間ごとにシフトして複数の階調電圧ラインへ供給するとともに、データ入力端子から入力するディジタルデータを第２の単位時間ごとに切り替えて、電圧出力端子から出力する階調電圧を供給する階調電圧ラインをＤＡＣ回路で選択し、電圧出力端子から出力されたパルス電圧の出力値と期待値との比較を行うので、電圧出力端子から出力する階調電圧を供給する階調電圧ラインをＤＡＣ回路で選択した状態で、各階調電圧ラインへパルス電圧を供給して検査を行い、ＤＡＣ回路で別の階調電圧ラインを選択した状態で、各階調電圧ラインへパルス電圧を供給して検査を行う、という検査を全階調電圧ラインに対して行うことが可能となり、確実に半導体集積回路の内部論理回路を検査することができる。
【図面の簡単な説明】
【図１】本発明の実施形態に係る液晶ドライバＬＳＩの概略の構成を示した回路図である。
【図２】本発明の液晶ドライバＬＳＩの検査時における各波形のタイミングチャートである。
【図３】本発明を用いた４８０出力、８ｂｉｔ（２５６階調）のＤＡＣを内蔵する液晶ドライバの検査を行うための構成を示した構成図である。
【図４】従来の液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″００００００００″入力した場合のタイミングチャートである。
【図５】従来の液晶ドライバＬＳＩに階調″１２８″の８ｂｉｔデータ″１０００００００″を入力した場合のタイミングチャートである。
【図６】従来の液晶ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１１１″を入力した場合のタイミングチャートである。
【図７】本発明の液晶ドライバＬＳＩに階調″０″の８ｂｉｔデータ″００００００００″を入力した場合のタイミングチャートである。
【図８】本発明の液晶ドライバＬＳＩに階調″１２８″の８ｂｉｔデータ″１０００００００″を入力した場合のタイミングチャートである。
【図９】本発明の液晶ドライバＬＳＩに階調″２５５″の８ｂｉｔデータ″１１１１１１１１″を入力した場合のタイミングチャートである。
【図１０】本発明の液晶ドライバＬＳＩの検査時において、階調″１７０″の８ｂｉｔデータ″１０１０１０１０″を入力したときの液晶制御用出力端子からの出力と、テスタのコンパレータの期待値と、を示したタイミングチャートである。
【図１１】本発明の液晶ドライバＬＳＩの検査時において、階調″１７０″の８ｂｉｔデータ″１０１０１０１０″を入力した時に、内部論理回路が故障していた場合の液晶制御用出力端子からの出力と、コンパレータの期待値と、を示したタイミングチャートである。
【図１２】高精度電圧測定器を用いた従来の液晶ドライバＬＳＩの検査方法を示した概略の構成図である。
【図１３】ＤＡＣの詳細な構成を示した従来の液晶ドライバＬＳＩの概略構成図である。
【符号の説明】
１−トランジスタスイッチ（階調電圧無効回路）
２−パルス発生回路
３−パルスシフト回路
４−トランジスタスイッチ（階調電圧無効回路）
５−基準電圧ライン
７，２０ａ，２０ｂ−ＤＡコンバータ回路
１２−電圧出力端子
１４−試験装置
１９−コンパレータ
３３−液晶ドライバＬＳＩ
Claims (3)
- 基準電圧入力端子から印加した電圧を複数の抵抗により複数の異なる電圧値の階調電圧に分圧し、各階調電圧をそれぞれ異なる階調電圧ラインへ供給する階調電圧生成回路と、データ入力端子から入力したディジタルデータに応じて、電圧出力端子から出力する階調電圧を供給する該階調電圧ラインを選択可能なＤＡコンバータ回路と、を備えた半導体集積回路において、
該階調電圧生成回路から該複数の階調電圧ラインへの階調電圧の供給を無効にする階調電圧無効回路と、試験装置のコンパレータで識別可能な電圧幅のパルス電圧を出力するパルス発生回路と、該パルス発生回路から出力されたパルス電圧を単位時間ごとにシフトして該複数の階調電圧ラインへ供給するパルスシフト回路と、を備えたことを特徴とする半導体集積回路。 - 前記シフト回路から前記複数の階調電圧ラインへの階調電圧の供給を無効にするパルス電圧無効回路を備えたことを特徴とする請求項１に記載の半導体集積回路。
- 請求項１または２に記載の半導体集積回路の検査方法であって、
前記階調電圧生成回路から複数の階調電圧ラインへの階調電圧の供給を前記階調電圧無効回路で無効に切り替えて、
前記パルス発生回路で発生させたパルス電圧を、前記パルスシフト回路で第１の単位時間ごとにシフトして前記複数の階調電圧ラインへ供給するとともに、
前記データ入力端子から入力するディジタルデータを第２の単位時間ごとに切り替えて、前記階調電圧ラインを前記ＤＡコンバータ回路で選択し、前記試験装置のコンパレータで前記電圧出力端子から出力されたパルス電圧の出力値と期待値とを比較することを特徴とする半導体集積回路の検査方法。
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