JP4097986B2 - 半導体集積回路の検査装置及び検査方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、複数個のＤＡコンバータを内蔵し、各ＤＡコンバータの出力電圧を、それぞれ対応する出力端子より出力する構成とした半導体集積回路の検査装置に関し、特に、入力される基準データに応じて、基準電圧を発生する基準電圧発生装置を備えた検査装置に関するものである。
【０００２】
【従来の技術】
近年、画像表示装置の技術の向上により、精密なＣＧ（コンピュータ・グラフィックス）画像、臨場感あふれる高精細な自然画像などを表示する事が可能となり、さらに、より高階調、より高精細な画像を表示したいという要求が高まっている。
【０００３】
そして、画像表示装置のうち、液晶表示装置である液晶パネルにおいても、表示画像に対する一層の高精細化への要求が高まっており、この要求に答えるべく該液晶パネルに搭載される液晶ドライバＬＳＩは、多出力化、多階調化が進んできている。
【０００４】
液晶パネルにおいて、階調表示を行うため、液晶ドライバＬＳＩの各出力手段はそれぞれＤＡコンバータを内蔵し、階調電圧を出力するようになっている。この動作について、図８を参照しながら以下に説明する。図８は、一般的な液晶ドライバのブロック図を示し、特に、階調表示用電圧を出力し液晶パネルのソース信号ラインを駆動するソースドライバ部のブロック図を示している。
【０００５】
以下、ソースドライバＬＳＩとして説明するが、ソースドライバを含んで構成された液晶ドライバでも良い。
【０００６】
ソースドライバＬＳＩでは、まず、液晶パネルの各ソース信号ラインに出力する階調表示用電圧に対応するデジタル入力データ（例えば、６４階調表示の場合、Ｒ、Ｇ、Ｂ各６ビットの入力データ）を、転送クロックＣＫでシフトレジスタから転送されるスタートパルス信号（図示せず）に基づき、サンプリングメモリに順次サンプリングして、１水平同期期間のデータ（同時に出力数分のデータ）を取り込み、ホールドメモリに一旦ラッチする。
【０００７】
次に、水平同期信号ＬＳにより、ホールドメモリから１水平同期期間のデータを同時に出力させ、レベルシフタを介し液晶パネルへの印加電圧レベルに昇圧してＤＡコンバータへ転送する。このＤＡコンバータは、ソースドライバの各出力毎（例えば、５４０出力端子）に設置されている。
【０００８】
続いて、ＤＡコンバータにおいて、前述の昇圧されたデジタル入力データに応じた階調表示用電圧を選択して、この階調表示用電圧を、それぞれの出力毎に有している出力オペアンプを介して出力し、液晶パネルの各ソース信号ラインに入力する。
【０００９】
尚、階調表示用電圧（例えば、６４階調表示分）は、基準電圧発生回路（ラダー抵抗）にて、外部から入力される基準電圧（例えば、Ｖ０、Ｖ１、・・・、Ｖ１０・・・）を基に生成され、ＤＡコンバータに出力される。
【００１０】
上記基準電圧発生回路としては、一般的にはラダ−抵抗が使用されている。このラダー抵抗について、図６を参照しながら以下に説明する。図６は、ラダー抵抗の一般的な模式図を示す。
【００１１】
このラダ−抵抗の模式図では、ＬＳＩ外部から基準電圧値を入力できるように端子Ｖ０〜Ｖｎを有し、入力ラダー抵抗ｍ１〜ｍｎの各両端からＤＡコンバータ回路にｎ＋１階調表示用の各電圧値を出力している。図６では、ＤＡコンバータ回路への矢印を省略している。
【００１２】
尚、図６では、端子Ｖ０〜Ｖｎの例を示しているが、これはあくまでも１例である。
【００１３】
このように、基準電圧値を変えることで、後述するようにγ特性に合致した補正が可能となっている。
【００１４】
図８に示す基準電圧発生回路では、前述の入力表示データが６ビットの場合ではｎ＝６４の６４種類の階調表示用電圧が、８ビットの場合はｎ＝２５６の２５６種類の階調表示用電圧が、１０ビットの場合ではｎ＝１０２４の１０２４種類の階調表示用電圧が生成される。
【００１５】
また、液晶ドライバ用ＬＳＩの多階調化に伴い、各階調表示用電圧の変動の許容値は狭くなることから、この品質を確保するための液晶ドライバのテストは、高精度測定が不可欠となる。つまり、ソースドライバＬＳＩのＤＡコンバータから出力されるそれぞれの階調表示用電圧値がすべて許容値内の正しい電圧値を出力しているかどうか、また出力端子毎にある各ＤＡコンバータ間において、出力される階調電圧値がそれぞれ互いに均一であるかどうかを一層高精度にテストする必要がある。
【００１６】
被テストデバイスＤＵＴ（Ｄｅｖｉｃｅ Ｕｎｄｅｒ Ｔｅｓｔ）の電源電圧が同一であれば、出力端子の性能が６４階調表示から２５６階調表示に向上することにより、測定精度は４倍高精度化する必要がある。
【００１７】
以下、テストの対象となる被テストデバイスＤＵＴは、出力端子数がｍ、各出力端子には、ｎ通りの電圧レベル（階調表示用電圧）を選択して出力するためのｎ階調ＤＡコンバータを内蔵する液晶ドライバ用ＬＳＩ（ソースドライバＬＳＩ）の例についてテスト方法を、図９を参照しながら以下に説明する。
【００１８】
図９は、被テストデバイスＤＵＴとしての液晶ドライバＬＳＩ（以下、単にＤＵＴと称する）１１１を半導体試験装置（テスタ）１１２で試験する例である。
【００１９】
テスタ１１２は、ＤＵＴ１１に所定の表示データに相当する入力信号を入力し、ＤＵＴ１１から出力される信号の良否を判定する。
【００２０】
図９のテストシステムでは、テスタ１１２を用いて所定の入力をＤＵＴ１１１、即ち、液晶ドライバＬＳＩ（図８の構成のうち、図９ではＤＡコンバータ（ＤＡＣ）のみ記述しており、出力オペアンプ等は省略している）へ入力信号（所定の表示データ）をＲＧＢ入力から入力し、その表示データに応じた階調表示用電圧レベルを出力させる。
【００２１】
まず、例えば、最も低い階調表示用電圧を各出力端子Ｙ１〜Ｙｍから出力させ、テスタ１１２にあるマトリクススィッチの開閉を順次制御し、時分割に入力させ、該テスタ１１２に内蔵されている高精度アナログ電圧測定器１１５を用いて、端子Ｙ１から端子Ｙｍまでの出力を順次１階調目の階調表示用電圧値を測定し、その測定結果を逐次、テスタ１１２に内蔵されているデータメモリ１１３に格納する。
【００２２】
この操作をｎ階調分繰り返していき、最終的には全出力端子分で全階調表示分のデータをデータメモリ１１３に格納（ｍ×ｎ個分のデータ）されたことになる。
【００２３】
上記データメモリ１１３に格納されたデータを、テスタ１１２に内蔵されている演算装置１１４を用いて所定の演算を行い、各出力端子における各階調電圧値や各出力端子間の階調電圧値が許容値内にあるかの均一性の試験を行う。
【００２４】
このような液晶ドライバＬＳＩ（ソースドライバＬＳＩ）のテストにおいて、多出力化・多階調化が進むにつれ、データの取り込み量の増加およびこれに伴うデータ処理時間の増加が進み、テスト時間は大幅に増加することとなる。
【００２５】
そこで、特開２００１−９９８９９号公報には、前述した図９に示したテストシステムにおいて、テスト時間増大の課題を解決するテストシステムが開示されている。
【００２６】
本テストシステム構成では、上記のテスト時間増大の課題を解決する手段として、各階調毎の理想電圧値と液晶ドライバの各出力端子より出力される電圧値との差分を各出力端子に対応して備えられている差動増幅器アレイモジュールで取り、この差分電圧をテスタ内のコンパレータを用いてパラレルに判定することで、短時間に従来と同等の試験を実施する手法である。
【００２７】
このテストシステムについて、図１０を参照しながら以下に説明する。図１０は、被テストデバイスとしてのＤＵＴ１２１を、テスタ１２２と電圧発生器１２３と、差動増幅器アレイモジュール１２４とで試験する。なお、ＤＵＴ１２１とテスタ１２２の動作は、図９で説明したＤＵＴ１１１、テスタ１１２と同様であり、ここでは繰り返し説明しない。
【００２８】
上記電圧発生器１２３は、ＤＵＴ１２１が出力すべき期待電圧レベル、即ち、理想出力電圧を発生する。差動増幅器アレイモジュール１２４には、前記電圧発生器１２３の出力信号とＤＵＴ１２１の出力端子の出力信号が入力され、これらの差電圧を増幅して出力する。その出力はテスタ１２２に入力される。ここでも、テストの対象となるＤＵＴ１２１は、出力端子数がｍ（Ｙ１〜Ｙｍ個）、各出力端子にはｎ通りの電圧レベルを選択して出力するためのｎ階調ＤＡコンバータを内蔵する液晶ドライバ用ＬＳＩ（ソースドライバＬＳＩ）の例についてのテスト方法を説明する。
【００２９】
ＤＵＴ１２１は、ｍ個の出力端子を備え、各出力端子にはそれぞれＤＡコンバータ（ＤＡＣ）が備えられており、先に説明したように、表示データに応じてｎ種類の階調表示用電圧を発生する。なお、図１０では、上記ＤＵＴ１２１において、前述のＤＵＴ１１１と同様に、出力オペアンプ等は省略している。
【００３０】
まず、テスタ１２２からＤＵＴ１２１に、表示データに相当する入力信号を与えてｍ個の出力端子からは、例えば同じ階調表示用電圧を発生させるようＤＵＴ１２１を動作させる。
【００３１】
ｍ個の出力端子から出力された階調表示用電圧を、同時に（パラレルに）差動増幅器アレイモジュール１２４に搭載される差動増幅器の入力端子にそれぞれ入力する。
【００３２】
一方、ＤＵＴ１２１の出力端子から階調電圧が入力されると同時に、階調表示用電圧の期待値電圧となる電圧値が電圧発生器１２３から出力され、差動増幅器アレイモジュール１２４に搭載される差動増幅の他の入力端子に入力される。
【００３３】
ＤＵＴ１２１が出力したｍ個の階調表示用電圧値と電圧発生器１２３で発生した期待値電圧値の差電圧、即ち期待値電圧とのずれ量を差動増幅器で増幅して求める。この差動増幅器での増幅は、差電圧の比較判定を高精度で行うためである。
【００３４】
増幅されたそれぞれｍ個の電圧値は、差動増幅器アレイモジュール１２４の出力端子より出力され、テスタ１２２のテスタチャンネル（１ｃｈ〜Ｍｃｈ）にパラレルに入力される。
【００３５】
テスタ１２２には、電圧測定を行う手段として、高精度にＤＣ電圧レベルを測定するためのＤＣ測定ユニットと前述のテスタチャンネルに備えられたコンパレータがある。コンパレータは、主に、機能動作テストを行う為のものであるので、その電圧測定精度はＤＣ測定ユニットに比べ低く、通常は、上記のような高精度電圧測定および比較判定を行うことはできないが、前述の増幅手段で差電圧を増幅している為、コンパレータでの比較判定が可能となる。
【００３６】
このように、差動増幅器アレイモジュール１２４を用いて測定を行うことで従来と同等、もしくはそれ以上の測定精度で試験を短時間で実現している。
【００３７】
上記差動増幅器アレイモジュール１２４に入力される電圧発生器１２３からの期待値電圧波形と、ＤＵＴ１２1の出力電圧波形（以下、階調電圧波形）との関係は、図７に示すようになる。
【００３８】
ＤＵＴ１２１から出力される階調電圧値は、期待値電圧値に対してずれ電圧△Ｖ１、△Ｖ２、△Ｖ３、・・・を発生する。ＤＵＴ１２１のテストにおいては、これらずれ電圧△Ｖが規定された電圧範囲に入っているかどうか、また同一階調表示用電圧での各出力端子間の電圧値比較において、これらのずれ電圧△Ｖが均一性を有しているかどうかをテストする。
【００３９】
また、上記公報に開示されたテストシステムでは、各階調表示用電圧毎の期待値電圧を期待値電圧発生器１２３から出力するが、この期待値電圧として、後述するγ特性仕様等を反映した形のあらかじめ設定された期待値電圧を別途演算手段（テスタ１２２に内蔵）において、入力信号を基にテストプログラム内で演算し、この結果を期待値電圧発生器１２３に転送して、順次、γ特性を反映した期待値電圧を出力していた。
【００４０】
【発明が解決しようとする課題】
ところが、近年、階調数の増加に伴い、液晶ドライバのような被テストデバイスＤＵＴの理想出力電圧、即ち期待値電圧と、実際の液晶ドライバの出力電圧、即ち階調電圧とのずれ電圧△Ｖに対して規定される仕様はさらに厳しくなり、一般に６４階調仕様では±２０ｍＶ以下、２５６階調仕様では±１０ｍＶ以下、さらなる階調数の増加と共に数ｍＶ以下になるのも時間の問題となってきている。
【００４１】
また、期待値電圧もγ特性仕様などであらかじめ設定した計算式に基づいてテストプログラム内で演算し、この値を電圧発生器へ転送して、期待値電圧として出力しているため、この演算結果データの転送に費やすための時間も階調数の増加と共に長くなってきている。
【００４２】
具体的には、テストプログラム内で演算して生成したγ特性に対応した出力電圧値を、テスタより電圧発生器に転送する手段として、テスタのＩ／Ｏチャンネル数の制約から１ｃｈでシリアルにデータを転送しないといけない場合がある。
【００４３】
この場合、例えば２５６階調表示用ドット反転対応の液晶ドライバＬＳＩ（ソースドライバＬＳＩ）では、隣接する端子は液晶パネルの画素（ドット）毎に交流駆動するため正極性及び負極性のデータが必要であり、従って、５１２階調表示用のデータを転送しなければならない。
【００４４】
１データ（６４階調表示用液晶ドライバのテストに必要なデータビット数は６ビット以上になる）３ｍｓの転送時間が必要だとすると、期待値電圧の転送だけで１．５秒の時間が必要となる。
【００４５】
これは、この転送されるデータのビット数は基準電圧発生器自体の精度に起因する測定精度に関わり、一例をあげると６４階調表示用液晶ドライバ（表示データは６ビット）での一般的な出力バラツキ仕様である±２０ｍＶを判定するためには、この１０倍以上の測定精度が必要となる。
【００４６】
１０倍以上の測定精度を確保しようとすれば、表示データ６ビットに対して、さらに３ビット分精度を上げる必要があり、結果、６+３ビットの９ビットの転送データが必要となる。
【００４７】
さらに、階調数の増加に比例する形で測定精度の向上にも拍車がかかり、いかにして高精度測定を実現していくかというのは、重要な課題のひとつでもあることから、精度向上のため、転送データのビット数はさらに増大することになり、これがデータの転送時間の増大となる。
【００４８】
そして、実際にずれ電圧を判定するための時間と、上記の期待値電圧の転送時間とを比較すると、判定時間１に対して、転送時間が２〜３という比率になり、階調数が増加し、精度向上が必要になるにつれ、その比率はさらに増大することになる。
【００４９】
その結果、テストを行う上で本来必要としない時間（設定時間など）が長くなってしまい、これはテスト時間の増大化、すなわちテスト処理能力の低下に繋がっていく。
【００５０】
本発明は、上記の各問題点に鑑みなされたものであって、その目的は、被テストデバイスとしてのＤＡコンバータの出力電圧のテストを極めて短時間でかつ高精度に実施することを可能にする基準電圧発生装置及びそれを備えた半導体集積回路、半導体集積回路の検査装置及び検査方法を提供することにある。
【００５１】
【課題を解決するための手段】
上記の課題を解決するために、本発明の基準電圧発生装置は、入力される基準データに応じて、基準電圧を発生する基準電圧発生装置において、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成手段を備えていることを特徴としている。
【００５２】
一般的な基準電圧発生装置では、一つの基準データに対して一つの基準電圧を発生するようになっているので、必要とする数の基準電圧を発生するのにかかる時間は、基準電圧発生装置への基準データの転送にかかる時間に依存する。
【００５３】
したがって、基準電圧発生装置で発生させる基準電圧の数を増やせば、それだけ該基準電圧発生装置に転送される基準データの数も多くなり、基準データの基準電圧発生装置への転送にかかる時間が長くなる。この結果、必要な数の基準電圧の発生に時間がかかるという問題が生じる。
【００５４】
そこで、上記構成のように、基準電圧の必要な数よりも少ない数の基準データから、必要な数の基準電圧を生成することで、基準電圧発生装置への基準データの転送にかかる時間を、必要な数の基準電圧と同じ数の基準データを転送する場合に比べて短くすることができる。これにより、基準電圧の発生にかかる時間を短縮できる。
【００５５】
例えば、このような基準電圧発生装置を、基準電圧に基づいて被検査体（被テストデバイス）を検査する検査装置に利用すれば、検査時間を短縮させることができる。
【００５６】
一般に、基準データを基準電圧発生装置に転送する時間は、基準電圧発生装置内部で基準データを補間して生成する時間に比べて非常に長い。このため、基準データの容量（ビット数）が大きくなれば、上記の時間差はさらに大きくなる。
【００５７】
したがって、検査精度を上げるために、基準電圧の発生に必要な基準データの容量（ビット数）を大きくした場合、上記構成のように、基準電圧発生装置内部で基準電圧に対応する基準データを生成するようにすれば、検査精度の向上に必要な基準データを短時間で生成することができる。
【００５８】
これにより、被テストデバイスのテストを、極めて短時間でかつ高精度に実施することを可能になる。
【００５９】
基準電圧発生装置として、ラダー抵抗等を用いて多電圧値を生成する装置では、基準データ生成手段による基準データの補間は、直線補間となる。
【００６０】
上記基準データ生成手段による直線補間は、例えば、以下に示す補間手段によって行われる。
【００６１】
すなわち、上記補間手段は、入力される基準データ間の差を算出する減算手段と、上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、上記積算手段からの出力値を、上記入力される基準データの補間値として加減算する加減算手段とからなる。
【００６２】
この場合、上記補間手段によって、基準データの直線補間を効率よく行うことができる。
【００６３】
また、被テストデバイスとしての液晶ドライバＬＳＩ等の半導体集積回路に上記構成の基準電圧発生装置を内蔵するようにしてもよい。
【００６４】
この場合、従来の半導体集積回路の検査装置、すなわち基準電圧と階調表示用電圧との差を増幅して良否を判定する検査装置をそのまま使用することができる。
【００６５】
また、本発明の半導体集積回路の検査装置は、半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査装置において、入力される基準データに応じて、上記基準電圧を発生する基準電圧発生回路を備え、上記基準電圧発生回路は、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成することを特徴としている。
【００６６】
上記の構成によれば、基準データの該基準電圧発生手段への転送に係る時間を短縮することにより、半導体集積回路の検査に必要な出力電圧を得るための時間を短縮できるので、半導体集積回路の検査に係る時間を大幅に短縮できる。
【００６７】
これにより、検査精度を上げるために、基準データの容量（ビット数）が増えても、必要な数の基準電圧に対応する全ての基準データを基準電圧発生装置に転送する場合に比べて、基準データの転送時間を大幅に短縮することができる。
【００６８】
したがって、検査精度を上げるために、基準電圧の発生に必要な基準データの容量（ビット数）を大きくした場合、上記構成のように、基準電圧発生装置内部で基準電圧に対応する基準データを生成するようにすれば、検査精度の向上に必要な基準データを短時間で作成することができる。
【００６９】
これにより、被テストデバイスである半導体集積回路の検査を、極めて短時間でかつ高精度に実施することが可能になる。
【００７０】
基準電圧発生装置として、ラダー抵抗等を用いて多電圧値を生成する装置では、基準データ生成手段による基準データの補間は、直線補間となる。
【００７１】
上記基準電圧発生回路による基準データの補間は、例えば、以下に示す補間手段によって行われる。
【００７２】
すなわち、上記補間手段は、入力される基準データ間の差を算出する減算手段と、上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、上記積算手段からの出力値を、上記入力される基準データの補間値として加減算する加減算手段とからなる。
【００７３】
この場合、上記補間手段によって、基準データの直線補間を効率よく行うことができる。
【００７４】
上記半導体集積回路として、液晶駆動用集積回路、すなわち液晶ドライバＬＳＩ（ソースドライバＬＳＩ）の場合、さらに、以下に示すような効果を奏する。
【００７５】
すなわち、上記の半導体集積回路の検査装置によれば、多出力・多階調化が進んだ液晶ドライバＬＳＩの検査において、基準電圧値を階調数や階調表示数、液晶パネルのγ特性仕様に関する情報を考慮して基準データを補間して生成することが可能となる。
【００７６】
したがって、デバイス毎にγ特性が異なる場合の連続テストや、階調数が例えば２５６階調・１０２４階調と増加した場合でも、γ特性に応じた基準電圧を容易に補間して生成して発生させることができるため、このような場合でも基準電圧の設定時間を考慮する必要がなく、実質の判定時間のみでテストを行うことができる。
【００７７】
また、多階調化と共に測定精度の向上が必要で、例えば１０２４階調品では少なくとも、１ｍＶ以下の測定精度が必要となるが、基準データの容量（ビット数）が増加しても、検査時間は従来技術のように大幅には増加せず、また、本発明では基準電圧を基準電圧発生回路内で生成するため、この電圧値の精度を向上させることができ、従来のテスタ等で基準電圧を発生させる場合と比べて格段に測定精度を向上させることができる。
【００７８】
上記構成の半導体集積回路の検査装置は、以下に示す検査方法の処理の流れによって実行される。
【００７９】
本発明の半導体集積回路の検査方法は、半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査方法において、発生する基準電圧の数よりも少ない基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成ステップと、上記基準データ生成ステップにおいて、得られた基準データに応じて、上記基準電圧を発生する基準電圧発生ステップとを含んでいることを特徴としている。
【００８０】
また、上記基準データ生成ステップにおける基準データの補間を、直線補間でするようにしてもよい。
【００８１】
また、上記基準データ生成ステップは、入力される基準データ間の差を算出する第１のステップと、上記第１のステップで算出された値を該入力される基準データ間の分割数で除算する第２のステップと、上記第２のステップで除算された値に、上記基準電圧発生ステップにおいて発生する基準電圧に相当する比例値を積算する第３のステップと、上記第３のステップで積算された値を、該入力される基準データに補間値として加減算する第４のステップとを含むようにしてもよい。
【００８２】
【発明の実施の形態】
本発明の一実施の形態について、説明すれば以下の通りである。なお、本実施の形態では、被検査デバイス（ＤＵＴ）として、半導体集積装置の一種である液晶ドライバＬＳＩ（出力数ｍ、階調数ｎ）を用い、この液晶ドライバＬＳＩを検査する検査装置について説明する。
【００８３】
本実施の形態にかかる液晶ドライバ検査装置について、図１を参照しながら以下に説明する。図１は、液晶ドライバ検査装置の概略を示すブロック図である。
【００８４】
上記液晶ドライバ検査装置は、半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する装置であって、入力される基準データに応じて、上記基準電圧を発生する基準電圧発生回路を備え、上記基準電圧発生回路は、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成することを特徴している。
【００８５】
すなわち、液晶ドライバ検査装置は、図１に示すように、被検査デバイス（ＤＵＴ）としての液晶ドライバＬＳＩ１１からの出力電圧を受けて、該液晶ドライバＬＳＩ１１の良否を判定するための、テスタ１２、基準電圧発生装置としての期待値電圧発生器１３、差動増幅器アレイモジュール１４を含んだ構成となっている。
【００８６】
上記液晶ドライバＬＳＩ１１は、ｍ個のＤＡコンバータ（ＤＡＣ）１５と、各ＤＡコンバータ１５に接続された出力端子１６（Ｙ１〜Ｙｍ）とを有している。
【００８７】
前述のＤＵＴ１１１及びＤＵＴ１２１と同様に、出力オペアンプ等は省略している。
【００８８】
上記ＤＡコンバータ１５は、ｎ階調の階調電圧を出力するようになっている。
【００８９】
上記液晶ドライバＬＳＩ１１は、各ＤＡコンバータ１５から出力される階調電圧を、各出力端子１６から差動増幅器アレイモジュール１４に並列に出力するようになっている。
【００９０】
上記差動増幅器アレイモジュール１４は、液晶ドライバＬＳＩ１１からの階調電圧が入力されるｍ個の入力端子１７と、期待値電圧発生器１３からの期待値電圧（基準データ）が入力される１個の入力端子１８と、ｍ個の差動増幅器１９と、各差動増幅器１９に接続された出力端子２０とを含んだ構成となっている。上記各差動増幅器１９は、入力端子１７からの階調電圧と、入力端子１８からの期待値電圧とが入力されるようになっている。
【００９１】
上記差動増幅器アレイモジュール１４は、各差動増幅器１９にて、階調電圧と期待値電圧との差電圧を求めた後、増幅して出力端子２０からテスタ１２に並列に出力するようになっている。
【００９２】
ここで、上記差動増幅器１９の動作について、図７を参照しながら以下に説明する。図７は、差動増幅器１９に入力された階調電圧波形と期待値電圧波形との関係を示す図である。
【００９３】
各差動増幅器１９は、液晶ドライバＬＳＩ１１より出力される階調電圧と、期待値電圧発生器１３より出力される期待値電圧との間のずれ電圧（図７に示す、Ｖ１、Ｖ２、Ｖ３）を所定の倍率（例えば、１００倍、或いは、それ以上の倍率）で増幅した増幅出力電圧を出力するものである。この差動増幅器１９における、ずれ電圧値の増幅処理により、後段のテスタ１２のコンパレータ２２における比較判定の高精度化を実現しているものである。
【００９４】
上記テスタ１２は、差動増幅器アレイモジュール１４からの差電圧が入力されるｍ個の入力チャネル２１（１ｃｈ〜Ｍｃｈ）と、各入力チャネル２１を介して入力される差電圧が所定の電圧範囲にあるか否かを判定するコンパレータ２２とを含んだ構成となっている。
【００９５】
上記テスタ１２を構成するコンパレータ２２は、各入力チャネル２１を介して入力された各差動増幅器１９からの増幅出力電圧が、それぞれ、所定の電圧範囲（例えば、６４階調の場合は、ずれ電圧の値で示して、±２０ｍＶ以下の範囲、２５６階調の場合は、同、±１０ｍｖ以下の範囲）にあるか否かの判定を同時に実行し、その結果を示す信号、すなわち、全ての入力電圧が所定電圧範囲内にあるか、或いは、何れかの入力電圧が所定電圧範囲外となっているかを示す判定結果信号を出力するようになっている。
【００９６】
ここで、上記期待値電圧発生器１３について、図２及び図３を参照しながら以下に説明する。図２は、期待値電圧発生器１３の概略構成を示すブロック図であり、図３は、期待値電圧発生器１３の回路例を示す回路図である。
【００９７】
上記期待値電圧発生器１３は、入力される基準データに応じて、基準電圧を発生する装置であって、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成手段を備えていることを特徴としている。
【００９８】
すなわち、期待値電圧発生器１３は、図２に示すように、テスタ１２からの期待値データ（基準データ）や制御パターン信号（演算用設定値や制御信号）を入力する入力手段３１と、入力された期待値データを補間して、出力する基準電圧の数と同じ数になるように期待値データを生成する期待値データ生成手段３３と、入力された制御パターン信号に基づいて、上記期待値データ生成手段３３の制御を行う制御手段３２と、期待値データ生成手段３３にて生成された期待値データに応じた基準電圧を生成し、出力する期待値電圧出力手段３６とを含んだ構成となっている。
【００９９】
上記期待値データ生成手段３３は、期待値データに対して所定の演算（補間処理）を行う演算手段３４と、期待値データや演算結果を記憶する記憶手段３５とを含んでいる。なお、液晶ドライバＬＳＩ１１内部において、多電圧値はラダー抵抗（図６参照）によって発生するようになっているので、上記演算手段３４による補間処理は、直線補間にする必要がある。
【０１００】
この期待値データ生成手段３３では、入力される期待値データがデジタルデータであり、記憶や演算においてもデジタルデータのままで行われる。したがって、期待値電圧出力手段３６において、基準電圧を生成した後、該基準電圧をＤＡ変換して期待値電圧として差動増幅器アレイモジュール１４に出力するようになっている。
【０１０１】
尚、期待値電圧出力手段３６は、期待値データに応じた基準電圧を生成した後、該基準電圧を単にバッファ手段に記憶させるだけで、デジタルデータのまま差動増幅器アレイモジュール１４に出力してもよい。この場合、差動増幅器アレイモジュール１４の入力端子１８と差動増幅器１９との間に内にＤＡコンバータを備えるようにすればよい。
【０１０２】
上記構成の期待値電圧発生器１３における直線補間を行う場合の具体的な回路構成の一例を、図３に示す。図３において、デジタル設定入力とあるのは、図１に示すテスタ１２からの期待値データに関するデータの入力を示し、制御パターン入力とあるのは、テスタ１２からの制御パターン信号の入力を示している。また、コントローラは、図２の制御手段３２に相当するものとする。上記期待値データは、階調順に期待値電圧発生器１３に入力される。
【０１０３】
上記期待値電圧発生器１３は、期待値データが第１メモリに入力される。第１メモリに格納された期待値データは、後段のラッチに一時格納されると共に、後段の減算手段〔−〕に転送される。ラッチにおいて、格納される期間は、次の階調の期待値データが第１メモリに入力されるまでである。
【０１０４】
上記減算手段には、第１メモリからの期待値データと、ラッチに格納された期待値データとが入力され、これらの差を求め、後段の除算手段〔÷〕に転送される。ここで、ラッチから減算手段に転送される期待値データは、第１メモリから減算手段に転送される期待値データとは階調数が異なっている。
【０１０５】
一方、上記のラッチに格納された期待値データは、後段の加減算手段にも転送される。この加減算手段〔＋／−〕における加減算については、後述する。
【０１０６】
また、第２メモリには、テスタ１２から転送される期待値データに関するデータのうち、期待値データ間の分割数が記憶され、この分割数を上記除算手段に転送する。
【０１０７】
したがって、上記除算手段では、前段の減算手段から転送されたデータを、第２メモリに格納された期待値データ間の分割数によって除算し、その結果を後段の積算手段〔×〕に転送する。
【０１０８】
また、第３メモリには、テスタ１２から転送される期待値データに関するデータのうち、出力する基準電圧に相当する比例値（階調表示数）が記憶され、この比例値を上記積算手段に転送する。
【０１０９】
したがって、上記積算手段では、前段の除算手段からのデータに、第３メモリに格納された基準電圧に相当する比例値を積算し、その結果を後段の加減算手段に転送する。
【０１１０】
上記加減算手段では、第１メモリからラッチを経て転送された期待値データに対して、上記積算手段で得られた値を加減算して、この結果を基準電圧として、差動増幅器アレイモジュール１４に出力する。
【０１１１】
なお、上記加減算手段において、階調表示用電圧に応じて加算と減算との何れかが実行される。
【０１１２】
上記減算手段、除算手段、積算手段、加減算手段によって、基準データを補間する補間手段を構成し、上記補間手段は、直線補間を実現するうえで最適なものとなっている。
【０１１３】
したがって、上記構成の液晶ドライバ検査装置における検査方法は、以下のようになる。
【０１１４】
半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査方法において、発生する基準電圧の数よりも少ない数の基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成ステップと、上記基準データ生成ステップにおいて、得られた基準データに応じて、上記基準電圧を発生する基準電圧発生ステップとを含んだものとなる。
【０１１５】
以下に、上記液晶ドライバ検査装置における検査動作を説明する。ここでは、被テストデバイスである液晶ドライバＬＳＩ（ソースドライバＬＳＩ）は、例えば、図５（ａ）のγ特性例１のような特性を持つものとする。そして、図５（ａ）のγ特性例１の横軸１（１階調目）から横軸２（１６階調目）までの出力特性をテストする場合の５階調目の出力電圧をテストするため、本期待値電圧発生器１３にて５階調目の出力電圧を生成する例で説明する。
【０１１６】
上記期待値電圧発生器１３において、γ特性例１の階調表示用電圧を生成するように、基準電圧を設定する。この基準電圧は、テスタ１２より出力しても良いし、別途、電圧発生器から出力しても良い。
【０１１７】
そして、液晶ドライバＬＳＩ１１には、表示データの入力端子（図示せず）から５階調目に相当する表示データをテスタ１２から出力する。これで、液晶ドライバＬＳＩ１１の液晶パネルへの出力端子１６Ｙ１〜Ｙｍからは５階調表示用電圧が出力されることになる。
【０１１８】
一方、テスタ１２から制御パターン信号（演算用設定値や制御信号）が期待値電圧発生器１３の入力手段３１を介して入力されることで制御手段３２による制御で、以下の動作が行われる。
【０１１９】
まず、１階調目（図５（ａ）の横軸１）の出力電圧６Ｖに相当するデジタル基準値データＤ１がテスタ１２より入力手段３１を介して入力（デジタル設定入力）され、第１メモリに記憶されると共に、ラッチ回路にラッチされる。
【０１２０】
次いで、１７階調目（図５（ａ）の横軸２）の出力電圧５．５Ｖに相当するデジタル基準値データＤ１がテスタ１２より入力手段３１を介して入力（デジタル設定入力）され、第１メモリに記憶される。
【０１２１】
次いで、減算手段（図３の〔−〕）で、ラッチされているデジタル基準値データＤ１と、今入力し記憶されたデジタル基準値データＤ１６の差電圧Ｌを算出し、その差電圧値を除算手段（図３の〔÷〕）に転送する。
【０１２２】
一方、第２メモリには、制御パターン信号としてコントローラを介して、図５（ａ）の横軸１−２間の階調数Ｊ1（ここでは、Ｊ1＝１６）が入力される。
【０１２３】
また、図５（ａ）の横軸２−３間、３−４間、４−５間の階調数Ｊｉ（ここでは、同じくＪ2＝Ｊ3＝Ｊ4＝１６）を同様に記憶される。
【０１２４】
また、第３メモリには、現在テストする階調表示数Hが５階調目であることを示す５の値が記憶されている。この値は、制御パターン信号として、コントローラを介して第３メモリに記憶されるものとする。
【０１２５】
上記減算手段で算出された差電圧Ｌは、除算手段（図３の〔÷〕）において、階調数Ｊで除算され、Ｌ／Ｊが算出される。ここでは、Ｌ／Ｊ＝（６Ｖ−５．５Ｖ）／１６が計算される。
【０１２６】
次いで、上記のＬ／Ｊは、積算手段（図３の〔×〕）に転送され、該積算手段において、基準電圧に相当する比例値としての階調表示数Ｈで積算され、Ｌ×Ｈ／Ｊが計算される。
【０１２７】
ここでは、５階調目であることから、Ｈ＝５となり、Ｌ×Ｈ／Ｊ＝（６Ｖ−５．５Ｖ）×５／１６が算出される。
【０１２８】
続いて、上記のＬ×Ｈ／Ｊは、加減算手段（図３の〔−〕）に転送され、該加減算手段において、先にラッチされているデジタル基準値データＤ１から、この値を減算することで、求める５階調目の期待値電圧（デジタルデータ）を生成し、ＤＡコンバータによりアナログ期待値電圧値を得る。
【０１２９】
尚、ここでは、階調電圧の高い側の出力電圧（例えば、６Ｖ）を基準にしているために、上記加減算手段は、減算手段として機能させているが、逆に、階調電圧の低い側の出力電圧（例えば、１Ｖ）を基準にして演算を開始すれば、加算手段として機能させるようにすればよい。
【０１３０】
上述のようにして得られたアナログ期待値電圧値を、図１の差動増幅器アレイモジュール１４に出力することで、５階調目の出力電圧のテストができることになる。
【０１３１】
このようにして、液晶ドライバＬＳＩ１１の各出力端子１６の出力電圧を順次テストし、次いで、表示データと階調表示数Ｈを変えながらテストを繰り返し、次に図５（ａ）の次の横軸ｋ−（k＋１）をシフトして同様なテストを行うことで液晶ドライバＬＳＩ１１における全階調表示用電圧における各出力端子１６での出力特性をテストすることができる。
【０１３２】
なお、階調数Ｊとデジタル基準値データＤｉを変えることで、液晶ドライバＬＳＩ１１の異なるγ補正に容易に対応可能である。
【０１３３】
本実施例は、液晶ドライバＬＳＩの出力特性に例を取り、直線特性の両端データを入力し、間の出力値は補間するものであるが、折れ線特性でも３点データもしくは複数データを入力し、各直線部を算出し補間すれば良い。
【０１３４】
また、図３では、第２メモリに階調数Ｊを、第３メモリに現在着目している階調表示数Ｈを記憶する方式であるが、第３メモリはカウンタ（ここでは１６カウンタ）にして別途クロックをカウントして１、２、・・・・、１６、１、２、・・のデジタルデータを出力するようにしても良い。
【０１３５】
次に、上記期待値電圧発生器１３の入出力と処理例について、図４（ａ）〜（ｄ）を参照しながら以下に説明する。図４（ａ）〜（ｄ）は、図２に示す入力手段３１の４つの例を示しており、いずれも出力先は、期待値電圧発生器１３の制御手段３２である。なお、入力手段３１は、これら４つの例に限定されるものではない。
【０１３６】
図４（ａ）は、入力手段３１として、パラレルデータ入力手段を用いた例を示している。この場合、テスタ１２からパラレルで期待値データ及び制御パターン信号がパラレルデータ入力手段に入力され、期待値電圧発生器１３の内部において、パラレルに信号処理が行われる。それゆえ、期待値電圧発生器１３での処理を高速に行うことが可能となる。
【０１３７】
図４（ｂ）は、入力手段３１として、直列接続されたシリアルデータ入力手段とシリアル／パラレル変換手段を用いた例を示している。この構成は、テスタ１２のＩ／Ｏが１チャンネルしか使用できない場合を想定したものであり、期待値データ及び制御パターン信号をシリアル信号として受け、シリアル／パラレル変換処理を行った後、図３に示す期待値電圧発生器１３の回路でパラレル処理を行うものである。
【０１３８】
図４（ｃ）は、入力手段３１として、直列接続されたアナログデータ入力手段とＡＤ変換手段を用いた例を示している。この場合、テスタ１２から期待値データをアナログ信号として受け、ＡＤ変換してデジタル信号とした上で、図３に示す期待値電圧発生器１３の回路で処理するものである。
【０１３９】
図４（ｄ）は、入力手段３１として、図４（ａ）〜（ｃ）に示した入力手段を切り替え可能した例を示している。すなわち、期待値電圧発生器１３において、上記３つの方式に対応できるようにしている。
【０１４０】
図４（ｄ）では、例えば、チャンネル数ＣＨに余裕があるテスタを使用の場合は、図４（ａ）に示すパラレルデータ入力手段を用いてそのまま処理する高速化対応する方式に切り替え、チャンネル数ＣＨに余裕がないテスタに使用の場合は、図４（ｂ）に示す１ＣＨだけ使用しシリアルデータ入力手段で受け内部でシリアル／パラレル変換する方式に切り替え、テスタにおいて、アナログデータを生成して入力する場合は、図４（ｃ）に示すアナログデータを入力して、内部でＡＤ変換する方式に切り替える。このように、各方式の切り替えは、テスタの特性に応じて行えばよい。この切り替えは機械的なスイッチを用いてもよいし、テスタからの信号の種類（パラレルデータ、シリアルデータ、アナログデータ）を入力手段３１の入力段で自動的に判断し、各信号の種類に応じた方式に自動的に切り替わるようにしてもよい。
【０１４１】
本発明のポイントは、液晶ドライバＬＳＩに限らず、各種アナログ電圧値を出力する被テストデバイスにおいて、テスタで期待値電圧データを生成する際、全ての出力値データを生成し期待値電圧発生器に転送するのではなく、出力値の間隔を置いて、生成し転送し、そのデータを用いて、期待値電圧発生器内で演算することで、間の出力データを補間して所望の期待値データを生成させるものである。
【０１４２】
この趣旨を変えない範囲で様々な変更が可能である。
【０１４３】
本実施例では図１のシステム構成例の中の期待値電圧発生器１３に着目したものであるが、この部分をテスタ１２へ内蔵しても良いし、さらには、期待値電圧発生器１３を液晶ドライバＬＳＩ１１等の半導体集積回路へ内蔵し、図６に示すようなラダー抵抗に置き換えて、制御手段と記憶手段と演算手段とＤＡ変換手段を備えることで外部から期待値データを入力し、内部でラッチさせることで容易に様々な出力特性に変更可な集積回路にすることも可能であり、応用範囲は広範である。
【０１４４】
ところで、上記液晶ドライバＬＳＩ１１において、商品化されているほとんどのものは、液晶パネルの所定のγ特性に対応する階調出力特性を備えたものとなっているが、複数種類の液晶パネルに対して、１種類の液晶ドライバで対応可能とさせるため、チップ毎にγ特性設定変更を可能にできる複数種類のγ特性に対応できる高機能な液晶ドライバが提案されている。
【０１４５】
しかしながら、このような高機能な液晶ドライバの試験では、理想電圧値の演算時間もプラスされることになるので、更にテスト時間が増加することとなる。
【０１４６】
ここで、高機能な液晶ドライバの試験におけるテスト時間増大の要因について、図５を参照しながら以下に説明する。図５（ａ）〜（ｃ）は、それぞれ液晶パネルのγ特性例を示したグラフであり、それぞれ縦軸は液晶ドライバＬＳＩからの液晶パネルへの階調表示用出力電圧値（１Ｖ〜６Ｖ）を示し、横軸は階調を示している。
【０１４７】
図５（ａ）に示すγ特性例１と図５（ｂ）に示すγ特性例２は、横軸１−２間（横軸ｋ−k＋１）には１６階調があり、横軸１−５間で、例えば、計６４階調表示であり、横軸１−２間（横軸ｋ−ｋ＋１）は直線特性であることを示し、横軸２、３、４で折れ線特性を示すものである。
【０１４８】
γ特性例１とγ特性例２において、この折れ線特性が、液晶パネルの違い等のために異なっていることを示している。
【０１４９】
また、図５（ｃ）に示すγ特性例３は、横軸１−２間（横軸ｋ−ｋ＋１）をよりきめこまかい折れ線特性を持たせた階調表示用出力電圧と階調との関係を示している。
【０１５０】
いずれも、外部から液晶ドライバＬＳＩの期待値電圧発生器１３に入力する基準電圧（図６のラダー抵抗を参照）を変えることで上記出力電圧を生成している。
【０１５１】
このように、液晶材料や液晶パネルの特性に応じて、表示品位を最適な値に対応して設定するためにγ特性を変更していることから、液晶ドライバに内蔵しているラダー抵抗によって階調毎の出力電圧値（図６では参照電圧を変えることで対応する例）が決定され、テストプログラム内ではγ特性仕様に応じた計算式を用いて各階調毎の出力電圧を演算で求めて、この値を基準電圧値データとして検査装置から出力している。
【０１５２】
この基準電圧値データを期待値電圧発生器１３に入力し、該期待値電圧発生器１３内部のＤＡコンバータでデジタル−アナログ変換を行い期待値電圧として差動増幅器アレイモジュール１４に出力する。
【０１５３】
従来は、液晶パネル毎にγ特性や階調数を決定して、図６に示すＬＳＩ内部のラダー抵抗値（参照電圧を変えるのではなく、ラダー抵抗の抵抗値をγ特性に合わせて設定）を設定することでカスタム的に生成するのが一般的である。
【０１５４】
そこで、上述したように、最近ではγ特性が図５（ａ）（ｂ）に示すγ特性１・γ特性２と変化する場合や、図５（ｃ）に示すγ特性３のように階調数を変更させるような場合でも、同一の液晶ドライバＬＳＩで複数種類の液晶パネルに対応できる高機能な液晶ドライバが提案されている。
【０１５５】
このような機能を有した液晶ドライバＬＳＩの出力特性（許容値、均一性）を保証するためには全ての出力状態をテストしておく必要があり、そのため、γ特性を変えた出力テストも行う必要がある。
【０１５６】
これは、異なるγ補正を行っている異なる液晶ドライバＬＳＩを同一のテスタで連続してテストする場合も同様に考えられることである。
【０１５７】
従来の半導体集積回路の検査装置では、テストプログラム内でγ特性に応じた階調出力電圧を演算させ、その結果に応じた基準値データ（テスタのＩ／Ｏの関係で１ｃｈの場合もある）をテスタより出力させ期待値発生手段で期待値電圧として生成する方法がとられているが、この方法では、容易に期待値電圧を出力することができなくテスト時間の増加するばかりか、テストプログラムの煩雑化、開発効率の低下にも繋がっていく。
【０１５８】
また、テスタ内部のメモリ容量の増大も問題となる。
【０１５９】
以上のように、測定精度の向上、及び１つの液晶ドライバで様々なγ特性に対応可能な液晶ドライバをも想定したテストを行っていく上で、図１０に示す従来の半導体集積回路の検査装置に於いて、テスト時間の短縮を実現するためには、液晶ドライバの出力電圧との差分を取るための基準電圧値をいかに効率よく発生するかが重要となる。
【０１６０】
ところが、図１に示す半導体集積回路の検査装置では、期待値電圧発生器１３において、期待値電圧を発生する時間を大幅に短縮させることができるので、上述のような高機能な液晶ドライバＬＳＩのテストを、高精度、且つ短時間で完了させることができる。
【０１６１】
通常、多出力・多階調化が進んだ液晶ドライバＬＳＩ等の半導体集積回路の検査において、コンパレータ２２における差動増幅電圧の同時判定により、テスト時間の大幅な短縮を図ることができるが、液晶ドライバＬＳＩ１１から出力されるｎ通りの階調電圧に対応する基準電圧をテスタにて生成し、測定毎にこの電圧を取り込む方法では、液晶系出力の測定を行う実質のテスト時間と比較して、基準電圧値の設定時間（転送時間）に数倍の時間を要している。
【０１６２】
ところが、本発明の液晶ドライバ検査装置によれば、基準電圧値を階調数や階調表示数など、液晶パネルのγ特性仕様に関する情報をメモリに取り込んで、これらの情報を基に基準電圧値を補間して生成するため、従来、テスタにて生成して基準電圧値データを電圧発生器に転送した場合に要した転送時間よりも大幅に転送時間を短縮することができ、この結果、テスト時間の大幅な短縮を図ることが可能となる。
【０１６３】
さらに、デバイス毎にγ特性が異なる場合の連続テストや、階調数が例えば２５６階調・１０２４階調と増加した場合でも、γ特性に応じた基準電圧を容易に補間して生成して発生させることができるため、このような場合でも基準電圧の設定時間を考慮する必要がなく、実質の判定時間のみでテストを行うことができるばかりか、テストプログラムの煩雑化を抑制でき、高効率のテストを容易に実現することが可能である。
【０１６４】
また、多階調化と共に測定精度の向上が必要で、例えば１０２４階調品では少なくとも、１ｍＶ以下の測定精度が必要となるが、基準値データのビット数が増加しても、テスト時間は従来技術のように大幅には増加せず、また、本発明では基準電圧をテスタではなく期待値電圧発生器１３内で生成するため、この電圧値の精度を向上させることができ、従来のテスタ等で基準電圧を発生させる場合と比べて格段に測定精度を向上させることができる。
【０１６５】
なお、本実施の形態では、本発明を、半導体集積回路として液晶ドライバＬＳＩのテストに適用した場合について説明したが、これに限定されるものではなく、ラダー抵抗等を用いての直線補間できるような多電圧値生成装置や、その検査に有効である。したがって、本願発明は、電圧値を変えることで階調表示を行っている表示装置や、ＤＡコンバータの出力検査にも適用できる。
【０１６６】
【発明の効果】
以上のように、本発明の基準電圧発生装置は、入力される基準データに応じて、基準電圧を発生する基準電圧発生装置において、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成手段を備えている構成である。
【０１６７】
それゆえ、基準電圧の必要な数よりも少ない数の基準データから、必要な数の基準電圧を生成することで、基準電圧発生装置への基準データの転送にかかる時間を、必要な数の基準電圧と同じ数の基準データを転送する場合に比べて短くすることができる。これにより、基準電圧の発生にかかる時間を短縮できるという効果を奏する。
【０１６８】
上記基準データ生成手段による基準データの補間は、直線補間が好適に用いられる。
【０１６９】
この場合、基準電圧発生装置にラダー抵抗等を用いることが可能となるので、簡単な構成で基準データの補間を行うことができるという効果を奏する。
【０１７０】
上記基準データ生成手段による直線補間は、例えば、以下に示す補間手段によって行われる。
【０１７１】
すなわち、上記補間手段は、入力される基準データ間の差を算出する減算手段と、上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、上記積算手段からの出力値を、上記入力される基準データの補間値として加減算する加減算手段とからなる。
【０１７２】
この場合、上記補間手段によって、基準データの直線補間を効率よく行うことができるという効果を奏する。
【０１７３】
また、被テストデバイスとしての液晶ドライバＬＳＩ等の半導体集積回路に上記構成の基準電圧発生装置を内蔵するようにしてもよい。
【０１７４】
この場合、従来の半導体集積回路の検査装置、すなわち基準電圧と階調表示用電圧との差を増幅して良否を判定する検査装置をそのまま使用することができるという効果を奏する。
【０１７５】
また、本発明の半導体集積回路の検査装置は、以上のように、半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査装置において、入力される基準データに応じて、上記基準電圧を発生する基準電圧発生回路を備え、上記基準電圧発生回路は、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する構成である。
【０１７６】
それゆえ、基準データの該基準電圧発生手段への転送に係る時間を短縮することにより、半導体集積回路の検査に必要な出力電圧を得るための時間を短縮できるので、半導体集積回路の検査に係る時間を大幅に短縮できる。
【０１７７】
これにより、検査精度を上げるために、基準データの容量（ビット数）が増えても、必要な数の基準電圧に対応する全ての基準データを基準電圧発生装置に転送する場合に比べて、基準データの転送時間を大幅に短縮することができる。
【０１７８】
したがって、検査精度を上げるために、基準電圧の発生に必要な基準データの容量（ビット数）を大きくした場合、上記構成のように、基準電圧発生装置内部で基準電圧に対応する基準データを生成するようにすれば、検査精度の向上に必要な基準データを短時間で作成することができる。
【０１７９】
以上のことから、被テストデバイスである半導体集積回路の検査を、極めて短時間でかつ高精度に実施することを可能になるという効果を奏する。
【０１８０】
上記基準電圧発生回路による基準データの補間は、直線補間が好適に用いられる。
【０１８１】
この場合、基準電圧発生装置にラダー抵抗等を用いることが可能となるので、簡単な構成で基準データの補間を行うことができるという効果を奏する。
【０１８２】
上記基準電圧発生回路による基準データの補間は、例えば、以下に示す補間手段によって行われる。
【０１８３】
すなわち、上記補間手段は、入力される基準データ間の差を算出する減算手段と、上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、上記積算手段からの出力値を、上記入力される基準データの補間値として加減算する加減算手段とからなる。
【０１８４】
この場合、上記補間手段によって、基準データの直線補間を効率よく行うことができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態にかかる半導体集積回路の検査装置の概略を示すブロック図である。
【図２】図１に示す半導体集積回路の検査装置内の基準電圧発生回路の概略ブロック図である。
【図３】図２に示す基準電圧発生回路の一例を示す回路図である。
【図４】（ａ）〜（ｄ）は、図２に示す基準電圧発生回路において適用される入力手段を示すブロック図である。
【図５】（ａ）〜（ｃ）は、γ特性例を示すグラフである。
【図６】ラダー抵抗の一例を示す回路図である。
【図７】階調電圧波形と期待値電圧波形とを示すグラフである。
【図８】一般的な、液晶ドライバのブロック図である。
【図９】従来の半導体集積回路の検査装置の概略を示すブロック図である。
【図１０】従来の他の半導集積装置の検査装置の概略を示すブロック図である。
【符号の説明】
１１ 液晶ドライバＬＳＩ１１（半導体集積回路）
１２ テスタ
１３ 期待値電圧発生器（基準電圧発生回路）
１４ 差動増幅器アレイモジュール
１５ ＤＡコンバータ
１６ 出力端子
１７ 入力端子
１８ 入力端子
１９ 差動増幅器
２０ 出力端子
２１ 入力チャネル
２２ コンパレータ
３１ 入力手段
３２ 制御手段
３３ 期待値データ生成手段
３４ 演算手段
３５ 記憶手段
３６ 期待値電圧出力手段

Claims (3)

1. 入力される基準データに応じて、基準電圧を発生する基準電圧発生回路を備え、半導体集積回路の出力電圧レベルの良否を、上記基準電圧発生回路で生成された基準電圧と比較することで判定する半導体集積回路の検査装置において、
   上記基準電圧発生回路は、
   発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成手段を備え、
   上記基準データ生成手段による基準データの補間が、直線補間であるとき、
   上記基準データ生成手段は、
   入力される基準データ間の差を算出する減算手段と、
   上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、
   上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、
   上記積算手段からの出力値を、補間値として上記入力される基準データに加減算する加減算手段とからなる補間手段を含んでいることを特徴とする半導体集積回路の検査装置。
2. 上記半導体集積回路は、液晶駆動用集積回路であることを特徴とする請求項１に記載の半導体集積回路の検査装置。
3. 半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査方法において、
   発生する基準電圧の数よりも少ない数の基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成ステップと、
   上記基準データ生成ステップにおいて、得られた基準データに応じて、上記基準電圧を発生する基準電圧発生ステップとを含み、
   上記基準データ生成ステップにおける基準データの補間が、直線補間であるとき、
   上記基準データ生成ステップは、
   入力される基準データ間の差を算出する第１のステップと、
   上記第１のステップで算出された値を該入力される基準データ間の分割数で除算する第２のステップと、
   上記第２のステップで除算された値に、上記基準電圧発生ステップにおいて発生する基準電圧に相当する比例値を積算する第３のステップと、
   上記第３のステップで積算された値を、補間値として上記入力された基準データに加減算する第４のステップとを含んでいることを特徴とする半導体集積回路の検査方法。

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