JP4097986B2 - 半導体集積回路の検査装置及び検査方法 - Google Patents
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Description
【発明の属する技術分野】
本発明は、複数個のDAコンバータを内蔵し、各DAコンバータの出力電圧を、それぞれ対応する出力端子より出力する構成とした半導体集積回路の検査装置に関し、特に、入力される基準データに応じて、基準電圧を発生する基準電圧発生装置を備えた検査装置に関するものである。
【0002】
【従来の技術】
近年、画像表示装置の技術の向上により、精密なCG(コンピュータ・グラフィックス)画像、臨場感あふれる高精細な自然画像などを表示する事が可能となり、さらに、より高階調、より高精細な画像を表示したいという要求が高まっている。
【0003】
そして、画像表示装置のうち、液晶表示装置である液晶パネルにおいても、表示画像に対する一層の高精細化への要求が高まっており、この要求に答えるべく該液晶パネルに搭載される液晶ドライバLSIは、多出力化、多階調化が進んできている。
【0004】
液晶パネルにおいて、階調表示を行うため、液晶ドライバLSIの各出力手段はそれぞれDAコンバータを内蔵し、階調電圧を出力するようになっている。この動作について、図8を参照しながら以下に説明する。図8は、一般的な液晶ドライバのブロック図を示し、特に、階調表示用電圧を出力し液晶パネルのソース信号ラインを駆動するソースドライバ部のブロック図を示している。
【0005】
以下、ソースドライバLSIとして説明するが、ソースドライバを含んで構成された液晶ドライバでも良い。
【0006】
ソースドライバLSIでは、まず、液晶パネルの各ソース信号ラインに出力する階調表示用電圧に対応するデジタル入力データ(例えば、64階調表示の場合、R、G、B各6ビットの入力データ)を、転送クロックCKでシフトレジスタから転送されるスタートパルス信号(図示せず)に基づき、サンプリングメモリに順次サンプリングして、1水平同期期間のデータ(同時に出力数分のデータ)を取り込み、ホールドメモリに一旦ラッチする。
【0007】
次に、水平同期信号LSにより、ホールドメモリから1水平同期期間のデータを同時に出力させ、レベルシフタを介し液晶パネルへの印加電圧レベルに昇圧してDAコンバータへ転送する。このDAコンバータは、ソースドライバの各出力毎(例えば、540出力端子)に設置されている。
【0008】
続いて、DAコンバータにおいて、前述の昇圧されたデジタル入力データに応じた階調表示用電圧を選択して、この階調表示用電圧を、それぞれの出力毎に有している出力オペアンプを介して出力し、液晶パネルの各ソース信号ラインに入力する。
【0009】
尚、階調表示用電圧(例えば、64階調表示分)は、基準電圧発生回路(ラダー抵抗)にて、外部から入力される基準電圧(例えば、V0、V1、・・・、V10・・・)を基に生成され、DAコンバータに出力される。
【0010】
上記基準電圧発生回路としては、一般的にはラダ−抵抗が使用されている。このラダー抵抗について、図6を参照しながら以下に説明する。図6は、ラダー抵抗の一般的な模式図を示す。
【0011】
このラダ−抵抗の模式図では、LSI外部から基準電圧値を入力できるように端子V0〜Vnを有し、入力ラダー抵抗m1〜mnの各両端からDAコンバータ回路にn+1階調表示用の各電圧値を出力している。図6では、DAコンバータ回路への矢印を省略している。
【0012】
尚、図6では、端子V0〜Vnの例を示しているが、これはあくまでも1例である。
【0013】
このように、基準電圧値を変えることで、後述するようにγ特性に合致した補正が可能となっている。
【0014】
図8に示す基準電圧発生回路では、前述の入力表示データが6ビットの場合ではn=64の64種類の階調表示用電圧が、8ビットの場合はn=256の256種類の階調表示用電圧が、10ビットの場合ではn=1024の1024種類の階調表示用電圧が生成される。
【0015】
また、液晶ドライバ用LSIの多階調化に伴い、各階調表示用電圧の変動の許容値は狭くなることから、この品質を確保するための液晶ドライバのテストは、高精度測定が不可欠となる。つまり、ソースドライバLSIのDAコンバータから出力されるそれぞれの階調表示用電圧値がすべて許容値内の正しい電圧値を出力しているかどうか、また出力端子毎にある各DAコンバータ間において、出力される階調電圧値がそれぞれ互いに均一であるかどうかを一層高精度にテストする必要がある。
【0016】
被テストデバイスDUT(Device Under Test)の電源電圧が同一であれば、出力端子の性能が64階調表示から256階調表示に向上することにより、測定精度は4倍高精度化する必要がある。
【0017】
以下、テストの対象となる被テストデバイスDUTは、出力端子数がm、各出力端子には、n通りの電圧レベル(階調表示用電圧)を選択して出力するためのn階調DAコンバータを内蔵する液晶ドライバ用LSI(ソースドライバLSI)の例についてテスト方法を、図9を参照しながら以下に説明する。
【0018】
図9は、被テストデバイスDUTとしての液晶ドライバLSI(以下、単にDUTと称する)111を半導体試験装置(テスタ)112で試験する例である。
【0019】
テスタ112は、DUT11に所定の表示データに相当する入力信号を入力し、DUT11から出力される信号の良否を判定する。
【0020】
図9のテストシステムでは、テスタ112を用いて所定の入力をDUT111、即ち、液晶ドライバLSI(図8の構成のうち、図9ではDAコンバータ(DAC)のみ記述しており、出力オペアンプ等は省略している)へ入力信号(所定の表示データ)をRGB入力から入力し、その表示データに応じた階調表示用電圧レベルを出力させる。
【0021】
まず、例えば、最も低い階調表示用電圧を各出力端子Y1〜Ymから出力させ、テスタ112にあるマトリクススィッチの開閉を順次制御し、時分割に入力させ、該テスタ112に内蔵されている高精度アナログ電圧測定器115を用いて、端子Y1から端子Ymまでの出力を順次1階調目の階調表示用電圧値を測定し、その測定結果を逐次、テスタ112に内蔵されているデータメモリ113に格納する。
【0022】
この操作をn階調分繰り返していき、最終的には全出力端子分で全階調表示分のデータをデータメモリ113に格納(m×n個分のデータ)されたことになる。
【0023】
上記データメモリ113に格納されたデータを、テスタ112に内蔵されている演算装置114を用いて所定の演算を行い、各出力端子における各階調電圧値や各出力端子間の階調電圧値が許容値内にあるかの均一性の試験を行う。
【0024】
このような液晶ドライバLSI(ソースドライバLSI)のテストにおいて、多出力化・多階調化が進むにつれ、データの取り込み量の増加およびこれに伴うデータ処理時間の増加が進み、テスト時間は大幅に増加することとなる。
【0025】
そこで、特開2001−99899号公報には、前述した図9に示したテストシステムにおいて、テスト時間増大の課題を解決するテストシステムが開示されている。
【0026】
本テストシステム構成では、上記のテスト時間増大の課題を解決する手段として、各階調毎の理想電圧値と液晶ドライバの各出力端子より出力される電圧値との差分を各出力端子に対応して備えられている差動増幅器アレイモジュールで取り、この差分電圧をテスタ内のコンパレータを用いてパラレルに判定することで、短時間に従来と同等の試験を実施する手法である。
【0027】
このテストシステムについて、図10を参照しながら以下に説明する。図10は、被テストデバイスとしてのDUT121を、テスタ122と電圧発生器123と、差動増幅器アレイモジュール124とで試験する。なお、DUT121とテスタ122の動作は、図9で説明したDUT111、テスタ112と同様であり、ここでは繰り返し説明しない。
【0028】
上記電圧発生器123は、DUT121が出力すべき期待電圧レベル、即ち、理想出力電圧を発生する。差動増幅器アレイモジュール124には、前記電圧発生器123の出力信号とDUT121の出力端子の出力信号が入力され、これらの差電圧を増幅して出力する。その出力はテスタ122に入力される。ここでも、テストの対象となるDUT121は、出力端子数がm(Y1〜Ym個)、各出力端子にはn通りの電圧レベルを選択して出力するためのn階調DAコンバータを内蔵する液晶ドライバ用LSI(ソースドライバLSI)の例についてのテスト方法を説明する。
【0029】
DUT121は、m個の出力端子を備え、各出力端子にはそれぞれDAコンバータ(DAC)が備えられており、先に説明したように、表示データに応じてn種類の階調表示用電圧を発生する。なお、図10では、上記DUT121において、前述のDUT111と同様に、出力オペアンプ等は省略している。
【0030】
まず、テスタ122からDUT121に、表示データに相当する入力信号を与えてm個の出力端子からは、例えば同じ階調表示用電圧を発生させるようDUT121を動作させる。
【0031】
m個の出力端子から出力された階調表示用電圧を、同時に(パラレルに)差動増幅器アレイモジュール124に搭載される差動増幅器の入力端子にそれぞれ入力する。
【0032】
一方、DUT121の出力端子から階調電圧が入力されると同時に、階調表示用電圧の期待値電圧となる電圧値が電圧発生器123から出力され、差動増幅器アレイモジュール124に搭載される差動増幅の他の入力端子に入力される。
【0033】
DUT121が出力したm個の階調表示用電圧値と電圧発生器123で発生した期待値電圧値の差電圧、即ち期待値電圧とのずれ量を差動増幅器で増幅して求める。この差動増幅器での増幅は、差電圧の比較判定を高精度で行うためである。
【0034】
増幅されたそれぞれm個の電圧値は、差動増幅器アレイモジュール124の出力端子より出力され、テスタ122のテスタチャンネル(1ch〜Mch)にパラレルに入力される。
【0035】
テスタ122には、電圧測定を行う手段として、高精度にDC電圧レベルを測定するためのDC測定ユニットと前述のテスタチャンネルに備えられたコンパレータがある。コンパレータは、主に、機能動作テストを行う為のものであるので、その電圧測定精度はDC測定ユニットに比べ低く、通常は、上記のような高精度電圧測定および比較判定を行うことはできないが、前述の増幅手段で差電圧を増幅している為、コンパレータでの比較判定が可能となる。
【0036】
このように、差動増幅器アレイモジュール124を用いて測定を行うことで従来と同等、もしくはそれ以上の測定精度で試験を短時間で実現している。
【0037】
上記差動増幅器アレイモジュール124に入力される電圧発生器123からの期待値電圧波形と、DUT121の出力電圧波形(以下、階調電圧波形)との関係は、図7に示すようになる。
【0038】
DUT121から出力される階調電圧値は、期待値電圧値に対してずれ電圧△V1、△V2、△V3、・・・を発生する。DUT121のテストにおいては、これらずれ電圧△Vが規定された電圧範囲に入っているかどうか、また同一階調表示用電圧での各出力端子間の電圧値比較において、これらのずれ電圧△Vが均一性を有しているかどうかをテストする。
【0039】
また、上記公報に開示されたテストシステムでは、各階調表示用電圧毎の期待値電圧を期待値電圧発生器123から出力するが、この期待値電圧として、後述するγ特性仕様等を反映した形のあらかじめ設定された期待値電圧を別途演算手段(テスタ122に内蔵)において、入力信号を基にテストプログラム内で演算し、この結果を期待値電圧発生器123に転送して、順次、γ特性を反映した期待値電圧を出力していた。
【0040】
【発明が解決しようとする課題】
ところが、近年、階調数の増加に伴い、液晶ドライバのような被テストデバイスDUTの理想出力電圧、即ち期待値電圧と、実際の液晶ドライバの出力電圧、即ち階調電圧とのずれ電圧△Vに対して規定される仕様はさらに厳しくなり、一般に64階調仕様では±20mV以下、256階調仕様では±10mV以下、さらなる階調数の増加と共に数mV以下になるのも時間の問題となってきている。
【0041】
また、期待値電圧もγ特性仕様などであらかじめ設定した計算式に基づいてテストプログラム内で演算し、この値を電圧発生器へ転送して、期待値電圧として出力しているため、この演算結果データの転送に費やすための時間も階調数の増加と共に長くなってきている。
【0042】
具体的には、テストプログラム内で演算して生成したγ特性に対応した出力電圧値を、テスタより電圧発生器に転送する手段として、テスタのI/Oチャンネル数の制約から1chでシリアルにデータを転送しないといけない場合がある。
【0043】
この場合、例えば256階調表示用ドット反転対応の液晶ドライバLSI(ソースドライバLSI)では、隣接する端子は液晶パネルの画素(ドット)毎に交流駆動するため正極性及び負極性のデータが必要であり、従って、512階調表示用のデータを転送しなければならない。
【0044】
1データ(64階調表示用液晶ドライバのテストに必要なデータビット数は6ビット以上になる)3msの転送時間が必要だとすると、期待値電圧の転送だけで1.5秒の時間が必要となる。
【0045】
これは、この転送されるデータのビット数は基準電圧発生器自体の精度に起因する測定精度に関わり、一例をあげると64階調表示用液晶ドライバ(表示データは6ビット)での一般的な出力バラツキ仕様である±20mVを判定するためには、この10倍以上の測定精度が必要となる。
【0046】
10倍以上の測定精度を確保しようとすれば、表示データ6ビットに対して、さらに3ビット分精度を上げる必要があり、結果、6+3ビットの9ビットの転送データが必要となる。
【0047】
さらに、階調数の増加に比例する形で測定精度の向上にも拍車がかかり、いかにして高精度測定を実現していくかというのは、重要な課題のひとつでもあることから、精度向上のため、転送データのビット数はさらに増大することになり、これがデータの転送時間の増大となる。
【0048】
そして、実際にずれ電圧を判定するための時間と、上記の期待値電圧の転送時間とを比較すると、判定時間1に対して、転送時間が2〜3という比率になり、階調数が増加し、精度向上が必要になるにつれ、その比率はさらに増大することになる。
【0049】
その結果、テストを行う上で本来必要としない時間(設定時間など)が長くなってしまい、これはテスト時間の増大化、すなわちテスト処理能力の低下に繋がっていく。
【0050】
本発明は、上記の各問題点に鑑みなされたものであって、その目的は、被テストデバイスとしてのDAコンバータの出力電圧のテストを極めて短時間でかつ高精度に実施することを可能にする基準電圧発生装置及びそれを備えた半導体集積回路、半導体集積回路の検査装置及び検査方法を提供することにある。
【0051】
【課題を解決するための手段】
上記の課題を解決するために、本発明の基準電圧発生装置は、入力される基準データに応じて、基準電圧を発生する基準電圧発生装置において、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成手段を備えていることを特徴としている。
【0052】
一般的な基準電圧発生装置では、一つの基準データに対して一つの基準電圧を発生するようになっているので、必要とする数の基準電圧を発生するのにかかる時間は、基準電圧発生装置への基準データの転送にかかる時間に依存する。
【0053】
したがって、基準電圧発生装置で発生させる基準電圧の数を増やせば、それだけ該基準電圧発生装置に転送される基準データの数も多くなり、基準データの基準電圧発生装置への転送にかかる時間が長くなる。この結果、必要な数の基準電圧の発生に時間がかかるという問題が生じる。
【0054】
そこで、上記構成のように、基準電圧の必要な数よりも少ない数の基準データから、必要な数の基準電圧を生成することで、基準電圧発生装置への基準データの転送にかかる時間を、必要な数の基準電圧と同じ数の基準データを転送する場合に比べて短くすることができる。これにより、基準電圧の発生にかかる時間を短縮できる。
【0055】
例えば、このような基準電圧発生装置を、基準電圧に基づいて被検査体(被テストデバイス)を検査する検査装置に利用すれば、検査時間を短縮させることができる。
【0056】
一般に、基準データを基準電圧発生装置に転送する時間は、基準電圧発生装置内部で基準データを補間して生成する時間に比べて非常に長い。このため、基準データの容量(ビット数)が大きくなれば、上記の時間差はさらに大きくなる。
【0057】
したがって、検査精度を上げるために、基準電圧の発生に必要な基準データの容量(ビット数)を大きくした場合、上記構成のように、基準電圧発生装置内部で基準電圧に対応する基準データを生成するようにすれば、検査精度の向上に必要な基準データを短時間で生成することができる。
【0058】
これにより、被テストデバイスのテストを、極めて短時間でかつ高精度に実施することを可能になる。
【0059】
基準電圧発生装置として、ラダー抵抗等を用いて多電圧値を生成する装置では、基準データ生成手段による基準データの補間は、直線補間となる。
【0060】
上記基準データ生成手段による直線補間は、例えば、以下に示す補間手段によって行われる。
【0061】
すなわち、上記補間手段は、入力される基準データ間の差を算出する減算手段と、上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、上記積算手段からの出力値を、上記入力される基準データの補間値として加減算する加減算手段とからなる。
【0062】
この場合、上記補間手段によって、基準データの直線補間を効率よく行うことができる。
【0063】
また、被テストデバイスとしての液晶ドライバLSI等の半導体集積回路に上記構成の基準電圧発生装置を内蔵するようにしてもよい。
【0064】
この場合、従来の半導体集積回路の検査装置、すなわち基準電圧と階調表示用電圧との差を増幅して良否を判定する検査装置をそのまま使用することができる。
【0065】
また、本発明の半導体集積回路の検査装置は、半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査装置において、入力される基準データに応じて、上記基準電圧を発生する基準電圧発生回路を備え、上記基準電圧発生回路は、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成することを特徴としている。
【0066】
上記の構成によれば、基準データの該基準電圧発生手段への転送に係る時間を短縮することにより、半導体集積回路の検査に必要な出力電圧を得るための時間を短縮できるので、半導体集積回路の検査に係る時間を大幅に短縮できる。
【0067】
これにより、検査精度を上げるために、基準データの容量(ビット数)が増えても、必要な数の基準電圧に対応する全ての基準データを基準電圧発生装置に転送する場合に比べて、基準データの転送時間を大幅に短縮することができる。
【0068】
したがって、検査精度を上げるために、基準電圧の発生に必要な基準データの容量(ビット数)を大きくした場合、上記構成のように、基準電圧発生装置内部で基準電圧に対応する基準データを生成するようにすれば、検査精度の向上に必要な基準データを短時間で作成することができる。
【0069】
これにより、被テストデバイスである半導体集積回路の検査を、極めて短時間でかつ高精度に実施することが可能になる。
【0070】
基準電圧発生装置として、ラダー抵抗等を用いて多電圧値を生成する装置では、基準データ生成手段による基準データの補間は、直線補間となる。
【0071】
上記基準電圧発生回路による基準データの補間は、例えば、以下に示す補間手段によって行われる。
【0072】
すなわち、上記補間手段は、入力される基準データ間の差を算出する減算手段と、上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、上記積算手段からの出力値を、上記入力される基準データの補間値として加減算する加減算手段とからなる。
【0073】
この場合、上記補間手段によって、基準データの直線補間を効率よく行うことができる。
【0074】
上記半導体集積回路として、液晶駆動用集積回路、すなわち液晶ドライバLSI(ソースドライバLSI)の場合、さらに、以下に示すような効果を奏する。
【0075】
すなわち、上記の半導体集積回路の検査装置によれば、多出力・多階調化が進んだ液晶ドライバLSIの検査において、基準電圧値を階調数や階調表示数、液晶パネルのγ特性仕様に関する情報を考慮して基準データを補間して生成することが可能となる。
【0076】
したがって、デバイス毎にγ特性が異なる場合の連続テストや、階調数が例えば256階調・1024階調と増加した場合でも、γ特性に応じた基準電圧を容易に補間して生成して発生させることができるため、このような場合でも基準電圧の設定時間を考慮する必要がなく、実質の判定時間のみでテストを行うことができる。
【0077】
また、多階調化と共に測定精度の向上が必要で、例えば1024階調品では少なくとも、1mV以下の測定精度が必要となるが、基準データの容量(ビット数)が増加しても、検査時間は従来技術のように大幅には増加せず、また、本発明では基準電圧を基準電圧発生回路内で生成するため、この電圧値の精度を向上させることができ、従来のテスタ等で基準電圧を発生させる場合と比べて格段に測定精度を向上させることができる。
【0078】
上記構成の半導体集積回路の検査装置は、以下に示す検査方法の処理の流れによって実行される。
【0079】
本発明の半導体集積回路の検査方法は、半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査方法において、発生する基準電圧の数よりも少ない基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成ステップと、上記基準データ生成ステップにおいて、得られた基準データに応じて、上記基準電圧を発生する基準電圧発生ステップとを含んでいることを特徴としている。
【0080】
また、上記基準データ生成ステップにおける基準データの補間を、直線補間でするようにしてもよい。
【0081】
また、上記基準データ生成ステップは、入力される基準データ間の差を算出する第1のステップと、上記第1のステップで算出された値を該入力される基準データ間の分割数で除算する第2のステップと、上記第2のステップで除算された値に、上記基準電圧発生ステップにおいて発生する基準電圧に相当する比例値を積算する第3のステップと、上記第3のステップで積算された値を、該入力される基準データに補間値として加減算する第4のステップとを含むようにしてもよい。
【0082】
【発明の実施の形態】
本発明の一実施の形態について、説明すれば以下の通りである。なお、本実施の形態では、被検査デバイス(DUT)として、半導体集積装置の一種である液晶ドライバLSI(出力数m、階調数n)を用い、この液晶ドライバLSIを検査する検査装置について説明する。
【0083】
本実施の形態にかかる液晶ドライバ検査装置について、図1を参照しながら以下に説明する。図1は、液晶ドライバ検査装置の概略を示すブロック図である。
【0084】
上記液晶ドライバ検査装置は、半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する装置であって、入力される基準データに応じて、上記基準電圧を発生する基準電圧発生回路を備え、上記基準電圧発生回路は、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成することを特徴している。
【0085】
すなわち、液晶ドライバ検査装置は、図1に示すように、被検査デバイス(DUT)としての液晶ドライバLSI11からの出力電圧を受けて、該液晶ドライバLSI11の良否を判定するための、テスタ12、基準電圧発生装置としての期待値電圧発生器13、差動増幅器アレイモジュール14を含んだ構成となっている。
【0086】
上記液晶ドライバLSI11は、m個のDAコンバータ(DAC)15と、各DAコンバータ15に接続された出力端子16(Y1〜Ym)とを有している。
【0087】
前述のDUT111及びDUT121と同様に、出力オペアンプ等は省略している。
【0088】
上記DAコンバータ15は、n階調の階調電圧を出力するようになっている。
【0089】
上記液晶ドライバLSI11は、各DAコンバータ15から出力される階調電圧を、各出力端子16から差動増幅器アレイモジュール14に並列に出力するようになっている。
【0090】
上記差動増幅器アレイモジュール14は、液晶ドライバLSI11からの階調電圧が入力されるm個の入力端子17と、期待値電圧発生器13からの期待値電圧(基準データ)が入力される1個の入力端子18と、m個の差動増幅器19と、各差動増幅器19に接続された出力端子20とを含んだ構成となっている。上記各差動増幅器19は、入力端子17からの階調電圧と、入力端子18からの期待値電圧とが入力されるようになっている。
【0091】
上記差動増幅器アレイモジュール14は、各差動増幅器19にて、階調電圧と期待値電圧との差電圧を求めた後、増幅して出力端子20からテスタ12に並列に出力するようになっている。
【0092】
ここで、上記差動増幅器19の動作について、図7を参照しながら以下に説明する。図7は、差動増幅器19に入力された階調電圧波形と期待値電圧波形との関係を示す図である。
【0093】
各差動増幅器19は、液晶ドライバLSI11より出力される階調電圧と、期待値電圧発生器13より出力される期待値電圧との間のずれ電圧(図7に示す、V1、V2、V3)を所定の倍率(例えば、100倍、或いは、それ以上の倍率)で増幅した増幅出力電圧を出力するものである。この差動増幅器19における、ずれ電圧値の増幅処理により、後段のテスタ12のコンパレータ22における比較判定の高精度化を実現しているものである。
【0094】
上記テスタ12は、差動増幅器アレイモジュール14からの差電圧が入力されるm個の入力チャネル21(1ch〜Mch)と、各入力チャネル21を介して入力される差電圧が所定の電圧範囲にあるか否かを判定するコンパレータ22とを含んだ構成となっている。
【0095】
上記テスタ12を構成するコンパレータ22は、各入力チャネル21を介して入力された各差動増幅器19からの増幅出力電圧が、それぞれ、所定の電圧範囲(例えば、64階調の場合は、ずれ電圧の値で示して、±20mV以下の範囲、256階調の場合は、同、±10mv以下の範囲)にあるか否かの判定を同時に実行し、その結果を示す信号、すなわち、全ての入力電圧が所定電圧範囲内にあるか、或いは、何れかの入力電圧が所定電圧範囲外となっているかを示す判定結果信号を出力するようになっている。
【0096】
ここで、上記期待値電圧発生器13について、図2及び図3を参照しながら以下に説明する。図2は、期待値電圧発生器13の概略構成を示すブロック図であり、図3は、期待値電圧発生器13の回路例を示す回路図である。
【0097】
上記期待値電圧発生器13は、入力される基準データに応じて、基準電圧を発生する装置であって、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成手段を備えていることを特徴としている。
【0098】
すなわち、期待値電圧発生器13は、図2に示すように、テスタ12からの期待値データ(基準データ)や制御パターン信号(演算用設定値や制御信号)を入力する入力手段31と、入力された期待値データを補間して、出力する基準電圧の数と同じ数になるように期待値データを生成する期待値データ生成手段33と、入力された制御パターン信号に基づいて、上記期待値データ生成手段33の制御を行う制御手段32と、期待値データ生成手段33にて生成された期待値データに応じた基準電圧を生成し、出力する期待値電圧出力手段36とを含んだ構成となっている。
【0099】
上記期待値データ生成手段33は、期待値データに対して所定の演算(補間処理)を行う演算手段34と、期待値データや演算結果を記憶する記憶手段35とを含んでいる。なお、液晶ドライバLSI11内部において、多電圧値はラダー抵抗(図6参照)によって発生するようになっているので、上記演算手段34による補間処理は、直線補間にする必要がある。
【0100】
この期待値データ生成手段33では、入力される期待値データがデジタルデータであり、記憶や演算においてもデジタルデータのままで行われる。したがって、期待値電圧出力手段36において、基準電圧を生成した後、該基準電圧をDA変換して期待値電圧として差動増幅器アレイモジュール14に出力するようになっている。
【0101】
尚、期待値電圧出力手段36は、期待値データに応じた基準電圧を生成した後、該基準電圧を単にバッファ手段に記憶させるだけで、デジタルデータのまま差動増幅器アレイモジュール14に出力してもよい。この場合、差動増幅器アレイモジュール14の入力端子18と差動増幅器19との間に内にDAコンバータを備えるようにすればよい。
【0102】
上記構成の期待値電圧発生器13における直線補間を行う場合の具体的な回路構成の一例を、図3に示す。図3において、デジタル設定入力とあるのは、図1に示すテスタ12からの期待値データに関するデータの入力を示し、制御パターン入力とあるのは、テスタ12からの制御パターン信号の入力を示している。また、コントローラは、図2の制御手段32に相当するものとする。上記期待値データは、階調順に期待値電圧発生器13に入力される。
【0103】
上記期待値電圧発生器13は、期待値データが第1メモリに入力される。第1メモリに格納された期待値データは、後段のラッチに一時格納されると共に、後段の減算手段〔−〕に転送される。ラッチにおいて、格納される期間は、次の階調の期待値データが第1メモリに入力されるまでである。
【0104】
上記減算手段には、第1メモリからの期待値データと、ラッチに格納された期待値データとが入力され、これらの差を求め、後段の除算手段〔÷〕に転送される。ここで、ラッチから減算手段に転送される期待値データは、第1メモリから減算手段に転送される期待値データとは階調数が異なっている。
【0105】
一方、上記のラッチに格納された期待値データは、後段の加減算手段にも転送される。この加減算手段〔+/−〕における加減算については、後述する。
【0106】
また、第2メモリには、テスタ12から転送される期待値データに関するデータのうち、期待値データ間の分割数が記憶され、この分割数を上記除算手段に転送する。
【0107】
したがって、上記除算手段では、前段の減算手段から転送されたデータを、第2メモリに格納された期待値データ間の分割数によって除算し、その結果を後段の積算手段〔×〕に転送する。
【0108】
また、第3メモリには、テスタ12から転送される期待値データに関するデータのうち、出力する基準電圧に相当する比例値(階調表示数)が記憶され、この比例値を上記積算手段に転送する。
【0109】
したがって、上記積算手段では、前段の除算手段からのデータに、第3メモリに格納された基準電圧に相当する比例値を積算し、その結果を後段の加減算手段に転送する。
【0110】
上記加減算手段では、第1メモリからラッチを経て転送された期待値データに対して、上記積算手段で得られた値を加減算して、この結果を基準電圧として、差動増幅器アレイモジュール14に出力する。
【0111】
なお、上記加減算手段において、階調表示用電圧に応じて加算と減算との何れかが実行される。
【0112】
上記減算手段、除算手段、積算手段、加減算手段によって、基準データを補間する補間手段を構成し、上記補間手段は、直線補間を実現するうえで最適なものとなっている。
【0113】
したがって、上記構成の液晶ドライバ検査装置における検査方法は、以下のようになる。
【0114】
半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査方法において、発生する基準電圧の数よりも少ない数の基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成ステップと、上記基準データ生成ステップにおいて、得られた基準データに応じて、上記基準電圧を発生する基準電圧発生ステップとを含んだものとなる。
【0115】
以下に、上記液晶ドライバ検査装置における検査動作を説明する。ここでは、被テストデバイスである液晶ドライバLSI(ソースドライバLSI)は、例えば、図5(a)のγ特性例1のような特性を持つものとする。そして、図5(a)のγ特性例1の横軸1(1階調目)から横軸2(16階調目)までの出力特性をテストする場合の5階調目の出力電圧をテストするため、本期待値電圧発生器13にて5階調目の出力電圧を生成する例で説明する。
【0116】
上記期待値電圧発生器13において、γ特性例1の階調表示用電圧を生成するように、基準電圧を設定する。この基準電圧は、テスタ12より出力しても良いし、別途、電圧発生器から出力しても良い。
【0117】
そして、液晶ドライバLSI11には、表示データの入力端子(図示せず)から5階調目に相当する表示データをテスタ12から出力する。これで、液晶ドライバLSI11の液晶パネルへの出力端子16Y1〜Ymからは5階調表示用電圧が出力されることになる。
【0118】
一方、テスタ12から制御パターン信号(演算用設定値や制御信号)が期待値電圧発生器13の入力手段31を介して入力されることで制御手段32による制御で、以下の動作が行われる。
【0119】
まず、1階調目(図5(a)の横軸1)の出力電圧6Vに相当するデジタル基準値データD1がテスタ12より入力手段31を介して入力(デジタル設定入力)され、第1メモリに記憶されると共に、ラッチ回路にラッチされる。
【0120】
次いで、17階調目(図5(a)の横軸2)の出力電圧5.5Vに相当するデジタル基準値データD1がテスタ12より入力手段31を介して入力(デジタル設定入力)され、第1メモリに記憶される。
【0121】
次いで、減算手段(図3の〔−〕)で、ラッチされているデジタル基準値データD1と、今入力し記憶されたデジタル基準値データD16の差電圧Lを算出し、その差電圧値を除算手段(図3の〔÷〕)に転送する。
【0122】
一方、第2メモリには、制御パターン信号としてコントローラを介して、図5(a)の横軸1−2間の階調数J1(ここでは、J1=16)が入力される。
【0123】
また、図5(a)の横軸2−3間、3−4間、4−5間の階調数Ji(ここでは、同じくJ2=J3=J4=16)を同様に記憶される。
【0124】
また、第3メモリには、現在テストする階調表示数Hが5階調目であることを示す5の値が記憶されている。この値は、制御パターン信号として、コントローラを介して第3メモリに記憶されるものとする。
【0125】
上記減算手段で算出された差電圧Lは、除算手段(図3の〔÷〕)において、階調数Jで除算され、L/Jが算出される。ここでは、L/J=(6V−5.5V)/16が計算される。
【0126】
次いで、上記のL/Jは、積算手段(図3の〔×〕)に転送され、該積算手段において、基準電圧に相当する比例値としての階調表示数Hで積算され、L×H/Jが計算される。
【0127】
ここでは、5階調目であることから、H=5となり、L×H/J=(6V−5.5V)×5/16が算出される。
【0128】
続いて、上記のL×H/Jは、加減算手段(図3の〔−〕)に転送され、該加減算手段において、先にラッチされているデジタル基準値データD1から、この値を減算することで、求める5階調目の期待値電圧(デジタルデータ)を生成し、DAコンバータによりアナログ期待値電圧値を得る。
【0129】
尚、ここでは、階調電圧の高い側の出力電圧(例えば、6V)を基準にしているために、上記加減算手段は、減算手段として機能させているが、逆に、階調電圧の低い側の出力電圧(例えば、1V)を基準にして演算を開始すれば、加算手段として機能させるようにすればよい。
【0130】
上述のようにして得られたアナログ期待値電圧値を、図1の差動増幅器アレイモジュール14に出力することで、5階調目の出力電圧のテストができることになる。
【0131】
このようにして、液晶ドライバLSI11の各出力端子16の出力電圧を順次テストし、次いで、表示データと階調表示数Hを変えながらテストを繰り返し、次に図5(a)の次の横軸k−(k+1)をシフトして同様なテストを行うことで液晶ドライバLSI11における全階調表示用電圧における各出力端子16での出力特性をテストすることができる。
【0132】
なお、階調数Jとデジタル基準値データDiを変えることで、液晶ドライバLSI11の異なるγ補正に容易に対応可能である。
【0133】
本実施例は、液晶ドライバLSIの出力特性に例を取り、直線特性の両端データを入力し、間の出力値は補間するものであるが、折れ線特性でも3点データもしくは複数データを入力し、各直線部を算出し補間すれば良い。
【0134】
また、図3では、第2メモリに階調数Jを、第3メモリに現在着目している階調表示数Hを記憶する方式であるが、第3メモリはカウンタ(ここでは16カウンタ)にして別途クロックをカウントして1、2、・・・・、16、1、2、・・のデジタルデータを出力するようにしても良い。
【0135】
次に、上記期待値電圧発生器13の入出力と処理例について、図4(a)〜(d)を参照しながら以下に説明する。図4(a)〜(d)は、図2に示す入力手段31の4つの例を示しており、いずれも出力先は、期待値電圧発生器13の制御手段32である。なお、入力手段31は、これら4つの例に限定されるものではない。
【0136】
図4(a)は、入力手段31として、パラレルデータ入力手段を用いた例を示している。この場合、テスタ12からパラレルで期待値データ及び制御パターン信号がパラレルデータ入力手段に入力され、期待値電圧発生器13の内部において、パラレルに信号処理が行われる。それゆえ、期待値電圧発生器13での処理を高速に行うことが可能となる。
【0137】
図4(b)は、入力手段31として、直列接続されたシリアルデータ入力手段とシリアル/パラレル変換手段を用いた例を示している。この構成は、テスタ12のI/Oが1チャンネルしか使用できない場合を想定したものであり、期待値データ及び制御パターン信号をシリアル信号として受け、シリアル/パラレル変換処理を行った後、図3に示す期待値電圧発生器13の回路でパラレル処理を行うものである。
【0138】
図4(c)は、入力手段31として、直列接続されたアナログデータ入力手段とAD変換手段を用いた例を示している。この場合、テスタ12から期待値データをアナログ信号として受け、AD変換してデジタル信号とした上で、図3に示す期待値電圧発生器13の回路で処理するものである。
【0139】
図4(d)は、入力手段31として、図4(a)〜(c)に示した入力手段を切り替え可能した例を示している。すなわち、期待値電圧発生器13において、上記3つの方式に対応できるようにしている。
【0140】
図4(d)では、例えば、チャンネル数CHに余裕があるテスタを使用の場合は、図4(a)に示すパラレルデータ入力手段を用いてそのまま処理する高速化対応する方式に切り替え、チャンネル数CHに余裕がないテスタに使用の場合は、図4(b)に示す1CHだけ使用しシリアルデータ入力手段で受け内部でシリアル/パラレル変換する方式に切り替え、テスタにおいて、アナログデータを生成して入力する場合は、図4(c)に示すアナログデータを入力して、内部でAD変換する方式に切り替える。このように、各方式の切り替えは、テスタの特性に応じて行えばよい。この切り替えは機械的なスイッチを用いてもよいし、テスタからの信号の種類(パラレルデータ、シリアルデータ、アナログデータ)を入力手段31の入力段で自動的に判断し、各信号の種類に応じた方式に自動的に切り替わるようにしてもよい。
【0141】
本発明のポイントは、液晶ドライバLSIに限らず、各種アナログ電圧値を出力する被テストデバイスにおいて、テスタで期待値電圧データを生成する際、全ての出力値データを生成し期待値電圧発生器に転送するのではなく、出力値の間隔を置いて、生成し転送し、そのデータを用いて、期待値電圧発生器内で演算することで、間の出力データを補間して所望の期待値データを生成させるものである。
【0142】
この趣旨を変えない範囲で様々な変更が可能である。
【0143】
本実施例では図1のシステム構成例の中の期待値電圧発生器13に着目したものであるが、この部分をテスタ12へ内蔵しても良いし、さらには、期待値電圧発生器13を液晶ドライバLSI11等の半導体集積回路へ内蔵し、図6に示すようなラダー抵抗に置き換えて、制御手段と記憶手段と演算手段とDA変換手段を備えることで外部から期待値データを入力し、内部でラッチさせることで容易に様々な出力特性に変更可な集積回路にすることも可能であり、応用範囲は広範である。
【0144】
ところで、上記液晶ドライバLSI11において、商品化されているほとんどのものは、液晶パネルの所定のγ特性に対応する階調出力特性を備えたものとなっているが、複数種類の液晶パネルに対して、1種類の液晶ドライバで対応可能とさせるため、チップ毎にγ特性設定変更を可能にできる複数種類のγ特性に対応できる高機能な液晶ドライバが提案されている。
【0145】
しかしながら、このような高機能な液晶ドライバの試験では、理想電圧値の演算時間もプラスされることになるので、更にテスト時間が増加することとなる。
【0146】
ここで、高機能な液晶ドライバの試験におけるテスト時間増大の要因について、図5を参照しながら以下に説明する。図5(a)〜(c)は、それぞれ液晶パネルのγ特性例を示したグラフであり、それぞれ縦軸は液晶ドライバLSIからの液晶パネルへの階調表示用出力電圧値(1V〜6V)を示し、横軸は階調を示している。
【0147】
図5(a)に示すγ特性例1と図5(b)に示すγ特性例2は、横軸1−2間(横軸k−k+1)には16階調があり、横軸1−5間で、例えば、計64階調表示であり、横軸1−2間(横軸k−k+1)は直線特性であることを示し、横軸2、3、4で折れ線特性を示すものである。
【0148】
γ特性例1とγ特性例2において、この折れ線特性が、液晶パネルの違い等のために異なっていることを示している。
【0149】
また、図5(c)に示すγ特性例3は、横軸1−2間(横軸k−k+1)をよりきめこまかい折れ線特性を持たせた階調表示用出力電圧と階調との関係を示している。
【0150】
いずれも、外部から液晶ドライバLSIの期待値電圧発生器13に入力する基準電圧(図6のラダー抵抗を参照)を変えることで上記出力電圧を生成している。
【0151】
このように、液晶材料や液晶パネルの特性に応じて、表示品位を最適な値に対応して設定するためにγ特性を変更していることから、液晶ドライバに内蔵しているラダー抵抗によって階調毎の出力電圧値(図6では参照電圧を変えることで対応する例)が決定され、テストプログラム内ではγ特性仕様に応じた計算式を用いて各階調毎の出力電圧を演算で求めて、この値を基準電圧値データとして検査装置から出力している。
【0152】
この基準電圧値データを期待値電圧発生器13に入力し、該期待値電圧発生器13内部のDAコンバータでデジタル−アナログ変換を行い期待値電圧として差動増幅器アレイモジュール14に出力する。
【0153】
従来は、液晶パネル毎にγ特性や階調数を決定して、図6に示すLSI内部のラダー抵抗値(参照電圧を変えるのではなく、ラダー抵抗の抵抗値をγ特性に合わせて設定)を設定することでカスタム的に生成するのが一般的である。
【0154】
そこで、上述したように、最近ではγ特性が図5(a)(b)に示すγ特性1・γ特性2と変化する場合や、図5(c)に示すγ特性3のように階調数を変更させるような場合でも、同一の液晶ドライバLSIで複数種類の液晶パネルに対応できる高機能な液晶ドライバが提案されている。
【0155】
このような機能を有した液晶ドライバLSIの出力特性(許容値、均一性)を保証するためには全ての出力状態をテストしておく必要があり、そのため、γ特性を変えた出力テストも行う必要がある。
【0156】
これは、異なるγ補正を行っている異なる液晶ドライバLSIを同一のテスタで連続してテストする場合も同様に考えられることである。
【0157】
従来の半導体集積回路の検査装置では、テストプログラム内でγ特性に応じた階調出力電圧を演算させ、その結果に応じた基準値データ(テスタのI/Oの関係で1chの場合もある)をテスタより出力させ期待値発生手段で期待値電圧として生成する方法がとられているが、この方法では、容易に期待値電圧を出力することができなくテスト時間の増加するばかりか、テストプログラムの煩雑化、開発効率の低下にも繋がっていく。
【0158】
また、テスタ内部のメモリ容量の増大も問題となる。
【0159】
以上のように、測定精度の向上、及び1つの液晶ドライバで様々なγ特性に対応可能な液晶ドライバをも想定したテストを行っていく上で、図10に示す従来の半導体集積回路の検査装置に於いて、テスト時間の短縮を実現するためには、液晶ドライバの出力電圧との差分を取るための基準電圧値をいかに効率よく発生するかが重要となる。
【0160】
ところが、図1に示す半導体集積回路の検査装置では、期待値電圧発生器13において、期待値電圧を発生する時間を大幅に短縮させることができるので、上述のような高機能な液晶ドライバLSIのテストを、高精度、且つ短時間で完了させることができる。
【0161】
通常、多出力・多階調化が進んだ液晶ドライバLSI等の半導体集積回路の検査において、コンパレータ22における差動増幅電圧の同時判定により、テスト時間の大幅な短縮を図ることができるが、液晶ドライバLSI11から出力されるn通りの階調電圧に対応する基準電圧をテスタにて生成し、測定毎にこの電圧を取り込む方法では、液晶系出力の測定を行う実質のテスト時間と比較して、基準電圧値の設定時間(転送時間)に数倍の時間を要している。
【0162】
ところが、本発明の液晶ドライバ検査装置によれば、基準電圧値を階調数や階調表示数など、液晶パネルのγ特性仕様に関する情報をメモリに取り込んで、これらの情報を基に基準電圧値を補間して生成するため、従来、テスタにて生成して基準電圧値データを電圧発生器に転送した場合に要した転送時間よりも大幅に転送時間を短縮することができ、この結果、テスト時間の大幅な短縮を図ることが可能となる。
【0163】
さらに、デバイス毎にγ特性が異なる場合の連続テストや、階調数が例えば256階調・1024階調と増加した場合でも、γ特性に応じた基準電圧を容易に補間して生成して発生させることができるため、このような場合でも基準電圧の設定時間を考慮する必要がなく、実質の判定時間のみでテストを行うことができるばかりか、テストプログラムの煩雑化を抑制でき、高効率のテストを容易に実現することが可能である。
【0164】
また、多階調化と共に測定精度の向上が必要で、例えば1024階調品では少なくとも、1mV以下の測定精度が必要となるが、基準値データのビット数が増加しても、テスト時間は従来技術のように大幅には増加せず、また、本発明では基準電圧をテスタではなく期待値電圧発生器13内で生成するため、この電圧値の精度を向上させることができ、従来のテスタ等で基準電圧を発生させる場合と比べて格段に測定精度を向上させることができる。
【0165】
なお、本実施の形態では、本発明を、半導体集積回路として液晶ドライバLSIのテストに適用した場合について説明したが、これに限定されるものではなく、ラダー抵抗等を用いての直線補間できるような多電圧値生成装置や、その検査に有効である。したがって、本願発明は、電圧値を変えることで階調表示を行っている表示装置や、DAコンバータの出力検査にも適用できる。
【0166】
【発明の効果】
以上のように、本発明の基準電圧発生装置は、入力される基準データに応じて、基準電圧を発生する基準電圧発生装置において、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成手段を備えている構成である。
【0167】
それゆえ、基準電圧の必要な数よりも少ない数の基準データから、必要な数の基準電圧を生成することで、基準電圧発生装置への基準データの転送にかかる時間を、必要な数の基準電圧と同じ数の基準データを転送する場合に比べて短くすることができる。これにより、基準電圧の発生にかかる時間を短縮できるという効果を奏する。
【0168】
上記基準データ生成手段による基準データの補間は、直線補間が好適に用いられる。
【0169】
この場合、基準電圧発生装置にラダー抵抗等を用いることが可能となるので、簡単な構成で基準データの補間を行うことができるという効果を奏する。
【0170】
上記基準データ生成手段による直線補間は、例えば、以下に示す補間手段によって行われる。
【0171】
すなわち、上記補間手段は、入力される基準データ間の差を算出する減算手段と、上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、上記積算手段からの出力値を、上記入力される基準データの補間値として加減算する加減算手段とからなる。
【0172】
この場合、上記補間手段によって、基準データの直線補間を効率よく行うことができるという効果を奏する。
【0173】
また、被テストデバイスとしての液晶ドライバLSI等の半導体集積回路に上記構成の基準電圧発生装置を内蔵するようにしてもよい。
【0174】
この場合、従来の半導体集積回路の検査装置、すなわち基準電圧と階調表示用電圧との差を増幅して良否を判定する検査装置をそのまま使用することができるという効果を奏する。
【0175】
また、本発明の半導体集積回路の検査装置は、以上のように、半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査装置において、入力される基準データに応じて、上記基準電圧を発生する基準電圧発生回路を備え、上記基準電圧発生回路は、発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する構成である。
【0176】
それゆえ、基準データの該基準電圧発生手段への転送に係る時間を短縮することにより、半導体集積回路の検査に必要な出力電圧を得るための時間を短縮できるので、半導体集積回路の検査に係る時間を大幅に短縮できる。
【0177】
これにより、検査精度を上げるために、基準データの容量(ビット数)が増えても、必要な数の基準電圧に対応する全ての基準データを基準電圧発生装置に転送する場合に比べて、基準データの転送時間を大幅に短縮することができる。
【0178】
したがって、検査精度を上げるために、基準電圧の発生に必要な基準データの容量(ビット数)を大きくした場合、上記構成のように、基準電圧発生装置内部で基準電圧に対応する基準データを生成するようにすれば、検査精度の向上に必要な基準データを短時間で作成することができる。
【0179】
以上のことから、被テストデバイスである半導体集積回路の検査を、極めて短時間でかつ高精度に実施することを可能になるという効果を奏する。
【0180】
上記基準電圧発生回路による基準データの補間は、直線補間が好適に用いられる。
【0181】
この場合、基準電圧発生装置にラダー抵抗等を用いることが可能となるので、簡単な構成で基準データの補間を行うことができるという効果を奏する。
【0182】
上記基準電圧発生回路による基準データの補間は、例えば、以下に示す補間手段によって行われる。
【0183】
すなわち、上記補間手段は、入力される基準データ間の差を算出する減算手段と、上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、上記積算手段からの出力値を、上記入力される基準データの補間値として加減算する加減算手段とからなる。
【0184】
この場合、上記補間手段によって、基準データの直線補間を効率よく行うことができるという効果を奏する。
【図面の簡単な説明】
【図1】本発明の一実施の形態にかかる半導体集積回路の検査装置の概略を示すブロック図である。
【図2】図1に示す半導体集積回路の検査装置内の基準電圧発生回路の概略ブロック図である。
【図3】図2に示す基準電圧発生回路の一例を示す回路図である。
【図4】(a)〜(d)は、図2に示す基準電圧発生回路において適用される入力手段を示すブロック図である。
【図5】(a)〜(c)は、γ特性例を示すグラフである。
【図6】ラダー抵抗の一例を示す回路図である。
【図7】階調電圧波形と期待値電圧波形とを示すグラフである。
【図8】一般的な、液晶ドライバのブロック図である。
【図9】従来の半導体集積回路の検査装置の概略を示すブロック図である。
【図10】従来の他の半導集積装置の検査装置の概略を示すブロック図である。
【符号の説明】
11 液晶ドライバLSI11(半導体集積回路)
12 テスタ
13 期待値電圧発生器(基準電圧発生回路)
14 差動増幅器アレイモジュール
15 DAコンバータ
16 出力端子
17 入力端子
18 入力端子
19 差動増幅器
20 出力端子
21 入力チャネル
22 コンパレータ
31 入力手段
32 制御手段
33 期待値データ生成手段
34 演算手段
35 記憶手段
36 期待値電圧出力手段
Claims (3)
- 入力される基準データに応じて、基準電圧を発生する基準電圧発生回路を備え、半導体集積回路の出力電圧レベルの良否を、上記基準電圧発生回路で生成された基準電圧と比較することで判定する半導体集積回路の検査装置において、
上記基準電圧発生回路は、
発生する基準電圧の数よりも少ない数の基準データが入力され、この入力された基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成手段を備え、
上記基準データ生成手段による基準データの補間が、直線補間であるとき、
上記基準データ生成手段は、
入力される基準データ間の差を算出する減算手段と、
上記減算手段からの出力値を、上記入力される基準データ間の分割数で除算する除算手段と、
上記除算手段からの出力値に、出力する基準電圧に相当する比例値を積算する積算手段と、
上記積算手段からの出力値を、補間値として上記入力される基準データに加減算する加減算手段とからなる補間手段を含んでいることを特徴とする半導体集積回路の検査装置。 - 上記半導体集積回路は、液晶駆動用集積回路であることを特徴とする請求項1に記載の半導体集積回路の検査装置。
- 半導体集積回路の出力電圧レベルの良否を、別途生成された基準電圧と比較することで判定する半導体集積回路の検査方法において、
発生する基準電圧の数よりも少ない数の基準データに基づいて、基準電圧の数と同じ数になるように基準データを補間して生成する基準データ生成ステップと、
上記基準データ生成ステップにおいて、得られた基準データに応じて、上記基準電圧を発生する基準電圧発生ステップとを含み、
上記基準データ生成ステップにおける基準データの補間が、直線補間であるとき、
上記基準データ生成ステップは、
入力される基準データ間の差を算出する第1のステップと、
上記第1のステップで算出された値を該入力される基準データ間の分割数で除算する第2のステップと、
上記第2のステップで除算された値に、上記基準電圧発生ステップにおいて発生する基準電圧に相当する比例値を積算する第3のステップと、
上記第3のステップで積算された値を、補間値として上記入力された基準データに加減算する第4のステップとを含んでいることを特徴とする半導体集積回路の検査方法。
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