JP4055780B2 - 表示ドライバ - Google Patents

Description

本発明は、表示ドライバに関する。

表示パネルを駆動するための表示ドライバは、製品として出荷するために動作確認等の検査が行われる。例えばＴＦＴパネルを駆動する表示ドライバを検査する場合、検査項目の一つとして、表示ドライバから出力される駆動電圧を検査する。この場合、製品の表示ドライバから出力される駆動電圧はアナログであるため、その駆動電圧を一度Ａ／Ｄ変換し、その変換されたデジタルデータに基づいて検査を行う。

これに対して、近年の表示パネルに対する高解像度、高階調表示の要望を満たす表示パネルが広く普及し始めている。例えば高階調表示が可能なＴＦＴパネルを駆動する表示ドライバは、そのＴＦＴパネルの階調数に応じた複数種類の駆動電圧を出力する。しかしながら、階調数が多くなると、対応する駆動電圧の種類も多くなり、その駆動電圧をＡ／Ｄ変換する際の精度が要求される。これは製品の製造コストの削減を妨げる。また、検査の際にＡ／Ｄ変換に要する時間も製品の製造コストの削減を妨げる。

さらに、駆動電圧の種類がより多くなると、その駆動電圧を正確にＡ／Ｄ変換することが難しくなり、精度の高い検査が行えなくなるという問題も生じる。

また、上記のような検査手法では、製品の検査の際に表示ドライバのロジック回路部分の検査を行うことができないという問題も生じる。
特開平６−２３５７５３号公報

本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、検査の精度を高めるとともに、検査時間を短縮する表示ドライバを提供することにある。

本発明は、少なくとも１画素の表示データを保持して出力する保持回路と、前記保持回路から出力される表示データをＤ／Ａ変換するＤ／Ａ変換器と、前記Ｄ／Ａ変換器からの出力に基づく階調電圧が、その第１の入力端子に入力され、駆動電圧出力端子に駆動電圧を出力する出力セレクタと、を含み、前記保持回路は第１〜第ｎ（ｎは２以上の自然数）のラッチ回路を含み、通常動作モード時には、前記保持回路は、前記第１〜第ｎのラッチ回路にラッチされているデータを前記Ｄ／Ａ変換器に出力し、表示データの検査を行うテストモード時には、前記保持回路は、前記第１〜第ｎのラッチ回路にラッチされているデータをシリアル出力データとして第ｎのラッチ回路の出力からシリアル出力し、前記出力セレクタは、前記第ｎのラッチ回路から出力される前記シリアル出力データを受ける第２の入力端子を有し、前記通常動作モード時には、前記第１の入力端子に入力される前記階調電圧を前記駆動電圧出力端子に出力し、前記テストモード時には、前記保持回路から前記第２の入力端子に入力される前記シリアル出力データに基づいた電圧を前記駆動電圧出力端子に出力する表示ドライバに関する。

本発明によれば、表示ドライバを検査するテストモードでは、１画素の表示データを駆動電圧出力端子からシリアル出力することができる。これにより、テストモード時にテストパターンと一致判定する際に、デジタルのデータ同士での一致判定が可能となり、検査の精度の向上及び検査時間の短縮が可能となる。

また、本発明では、前記出力セレクタは、アナログ出力イネーブル信号がアクティブに設定されると前記第１の入力端子に入力された階調電圧を前記駆動電圧出力端子に出力し、デジタル出力イネーブル信号がアクティブに設定されると、前記第２の入力端子に入力された電圧に基づいた電圧を前記駆動電圧出力端子に出力し、前記通常動作モード時には、前記アナログ出力イネーブル信号はアクティブに設定され、前記デジタル出力イネーブル信号はノンアクティブに設定され、前記表示データの検査を行う前記テストモード時には、前記アナログ出力イネーブル信号はノンアクティブに設定され、前記デジタル出力イネーブル信号はアクティブに設定されるようにしてもよい。

これにより、テストモード時に駆動電圧出力端子から表示データをシリアル出力することができる。また、通常動作モード時において、駆動電圧出力端子から駆動電圧を出力しないように設定することができる。

また、本発明では、前記出力セレクタは、前記駆動電圧出力端子に接続される出力ノードと第１の電源との間に設けられたＰ型トランジスタと、前記第１の電源よりも電圧の低い第２の電源と前記出力ノードとの間に設けられたＮ型トランジスタと、を含み、前記デジタル出力イネーブル信号がアクティブに設定された場合には、前記第２の入力端子に第１のレベルの信号が入力されると、前記Ｐ型トランジスタがオン状態となり、前記Ｎ型トランジスタはオフ状態となり、前記出力ノードを介して前記駆動電圧出力端子が前記第１の電源と電気的に接続され、前記第２の入力端子に前記第１のレベルと異なる第２のレベルの信号が入力されると、前記Ｐ型トランジスタがオフ状態となり、前記Ｎ型トランジスタはオン状態となり、前記出力ノードを介して前記駆動電圧出力端子が前記第２の電源と電気的に接続されるようにしてもよい。

これにより、第２の入力端子に入力されたデータに基づいた電圧を駆動電圧出力端子から出力することができる。また、第１の入力端子を駆動電圧出力端子に接続した場合、Ｐ型トランジスタ及びＮ型トランジスタが接続される出力ノードをハイインピーダンス状態に設定できるので、第２の入力端子に入力されるデータから影響を受けないようにすることができる。

また、本発明では、前記出力セレクタと前記第ｎのラッチ回路の出力端子との間にデジタル信号出力線が設けられ、前記保持回路の前記第１〜第ｎのラッチ回路は、前記表示データの第１〜第ｎビットのデータを記憶し、前記保持回路は、スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを、前記Ｄ／Ａ変換器又は前記デジタル信号出力線を介して前記出力セレクタに出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記Ｄ／Ａ変換器に出力し、前記スキャンイネーブル信号がアクティブに設定された場合は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータを前記シリアル出力データとして前記デジタル信号出力線に出力するようにしてもよい。

これにより、保持回路の各ラッチ回路にラッチされているデータを出力セレクタの第２の入力端子にシリアル出力することができる。

また、本発明では、前記保持回路は、第１〜第（ｎ−１）のスキャン用スイッチ回路をさらに含み、前記第１〜第（ｎ−１）のスキャンスイッチ回路のうちの第ｋ（ｋは１以上の自然数）のスキャン用スイッチ回路は、前記第１〜第ｎのラッチ回路のうちの第ｋのラッチ回路からの出力と、前記表示データのうちの第（ｋ＋１）ビットのデータとを受け、前記スキャンイネーブル信号がアクティブに設定された場合には、前記第ｋのラッチ回路の出力を第（ｋ＋１）のラッチ回路に出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記第（ｋ＋１）ビットのデータを第（ｋ＋１）のラッチ回路に出力するようにしてもよい。

これにより、テストモード時に保持回路から、各ラッチ回路にラッチされているデータをシリアル出力することができる。

また、本発明では、前記通常動作モード時において、前記駆動電圧出力端子から出力される電圧を表示パネルのデジタル階調表示に対応させる場合には、前記保持回路は、前記第１〜第ｎのラッチ回路にラッチされているデータを前記Ｄ／Ａ変換器に出力し、前記出力セレクタは、前記第２の入力端子に前記第ｎのラッチ回路から前記デジタル出力線を介して供給された前記第ｎビットのデータに基づいた電圧を前記駆動電圧出力端子から出力することようにしてもよい。

また、本発明では、前記通常動作モード時において、前記駆動電圧出力端子から出力される電圧を表示パネルのデジタル階調表示に対応させる場合には、前記出力セレクタに入力される前記デジタル出力イネーブル信号はアクティブに設定され、前記保持回路の前記スキャンイネーブル信号はノンアクティブに設定され、前記出力セレクタは、前記第ｎのラッチ回路から前記デジタル出力線を介して供給された前記第ｎビットのデータに基づいた電圧を前記駆動電圧出力端子から出力するようにしてもよい。

また、本発明は、少なくとも１画素の表示データを保持して出力する保持回路と、前記保持回路から出力される表示データを受け、通常動作モード又は表示データの検査を行うテストモードに応じて前記表示データの出力経路を切り替えて出力するモードセレクタと、前記モードセレクタから出力される前記表示データの第１〜第ｎビットのデータが入力される第１〜第ｎ（ｎは２以上の自然数）のＤ／Ａ変換器用入力端子を備え、前記第１〜第ｎのＤ／Ａ変換器用入力端子を介して入力された前記表示データをＤ／Ａ変換するＤ／Ａ変換器と、を含み、前記保持回路は前記第１〜第ｎビットのデータを記憶する第１〜第ｎ（ｎは２以上の自然数）のラッチ回路を含み、前記通常動作モード時には、前記保持回路は、前記第１〜第ｎのラッチ回路にラッチされている前記第１〜第ｎビットのデータを各ラッチ回路毎に異なる出力線を介して前記モードセレクタに出力し、表示データの検査を行う前記テストモード時には、前記保持回路は、第１〜第ｎのラッチ回路にラッチされている前記第１〜第ｎビットのデータをシリアル出力データとして第ｎのラッチ回路の出力から前記モードセレクタにシリアル出力し、前記モードセレクタは、前記通常動作モード時には、前記保持回路から出力された前記表示データの前記第１〜第ｎビットのデータを前記Ｄ／Ａ変換器の前記第１〜第ｎのＤ／Ａ変換器用入力端子に出力し、前記テストモード時には、前記保持回路から出力される前記シリアル出力データを前記Ｄ／Ａ変換器の前記第１〜第ｎのＤ／Ａ変換器用入力端子に出力する表示ドライバに関する。

本発明によれば、表示データを検査するテストモードでは、モードセレクタにより保持回路からシリアル出力される表示データがＤ／Ａ変換器の各入力端子に同じく入力されるため、駆動電圧出力端子から表示データの各ビットに応じた電圧をシリアルに出力することができる。このシリアルに出力される電圧を検出することで、表示データの各ビットのデータを読み取ることが可能となるため、テストモード時にテストパターンと一致判定する際に、デジタルのデータ同士での一致判定が可能となり、検査の精度の向上及び検査時間の短縮が可能となる。

また、本発明では、前記モードセレクタは、前記保持回路から前記表示データが入力される第１〜第ｎのモードセレクタ用入力端子と、前記Ｄ／Ａ変換器の前記第１〜第ｎのＤ／Ａ変換器用入力端子に前記表示データを出力するための第１〜第ｎのモードセレクタ用出力端子を含み、前記表示データの検査を行う前記テストモードでは、前記モードセレクタは、アクティブに設定されたデジタル出力イネーブル信号を受け、前記第１〜第ｎのモードセレクタ用入力端子のうち、前記保持回路の第ｎのラッチ回路の出力を受ける第ｎのモードセレクタ用入力端子を、前記第１〜第ｎのモードセレクタ用出力端子と電気的に接続し、前記第ｎのラッチ回路からの前記シリアル出力データを前記第１〜第ｎのモードセレクタ用出力端子に出力するようにしてもよい。

これにより、テストモード時には、保持回路の第ｎのラッチ回路から出力されるシリアル出力データをＤ／Ａ変換器２０の各入力端子に共通に出力することができる。また、通常動作モード時には、保持回路の各ラッチ回路の出力を個別にＤ／Ａ変換器２０の対応する各入力端子に接続することができる。

また、本発明では、前記モードセレクタは、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路を含み、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路のうちの第ｋのモードセレクタ用スイッチ回路は、第ｋのモードセレクタ用入力端子に接続される第ｋのラッチ回路からの出力と、第ｎのモードセレクタ用入力端子に接続される前記第ｎのラッチ回路からの出力とを受け、前記デジタル出力イネーブル信号がアクティブに設定された場合には、前記第ｎのラッチ回路からの出力を前記第ｋのモードセレクタ用出力端子に出力し前記デジタル出力イネーブル信号がノンアクティブに設定された場合には、前記第ｋのラッチ回路からの出力を前記第ｋのモードセレクタ用出力端子に出力するようにしてもよい。

また、本発明では、前記保持回路は、スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを前記モードセレクタに出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記モードセレクタに出力し、前記スキャンイネーブル信号がアクティブに設定された場合は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータをシリアル出力データとして前記モードセレクタに出力するようにしてもよい。

また、本発明では、前記保持回路は、第１〜第（ｎ−１）のスキャン用スイッチ回路をさらに含み、前記第１〜第（ｎ−１）のスキャン用スイッチ回路のうちの第ｋ（ｋは１以上の自然数）のスキャン用スイッチ回路は、前記第１〜第ｎのラッチ回路のうちの第ｋのラッチ回路からの出力と、前記表示データのうちの第（ｋ＋１）ビットのデータとを受け、前記スキャンイネーブル信号がアクティブに設定された場合には、前記第ｋのラッチ回路の出力を第（ｋ＋１）のラッチ回路に出力し、前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記第（ｋ＋１）ビットのデータを第（ｋ＋１）のラッチ回路に出力するようにしてもよい。

以下、本発明の一実施形態について、図面を参照して説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また、以下で説明される構成のすべてが本発明の必須構成要件であるとは限らない。

１．第１実施形態
１．１．表示ドライバ
図１は、第１実施形態にかかる表示ドライバ１００を示す図である。表示ドライバ１００は、説明の簡略化のため、１画素分に関して記載されているが、これに限定されない。複数の画素を同時に駆動する場合には、複数の表示ドライバ１００を設ければよい。

表示ドライバ１００は、例えば１画素分の表示データを記憶する保持回路１０と、表示データをＤ／Ａ変換するＤ／Ａ変換器２０と、保持回路１０の出力レベルを調整するレベルインターフェース３０と、Ｄ／Ａ変換器２０の出力を受けるバッファ回路４０と、駆動電圧を出力する出力セレクタ５０とを含むが、これに限定されない。表示ドライバ１００は、前述の構成要素を全て含む必要はなく、例えばレベルインターフェース３０やバッファ回路４０を省略する構成も可能である。

保持回路１０は、複数の入力端子ＬＩＮ１〜ＬＩＮｎと、複数の出力端子ＬＱ１〜ＬＱｎを含み、複数の入力端子ＬＩＮ１〜ＬＩＮｎに１画素の表示データが入力される。具体的には、保持回路１０の各入力端子ＬＩＮ１〜ＬＩＮｎに対して、ｎビットの表示データの各ビットのデータが入力される。例えば入力端子ＬＩＮ１には、表示データの第１ビットのデータが入力され、入力端子ＬＩＮ２には、表示データの第２ビットのデータが入力され、入力端子ＬＩＮｎには、表示データの第ｎビットのデータが入力される。

保持回路１０は、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定された場合、クロックＤＴＬＨＣＫに基づいて、各入力端子ＬＩＮ１〜ＬＩＮｎに入力されたｎビットの表示データを保持し、ｎビットの表示データの各ビットのデータを各出力端子ＬＱ１〜ＬＱｎから出力する。

一方、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定された場合、保持回路１０は、ｎビットの表示データの各ビットのデータを例えば出力端子ＬＱｎからシリアル出力する。この場合、シリアル出力とは、例えば第ｎビットのデータを出力端子ＬＱｎから出力し、次に第（ｎ−１）ビットのデータを出力端子ＬＱｎから出力し、その後、順番に第１ビットのデータまで出力することを意味し、このシリアル出力によって出力される一連の第ｎ〜第１ビットのデータをシリアル出力データと呼ぶ。

レベルインターフェース３０は、保持回路１０からｎビットの表示データを受け、後段のＤ／Ａ変換器２０に適した信号レベルに調整して、Ｄ／Ａ変換器２０に出力する。例えば、レベルインターフェース３０は、信号レベルの調整に関して電圧ＶＤＨの供給を受けるがこれに限定されない。レベルインターフェース３０は、保持回路１０の各出力端子ＬＱ１〜ＬＱｎからそれぞれ別系統の配線でｎビットの表示データを受ける。また、レベルインターフェース３０は入力されたｎビットの表示データの各ビットのデータに対して信号レベルの調整を施し、Ｄ／Ａ変換器２０の複数の入力端子ＤＡＩＮ１〜ＤＡＩＮｎ（広義には第１〜第ｎのＤ／Ａ変換器用入力端子）にそれぞれ別系統の配線で出力する。

具体的には、レベルインターフェース３０は、例えば保持回路１０の出力端子ＬＱ１の出力に対してレベル調整を施し、Ｄ／Ａ変換器２０の入力端子ＤＡＩＮ１に出力する。同様にして、レベルインターフェース３０は保持回路１０の各出力端子ＬＱ２〜ＬＱｎの出力に対してレベル調整を施し、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ２〜ＤＡＩＮｎに出力する。

即ち、保持回路１０の各出力端子ＬＱ１〜ＬＱｎからｎビットの表示データの第１〜第ｎビットのデータが出力されている場合、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには、ｎビットの表示データの各ビットのデータに対応する信号が入力される。具体的には、例えば入力端子ＤＡＩＮ１にはｎビットの表示データの第１ビットのデータに相当する信号が入力され、例えば入力端子ＤＡＩＮ２にはｎビットの表示データの第２ビットのデータに相当する信号が入力される。同様にして、入力端子ＤＡＩＮｎにはｎビットの表示データの第ｎビットのデータに相当する信号が入力される。

なお、本実施形態では、レベルインターフェース３０を省略し、保持回路１０の各出力端子ＬＱ１〜ＬＱｎをＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎに接続するようにしてもよい。

Ｄ／Ａ変換器２０は、各入力端子ＤＡＩＮ１〜ＤＡＩＮｎに入力されるｎビットの表示データの第１〜第ｎビットのデータに基づいてＤ／Ａ変換を行い、ｎビットの表示データに対応する階調電圧をＤ／Ａ変換器２０の出力端子ＤＡＱに出力する。なお、Ｄ／Ａ変換器２０には電圧ＶＤＨが供給されるが、これに限定されない。

バッファ回路４０は、Ｄ／Ａ変換器２０の出力端子ＤＡＱから出力される階調電圧を受け、出力セレクタ５０の入力端子ＩＮ１（広義には第１の入力端子）に出力する。なお、バッファ回路４０には電圧ＶＤＨが供給されるが、これに限定されない。

出力セレクタ５０は、入力端子ＩＮ１、入力端子ＩＮ２（広義には第２の入力端子）及び駆動電圧出力端子ＶＯＵＴを含み、出力セレクタ５０の入力端子ＩＮ２には、保持回路１０と出力セレクタ５０の間に設けられたデジタル出力線ＤＯＬが接続される。また、出力セレクタ５０は、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮ及びデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮを受け、これらの信号ＡＮＡＬＯＧＥＮ、ＤＩＧＩＴＡＬＥＮに基づいて駆動電圧出力端子ＶＯＵＴに出力する電圧を切り替える。

具体的には、出力セレクタ５０は、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがアクティブに設定され、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定されると、入力端子ＩＮ１に入力された階調電圧を駆動電圧出力端子ＶＯＵＴに出力する。反対に、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがノンアクティブに設定され、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定されると、出力セレクタ５０は、入力端子ＩＮ２を選択する。これにより、入力端子ＩＮ２に接続されたデジタル出力線ＤＯＬから供給される電圧が、駆動電圧出力端子ＶＯＵＴから出力される。なお、デジタル出力線ＤＯＬの一端は出力セレクタ５０の入力端子ＩＮ２に接続され、その他端はＤ／Ａ変換器２０の入力端子ＤＡＩＮｎとレベルインターフェース３０を接続する配線に接続される。即ち、出力セレクタ５０の入力端子ＩＮ２には保持回路１０の出力端子ＬＱｎから出力されるデータに対応する電圧が入力される。これにより、前述の場合、即ち、出力セレクタ５０が駆動電圧出力端子ＶＯＵＴから出力する駆動電圧として入力端子ＩＮ２に入力される電圧を選択した場合には、駆動電圧出力端子ＶＯＵＴから保持回路１０の出力端子ＬＱｎから出力されるデータに対応する電圧が出力される。

なお、前述の通り、保持回路１０の出力端子ＬＱｎからは、保持回路１０に入力されるスキャンイネーブル信号ＳＣＡＮＥＮに応じて、ｎビットの表示データの第ｎビットのデータ又はｎビットの表示データの第１〜第ｎビットのデータのシリアルデータ（広義にはシリアル出力データ）のいずれかが出力される。即ち、出力セレクタ５０が入力端子ＩＮ２を選択した場合、保持回路１０に入力されるスキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定されると、駆動電圧出力端子ＶＯＵＴからｎビットの表示データの各ビットのデータに対応した電圧が順次に出力される。一方、出力セレクタ５０が入力端子ＩＮ２を選択し、且つ、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定された場合、駆動電圧出力端子ＶＯＵＴからｎビットの表示データの第ｎビットのデータに対応した電圧が出力される。この場合は、表示パネルのデジタル階調表示に対応する場合に有効である。デジタル階調表示では、駆動電圧出力端子ＶＯＵＴから出力されるハイレベル又はローレベルの電圧によって表示パネルが駆動される。例えば表示パネルの１ドットがＲ画素、Ｇ画素、Ｂ画素の３画素で構成された場合、デジタル階調表示では、各画素で２階調を表現できるため、８階調のカラー表示がされることになる。

本実施形態では、通常動作モードにおいて、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮ及びアナログ出力イネーブル信号ＡＮＡＬＯＧＥＮを設定することで、表示パネルのアナログ階調表示又はデジタル階調表示に対応することができる。

なお、デジタル出力線ＤＯＬは上記の構成に限定されない。出力セレクタ５０の入力端子ＩＮ２には保持回路１０の出力端子ＬＱｎから出力されるデータに対応する信号が入力されればよい。例えば、デジタル出力線ＤＯＬの他端は保持回路１０の出力端子ＬＱｎに接続されるようにしてもよい。

また、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮ及びデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定されている場合には、出力セレクタ５０は入力端子ＩＮ１及びＩＮ２の双方を非選択とし、駆動電圧出力端子ＶＯＵＴから電圧を出力しない。この場合、例えば駆動電圧出力端子ＶＯＵＴはハイインピーダンス状態に設定されてもよい。即ち、本実施形態に係る表示ドライバ１００は、Ｄ／Ａ変換されて生成された階調電圧を表示パネルに出力しないようにすることが可能である。

以下に、例えば１画素の表示データは６ビット（広義にはｎビット、ｎは自然数）のデータで構成され、保持回路１０には例えば１画素分の表示データである６ビットのデータが記憶される場合の表示ドライバの構成例を示すが、これに限定されない。

１．２．保持回路
図２は、保持回路１０の構成例を示す図である。保持回路１０は、第１〜第ｎのラッチ回路ＬＡ１〜ＬＡｎと、第１〜第ｎ−１のスキャン用スイッチ回路ＳＳ１〜ＳＳｎ−１を含む。なお、図２では、６ビットの表示データを保持する場合の構成例が示され、保持回路１０は６つのラッチ回路ＬＡ１〜ＬＡ６と、５つ（６−１＝５）のスキャン用スイッチ回路ＳＳ１〜ＳＳ５を含む。

各ラッチ回路ＬＡ１〜ＬＡ６の出力Ｑは保持回路１０の出力端子ＬＱ１〜ＬＱ６に接続される。ラッチ回路ＬＡ１の入力Ｄには保持回路１０の入力端子ＬＩＮ１が接続される。残りの各ラッチ回路ＬＡ２〜ＬＡ６の入力Ｄには各スキャン用スイッチ回路ＳＳ１〜ＳＳ５の出力が接続される。例えばラッチ回路ＬＡ２の入力Ｄにはスキャン用スイッチ回路ＳＳ１の出力が接続され、例えば、ラッチ回路ＬＡ６の入力Ｄにはスキャン用スイッチ回路ＳＳ５の出力が接続される。

各ラッチ回路ＬＡ１〜ＬＡ６のクロック入力Ｃには、スキャンクロックＳＣＡＮＣＫ又はクロックＤＴＬＨＣＫに基づくクロックが入力され、各ラッチ回路ＬＡ１〜ＬＡ６の反転クロック入力ＸＣには、クロック入力Ｃに入力される信号の反転信号が入力される。これにより、各ラッチ回路ＬＡ１〜ＬＡ６は、各ラッチ回路ＬＡ１〜ＬＡ６の入力Ｄに入力されたデータのラッチや、各ラッチ回路ＬＡ１〜ＬＡ６の出力Ｑからのデータの出力を行う。なお、各ラッチ回路ＬＡ１〜ＬＡ６は、例えばＤ−ＦＦ（ディレイ・フリップフロップ）で構成される。

各ラッチ回路ＬＡ１〜ＬＡ６のうちの第ｋ（ｋはｎ以下の自然数）のラッチ回路ＬＡｋの出力Ｑは、各スキャン用スイッチ回路ＳＳ１〜ＳＳｎ−１のうちの第ｋのスキャン用スイッチ回路ＳＳｋに接続される。例えば第３のラッチ回路ＬＡ３の出力Ｑは第３のスキャン用スイッチ回路ＳＳ３に接続される。また、各スキャン用スイッチ回路ＳＳ１〜ＳＳ５は、保持回路１０の各入力端子ＬＩＮ２〜ＬＩＮ６と接続される。例えば、第１のスキャン用スイッチ回路ＳＳ１は、保持回路１０の入力端子ＬＩＮ２が接続される。なお、第ｋのラッチ回路ＬＡｋ及び第ｋのスキャン用スイッチ回路ＳＳｋは、ｋ＝１の場合にはラッチ回路ＬＡ１及びスキャン用スイッチ回路ＳＳ１を示し、ｋ＝５の場合にはラッチ回路ＬＡ５及びスキャン用スイッチ回路ＳＳ５を示すこととする。

また、各スキャン用スイッチ回路ＳＳ１〜ＳＳ５は、スキャンイネーブル信号ＳＣＡＮＥＮに基づいてオン・オフ制御されるスイッチＤＳＷ及びＬＳＷを含む。例えば第ｋのスキャン用スイッチ回路ＳＳｋのスイッチＤＳＷは、スキャンイネーブル信号ＳＣＡＮＥＮに基づいて、保持回路１０の入力端子ＬＩＮｋとスキャン用スイッチ回路ＳＳｋの出力と接続する。これにより、保持回路１０の入力端子ＬＩＮｋが第ｋ＋１のラッチ回路ＬＡｋ＋１の入力Ｄに接続される。

また、例えば第ｋのスキャン用スイッチ回路ＳＳｋのスイッチＬＳＷは、スキャンイネーブル信号ＳＣＡＮＥＮに基づいて、第ｋのラッチ回路ＬＡｋの出力Ｑとスキャン用スイッチ回路ＳＳｋの出力と接続する。これにより、第ｋのラッチ回路ＬＡｋの出力Ｑが第ｋ＋１のラッチ回路ＬＡｋ＋１の入力Ｄに接続される。なお、入力端子ＬＩＮｋは、ｋ＝１の場合には入力端子ＬＩＮ１を示し、ｋ＝５の場合には入力端子ＬＩＮ５を示すこととする。

上記のような構成において、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定されると、第ｋのスキャン用スイッチ回路ＳＳｋのスイッチＬＳＷがオンになり、スキャン用スイッチ回路ＳＳｋのスイッチＤＳＷはオフになるため、第ｋ＋１のラッチ回路ＬＡｋ＋１の入力Ｄには第ｋのラッチ回路ＬＡｋの出力Ｑが接続される。一方、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定されると、第ｋのスキャン用スイッチ回路ＳＳｋのスイッチＤＳＷがオンになり、スキャン用スイッチ回路ＳＳｋのスイッチＬＳＷはオフになるため、第ｋ＋１のラッチ回路ＬＡｋ＋１の入力Ｄには保持回路１０の入力端子ＬＩＮｋが接続される。

即ち、第ｋ＋１のラッチ回路ＬＡｋ＋１は、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブの場合には、第ｋのラッチ回路ＬＡｋの出力Ｑのデータをラッチし、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブの場合には、保持回路１０の入力端子ＬＩＮｋに入力されたデータをラッチする。これにより、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定された場合、各ラッチ回路ＬＡ１〜ＬＡ６のうちの最終段のラッチ回路であるラッチ回路ＬＡ６（広義には第ｎのラッチ回路）の出力Ｑから、保持回路１０に入力されたｎビットの表示データの各ビットのデータをシリアルに出力することが可能となる。

また、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブの場合には、保持回路１０は入力端子ＬＩＮ１〜ＬＩＮ６に供給されたデータを各ラッチ回路ＬＡ１〜ＬＡ６によって保持し、保持したデータを出力端子ＬＱ１〜ＬＱ６に出力する。

１．３．出力セレクタ
図３は出力セレクタ５０の構成例を示す図である。出力セレクタ５０は、Ｐ型トランジスタＰＴＲと、Ｎ型トランジスタＮＴＲと、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮに基づいて第１の入力端子ＩＮ１と駆動電圧出力端子ＶＯＵＴとを接続するスイッチ回路５２と、論理回路ＬＢとを含む。

Ｐ型トランジスタＰＴＲのソースには例えば電圧ＶＤＨ（広義には第１の電源の電圧）が供給される。Ｎ型トランジスタＮＴＲのソースには電圧ＶＤＨよりも電圧の低い電圧ＶＳＳ（広義には第２の電源の電圧）が供給される。電圧ＶＳＳは例えばグランドレベルの電圧に設定されるがこれに限定されない。各トランジスタＰＴＲ、ＮＴＲのドレインは出力ノードＱＮＤで接続され、各トランジスタＰＴＲ、ＮＴＲのゲートが論理回路ＬＢに制御されることで、出力ノードＱＮＤの電圧が設定される。例えば、各トランジスタＰＴＲ、ＮＴＲのゲートにローレベルの電圧が供給された場合、出力ノードＱＮＤは電圧ＶＤＨに設定される。逆に各トランジスタＰＴＲ、ＮＴＲのゲートにハイレベルの電圧が供給された場合、出力ノードＱＮＤは電圧ＶＳＳに設定される。

論理回路ＬＢは、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定され、例えば入力端子ＩＮ２に入力される電圧レベルが第１のレベルである場合、各トランジスタＰＴＲ、ＮＴＲのゲートにローレベルの電圧を供給する。また、論理回路ＬＢは、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定され、例えば入力端子ＩＮ２に入力される電圧レベルが第１のレベルと異なる第２のレベルである場合、各トランジスタＰＴＲ、ＮＴＲのゲートにハイレベルの電圧を供給する。即ち、論理回路ＬＢは、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定された場合、第２の入力端子ＩＮ２に入力される電圧レベルの切り替わりに応じて各トランジスタＰＴＲ、ＮＴＲのゲートに出力する電圧レベルを変更する。デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定された場合には、各トランジスタＰＴＲ、ＮＴＲのゲートには電圧を供給しない。この場合、例えば論理回路ＬＢは各トランジスタＰＴＲ、ＮＴＲのゲートをハイインピーダンス状態に設定するようにしてもよい。これにより、出力ノードＱＮＤの電圧レベルは入力ＩＮ２に入力される電圧の影響を受けない。

論理回路ＬＢは、ＮＡＮＤ回路５４、ＮＯＲ回路５６、ＮＯＴ回路５８を含み、ＮＡＮＤ回路５４の出力はＰ型トランジスタＰＴＲのゲートに接続され、ＮＯＲ回路５６の出力はＮ型トランジスタＰＴＲのゲートに接続される。ＮＡＮＤ回路５４は２つの入力を備え、その一方にはデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮが入力され、その他方は入力端子ＩＮ２に接続される。ＮＯＴ回路５８は、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮを反転してＮＯＲ回路５６に出力する。ＮＯＲ回路５６は２つの入力を備え、その一方にはＮＯＴ回路５８からの出力が入力され、その他方は入力端子ＩＮ２に接続される。

論理回路ＬＢにアクティブに設定されたデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮが入力された場合、ＮＡＮＤ回路５４の一方の入力にはハイレベルの電圧が入力され、ＮＯＲ回路５６の一方の入力にはＮＯＴ回路５８によって反転されたローレベルの電圧が供給される。このとき、入力端子ＩＮ２にハイレベルの電圧が入力された場合、ＮＡＮＤ回路５４の他方の入力及びＮＯＲ回路５６の他方の入力にハイレベルの電圧が入力され、ＮＡＮＤ回路５４及びＮＯＲ回路５６は、ローレベルの電圧をＰ型トランジスタＰＴＲのゲートに出力する。また、入力端子ＩＮ２にローレベルの電圧が入力された場合、ＮＡＮＤ回路５４の他方の入力及びＮＯＲ回路５６の他方の入力にローレベルの電圧が入力され、ＮＡＮＤ回路５４及びＮＯＲ回路５６は、ハイレベルの電圧をＰ型トランジスタＰＴＲのゲートに出力する。このようにして、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定された場合では、論理回路ＬＢは、入力端子ＩＮ２に入力される電圧のレベルの切り替わりに応じて各トランジスタＰＴＲ、ＮＴＲのソースのゲートの電圧レベルを制御する。

また、論理回路ＬＢにノンアクティブに設定されたデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮが入力された場合、ＮＡＮＤ回路５４の一方の入力にはローレベルの電圧が入力され、ＮＯＲ回路５６の一方の入力にはＮＯＴ回路５８によって反転されたハイレベルの電圧が供給される。このとき、ＮＡＮＤ回路５４は入力端子ＩＮ２に入力される電圧レベルにかかわらず、Ｐ型トランジスタＰＴＲのゲートにハイレベルの電圧を出力し、ＮＯＲ回路５６は入力端子ＩＮ２に入力される電圧レベルにかかわらず、Ｎ型トランジスタＮＴＲのゲートにローレベルの電圧を出力する。これにより、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定された場合、入力端子ＩＮ２に入力される電圧レベルにかかわらず、各トランジスタＰＴＲ、ＮＴＲをオフ状態に設定できるため、出力ノードＱＮＤをハイインピーダンス状態に設定できる。

なお、論理回路ＬＢは上記の構成に限定されず、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定された場合、第２の入力端子ＩＮ２に入力される電圧レベルの切り替わりに応じて各トランジスタＰＴＲ、ＮＴＲのゲートに出力する電圧レベルを変更するような論理回路であればよい。

デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定され、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがアクティブに設定されると、出力ノードＱＮＤはハイインピーダンス状態に設定され、スイッチ回路５２がオン状態となる。これによい、駆動電圧出力端子ＶＯＵＴから入力端子ＩＮ１に入力される階調電圧が出力される。

逆に、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定され、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがノンアクティブに設定されると、出力ノードＱＮＤから入力端子ＩＮ２に入力された電圧レベルに対応したレベルの電圧が出力され、、スイッチ回路５２がオフ状態となる。これによい、駆動電圧出力端子ＶＯＵＴから入力端子ＩＮ２に入力された電圧に対応するレベルの電圧が出力される。

また、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮ及びアナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがノンアクティブに設定されると、出力ノードＱＮＤはハイインピーダンス状態に設定され、スイッチ回路５２もオフ状態に設定される。これにより、駆動電圧出力端子ＶＯＵＴはハイインピーダンス状態に設定される。即ち、表示パネルを駆動しない場合を設定することができる。

また、出力セレクタ５０は上記の構成に限定されず、例えば、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮ及びアナログ出力イネーブル信号ＡＮＡＬＯＧＥＮの二つの信号で駆動電圧出力端子ＶＯＵＴから出力される電圧を選択しているが、これらの信号を一つの信号に置き換えて共通化する構成でもよい。具体的には、出力セレクタ５０は、共通化された信号をデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮとして用い、共通化された信号を反転してアナログ出力イネーブル信号ＡＮＡＬＯＧＥＮとして用いる構成であってもよい。

１．４．動作
図４及び図５のタイミングチャートを用いて本実施形態の表示ドライバ１００の動作を説明する。図４は通常動作モードでの動作を示すタイミングチャートである。通常動作モードでは、保持回路１０に入力されるスキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定される。また、図４では駆動電圧出力端子ＶＯＵＴの出力を、デジタル出力ではなくアナログ出力で行う場合が示されている。そのため、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがアクティブ（例えばハイレベル）に設定され、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブ（例えばローレベル）に設定される。符号Ｄ１〜Ｄ６は、６ビットの表示データの第１〜第６ビットのデータを示す。

クロックＤＴＬＨＣＫに基づいてＤ／Ａ変換器２０には６ビットの表示データが入力される。Ｄ／Ａ変換器２０は、入力された表示データをＤ／Ａ変換して出力する。これによって出力セレクタ５０の駆動電圧出力端子ＶＯＵＴから駆動電圧が出力される。

例えばＡ１に示すタイミングでクロックＤＴＬＨＣＫが立ち上がると、この時の各第１〜第６ビットのデータはローレベルであるため、Ａ２に示すようなレベルの駆動電圧が駆動電圧出力端子ＶＯＵＴから出力される。また、例えばＡ３に示すタイミングでクロックＤＴＬＨＣＫが立ち上がると、この時の第１〜第５ビットのデータＤ１〜Ｄ５はローレベルであり、第６ビットのデータＤ６がハイレベルであるため、Ａ４に示すような駆動電圧が出力される。また、Ａ５に示すタイミングでクロックＤＴＬＨＣＫが立ち上がると、この時の各第１〜第６ビットのデータＤ１〜Ｄ６はハイレベルであるため、Ａ６に示すような駆動電圧が出力される。

このように、通常動作モードでは、表示データの値に応じた駆動電圧が出力セレクタ５０の駆動電圧出力端子ＶＯＵＴから出力される。

次に、図５を用いてテストモード時の動作を説明する。表示ドライバ１００の検査を行うテストモード時では、出力セレクタ５０に入力されるデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定され、アナログ出力イネーブル信号ＡＮＡＬＯＧＥＮがノンアクティブに設定される。また、保持回路１０に入力されるスキャンイネーブル信号ＳＣＡＮＥＮは、例えばＢ２０に示すように、保持回路１０に保持されている１画素分の６ビットのデータを出力する間、アクティブに設定される。

例えばＢ１に示すタイミングでクロックＤＴＬＨＣＫが立ち上がり、出力セレクタ５０の入力端子ＩＮ２にはデジタル出力線ＤＯＬを介して第６ビットのデータＤ６に対応する電圧が入力される。そして、スキャンイネーブル信号ＳＣＡＮＥＮがＢ２に示すタイミングで立ち上がり、第５〜第１ビットのデータＤ５〜Ｄ１を入力端子ＩＮ２に出力するためにＢ４に示すようにスキャンクロックＳＣＡＮＣＫが保持回路１０に入力される。これによって、駆動電圧出力端子ＶＯＵＴからは、６ビットの表示データに対応したパルスが出力される。例えばＢ１に示すタイミングでは、第１〜第６ビットのデータＤ１〜Ｄ６がローレベルで示されているため、この６ビットの表示データに対応したパルス、即ちＢ５に示すパルスが駆動電圧出力端子ＶＯＵＴから出力される。

例えばＢ６に示すタイミングでクロックＤＴＬＨＣＫが立ち上がり、Ｂ７に示すタイミングでスキャンイネーブル信号ＳＣＡＮＥＮがハイレベルに設定されると、スキャンクロックＳＣＡＮＣＫに応じて出力セレクタ５０の入力端子ＩＮ２に第５〜第１ビットのデータＤ５〜Ｄ１に対応する電圧が入力される。この時、第１ビットのデータＤ１がハイレベルであり、第２〜第６ビットのデータＤ２〜Ｄ６がローレベルであるため、例えばＢ８に示すタイミングでスキャンクロックＳＣＡＮＣＫが立ち上がると、入力端子ＩＮ２にはデジタル出力線ＤＯＬを介してハイレベルの電圧が入力される。これにより、駆動電圧出力端子ＶＯＵＴからＢ９に示すタイミングで立ち上がるパルスが出力される。

このように、例えばＢ１０に示す期間において、駆動電圧出力端子ＶＯＵＴから出力されるＢ９に示すタイミングで立ち上がるパルスを検出することで、６ビットの表示データのうち、第１ビットのデータＤ１がハイレベルであり、第２〜第６ビットのデータＤ２〜Ｄ６はローレベルであるということを読み取ることができる。即ち、テストモード時では、表示データの内容を駆動電圧出力端子ＶＯＵＴからデジタルで取得することができる。

もう少し図５を説明すると、例えばＢ１に示すタイミングでクロックＤＴＬＨＣＫが立ち上がると、この時の第６ビットのデータＤ６はハイレベルであるため、出力セレクタ５０の入力端子ＩＮ２にはハイレベルの電圧が入力される。即ち、Ｂ１２に示すタイミングで駆動電圧出力端子ＶＯＵＴから出力される電圧が立ち上がる。そして、Ｂ１３に示すタイミングでスキャンクロックＳＣＡＮＣＫが立ち上がると、第５ビットのデータＤ５はローレベルであるため、駆動電圧出力端子ＶＯＵＴの出力はＢ１３に示すタイミングで立ち下がる。その後、第４〜第１ビットのデータＤ４〜Ｄ１はローレベルであるため、駆動電圧出力端子ＶＯＵＴの出力はＢ１４に示すレベルになる。即ち、第６ビットのデータがハイレベルであり、第５〜第１ビットのデータＤ５〜Ｄ１がローレベルである場合には、駆動電圧出力端子ＶＯＵＴからは、例えばＢ１２のタイミングで立ち上がりＢ１３のタイミングで立ち下がり、Ｂ１４のレベルに落ち着くパルスが出力される。

以上のように、テストモード時では、保持回路１０に記憶されている６ビットの表示データが出力セレクタ５０の駆動電圧出力端子ＶＯＵＴからデジタルのシリアルデータとして出力される。

図６に本実施形態に係る表示ドライバ１００の検査のフローの一例を示す。処理ＰＲ１では表示ドライバ１００の内部レジスタの各種設定を行う。次に処理ＰＲ２では、テストモードを設定するためのコマンドを表示ドライバ１００に送出する。このコマンドにより、表示ドライバ１００の出力セレクタ５０にはノンアクティブに設定されたアナログ出力イネーブル信号ＡＮＡＬＯＧＥＮとアクティブに設定されたデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮが入力される。また、テストを行うために表示データのテストパターンを表示データが記憶される表示メモリ等にあらかじめ書き込むが、この書き込みは処理ＰＲ２に限定されず、他の処理で行ってもよい。

次に処理ＰＲ３では表示イネーブルコマンドが表示ドライバ１００に送出される。表示イネーブルコマンドにより、例えば表示データが記憶されている表示メモリから各画素の表示データが表示ドライバ１００の保持回路１０に出力される。さらに、図５のタイミングチャートに示されるように、クロックＤＴＬＨＣＫ、スキャンクロックＳＣＡＮＣＫ及びスキャンイネーブル信号ＳＣＡＮＥＮが保持回路１０に入力されるので、６ビットの表示データのデジタルデータがデジタル出力線ＤＯＬを介して出力セレクタ５０の入力端子ＩＮ２に入力される。これにより、出力セレクタ５０の駆動電圧出力端子ＶＯＵＴから６ビットの表示データが出力される。

次に処理ＰＲ４では、処理ＰＲ３によって出力セレクタ５０の駆動電圧出力端子ＶＯＵＴから出力される６ビットの表示データをデジタルのシリアルデータとして取得する。

次に処理ＰＲ５では、処理ＰＲ４で取得した６ビットの表示データをあらかじめ設定した表示データのテストパターンを比較して、一致判定を行う。この一致判定によって、表示ドライバ１００が例えば設計通りの動作を行っているか等の判定を行うことができる。

このように、本実施形態に係る表示ドライバ１００では、表示ドライバ１００の検査をデジタルの表示データで行えるため、精度の高い検査が可能である。なお、上記の検査フローは、検査の一例であり、本実施形態の表示ドライバ１００を限定しない。

２．第２実施形態
２．１．表示ドライバ
図７は、第２実施形態に係る表示ドライバ１１０の構成例を示す図である。表示ドライバ１１０は、保持回路１０、Ｄ／Ａ変換器２０、レベルインターフェース３０、バッファ４０及びモードセレクタ６０を含む。表示ドライバ１１０と図１の表示ドライバ１００との大きな相違点は、表示ドライバ１１０は、モードセレクタ６０を含む点である。

なお、図７の表示ドライバ１１０には、図１の表示ドライバ１００のデジタル出力線ＤＯＬや出力セレクタ５０が図示されていないが、表示ドライバ１１０はこれらを含む構成も可能である。また、表示ドライバ１１０は上記の構成に限定されず、例えばレベルインターフェース３０やバッファ４０を省略する構成でもよい。保持回路１０、Ｄ／Ａ変換器２０及びレベルインターフェース３０は、図１の表示ドライバ１００に図示されているものと同様の構成である。また、本実施形態では、構成例として表示データが６ビットである場合の図示及び説明がなされているが、これに限定されない。

モードセレクタ６０は、複数の入力端子ＭＩＮ１〜ＭＩＮｎ（広義には第１〜第ｎのモードセレクタ用入力端子）と複数の出力端子ＭＱ１〜ＭＱｎ（広義には第１〜第ｎのモードセレクタ用出力端子）を含む。各入力端子ＭＩＮ１〜ＭＩＮｎは保持回路１０の出力端子ＬＱ１〜ＬＱｎと接続される。モードセレクタ６０は、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮに基づいて各入力端子ＭＩＮ１〜ＭＩＮｎと各出力端子ＭＱ１〜ＭＱｎとの接続を切り替える。具体的には、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定されると、各入力端子ＭＩＮ１〜ＭＩＮｎと各出力端子ＭＱ１〜ＭＱｎとを一対一に接続する。この場合、例えば入力端子ＭＩＮ１は出力端子ＭＱ１と接続され、例えば入力端子ＭＩＮｎは出力端子ＭＱｎと接続される。一方、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定されると、入力端子ＭＩＮｎが各出力端子ＭＱ１〜ＭＱｎに接続される。例えば、入力端子ＭＩＮ１は出力端子ＭＱｎと接続され、入力端子ＭＩＮｎは出力端子ＭＱｎと接続される。

即ち、保持回路のスキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定され、且つ、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定された場合には、保持回路１０の出力端子ＬＱｎからｎビットの表示データがシリアル出力され、ｎビットの表示データがモードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎからシリアル出力される。

図７のレベルインターフェース３０は、モードセレクタ６０からｎビットの表示データを受け、後段のＤ／Ａ変換器２０に適した信号レベルに調整して、Ｄ／Ａ変換器２０に出力する。図７のレベルインターフェース３０は、モードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎからそれぞれ別系統の配線でｎビットの表示データを受ける。

具体的には、レベルインターフェース３０は、例えばモードセレクタ６０の出力端子ＭＱ１の出力に対してレベル調整を施し、Ｄ／Ａ変換器２０の入力端子ＤＡＩＮ１に出力する。同様にして、レベルインターフェース３０はモードセレクタ６０の各出力端子ＭＱ２〜ＭＱｎの出力に対してレベル調整を施し、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ２〜ＤＡＩＮｎに出力する。

即ち、スキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定され、且つ、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定されている場合、保持回路１０の各出力端子ＬＱ１〜ＬＱｎからｎビットの表示データが出力され、モードセレクタ６０及びレベルインターフェース３０を介してＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには、ｎビットの表示データの各ビットのデータに対応する信号が入力される。具体的には、例えば入力端子ＤＡＩＮ１にはｎビットの表示データの第１ビットのデータに相当する信号が入力され、例えば入力端子ＤＡＩＮ２にはｎビットの表示データの第２ビットのデータに相当する信号が入力される。同様にして、入力端子ＤＡＩＮｎにはｎビットの表示データの第ｎビットのデータに相当する信号が入力される。

逆に、スキャンイネーブル信号ＳＣＡＮＥＮがアクティブに設定され、且つ、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定されている場合、保持回路１０の出力端子ＬＱｎからｎビットの表示データがシリアル出力され、モードセレクタ６０及びレベルインターフェース３０を介してＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには、ｎビットの表示データがシリアルで入力される。具体的には、各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには、ｎビットの表示データのうちの例えば第ｎビットから順番に第１ビットまでの各ビットのデータに相当する信号がシリアルデータとして入力される。即ち、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには共通の信号が入力される。つまり、この場合ではＤ／Ａ変換器２０は、各入力端子ＤＡＩＮ１〜ＤＡＩＮｎの全てに同じハイレベル又はローレベルの電圧が入力されるため、これに基づいてＤ／Ａ変換を行い、ハイレベル又はローレベルの２種類の電圧を出力端子ＤＡＱから出力する。なお、Ｄ／Ａ変換器２０には電圧ＶＤＨが供給されるが、これに限定されない。

なお、本実施形態では、レベルインターフェース３０を省略し、モードセレクタ６０の各出力端子ＭＱ１〜ＭＱｎをＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎに接続するようにしてもよい。

バッファ回路４０は、Ｄ／Ａ変換器２０の出力端子ＤＡＱから出力される階調電圧を受け、駆動電圧出力端子ＶＯＵＴに出力する。

テストモード時では、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定され、スキャンイネーブル信号ＳＣＡＮＥＮが一定期間アクティブに設定される。この場合、保持回路１０の出力端子ＬＱｎからシリアル出力されたｎビットの表示データは、モードセレクタ６０及びレベルインターフェース３０を介してＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎにｎビットの表示データがシリアルデータとして入力される。具体的には、例えばＤ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには、ｎビットの表示データの第ｎビットのデータに相当する信号が入力される。このとき、各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには同じ信号が入力される。第ｎビットのデータに相当する信号がハイレベルである場合には、各入力端子ＤＡＩＮ１〜ＤＡＩＮｎ全てにハイレベルの信号が入力されるため、Ｄ／Ａ変換器２０の出力端子ＤＡＱからハイレベルの電圧が出力される。逆に第ｎビットのデータに相当する信号がローレベルである場合には、Ｄ／Ａ変換器２０の出力端子ＤＡＱからローレベルの電圧が出力される。

Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎには、順番にｎビットの表示データの第ｎ〜第１ビットのデータに相当する信号が入力されるため、Ｄ／Ａ変換器２０の出力端子ＤＡＱからｎビットの表示データがシリアル出力されることになる。

２．２．モードセレクタ
図８にモードセレクタ６０の構成例を示す。モードセレクタ６０は、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路ＭＳ１〜ＭＳｎ−１を含む。また、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路ＭＳ１〜ＭＳｎ−１のうちの第ｋのモードセレクタ用スイッチ回路ＭＳｋは、入力端子ＭＩＮｋと入力端子ＭＩＮｎのいずれか一方を、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮに基づいて、モードセレクタ６０の出力端子ＭＱｋに接続する。

例えば、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定された場合には、モードセレクタ６０の入力端子ＭＩＮｎをモードセレクタ６０の出力端子ＭＱｋに接続する。また、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定された場合には、入力端子ＭＩＮｋを出力端子ＭＱｋに接続する。

具体的には、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定された場合、例えばモードセレクタ用スイッチ回路ＭＳ１は入力端子ＭＩＮ６（ＭＩＮｎ）を出力端子ＭＱ１に接続し、例えばモードセレクタ用スイッチ回路ＭＳ５は入力端子ＭＩＮ６（ＭＩＮｎ）を出力端子ＭＱ５に接続する。

また、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブに設定された場合、例えばモードセレクタ用スイッチ回路ＭＳ１は入力端子ＭＩＮ１を出力端子ＭＱ１に接続し、例えばモードセレクタ用スイッチ回路ＭＳ５は入力端子ＭＩＮ５を出力端子ＭＱ５に接続する。なお、入力端子ＭＩＮ６（ＭＩＮｎ）は出力端子ＭＱ６（ＭＱｎ）に接続される。

２．３．動作
図９及び図１０のタイミングチャートを用いて本実施形態の表示ドライバ１１０の動作を説明する。図９は通常動作モードでの動作を示すタイミングチャートである。通常動作モードでは、保持回路１０に入力されるスキャンイネーブル信号ＳＣＡＮＥＮがノンアクティブに設定される。また、デジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがノンアクティブ（例えばローレベル）に設定される。

第１実施形態に係る表示ドライバ１００の動作を示す図４と同様に、クロックＤＴＬＨＣＫに基づいてＤ／Ａ変換器２０には６ビットの表示データが入力される。Ｄ／Ａ変換器２０は、入力された表示データをＤ／Ａ変換して出力する。これによって出力セレクタ５０の駆動電圧出力端子ＶＯＵＴから駆動電圧が出力される。

例えばＣ１に示すタイミングでクロックＤＴＬＨＣＫが立ち上がると、この時の第１〜第５ビットのデータＤ１〜Ｄ５はローレベルであり、第６ビットのデータＤ６がハイレベルであるため、Ｃ２に示すような駆動電圧が出力される。このように、通常動作モードでは、表示データの値に応じた駆動電圧が出力セレクタ５０の駆動電圧出力端子ＶＯＵＴから出力される。

次に、図１０を用いて表示ドライバ１１０のテストモード時の動作を説明する。表示ドライバ１１０の検査を行うテストモード時では、モードセレクタ６０に入力されるデジタル出力イネーブル信号ＤＩＧＩＴＡＬＥＮがアクティブに設定される。なお、保持回路１０に関するクロックＤＴＬＨＣＫ、スキャンクロックＳＣＡＮＣＫ及びスキャンイネーブル信号ＳＣＡＮＥＮは、図５と同様に示される。

例えばＥ１に示すタイミングでクロックＤＴＬＨＣＫが立ち上がると、モードセレクタ６０を介して第６ビットのデータＤ６が、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎに入力される。この場合、Ｅ２に示すようにデータＤ６はローレベルであるため、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎにはローレベルの電圧が入力され、Ｄ／Ａ変換器２０の出力端子ＤＡＱからローレベルの電圧が出力される。即ち、駆動電圧出力端子ＶＯＵＴからはＥ３に示すようにローレベルの電圧が出力される。Ｅ４に示すタイミングでスキャンイネーブル信号ＳＣＡＮＥＮがハイレベルに設定されると、スキャンクロックＳＣＡＮＣＫに応じて保持回路１０の出力端子ＬＱｎから第５〜第１ビットのデータＤ５〜Ｄ１が順次に出力される。

例えばＥ５のタイミングでスキャンクロックＳＣＡＮＣＫが立ち上がると、保持回路１０の出力端子ＬＱｎから第５ビットのデータＤ５がモードセレクタ６０に出力される。この時、データＤ５はＥ６に示すようにローレベルの電圧であるため、モードセレクタ６０を介して、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎにはローレベルの電圧が入力される。即ち、Ｄ／Ａ変換器２０の出力端子ＤＡＱからローレベルの電圧が出力されるため、駆動電圧出力端子ＶＯＵＴの出力はローレベルの状態から変化しない。

その後、スキャンクロックＳＣＡＮＣＫの立ち上がりに応じて、各第４〜第１ビットのデータＤ４〜Ｄ１が順次にモードセレクタ６０を介してＤ／Ａ変換器２０に入力される。例えば、Ｅ７のタイミングでスキャンクロックＳＣＡＮＣＫが立ち上がると、モードセレクタ６０に第１ビットのデータＤ１が入力される。この時、データＤ１はＥ８に示すようにハイレベルの電圧であるため、Ｄ／Ａ変換器２０の各入力端子ＤＡＩＮ１〜ＤＡＩＮｎにはモードセレクタ６０を介してハイレベルの電圧が入力される。これにより、Ｄ／Ａ変換器２０の出力端子ＤＡＱからハイレベルの電圧が出力され、Ｅ９に示すように駆動電圧出力端子ＶＯＵＴからハイレベルの電圧が出力される。

図５と同様に、本実施形態においても、駆動電圧出力端子ＶＯＵＴから出力されるパルスを検出することで、６ビットの表示データの各ビットがどのようなデータであるかを検出することができる。即ち、テストモード時では、表示データの内容を駆動電圧出力端子ＶＯＵＴからデジタルで取得することができる。

以上のように、テストモード時では、保持回路１０に記憶されている６ビットの表示データが駆動電圧出力端子ＶＯＵＴからデジタルのシリアルデータとして出力される。なお、表示ドライバ１１０を検査する場合も表示ドライバ１００と同様の手法で検査することができる。例えば図６に示す検査フローも第２実施形態に係る表示ドライバ１１０に適用することができる。

３．比較例と効果
図１１は第１実施形態及び第２実施形態に係る表示ドライバの比較例を示す図である。比較例の表示ドライバ１２０は、保持回路１２、Ｄ／Ａ変換器２０、レベルインターフェース３０、及びバッファ４０を含むが、これに限定されない。例えば、表示ドライバ１２０はレベルインターフェース３０を省略する構成でもよい。保持回路１２はクロックＣＬＫに応じて、ｎビットの表示データをラッチし、出力する。出力されたｎビットの表示データは、例えばレベルインターフェース３０を介してＤ／Ａ変換器２０に入力される。Ｄ／Ａ変換器２０は、入力された表示データをＤ／Ａ変換し、出力端子ＤＡＱから階調電圧を出力する。階調電圧はバッファ４０を介して駆動電圧出力端子ＶＯＵＴから出力される。

上記のような構成の表示ドライバ１２０を検査する場合の検査フローの一例を図１２に示す。処理ＰＲ２１では表示ドライバ１２０の内部レジスタの各種設定を行う。次に処理ＰＲ２２では表示イネーブルコマンドが表示ドライバ１２０に送出される。表示イネーブルコマンドにより、例えば表示データが記憶されている表示メモリから各画素の表示データが表示ドライバ１２０の保持回路１２に出力される。これにより、表示ドライバ１２０の駆動電圧出力端子ＶＯＵＴから駆動電圧が出力される。

次に処理ＰＲ２３では、処理ＰＲ２２によって表示ドライバ１２０の駆動電圧出力端子ＶＯＵＴから出力される駆動電圧を検査するために、この駆動電圧をＡ／Ｄ変換する。

次に処理ＰＲ２４では、処理ＰＲ２３でのＡ／Ｄ変換後のデジタルデータと、あらかじめ設定した表示データのテストパターンを比較して、一致判定を行う。この一致判定によって、表示ドライバ１００が例えば設計通りの動作を行っているか等の判定を行う。

ところが、上記のような手法では、いくつかの問題点がある。例えば、上記の手法では、表示ドライバ１２０の駆動電圧出力端子ＶＯＵＴから出力される駆動電圧をＡ／Ｄ変換する必要があり、Ａ／Ｄ変換の精度が要求される。また、検査の際に画素毎にＡ／Ｄ変換が必要なため検査時間の短縮を妨げる。さらに、階調度が高階調になるほど、駆動電圧に対するＡ／Ｄ変換の精度が要求され、近年の高解像度・高階調の表示パネルを駆動する表示ドライバに対しては、駆動電圧をＡ／Ｄ変換しても正確なデータを取得することが難しいため、検査の精度を高めることが難しい。

従って、これらは、製品の製造コスト削減を妨げる要因となり、また品質の高い表示ドライバの提供の妨げにもなる。

一方、第１実施形態に係る表示ドライバ１００及び第２実施形態に係る表示ドライバ１１０は、上記の問題点を解決することができる。表示ドライバ１００、１１０は、ともにテストモードを設定することができる。このテストモードを設定した場合、表示ドライバ１００、１１０の駆動電圧出力端子ＶＯＵＴからは、ｎビットの表示データがデジタルデータとして出力される。このため、あらかじめテストパターンとして設定した表示データと、駆動電圧出力端子ＶＯＵＴから出力される表示データとを一致判定する際、デジタルのデータ同士の比較で一致判定が行えるため、非常に高精度の検査が可能である。さらに、デジタルデータでの比較のため、表示ドライバ１００、１１０が高階調表示を行うような場合であっても、デジタルデータの値が大きくなるだけであり、検査において検査精度を下げる要因にはならない。つまり、表示ドライバ１００、１１０は高階調表示に対応している場合であっても、精度の高い検査が可能である。

上記のように、本発明の実施例について詳細に説明したが、本発明の新規事項及び効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。したがって、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書または図面において、少なくとも一度、より広義又は同義な異なる用語と共に記載された用語は、明細書または図面のいかなる箇所においても、その異なる用語に置き換えることができる。

第１実施形態に係る表示ドライバを示す図。 第１実施形態及び第２実施形態に係る保持回路の構成例。 第１実施形態に係る表示ドライバの出力セレクタの構成例。 第１実施形態に係る表示ドライバの通常動作モード時の動作を説明するタイミングチャート。 第１実施形態に係る表示ドライバのテストモード時の動作を説明するタイミングチャート。 第１実施形態に係る表示ドライバの検査フローを示すフローチャート。 第２実施形態に係る表示ドライバを示す図。 第２実施形態に係る表示ドライバのモードセレクタの構成例。 第２実施形態に係る表示ドライバの通常動作モード時の動作を説明するタイミングチャート。 第２実施形態に係る表示ドライバのテストモード時の動作を説明するタイミングチャート。 第１実施形態及び第２実施形態に係る表示ドライバの比較例の構成例。 比較例の表示ドライバの検査フローを示すフローチャート。

符号の説明

１０ 保持回路、２０ Ｄ／Ａ変換器、５０ 出力セレクタ、６０ モードセレクタ、
１００、１１０ 表示ドライバ、ＡＮＡＬＯＧＥＮ アナログ出力イネーブル信号、
ＤＡＩＮ１〜ＤＡＩＮｎ Ｄ／Ａ変換器用入力端子、
ＤＩＧＩＴＡＬＥＮ デジタル出力イネーブル信号、ＤＯＬ デジタル出力線、
ＩＮ１ 第１の入力端子、ＩＮ２ 第２の入力端子ＬＡ１〜ＬＡｎ ラッチ回路、
ＬＱｎ 第ｎのラッチ回路の出力、ＭＩＮ１〜ＭＩＮｎ モードセレクタ用入力端子、
ＭＱ１〜ＭＱｎ モードセレクタ用出力端子、
ＭＳ１〜ＭＳｎ−１ モードセレクタ用スイッチ回路、
ＮＴＲ Ｎ型トランジスタ、ＰＴＲ Ｐ型トランジスタ、ＱＮＤ 出力ノード、
ＳＣＡＮＥＮ スキャンイネーブル信号、
ＳＳ１〜ＳＳｎ−１ スキャン用スイッチ回路、ＶＤＨ 第１の電源の電圧、
ＶＳＳ 第２の電源の電圧、ＶＯＵＴ 駆動電圧出力端子

Claims (12)

1. 少なくとも１画素の表示データを保持して出力する保持回路と、
   前記保持回路から出力される表示データをＤ／Ａ変換するＤ／Ａ変換器と、
   前記Ｄ／Ａ変換器からの出力に基づく階調電圧が、その第１の入力端子に入力され、駆動電圧出力端子に駆動電圧を出力する出力セレクタと、
   を含み、
   前記保持回路は第１〜第ｎ（ｎは２以上の自然数）のラッチ回路を含み、
   通常動作モード時には、
   前記保持回路は、前記第１〜第ｎのラッチ回路にラッチされているデータを前記Ｄ／Ａ変換器に出力し、
   前記表示データの検査を行うテストモード時には、
   前記保持回路は、前記第１〜第ｎのラッチ回路にラッチされているデータをシリアル出力データとして第ｎのラッチ回路の出力からシリアル出力し、
   前記出力セレクタは、
   前記第ｎのラッチ回路から出力される前記シリアル出力データを受ける第２の入力端子を有し、
   前記通常動作モード時には、前記第１の入力端子に入力される前記階調電圧を前記駆動電圧出力端子に出力し、
   前記テストモード時には、前記保持回路から前記第２の入力端子に入力される前記シリアル出力データに基づいた電圧を前記駆動電圧出力端子に出力することを特徴とする表示ドライバ。
2. 請求項１において、
   前記出力セレクタは、
   アナログ出力イネーブル信号がアクティブに設定されると前記第１の入力端子に入力された階調電圧を前記駆動電圧出力端子に出力し、
   デジタル出力イネーブル信号がアクティブに設定されると、前記第２の入力端子に入力された電圧に基づいた電圧を前記駆動電圧出力端子に出力し、
   前記通常動作モード時には、
   前記アナログ出力イネーブル信号はアクティブに設定され、前記デジタル出力イネーブル信号はノンアクティブに設定され、
   前記表示データの検査を行う前記テストモード時には、前記アナログ出力イネーブル信号はノンアクティブに設定され、前記デジタル出力イネーブル信号はアクティブに設定されることを特徴とする表示ドライバ。
3. 請求項２において、
   前記出力セレクタは、
   前記駆動電圧出力端子に接続される出力ノードと第１の電源との間に設けられたＰ型トランジスタと、
   前記第１の電源よりも電圧の低い第２の電源と前記出力ノードとの間に設けられたＮ型トランジスタと、
   を含み、
   前記デジタル出力イネーブル信号がアクティブに設定された場合には、
   前記第２の入力端子に第１のレベルの信号が入力されると、前記Ｐ型トランジスタがオン状態となり、前記Ｎ型トランジスタはオフ状態となり、前記出力ノードを介して前記駆動電圧出力端子が前記第１の電源と電気的に接続され、
   前記第２の入力端子に前記第１のレベルと異なる第２のレベルの信号が入力されると、前記Ｐ型トランジスタがオフ状態となり、前記Ｎ型トランジスタはオン状態となり、前記出力ノードを介して前記駆動電圧出力端子が前記第２の電源と電気的に接続されることを特徴とする表示ドライバ。
4. 請求項１乃至３のいずれかにおいて、
   前記出力セレクタと前記第ｎのラッチ回路の出力端子との間にデジタル信号出力線が設けられ、
   前記保持回路の前記第１〜第ｎのラッチ回路は、前記表示データの第１〜第ｎビットのデータを記憶し、
   前記保持回路は、
   スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを、前記Ｄ／Ａ変換器又は前記デジタル信号出力線を介して前記出力セレクタに出力し、
   前記スキャンイネーブル信号がノンアクティブに設定された場合は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記Ｄ／Ａ変換器に出力し、
   前記スキャンイネーブル信号がアクティブに設定された場合は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータを前記シリアル出力データとして前記デジタル信号出力線に出力することを特徴とする表示ドライバ。
5. 請求項４において、
   前記保持回路は、
   第１〜第（ｎ−１）のスキャン用スイッチ回路をさらに含み、
   前記第１〜第（ｎ−１）のスキャンスイッチ回路のうちの第ｋ（ｋは１以上の自然数）のスキャン用スイッチ回路は、
   前記第１〜第ｎのラッチ回路のうちの第ｋのラッチ回路からの出力と、前記表示データのうちの第（ｋ＋１）ビットのデータとを受け、
   前記スキャンイネーブル信号がアクティブに設定された場合には、前記第ｋのラッチ回路の出力を第（ｋ＋１）のラッチ回路に出力し、
   前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記第（ｋ＋１）ビットのデータを第（ｋ＋１）のラッチ回路に出力することを特徴とする表示ドライバ。
6. 請求項１乃至５のいずれかにおいて、
   前記通常動作モード時において、
   前記駆動電圧出力端子から出力される電圧を表示パネルのデジタル階調表示に対応させる場合には、
   前記保持回路は、前記第１〜第ｎのラッチ回路にラッチされているデータを前記Ｄ／Ａ変換器に出力し、
   前記出力セレクタは、前記第２の入力端子に前記第ｎのラッチ回路から前記デジタル出力線を介して供給された前記第ｎビットのデータに基づいた電圧を前記駆動電圧出力端子から出力することを特徴とする表示ドライバ。
7. 請求項４乃至５のいずれかにおいて、
   前記通常動作モード時において、
   前記駆動電圧出力端子から出力される電圧を表示パネルのデジタル階調表示に対応させる場合には、前記出力セレクタに入力される前記デジタル出力イネーブル信号はアクティブに設定され、前記保持回路の前記スキャンイネーブル信号はノンアクティブに設定され、
   前記出力セレクタは、前記第ｎのラッチ回路から前記デジタル出力線を介して供給された前記第ｎビットのデータに基づいた電圧を前記駆動電圧出力端子から出力することを特徴とする表示ドライバ。
8. 少なくとも１画素の表示データを保持して出力する保持回路と、
   前記保持回路から出力される表示データを受け、通常動作モード又は表示データの検査を行うテストモードに応じて前記表示データの出力経路を切り替えて出力するモードセレクタと、
   前記モードセレクタから出力される前記表示データの第１〜第ｎビットのデータが入力される第１〜第ｎ（ｎは２以上の自然数）のＤ／Ａ変換器用入力端子を備え、前記第１〜第ｎのＤ／Ａ変換器用入力端子を介して入力された前記表示データをＤ／Ａ変換するＤ／Ａ変換器と、
   を含み、
   前記保持回路は前記第１〜第ｎビットのデータを記憶する第１〜第ｎ（ｎは２以上の自然数）のラッチ回路を含み、
   前記通常動作モード時には、
   前記保持回路は、前記第１〜第ｎのラッチ回路にラッチされている前記第１〜第ｎビットのデータを各ラッチ回路毎に異なる出力線を介して前記モードセレクタに出力し、
   前記表示データの検査を行う前記テストモード時には、
   前記保持回路は、第１〜第ｎのラッチ回路にラッチされている前記第１〜第ｎビットのデータをシリアル出力データとして第ｎのラッチ回路の出力から前記モードセレクタにシリアル出力し、
   前記モードセレクタは、
   前記通常動作モード時には、前記保持回路から出力された前記表示データの前記第１〜第ｎビットのデータを前記Ｄ／Ａ変換器の前記第１〜第ｎのＤ／Ａ変換器用入力端子に出力し、
   前記テストモード時には、前記保持回路から出力される前記シリアル出力データを前記Ｄ／Ａ変換器の前記第１〜第ｎのＤ／Ａ変換器用入力端子に出力することを特徴とする表示ドライバ。
9. 請求項８において、
   前記モードセレクタは、前記保持回路から前記表示データが入力される第１〜第ｎのモードセレクタ用入力端子と、前記Ｄ／Ａ変換器の前記第１〜第ｎのＤ／Ａ変換器用入力端子に前記表示データを出力するための第１〜第ｎのモードセレクタ用出力端子を含み、
   前記表示データの検査を行う前記テストモードでは、前記モードセレクタは、アクティブに設定されたデジタル出力イネーブル信号を受け、前記第１〜第ｎのモードセレクタ用入力端子のうち、前記保持回路の第ｎのラッチ回路の出力を受ける第ｎのモードセレクタ用入力端子を、前記第１〜第ｎのモードセレクタ用出力端子と電気的に接続し、前記第ｎのラッチ回路からの前記シリアル出力データを前記第１〜第ｎのモードセレクタ用出力端子に出力することを特徴とする表示ドライバ。
10. 請求項９において、
    前記モードセレクタは、第１〜第（ｎ−１）のモードセレクタ用スイッチ回路を含み、
    第１〜第（ｎ−１）のモードセレクタ用スイッチ回路のうちの第ｋのモードセレクタ用スイッチ回路は、
    第ｋのモードセレクタ用入力端子に接続される第ｋのラッチ回路からの出力と、第ｎのモードセレクタ用入力端子に接続される前記第ｎのラッチ回路からの出力とを受け、
    前記デジタル出力イネーブル信号がアクティブに設定された場合には、前記第ｎのラッチ回路からの出力を前記第ｋのモードセレクタ用出力端子に出力し
    前記デジタル出力イネーブル信号がノンアクティブに設定された場合には、前記第ｋのラッチ回路からの出力を前記第ｋのモードセレクタ用出力端子に出力することを特徴とする表示ドライバ。
11. 請求項８乃至１０のいずれかにおいて、
    前記保持回路は、
    スキャンイネーブル信号に基づいて前記第１〜第ｎのラッチ回路にラッチされている表示データを前記モードセレクタに出力し、
    前記スキャンイネーブル信号がノンアクティブに設定された場合は、前記第１〜第ｎのラッチ回路に保持されている前記第１〜第ｎビットのデータをそれぞれ異なる出力線を介して前記モードセレクタに出力し、
    前記スキャンイネーブル信号がアクティブに設定された場合は、前記第ｎのラッチ回路の出力端子から前記第１〜第ｎビットのデータをシリアル出力データとして前記モードセレクタに出力することを特徴とする表示ドライバ。
12. 請求項１１において、
    前記保持回路は、
    第１〜第（ｎ−１）のスキャン用スイッチ回路をさらに含み、
    前記第１〜第（ｎ−１）のスキャン用スイッチ回路のうちの第ｋ（ｋは１以上の自然数）のスキャン用スイッチ回路は、
    前記第１〜第ｎのラッチ回路のうちの第ｋのラッチ回路からの出力と、前記表示データのうちの第（ｋ＋１）ビットのデータとを受け、
    前記スキャンイネーブル信号がアクティブに設定された場合には、前記第ｋのラッチ回路の出力を第（ｋ＋１）のラッチ回路に出力し、
    前記スキャンイネーブル信号がノンアクティブに設定された場合には、前記第（ｋ＋１）ビットのデータを第（ｋ＋１）のラッチ回路に出力することを特徴とする表示ドライバ。
    

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