JP5015038B2 - 駆動回路および該駆動回路を備えた表示装置 - Google Patents

Description

本発明は、不具合を自己検出し自己修復を行う、表示装置を駆動する駆動回路および該駆動回路を備えた表示装置に関するものである。

近年、液晶パネル等の大型化および高精細化に伴い、液晶駆動用半導体集積回路においては、液晶駆動用出力端子の端子数増加や、出力端子からの出力する多値電圧の多階調化が進んでいる。例えば、現在主流の液晶駆動用半導体集積回路は、２５６階調の電圧を出力可能な約５００個の出力端子数を備えるものがある。さらに、出力端子数を１０００個以上備えた、液晶駆動用半導体集積回路の開発も、現在行われている。また、階調出力電圧は、液晶パネルの多色化に伴い、１０２４階調を出力可能な液晶駆動用半導体集積回路の開発も行われている。

ここで、従来の液晶駆動用半導体集積回路の構成を、図２８を参照して以下に説明する。図２８は、従来の液晶駆動用半導体集積回路の構成を示すブロック図である。

同図に示す液晶駆動用半導体集積回路１０１は、ｎ本の液晶駆動用信号出力端子から、それぞれｍ階調の出力電圧を出力できる。まず、液晶駆動用半導体集積回路１０１の構成について説明する。液晶駆動用半導体集積回路１０１は、外部にクロック入力端子１０２、複数の信号入力端子を備えた階調データ入力端子１０３、ＬＯＡＤ信号入力端子１０４、および、基準電源端子であるＶ０端子１０５、Ｖ１端子１０６、Ｖ２端子１０７、Ｖ３端子１０８、Ｖ４端子１０９を備えている。さらに、液晶駆動用半導体集積回路１０１は、ｎ個の液晶駆動用信号出力端子１１１−１〜１１１−ｎ（以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子１１１−１〜１１１−ｎを総称する場合は、信号出力端子１１１と称する）を備えている。また、液晶駆動用半導体集積回路１０１は、基準電源補正回路１２１、ポインタ用シフトレジスタ回路１２３、ラッチ回路部１２４、ホールド回路１２５、Ｄ／Ａコンバータ（Ｄｉｇｉｔａｌ Ａｎａｌｏｇ Ｃｏｎｖｅｒｔｅｒ：以下、ＤＡＣと称する。）回路１２６、および出力バッファ１２７を備えている。また、ポインタ用シフトレジスタ回路１２３は、ｎ段のシフトレジスタ回路１２３−１〜１２３−ｎにより構成される。さらに、ラッチ回路部１２４は、ｎ個のラッチ回路１２４−１〜１２４−ｎにより構成されており、ホールド回路１２５は、ｎ個のホールド回路１２５−１〜１２５−ｎにより構成されている。また、ＤＡＣ回路１２６は、ｎ個のＤＡＣ回路１２６−１〜１２６−ｎにより構成されている。加えて、出力バッファ１２７はｎ個の出力バッファ１２７−１から１２７−ｎにより構成され、各出力バッファ１２７は、オペアンプにより構成されている。

次に、液晶駆動用半導体集積回路１０１の動作について説明する。ポインタ用シフトレジスタ回路１２３は、クロック入力端子１０２より入力されたクロック入力信号に基づき、１個目のラッチ回路１２４−１からｎ個目のラッチ回路１２４−ｎまで順次選択する。ポインタ用シフトレジスタ回路１２３により選択されたラッチ回路１２４は、階調データ入力端子１０３からの階調データを格納する。なお、階調データは、ラッチ回路１２４ごとに対応する、言い換えれば、信号出力端子１１１ごとに対応する、上記クロック入力信号に同期したデータである。また、各ラッチ回路１２４−１〜１２４−ｎは、信号出力端子１１１ごとに対応する、それぞれ異なる値の階調データを、各々に接続するホールド回路に出力する。階調データを入力された各ホールド回路１２５は、データＬＯＡＤ信号に基づき、デジタルデータとしてＤＡＣ回路１２６−１〜１２６−ｎに出力する。

ここで、ＤＡＣ回路１２６−１〜１２６−ｎは、ホールド回路１２５からの階調データに基づき、ｍ種類の階調電圧から１つの電圧値を選択し、出力バッファ１２７−１〜１２７−ｎに出力する。なおＤＡＣ回路１２６は、基準電源端子Ｖ０端子１０５〜Ｖ４端子１０９より入力する電圧によって、ｍ種類の階調電圧を出力することが可能である。次に、出力バッファ１２７は、ＤＡＣ回路１２６からの階調電圧をバッファし、信号出力端子１１１−１〜１１１−ｎに、液晶駆動用信号として出力する。

次に、図２９に、シフトレジスタ１２３、ラッチ回路１２４、ホールド回路１２５の具体的な構成例を示す。

図２９は液晶駆動用信号出力端子ＯＵＴ１からＯＵＴ１８の１８出力となる液晶駆動用半導体集積回路１０１を構成を示している。液晶駆動用半導体集積回路１０１が備えるポインタ用シフトレジスタＤＦ＿１〜ＤＦ＿１８（以下、総称する場合はポインタ用シフトレジスタＤＦとする）は、図２８に示すポインタ用シフトレジスタ回路１２３に対応し、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８（以下、総称する場合はラッチ回路ＤＬＡとする）は、図２８に示すラッチ回路１２４に対応し、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８（以下、総称する場合はホールド回路ＤＬＢとする）は、図２８に示すホールド回路１２５に対応し、出力回路１１＿１〜１８は、図２８に示すＤＡＣ回路１２６および出力バッファ１２７に対応し、ポインタ用シフトレジスタのスタートタイミングを示すスタートパルス信号線（ＳＰ信号線）より入力される動作開始信号（ＳＰ信号）、および、クロック信号線（ＣＬＫ信号線）より入力される動作クロック信号は、図２８に示すシフトクロック用入力信号に対応し、ＤＡＴＡ信号線より入力される階調データは図２８に示す階調データに対応し、ＬＳ信号線より入力されるデータＬＯＡＤ信号は図２８に示すデータＬＯＡＤ信号に対応する。

図２９に示すように、各ポインタ用シフトレジスタＤＦは、Ｄ−フリップフロップより構成されており、各ラッチ回路ＤＬＡおよび各ホールド回路ＤＬＢは、Ｄラッチより構成されている。さらに、液晶駆動用半導体集積回路１０１が備える、各ポインタ用シフトレジスタＤＦ、各ラッチ回路ＤＬＡ、およびホールド回路ＤＬＢの各々の個数は、液晶駆動用信号出力端子ＯＵＴの数と同じとなる。

以上のように、シフトレジスタ回路１２３、ラッチ回路１２４、ホールド回路１２５、ＤＡＣ回路１２６、および出力バッファ１２７は、液晶駆動用信号出力端子１１１と同じ個数必要なり、液晶駆動用信号出力端子１１１が１０００端子であれば、上記の各回路１２４〜１２７も、それぞれ１０００個必要となる。

上述したように、近年、液晶パネル等の表示装置が大型化・高精細化が進んでおり、フルスペックの高精細テレビ（ＨＤＴＶ：Ｈｉｇｈ Ｄｅｆｉｎｉｔｉｏｎ Ｔｅｌｅｖｉｓｉｏｎ）においては、データライン数は１９２０本となる。よって、表示駆動用半導体集積回路は、データラインごとに、Ｒ・Ｇ・Ｂの階調電圧の信号を与える必要があり、結果、表示駆動用半導体集積回路は、１９２０本×３（Ｒ・Ｇ・Ｂ）＝５７６０本の出力数、言い換えれば、５７６０個の液晶駆動用信号出力端子を備える必要がある。ここで、１つの表示駆動用半導体集積回路の出力数を７２０本とした場合、表示駆動用半導体集積回路は８個必要となる。

一般的に、表示駆動用半導体集積回路はウエハ段階においてテストされ、パッケージ後出荷テストされ、液晶パネルへ搭載後に表示テストが行われる。さらに、バーンインやストレステストのスクリーニングテストにより、初期不良が起こる可能性のある半導体集積回路は取り除かれる。したがって、表示不良が起こる、表示駆動用半導体集積回路を搭載した表示装置が、市場へ出荷されることはない。しかしながら、出荷前のテストやスクリーニングテストの際には、不良と判断されなかった、極微小の欠陥や異物の付着混入により、表示装置を使用している間に表示不良が稀に発生する。例えば、表示駆動用半導体集積回路の１つのデータラインにおける、出荷後の表示不良が発生する割合が０．０１ｐｐｍ（１億分の１）であったとしても、データライン数が５７６０本となるフルスペックのＨＤＴＶにおいては、表示不良の発生割合は、５７．６ｐｐｍ（１００万分の５７．６）となる。つまり、約１７３６１台に１台が、表示不良を発生することになり、より大型化・高精細化になるほど、表示不良の発生割合は高くなる。

このような、表示不良が発生した場合、迅速に表示装置を回収し、表示駆動用半導体集積回路のリペアを行う必要があるが、回収修理に大きなコストを要するのはもちろんのこと、商品イメージが低下することになる。

ここで、従来技術においては、表示駆動用半導体集積回路に、欠陥となる回路に備える予備の回路を設け、欠陥のある回路を予備の回路に切り替えることにより、表示駆動用半導体集積回路の不具合を回避することが開示されている。

具体的には、特許文献１において、表示駆動用半導体集積回路が、シフトレジスタの各段に予備の並列回路を備え、シフトレジスタの自己検査を行い、この検査結果をもとに、並列回路の欠陥のない一方を選択することによって、欠陥のシフトレジスタが引き起こす表示不良を回避する手法が開示されている。さらに、特許文献２においては、ＤＡＣ回路の入力と出力にセレクターを設け、欠陥のあるＤＡＣ回路の位置が記憶されたＲＡＭの情報をもとに、セレクターを切り替え、欠陥のないＤＡＣ回路と予備のＤＡＣ回路を切替える方法が開示されている。
特開平６−２０８３４６号公報（１９９４年７月２６日公開） 特開平８−２７８７７１号公報（１９９６年１０月２２日公開）

しかしながら、特許文献１は、シフトレジスタに並列した予備回路を設け、シフトレジスタの欠陥を検出する方法、および、欠陥のあるシフトレジスタを予備のシフトレジスタに切り替える自己修復方法について開示しているが、その他のＤＡＣ回路等の出力回路における、欠陥を検出する方法や自己修復方法については開示していない。

また、特許文献２には、欠陥のあるＤＡＣ回路を検出し、欠陥のあるＤＡＣ回路と予備のＤＡＣ回路とを切替える構成が開示されているが、この構成においては、予備のＤＡＣ回路の出力と、その他全てのＤＡＣ回路の出力とを切替可能なように配線する必要がある。したがって、回路基板上において、予備のＤＡＣ回路に接続される配線が複雑となり、ＤＡＣ回路を実装する回路基板が大型化することになる。

本発明は、欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化した駆動回路および該駆動回路を備えた表示装置を提供することにある。

本発明に係る駆動回路は、上記の課題を解決するために、
表示装置に接続されたｍ個（ｍは２以上の自然数）の出力端子と、外部から取り込んだデジタル映像データを映像信号に変換するとともに、該映像信号をバッファして上記出力端子に出力可能な、少なくともｍ＋１個の映像信号出力部と、１〜ｍ番目の上記各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替える接続切替部と、上記映像信号出力部のうち、上記デジタル映像データを取り込む映像信号出力部を選択する選択部とを備えた駆動回路であって、当該駆動回路における通常動作と不具合検出動作との切り替えを制御する制御手段を備え、１〜ｍ番目の上記各映像信号出力部は、上記デジタル映像データを上記映像信号に変換するＤＡＣ回路と、上記ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、ｍ＋１番目の上記映像信号出力部は、予備映像信号出力部であり、上記デジタル映像データを上記映像信号に変換する予備ＤＡＣ回路と、上記予備ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、上記制御手段は、通常動作時は、上記デジタル映像データを上記１〜ｍ番目の上記各映像信号出力部に入力させ、不具合検出動作時は、テスト用の第１入力信号を上記予備映像信号出力部に入力させるとともに、テスト用の第２入力信号を上記１〜ｍ番目の上記各映像信号出力部に入力させ、上記１〜ｍ番目の各映像信号出力部のオペアンプは、上記制御手段の切り替え制御によって、通常動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に自身の出力が負帰還することで、上記バッファ回路に切り替えられ、不具合検出動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に上記予備ＤＡＣ回路からの映像信号が入力することで、上記各ＤＡＣ回路からの映像信号と上記予備ＤＡＣ回路からの映像信号とを比較する比較手段に切り替えられ、上記判定部は、上記比較手段の比較結果に基づき、１〜ｍ番目の上記各映像信号出力部の良否を判定し、上記接続切替部は、上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目（ｈはｍ以下の自然数）の上記出力端子にｈ番目の上記映像信号出力部を接続する一方、上記判定部により、ｉ番目（ｉはｍ以下の自然数）の上記映像信号出力部が不良だと判定された場合、ｊ番目（ｊはｉ―１以下の自然数）の上記出力端子にｊ番目の上記映像信号出力部を接続すると共に、ｋ番目（ｋはｉ以上ｍ以下の自然数）の上記出力端子に、ｋ＋１番目の上記映像信号出力部を接続し、上記選択部は、上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｈ番目の上記映像信号出力部を選択し、上記判定部により、ｉ番目の上記映像信号出力部が不良だと判定された場合、ｎ番目（ｎはｉ以下の自然数）の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｎ番目の映像信号出力部を選択すると共に、ｋ番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｋ＋１番目の映像信号出力部を選択し、上記各出力端子は、上記表示装置が備える表示画素の原色数に等しい複数のサブ出力端子からなり、上記各映像信号出力部は、上記原色数に等しい複数の出力部からなり、上記デジタル映像データは、上記原色数に対応するサブデータからなり、各出力部は、各サブデータを映像信号に変換して、上記サブ出力端子に出力可能であり、上記判定部は、上記各映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定することを特徴としている。

上記の構成によれば、駆動回路が備える各映像信号出力部は、外部からのデジタル映像データを取り込み映像信号に変換し、この映像信号を、各出力端子を介して、表示装置に出力する。また、駆動回路は、各映像信号出力部の良否を判定する判定部と、各出力端子と映像信号出力部との接続を切り替える接続切替部とを備えている。

ここで、接続切替部は、判定部により全ての上記映像信号出力部が良だと判定された場合、ｈ番目（ｈはｍ以下の自然数）の上記出力端子にｈ番目の上記映像信号出力をそれぞれ個別に接続する。つまり、１番目の映像信号出力部からの映像信号は、１番目の出力端子に出力され、２番目の映像信号出力部からの映像信号は、２番目の出力端子に出力される。以降同様に、３番目〜ｍ番目の各映像信号出力部からの映像信号は、３番目〜ｍ番目の各出力端子に出力される。

一方、接続切替部は、上記判定部により、ｉ番目（ｉはｍ以下の自然数）の上記映像信号出力部が不良だと判定された場合、ｊ番目（ｊはｉ−１以下の自然数）の上記出力端子にｊ番目の上記映像信号出力部を接続すると共に、ｋ番目（ｋはｉ以上ｍ以下の自然数）の上記出力端子に、ｋ＋１番目の上記映像信号出力部を接続する。したがって、不良だと判定された映像信号出力部は、どの出力端子にも接続されない。例えば、７番目の映像出力部が不良だと判定された場合、１番目〜６番目までの映像信号出力部からの各映像信号は、１番目〜６番目の各出力端子にそれぞれ個別に出力され、８番目〜ｍ＋１番目の映像信号出力部からの映像信号は、７番目〜ｍ番目の出力端子にそれぞれ個別に出力される。したがって、判定部によって不良と判定された７番目の映像信号出力部からの映像信号は、どの出力端子にも出力されない。

このように、不良となる映像信号出力部が発生した場合、集積回路は、不良となる映像信号出力部を出力端子から切り離し、不良のない正常な映像信号出力部のみを用いて、各出力端子に映像信号を出力できる、言い換えれば、集積回路は欠陥がある映像信号出力部を検出した場合に自己修復できる。

さらに、ｉ番目の映像信号出力部が不良と判定された場合、接続切替部は、ｋ番目の上記出力端子に、ｋ＋１番目の上記映像信号出力部を接続する。つまり、接続切替部は、各出力端子の接続先を、全ての映像信号出力部が良と判定された場合に接続される映像信号出力部から、この映像信号出力部に隣接する映像信号出力部に順次切り替える。これにより、映像信号出力部と出力端子との配線が複雑になることを抑えることができ、結果、回路基板が大型化することを抑えることが可能となる。

また、本発明に係る駆動回路は、各映像信号出力部の良否を判定する判定部を備えており、上記接続切替部は、判定部による判定結果に応じて、上述したように、各出力端子と各映像信号出力部との接続を切換える。つまり、本発明に係る駆動回路は、自身が備える各映像信号出力部の良否を判定し、映像信号出力部に不具合があることを検出すると、駆動回路自身が自己修復を行い、言い換えれば、人間が修理を行うことなく、正常な映像信号出力部を使用して、映像信号を各出力端子に出力できる。

以上より、本発明の駆動回路は、欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化することが可能となる効果を奏する。

また、上記の構成によれば、判定部により全ての映像信号出力部が良だと判定された場合、ｈ番目の出力端子に対応するデジタル映像データを取り込む映像信号出力部として、ｈ番目の上記映像信号出力部を選択する。これにより、判定部により全ての映像信号出力部が良だと判定された場合、ｈ番目の出力端子には、ｈ番目の上記映像信号出力部が接続されるため、各出力端子には、各出力端子に対応した映像信号が、各映像信号出力端子より出力される。つまり、１番目の出力端子に対応するデジタル映像データは、１番目の映像信号出力部が取り込み、２番目の出力端子に対応するデジタル映像データは、２番目の映像信号出力部が取り込み、以降同様に、３番目〜ｍ番目の各出力端子に対応するデジタル映像データは、３番目〜ｍ番目の各映像信号出力部が取り込む。なお、このとき、１番目〜ｍ番目の各出力端子は、１番目〜ｍ番目の各映像信号出力部にそれぞれ接続されているため、１番目〜ｍ番目の各出力端子には、各々対応した映像信号が、各映像信号出力部より出力される。

一方、ｉ番目の映像信号出力部が不良だと判定された場合、選択部は、ｎ番目（ｎはｉ以下の自然数）の出力端子に対応するデジタル映像データを取り込む映像信号出力部として、ｎ番目の映像信号出力部を選択すると共に、ｋ番目の出力端子に対応するデジタル映像データを取り込む映像信号出力部として、ｋ＋１番目の映像信号出力部を選択する。これにより、ｉ＋１番目の映像信号出力部と、不良だと判定されたｉ番目の映像信号出力部とには、ともに、ｉ番目の出力端子に対応する映像信号が出力される。しかしながら、ｉ番目の出力端子には、ｉ＋１番目の映像信号出力部が接続されており、不良だと判定されたｉ番目の映像信号出力部は、どの出力端子にも接続されない。また、ｋ番目の出力端子には、ｋ＋１番目の映像信号出力部が接続されるため、各出力端子には、各出力端子に対応した映像信号が、ｉ番目の映像信号出力部を除く各映像信号出力部より出力される。

例えば、判定部によって７番目の映像信号出力部が不良だと判定された場合、選択部は、１番目〜７番目の各出力端子に対応するデジタル映像データを取り込む映像信号出力部として、１番目〜７番目の各映像信号出力部を選択すると共に、７番目〜ｍ番目の出力端子に対応するデジタル映像データを取り込む映像信号出力部として、８番目〜ｍ＋１番目の映像信号出力部を選択する。これにより、８番目の映像信号出力部と、不良だと判定された７番目の映像信号出力部とは、ともに、７番目の出力端子に対応する映像信号を取り込むことになる。しかしながら、７番目の出力端子には、８番目の映像信号出力部が接続されており、不良だと判定された７番目の映像信号出力部は、どの出力端子にも接続されない。また、８番目〜ｍ番目の出力端子には、９番目〜ｍ＋１番目の映像信号出力部が接続されるため、結果、各出力端子には、各出力端子に対応した映像信号が、７番目の映像信号出力部を除く各映像信号出力部より出力される。

以上より、本発明の駆動回路は、映像信号出力部が不良だと判定された場合に、自己修復を行い、各出力端子に、各出力端子に対応した映像信号を出力できる。

また、上記の構成によれば、各出力端子は、原色数に等しい複数のサブ出力端子からなり、各映像信号出力部は、原色数に等しい複数の出力部からなる。

例えば、表示色がＲＧＢの３原色によって構成される場合、各出力端子は３本のサブ出力端子の組によって構成され、各映像信号出力部は３本の出力部の組によって構成される。

そして、各映像信号出力部を構成する出力部のうち、少なくともいずれかが不良であると判定部によって判定された場合、不良の出力部を含む映像信号出力部は、いずれの出力端子および接続端子からも切り離され、出力端子および接続端子と映像信号出力部との接続は、不具合が検出される前に接続されていた映像信号出力部に隣接する映像信号出力部との接続に順次切り替えられる。

これにより、表示色を構成する原色数単位で、出力端子および接続端子と映像信号出力部との接続を切り替えることが可能となるため、カラーの表示装置を駆動する駆動回路においても、回路基板の配線を複雑化させることなく自己修復機能を実装できる。

また、本発明に係る駆動回路では、さらに、上記原色数は３であることが好ましい。

上記の構成によれば、例えば、表示色がＲＧＢの３原色によって構成される表示装置を駆動することが可能となる。

また、本発明に係る液晶表示装置は、上記いずれかに記載の駆動回路を備えている。

本発明の駆動回路では、以上のように、表示装置に接続されたｍ個（ｍは２以上の自然数）の出力端子と、外部から取り込んだデジタル映像データを映像信号に変換するとともに、該映像信号をバッファして上記出力端子に出力可能な、少なくともｍ＋１個の映像信号出力部と、１〜ｍ番目の上記各映像信号出力部の良否を判定する判定部と、上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替える接続切替部と、上記映像信号出力部のうち、上記デジタル映像データを取り込む映像信号出力部を選択する選択部とを備えた駆動回路であって、当該駆動回路における通常動作と不具合検出動作との切り替えを制御する制御手段を備え、１〜ｍ番目の上記各映像信号出力部は、上記デジタル映像データを上記映像信号に変換するＤＡＣ回路と、上記ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、ｍ＋１番目の上記映像信号出力部は、予備映像信号出力部であり、上記デジタル映像データを上記映像信号に変換する予備ＤＡＣ回路と、上記予備ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、上記制御手段は、通常動作時は、上記デジタル映像データを上記１〜ｍ番目の上記各映像信号出力部に入力させ、不具合検出動作時は、テスト用の第１入力信号を上記予備映像信号出力部に入力させるとともに、テスト用の第２入力信号を上記１〜ｍ番目の上記各映像信号出力部に入力させ、上記１〜ｍ番目の各映像信号出力部のオペアンプは、上記制御手段の切り替え制御によって、通常動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に自身の出力が負帰還することで、上記バッファ回路に切り替えられ、不具合検出動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に上記予備ＤＡＣ回路からの映像信号が入力することで、上記各ＤＡＣ回路からの映像信号と上記予備ＤＡＣ回路からの映像信号とを比較する比較手段に切り替えられ、上記判定部は、上記比較手段の比較結果に基づき、１〜ｍ番目の上記各映像信号出力部の良否を判定し、上記接続切替部は、上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目（ｈはｍ以下の自然数）の上記出力端子にｈ番目の上記映像信号出力部を接続する一方、上記判定部により、ｉ番目（ｉはｍ以下の自然数）の上記映像信号出力部が不良だと判定された場合、ｊ番目（ｊはｉ―１以下の自然数）の上記出力端子にｊ番目の上記映像信号出力部を接続すると共に、ｋ番目（ｋはｉ以上ｍ以下の自然数）の上記出力端子に、ｋ＋１番目の上記映像信号出力部を接続し、上記選択部は、上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｈ番目の上記映像信号出力部を選択し、上記判定部により、ｉ番目の上記映像信号出力部が不良だと判定された場合、ｎ番目（ｎはｉ以下の自然数）の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｎ番目の映像信号出力部を選択すると共に、ｋ番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｋ＋１番目の映像信号出力部を選択し、上記各出力端子は、上記表示装置が備える表示画素の原色数に等しい複数のサブ出力端子からなり、上記各映像信号出力部は、上記原色数に等しい複数の出力部からなり、上記デジタル映像データは、上記原色数に対応するサブデータからなり、各出力部は、各サブデータを映像信号に変換して、上記サブ出力端子に出力可能であり、上記判定部は、上記各映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定する。

したがって、本発明の駆動回路は、欠陥がある映像信号出力部を検出した場合に自己修復でき、映像信号出力部に接続する配線をより簡略化することが可能となる効果を奏する。

以下、本発明に係る実施形態を図面に基づいて説明する。

〔実施形態１〕
本発明の実施形態１について、図１〜図１９を参照して以下に説明する。

（自己修復回路の構成）
まず、図１を参照して、本実施の形態に係る表示駆動用半導体集積回路（以下、集積回路とする）１０の構成について説明する。なお、説明を簡単するため、例として、集積回路１０は、従来例として説明した図２８に相当する１８出力の集積回路とするが、集積回路１０からの出力は、１８個に限定されない。

図１は、本実施の形態に係る、通常動作を行う場合の集積回路１０（駆動回路）の構成を示すブロック図である。図１に示すように、集積回路１０は、液晶駆動用信号出力端子ＯＵＴ１〜ＯＵＴ１８（以下、出力端子ＯＵＴ１〜ＯＵＴ１８と略称し、総称する場合は出力端子ＯＵＴとする）と、Ｄ−フリップフロップ＿１〜Ｄ−フリップフロップ＿１９（以下、ＤＦ＿１〜ＤＦ＿１９と略称し、総称する場合はＤＦとする）と、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８と、予備のラッチ回路ＤＬＡ＿１９（以下、予備を含む全てのラッチ回路を総称する場合はラッチ回路ＤＬＡとする）と、ホールド回路ＤＬＢ＿１〜ＤＬＡ＿１８と、予備のホールド回路ＤＬＢ＿１９（以下、予備を含む全てのホールド回路を総称する場合はホールド回路ＤＬＢとする）と、出力回路１１＿１〜１１＿１８と、予備の出力回路１１＿１９（以下、予備を含む全ての出力回路を総称する場合は出力回路１１とする）と、１８個のスイッチＳＷＡ１〜ＳＷＡ１８（以下、総称する場合はスイッチＳＷＡとする）と、１８個のスイッチＳＷＢ１〜ＳＷＢ１８（以下、総称する場合はスイッチＳＷＢとする）と、を備えている。

なお、特許請求の範囲における映像信号出力部は、本実施形態における、ラッチ回路ＤＬＡとホールド回路ＤＬＢと出力回路１１とによって構成されるブロックに対応している。また、集積回路１０は、各出力端子ＯＵＴを介して、表示装置が備える映像信号線を駆動するものであり、集積回路１０は表示装置に備えられてもよい。

各ＤＦは、直列に接続されており、シフトレジスタ２０（選択部）を構成している。したがって、このシフトレジスタ２０は、ＳＰ信号線およびＣＬＫ信号線より入力されるスタートパルス信号（以下、ＳＰ信号とする）およびクロック信号（以下、ＣＬＫ信号とする）に基づいて、各ＤＦより、各ラッチ回路ＤＬＡに、パルス信号を順次出力し、階調データを取り込むラッチ回路ＤＬＡを選択する。

ここで、各ラッチ回路ＤＬＡは、入力されたパルス信号（以下、選択信号とする）が順次入力されることにより、この選択信号の入力タイミングに同期して、ＤＡＴＡ信号線より、各出力端子ＯＵＴに対応した階調データを順次取り込む。各ラッチ回路ＤＬＡは、取り込んだ階調データを、各々接続するホールド回路ＤＬＢに出力する。各ホールド回路ＤＬＢは、出力された階調データを保持した後、ＬＳ信号線からのデータＬＯＡＤ信号（以下、ＬＳ信号とする）に基づいて保持した階調データを、各々に接続する各出力回路１１に出力する。

出力回路１１は、それぞれ、階調データを階調電圧信号に変換するＤＡＣ（Digital Analog Converter）回路（図示しない）と、バッファ回路の役割を有するオペアンプ（図示しない）と、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグと、を備えている。

各出力回路１１は、自身の良否を示すＦｌａｇを出力する。１つの出力回路１１を例にとると、出力回路１１＿１は、出力回路１１＿１が不良となった場合に、「１」となるＦｌａｇ１を出力し、出力回路１１＿１が正常であれば「０」となるＦｌａｇ１を出力する。同様に、出力回路１１＿２〜１０＿１８も、自身の良否を示すＦｌａｇ２〜１８を、それぞれ出力する。なお、この出力回路ごとの動作の良否を判定する回路構成および判定動作については後述とする。

図１に示すように、スイッチＳＷＡ１〜ＳＷＡ１８は、各ＤＦの入力先を切替えるものであり、このスイッチＳＷＡ１〜ＳＷＡ１８の各々の切替えは、各出力回路１１より出力されるＦｌａｇ１〜Ｆｌａｇ１８の値によって制御される。具体的には、ｉ番目の出力回路１１＿ｉからのＦｌａｇｉが「１」であった場合、ｉ＋１番目のＤＦ＿ｉの入力先を、ｉ番目のＤＦ＿ｉの入力とし、Ｆｌａｇｉが「０」であった場合、ｉ＋１番目のＤＦ＿ｉの入力先を、ｉ番目のＤＦ＿ｉの出力とする。なお、上記のｉは、１≦ｉ≦１８の関係を満たす整数であり、以下の説明においても同様である。スイッチＳＷＡ７を例にとると、スイッチＳＷＡ７は、出力回路１１＿７より出力されるＦｌａｇ７の値によって制御され、Ｆｌａｇ７が「１」である場合は、スイッチＳＷＡ７は、ＤＦ＿８の入力を、ＤＦ＿７の入力に接続する。一方、Ｆｌａｇ７が「０」である場合は、スイッチＳＷＡ７は、ＤＦ＿８の入力を、ＤＦ＿７の出力に接続する。

また、スイッチＳＷＢ１〜ＳＷＢ１８（接続切替部）は、図１に示すように、各出力端子ＯＵＴ１〜ＯＵＴ１８の接続先を切替えるものであり、このスイッチＳＷＢ１〜ＳＷＢ１８の各々の切替えは、Ｆｌａｇ１〜Ｆｌａｇ１８より求められるＦｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８の値によって制御される。ここで、Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８は、図１に示す論理式を用いて、図示しない制御回路によって求められる。スイッチＳＷＢの動作を具体的に説明すると、Ｆｌａｇ１〜Ｆｌａｇｉを論理式ＯＲにて組み合わせたＦｌａｇ＿Ｘｉが「１」であった場合、ｉ番目のスイッチＳＷＢｉは、ｉ番目の出力端子ＯＵＴｉを、ｉ＋１番目の出力回路１１＿ｉ＋１の出力に接続する。一方、Ｆｌａｇ＿Ｘｉが「０」であった場合、ｉ番目のスイッチＳＷＢｉは、ｉ番目の出力端子ＯＵＴｉを、ｉ番目の出力回路１１＿ｉの出力に接続する。スイッチＳＷＢ７を例にとると、スイッチＳＷＢ７は、Ｆｌａｇ＿Ｘ７の値によって制御され、Ｆｌａｇ＿Ｘ７が「１」であった場合、スイッチＳＷＢ７は、出力端子ＯＵＴ７を、出力回路１１＿８の出力に接続する。一方、Ｆｌａｇ＿Ｘ７が「０」であった場合、スイッチＳＷＢ７は、出力端子ＯＵＴ７を、出力回路１１＿７の出力に接続する。

なお、図１に示す集積回路１０においては、外部より入力される階調データをラッチするラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８およびホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８は、１つの出力端子ＯＵＴに対して、各々１回路としているが、入力される階調データが６ビットであれば各々６回路必要となり、８ビットであれば各々８回路必要となる。なお、本実施形態においては、説明を簡略化するために、ラッチ回路ＤＬＡおよびホールド回路ＤＬＢは、１つの出力端子ＯＵＴに対して１回路としている。

（通常動作）
次に、集積回路１０において、不良の出力回路が発生していない場合の動作、すなわち、通常の動作を以下に説明する。

不良の出力回路が発生していない場合、出力回路１１＿１〜１１＿１８におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８を論理式ＯＲにて組み合わせたＦｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８も、すべて「０」となる。そのため、集積回路１０におけるスイッチＳＷＡ１〜ＳＷＡ１８およびスイッチＳＷＢ１〜ＳＷＢ１８は、いずれも、図１に示すように接続し、集積回路１０は、図２９に示す従来の回路と同様の構成となる。

以下に、集積回路１０の通常動作について図２を参照して説明する。図２は、集積回路１０において不良の出力回路が発生していない場合の動作を示すタイミングチャート図である。

はじめに、ＤＦ＿１の入力部Ｄに、集積回路１０の動作開始を示す「Ｈ」のＳＰ信号が入力される。ＤＦ＿１は、ＣＬＫ信号の立上りに応じて、ＳＰ信号の値「Ｈ」を取り込み、自身の出力部Ｑより「Ｈ」の選択信号を出力する。図２に示すように、ＣＬＫ信号の次に立上りにおいては、ＳＰ信号は「Ｌ」となっているため、ＤＦ＿１の出力部Ｑも「Ｌ」となる。なお、図２においては、ＤＦ＿１〜ＤＦ＿１８のそれぞれの選択信号を、Ｑ（ＤＦ＿１）〜Ｑ（ＤＦ＿１８）と記載している。

各ＤＦの出力部Ｑは、次段のＤＦの入力部Ｄに接続されており、ＤＦ＿１からＤＦ＿１８は、シフトレジスタ２０を構成している。つまり、ＤＦ＿１からの選択信号であるＱ（ＤＦ＿１）が「Ｌ」になる前に、ＣＬＫ信号の立下りに応じて、ＤＦ＿２は「Ｈ」のＱ（ＤＦ＿２）を出力し、その後Ｑ（ＤＦ＿１）は「Ｌ」となる。この動作処理が、ＤＦ＿２〜ＤＦ＿１８においても同様に行われ、図２に示すように、各ＤＦは、ＣＬＫ信号の立ち下がりに同期して、各々の出力部Ｑに接続する各ラッチ回路ＤＬＡに、選択信号を順次出力する。

次に、ラッチ回路ＤＬＡ＿１は、ＤＦ＿１からの選択信号をゲート端子Ｑに入力する。ラッチ回路ＤＬＡ＿１は、ゲート部Ｇに「Ｈ」を入力されている期間、自身の入力部Ｄより階調データを取り込み、取り込んだ階調データを自身の出力部Ｑよりホールド回路ＤＬＢ＿１に出力する。ここで、ラッチ回路ＤＬＡ＿１は、入力された選択信号の立下り時点の階調データＤ１を保持し、入力された選択信号が「Ｌ」となった後も、保持した階調データＤ１を、出力部Ｑよりホールド回路ＤＬＢ＿１に出力する。なお、ＣＬＫ信号および階調データは、互いに同期しており、集積回路１０には、ＣＬＫ信号の立下りごとに、各出力端子ＯＵＴに対応した階調データが順次入力されている。なお、図２に示す階調データＤ１〜Ｄ１８は、出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれに対応する階調データである。さらに、図２においては、各ラッチ回路ＤＬＡの出力部Ｑからの出力を、Ｑ（ＤＬＡ＿１）〜Ｑ（ＤＬＡ＿１８）と記載している。

また、ラッチ回路ＤＬＡ＿２〜ＤＬＡ＿１８は、ラッチ回路ＤＬＡ＿１と同様に、ＤＦ＿２〜ＤＦ＿１８より入力された各選択信号が「Ｈ」となる期間、ＤＡＴＡ信号線を介して、各階調データＤ２〜Ｄ１８を順次取り込み、選択信号が「Ｌ」になった後も、取り込んだ各階調データＤ２〜Ｄ１８を、各々接続するホールド回路ＤＬＢに出力する。このとき、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８の入力部Ｄには、各ラッチ回路ＤＬＡより出力される各階調データＤ１〜Ｄ１８が入力されている。なお、図２においては、ラッチ回路ＤＬＡ＿１〜ＤＬＡ１８が、各出力部Ｑより出力する信号を、Ｑ（ＤＬＡ＿１）〜Ｑ（ＤＬＡ＿１８）と記載している。

図２では、以降の動作を記載していないが、全てのラッチ回路ＤＬＡが、階調データＤ１〜Ｄ１８の各々を取り込んだ後、集積回路１０は、各ホールド回路ＤＬＢのゲート部Ｇに、「Ｈ」のＬＳ信号を出力する。各ホールド回路ＤＬＢは、「Ｈ」のＬＳ信号が入力されると、自身の入力部Ｄに入力されている各階調データＤ１〜Ｄ８を、各出力部Ｑに出力する。これにより、出力回路１１＿１〜１１＿１８には、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が順に取り込んだ階調データＤ１〜Ｄ１８が入力されることになる。そして、出力回路１１＿１〜１１＿１８は、それぞれ、入力された階調データＤ１〜Ｄ１８を階調電圧に変換し、変換した階調電圧をバッファして、階調データＤ１〜Ｄ１８に対応する階調電圧を、出力端子ＯＵＴ１〜ＯＵＴ１８の各々に出力する。

なお、ＣＬＫ信号やＬＳ信号の入力によって、予備回路であるＤＦ＿１９、ラッチ回路ＤＬＡ＿１９、ホールド回路ＤＬＢ＿１９も動作する。しかしながら、出力回路１１＿１９は、出力端子ＯＵＴ１〜ＯＵＴ１８のいずれにも接続されておらず、出力端子ＯＵＴ１〜ＯＵＴ１８からの出力波形には影響しない。そのため、上記説明においては、予備回路であるＤＦ＿１９、ラッチ回路ＤＬＡ＿１９、ホールド回路ＤＬＢ＿１９の動作の説明は省略している。

（自己修復動作）
次に、集積回路１０において、出力回路１１＿７に異常が発生し、出力回路１１＿７が備える判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復動作について、図３および図４を参照して説明する。図３は、本実施形態に係る、自己修復動作を行う場合の集積回路１０の構成を示す図であり、図４は、集積回路１０において不良の出力回路が発生した場合の動作を示すタイミングチャート図である。

まず、図３に示すように、集積回路１０において、出力回路１１＿７が不良となり、Ｆｌａｇ７が「１」に設定されている。また、論理式ＯＲ（図１参照）によって、Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ６は「０」であり、Ｆｌａｇ７が組み込まれて構成されるＦｌａｇ＿Ｘ７〜Ｆｌａｇ＿Ｘ１８は「１」となる。

ここで、Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ６は「０」であるため、スイッチＳＷＡ１〜ＳＷＡ６およびスイッチＳＷＢ１〜ＳＷＢ６は、既に説明した通常動作の場合と、同様の動作を行う。したがって、ここでは、ＤＦ＿１〜ＤＦ＿６、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿６、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿６、および出力回路１１＿１〜１１＿６における動作の説明は省略する。

一方、Ｆｌａｇ７が「１」に設定されているため、ＳＷＡ７は、ＤＦ＿８の入力部Ｄの接続先を、ＤＦ＿７の出力部ＱからＤＦ＿６の出力部Ｑに切替えている。図４に示すように、このＳＷＡ７の切替えにより、ＤＦ＿７およびＤＦ＿８は、それぞれラッチ回路ＤＬＡ＿７およびＤＬＡ＿８に、同一のタイミングで、言い換えれば、階調データＤ７の入力タイミングに同期して選択信号を出力する。これにより、ラッチ回路ＤＬＡ＿７およびＤＬＡ＿８は、共に階調データＤ７を取り込むことになる。また、ＤＦ＿９〜ＤＦ＿１９は、それぞれ、階調データＤ８〜Ｄ１８の入力タイミングに同期して、選択信号を、ラッチ回路ＤＬＡ＿９〜ＤＬＡ＿１９に出力する。これにより、ラッチ回路ＤＬＡ＿９は階調データＤ８を取り込み、ラッチ回路ＤＬＡ＿１０は階調データＤ９を取り込み、以降同様に、ラッチ回路ＤＬＡ＿１１〜ＤＬＡ＿１９は、それぞれ、階調データＤ１０〜Ｄ１８を取り込む。このように、ラッチ回路ＤＬＡ＿８〜ＤＬＡ＿１９は、通常動作時に比べて、一段ずれた階調データＤ７〜Ｄ１８を、それぞれ取り込む。なお、図４においては、各ＤＦからの選択信号を、Ｑ（ＤＦ＿１）〜Ｑ（ＤＦ＿１９）と記載し、各ラッチ回路ＤＬＡの出力部Ｑからの出力を、Ｑ（ＤＬＡ＿１）〜Ｑ（ＤＬＡ＿１８）と記載している。

また、Ｆｌａｇ＿Ｘ７は「１」であるため、スイッチＳＷＢ７は、出力端子ＯＵＴ７の接続先を、出力回路１１＿７の出力から出力回路１１＿８の出力に切替えている。したがって、不良の出力回路１１＿７より出力される階調電圧は、どの出力端子ＯＵＴにも出力されない。さらに、出力端子ＯＵＴ７には、出力回路１１＿８からの、階調データＤ７に対応した階調電圧が入力される。さらに、Ｆｌａｇ＿Ｘ８〜Ｆｌａｇ＿Ｘ１８は「１」であるため、スイッチＳＷＢ８〜１８は、出力端子ＯＵＴ８と出力回路１１＿９とを接続し、出力端子ＯＵＴ９と出力回路１１＿１０とを接続し、以降同様に、出力端子ＯＵＴ１０〜出力端子ＯＵＴ１８のそれぞれに、出力回路１１＿１１〜出力回路１１＿１９を接続する。結果、出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれには、階調データＤ１〜Ｄ１８の各々に対応する階調電圧が出力される。

以上に説明したとおり、出力回路１１、ラッチ回路ＤＬＡ、およびホールド回路ＤＬＢの不良が検出された場合には、各ＤＦの入力部Ｄの接続先を切替えるとともに、出力回路１１＿１〜１１＿１９と出力端子ＯＵＴ１〜ＯＵＴ１８の接続を切替えることによって、不良と判断された出力回路１１、ラッチ回路ＤＬＡ、およびホールド回路ＤＬＢを切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現している。

（出力回路の不具合の検出）
以下に、集積回路１０における出力回路１１＿１〜１１＿１８の不具合の検出方法について説明する。この不具合の検出方法は、出力回路１１＿１〜１１＿１８の各々が備えるオペアンプにおいて、基準となる電圧と、出力回路１１＿１〜１１＿１８の各々が備えるＤＡＣ回路から出力される電圧とを比較することにより行う。出力回路１１＿１〜１１＿１８の不具合の検出方法には、予備の出力回路１１＿１９が備えるＤＡＣ回路から出力される電圧を、出力回路１１＿１〜１１＿１８の各々が備えるＤＡＣ回路からの電圧と比較して判断する「第１の不具合検出方法」や、出力回路１１＿１〜１１＿１８の各々が備えるＤＡＣ回路から出力される電圧を相互に比較して判断する「第２の不具合検出方法」がある。

（第１の不具合検出方法）
以下に、予備の出力回路１１＿１９が備えるＤＡＣ回路から出力される電圧を、各出力回路１１＿１〜１１＿１８が備えるＤＡＣ回路からの電圧と比較して判断する「第１の不具合検出方法」について、図５〜図１２を参照して説明する。

図５は、予備の出力回路１１＿１９を用いて、通常の出力回路１１＿１〜１１＿１８における不具合の検出を行う構成を示す図である。図５において、ＤＡＣ＿１、オペアンプ１＿１、スイッチ２、２ｂ、判定回路３＿１、判定フラグ４＿１、およびプルアップ・プルダウン回路５＿１によって構成されるブロックが図１の出力回路１１＿１に対応し、ＤＡＣ＿２、オペアンプ１＿２、スイッチ２、２ｂ、判定回路３＿２、判定フラグ４＿２、およびプルアップ・プルダウン回路５＿２によって構成されるブロックが図１の出力回路１１＿２に対応し、ＤＡＣ＿３、オペアンプ１＿３、スイッチ２、２ｂ、判定回路３＿３、判定フラグ４＿３、およびプルアップ・プルダウン回路５＿３によって構成されるブロックが図１の出力回路１１＿３に対応し、ＤＡＣ＿１９およびオペアンプ１＿１９によって構成されるブロックが図１の予備の出力回路１１＿１９に対応している。

図５に示す回路は、図１に示す自己修復の動作を行う集積回路１０の一部として組み込まれており、各出力回路１１は隣り合う２つの出力回路からの出力を切替可能なスイッチに接続されている。例えば、出力端子ＯＵＴ１は、出力回路１１＿１および出力回路１１＿２からの出力を切替可能なスイッチに接続されており、出力端子ＯＵＴ２は、出力回路１１＿２および出力回路１１＿３からの出力を切替可能なスイッチに接続されている。

なお、図５では、説明のため、出力回路１１＿１〜１１＿３および予備の出力回路１１＿１９のみを示しているが、不具合の検出は、全ての通常の出力回路１１＿１〜１１＿１８について行われ、各出力回路１１＿１〜１１＿１８も、出力回路１１＿１〜１１＿３と同様の回路を備えるている。

集積回路１０は、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３とホールド回路ＤＬＢ＿１〜ＤＬＢ＿３と出力回路１１＿１〜１１＿３と複数のスイッチ２ａおよび２ｂを備えている。また、集積回路１０は、予備回路としてのラッチ回路ＤＬＡ＿１９、ホールド回路ＤＬＢ＿１９、および出力回路１１＿１９も備えている。

ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３には、ＤＡＴＡ信号線を介して、出力端子ＯＵＴ１〜ＯＵＴ３のそれぞれに対応する階調データが入力される。さらに、階調データは、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿３を介して出力回路１１＿１〜１１＿３に入力され、出力回路１１＿１〜１１＿３において、デジタルの階調データから階調電圧信号に変換される。

また、複数のスイッチ２ａは、ｔｅｓｔ信号によってＯＮ，ＯＦＦが切り替わり、また、複数のスイッチ２ｂは、ｔｅｓｔＢ信号によってＯＮ，ＯＦＦが切り替わる。なお、スイッチ２ａおよびスイッチ２ｂは、「Ｈ」の信号を入力された場合にＯＮとなり、「Ｌ」の信号を入力された場合にＯＦＦとなる。

（不良判定を行わない場合の動作）
次に、図５において、不良判定を行わない場合、つまり表示装置が階調電圧を出力する、表示駆動を行うときの通常動作について説明する。

通常動作の場合は、ｔｅｓｔ信号は「Ｌ」であり、ｔｅｓｔＢ信号は「Ｈ」となる。このとき、スイッチ２ａはＯＦＦとなり、スイッチ２ｂはＯＮとなる。これにより、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３には、ＤＦ＿１〜ＤＦ＿３からの選択信号が入力され、ラッチ回路ＤＬＡ＿１９には、ＤＦ＿１９からの選択信号が入力される。

ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１９は、入力された選択信号に同期して、階調データの入力端子より、ＤＡＴＡ信号線を介して自身に対応する階調データを取得する。ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１９は、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１９が取得した階調データを、ＬＳ信号に基づいて出力する。

次に、ＤＡＣ＿１〜ＤＡＣ＿１９は、それぞれ、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１９から階調データを受け取る。そして、ＤＡＣ＿１〜ＤＡＣ＿１９は、デジタルの階調データを階調電圧に変換し、オペアンプ１＿１〜１＿１９の正極性入力端子に出力する。ここで、オペアンプ１＿１〜１＿１９の出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ１＿１〜１＿１９は、ボルテージフォロワとして動作する。したがって、オペアンプ１＿１〜１＿１９は、ＤＡＣ＿１〜ＤＡＣ＿１９からの階調電圧に対して、バッファ回路の役割を果たすことになり、自身の正極性入力端子に入力された階調電圧を、対応する出力端子ＯＵＴ１〜ＯＵＴ１９に出力する。

以上の説明のとおり、出力端子ＯＵＴごとに直列に接続されたラッチ回路ＤＬＡとホールド回路ＤＬＡとＤＡＣとオペアンプとを含むブロックを出力回路ブロック（映像信号出力部）とすると、各出力回路ブロックは、階調データの入力端子より入力された階調データを、表示装置を駆動するための階調電圧に変換し、変換した階調電圧を出力端子ＯＵＴを介して表示装置に出力することを目的としている。

（動作確認テストへの切り替え）
ＤＡＣ＿１〜ＤＡＣ＿３の動作確認を行う動作確認テストへの切り替えを行う場合、ｔｅｓｔ信号を「Ｈ」とし、ｔｅｓｔＢ信号を「Ｌ」とする。まず、スイッチ２ａがＯＮとなることにより、予備のラッチ回路ＤＬＡ＿１９には、動作確認テスト用のＳＴＲ信号である、ＴＳＴＲ１信号が入力され、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿３には、動作確認テスト用のＳＴＲ信号である、ＴＳＴＲ２信号が入力される。さらに、オペアンプ１＿１〜１＿３の負極性入力端子には、予備のＤＡＣ＿１９からの階調電圧が入力される。また、スイッチ２ｂがＯＦＦになったことにより、オペアンプ１＿１〜１＿３の出力は、自身の負極性入力端子への負帰還が遮断される。その結果、オペアンプ１＿１〜１＿３は、自身の正極性入力端子に直列に接続されたＤＡＣ＿１〜ＤＡＣ＿３からの出力電圧と、予備のＤＡＣ回路であるＤＡＣ＿１９からの出力電圧とを比較するコンパレータとなる。

なお、ｔｅｓｔ信号およびｔｅｓｔＢ信号は、動作確認テストの切り替え、および動作確認テストの動作をコントロールする、制御回路（図示しない）より出力される。また、この制御回路は、動作確認テストにおける、ＤＡＴＡ信号線を介して入力される階調データ、および、ＬＳを制御する回路でもある。さらに、この制御回路は、通常動作中の階調データ、ＬＳ信号、ＣＬＫ信号を制御する制御回路と同一であってもよいし、異なる制御回路であってもよい。

（第１の不具合検出方法の動作確認テスト１）
次に、動作確認テストの１つ目の手順を、図６を参照して以下に説明する。図６は、第１の不具合検出方法における１つ目の手順を示すフローチャート図である。

上述のとおり、図５では、出力回路１１＿１〜１１＿３および予備の出力回路１１＿１９のみを示しているが、不具合の検出は、図１に示す全ての通常の出力回路１１＿１〜１１＿１８について行われる。以下では、出力回路１１＿１〜１１＿１８に含まれるＤＡＣ＿１〜ＤＡＣ＿１８の不良判定を行って、出力回路１１＿１〜１１＿１８の不具合を検出する方法について説明する。

なお、図１に示す出力回路１１＿１〜１１＿１８は、それぞれ、オペアンプ１＿１〜１＿１８、判定回路３＿１〜３＿１８、判定フラグ４＿１〜４＿１８、およびプルアップ・プルダウン回路５＿１〜５＿１８を含んで構成される。

図６に示すステップＳ２１（以下、Ｓ２１と略称する）において、ｔｅｓｔ信号を「Ｈ」とし、ｔｅｓｔＢ信号を「Ｌ」とする。すでに上述したように、Ｓ２１により、オペアンプ１＿１〜１＿１８はコンパレータの役割を有することとなる。

次に、Ｓ２２において、図示しない制御回路が備えるカウンタｍを０に初期化する。さらに、制御回路は、ＴＳＴＲ１信号をアクティブにし、カウンタｍの値に対応する階調ｍの階調データを、ここでは、階調０の階調データを、ＤＡＴＡ信号線を介して予備のラッチ回路ＤＡＬ＿１９に取り込ませる。さらに、制御回路は、ＴＳＴＲ２信号をアクティブにし、カウンタｍの値に１を加算した、階調ｍ＋１の階調データを、ここでは、階調１の階調データを、ＤＡＴＡ信号線を介して、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８に格納する。

次に、予備のホールド回路ＤＬＢ＿１９は、ＬＳ信号に基づいて、ラッチ回路ＤＡＬ＿１９より、階調０の階調データを取得する。さらに、ＤＡＣ＿１９は、ホールド回路ＤＬＢ＿１９より階調データを入力し、階調０の階調電圧を、オペアンプ１＿１〜１＿１８の負極性入力端子に出力する（Ｓ２３）。一方、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８は、ＬＳに基づいて、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８より、階調１の階調データを取得する。さらに、ＤＡＣ＿１〜ＤＡＣ＿１８は、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８より階調データを入力する。ＤＡＣ＿１〜ＤＡＣ＿１８は、自身に直列に接続された、各オペアンプ１＿１〜１＿１８の正極性入力端子に、階調１の階調電圧を出力する（Ｓ２３）。なお、本発明の集積回路は、ｎ階調の階調電圧を出力するものであり、階調０の階調電圧が一番低い電圧値であり、階調ｎの階調電圧が一番高い電圧値であるものとする。

次に、オペアンプ１＿１〜１＿１８は、正極性入力端子に入力されたＤＡＣ＿１〜ＤＡＣ＿１８からの階調電圧と、負極性入力端子に入力されたＤＡＣ＿１９からの階調電圧とを比較する（Ｓ２４）。具体的には、オペアンプ１＿１〜１＿１８は、自身の正極性入力端子に階調１の階調電圧を入力し、自身の負極性入力端子に階調０の階調電圧を入力する。ここで、ＤＡＣ＿１〜ＤＡＣ＿１８が正常であれば、階調１の階調電圧が階調０の階調電圧よりも高いため、オペアンプ１＿１〜１＿１８は、「Ｈ」レベルの信号を出力する。ここで、オペアンプ１＿１〜１＿１８の出力が「Ｌ」レベルの信号であった場合、ＤＡＣ＿１〜ＤＡＣ＿１８は不良であることになる。

次に、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力信号を入力し、入力された信号のレベルと、自身が記憶する期待値とを比較する。なお、判定回路３＿１〜３＿１８が記憶する期待値は、制御回路より与えられたものである。この動作確認テスト１においては、判定回路３＿１〜３＿１８は期待値を「Ｈ」レベルとして記憶している。

ここで、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８より入力された信号が、自身が記憶する期待値と同じ、「Ｈ」レベルであれば、ＤＡＣ＿１〜ＤＡＣ＿１８が正常であると判定する。一方、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８より入力された信号が「Ｌ」レベルであれば、ＤＡＣ＿１〜ＤＡＣ１８が不良であると判定し、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する。判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８より「Ｈ」フラグを入力された場合、入力された「Ｈ」フラグを自身の内部メモリに記憶する。（Ｓ２５）
なお、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力信号を入力し、入力された信号が「Ｈ」レベルであれば、判定フラグ４＿１〜４＿１８に「Ｌ」フラグを出力し、入力された信号が「Ｌ」レベルであれば、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する構成としてもよい。この場合、判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８より一度でも「Ｈ」フラグを入力された場合、その後、判定回路３＿１〜３＿１８より「Ｌ」フラグを入力しても、判定フラグ４＿１〜４＿１８は「Ｈ」フラグを保持しつづける。また、不良であると判断され、判定フラグ４＿１〜４＿１８が「Ｈ」になった場合、以後の判定動作を行わない構成にしても良い。

次に、制御回路は、カウンタｍの値が、ｎ−１であるかを判定する（Ｓ２６）。カウンタｍの値がｎ−１以下の場合は、カウンタｍの値を１つ増やし、Ｓ２３〜Ｓ２５のステップを、ｍの値がｎ−１となるまで、繰り返し行う。なお、このｎとは、集積回路１０が出力できる階調数である。

（第１の不具合検出方法の動作確認テスト２）
次に、動作確認テストの２つ目の手順を、図７を参照して以下に説明する。図７は、第１の不具合検出方法に係る、動作確認テストの２つ目の手順を示すフローチャート図である。

まず、動作確認テスト１においては、常にオペアンプ１＿１〜１＿１８の正極性入力端子に入力される階調電圧が、負極性入力端子に入力される階調電圧より高いため、ＤＡＣ１９に、低い電圧しか出力しないような不具合がある場合や、ＤＡＣ＿１〜＿１８に高い電圧しか出力しないような不具合がある場合には、判定回路３＿１〜３＿１８は、正常を示す「Ｌ」フラグを出力してしまう。

したがって、動作確認テスト２においては、オペアンプ１＿１〜１＿１８の正極性入力端子に、負極性入力端子より低い階調電圧を入力して動作確認を行う。

まず、動作確認テスト１が終了した後、カウンタｍの値を０に初期化する（Ｓ３１）。次に、制御回路は、ＴＳＴＲ１信号をアクティブにし、カウンタｍの値に１を加算した、階調ｍ＋１の階調データを、ここでは、階調１の階調データを、ＤＡＴＡ信号線を介して予備のラッチ回路ＤＬＡ＿１９に取り込ませる。次に、制御回路は、ＴＳＴＲ２信号をアクティブにし、カウンタｍに対応する階調ｍの階調データを、ここでは、階調０の階調データを、ＤＡＴＡ信号線を介してラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８に取り込ませる。

ここで、動作確認テスト１のＳ２３と同様に、ＤＡＣ＿１９は、ラッチ回路ＤＬＡ＿１９が格納した階調データを、ホールド回路ＤＬＢ＿１９を介して入力する。さらに、ＤＡＣ＿１９は、入力された階調データに対応する、階調ｍ＋１の階調電圧を、ここでは、階調１の階調電圧を、オペアンプ１＿１〜１＿１８の負極性入力端子に出力する。一方、ＤＡＣ＿１〜ＤＡＣ＿１８は、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が格納した階調データを、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８を介して入力する。さらに、ＤＡＣ＿１〜ＤＡＣ＿１８は、入力された階調データに対応する、階調ｍの階調電圧を、ここでは、階調０の階調電圧を、自身に直列に接続された、オペアンプ１＿１〜１＿１８の正極性入力端子に出力する（Ｓ３２）。

次に、オペアンプ１＿１〜１＿１８は、正極性入力端子に入力されたＤＡＣ＿１〜ＤＡＣ＿１８からの階調０の階調電圧と、負極性入力端子に入力されたＤＡＣ＿１９からの階調１の階調電圧とを比較する（Ｓ３３）。ここで、ＤＡＣ＿１〜ＤＡＣ＿１８が正常であれば、階調１の階調電圧が階調０の階調電圧よりも高いため、オペアンプ１＿１〜１＿１８は、「Ｌ」フラグの信号を出力する。ここで、オペアンプ１＿１〜１＿１８の出力が「Ｈ」レベルの信号であった場合、ＤＡＣ＿１〜ＤＡＣ＿１８は不良であることになる。

次に、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力信号のレベルと、自身が記憶する期待値とを比較する。この動作確認テスト１においては、判定回路３＿１〜３＿１８は期待値を「Ｌ」レベルとして記憶している。ここで、判定回路３＿１〜３＿１８は、オペアンプ１より入力された信号が、自身が記憶する期待値と同じ、「Ｌ」レベルであれば、ＤＡＣ＿１〜ＤＡＣ＿１８が正常であると判定する。一方、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８より入力された信号が「Ｈ」であれば、ＤＡＣ＿１〜ＤＡＣ１８が不良であると判定し、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する。判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８より「Ｈ」フラグを入力された場合、入力された「Ｈ」フラグを自身の内部メモリに記憶する（Ｓ３４）。以上の、Ｓ３３〜Ｓ３４のステップを、ｍの値がｎ−１となるまで繰り返し行う（Ｓ３５、Ｓ３６）。

（第１の不具合検出方法の動作確認テスト３）
次に、動作確認テストの３つ目の手順を、図８を参照して以下に説明する。図８は、第１の不具合検出方法に係る、動作確認テストの３つ目の手順を示すフローチャート図である。

ＤＡＣ＿１〜ＤＡＣ＿１８において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ１＿１〜１＿１８に入力された階調電圧を、オペアンプ１＿１〜１＿１８が保持し続け、動作確認テスト１および２において、不具合を検出できない場合がある。ここで、動作確認テスト３においては、オペアンプ１＿１〜１＿１８の正極性入力端子にプルダウン回路５＿１〜５＿１８を接続する。これにより、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなる場合、オペアンプ１＿１〜１＿１８の正極性入力端子に、低い電圧を入力することになる。結果、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなる場合、言い換えれば、ＤＡＣ＿１〜ＤＡＣ＿１８より出力がない場合において、実行済の確認テストによる、オペアンプ１の入力された階調電圧を、オペアンプ１が保持し続けることを防ぐことができる。

動作確認テスト３の具体的な手順は、図８に示すように、まず、カウンタｍを０に初期化する（Ｓ４１）。次に、プルアップ・プルダウン回路５＿１〜５＿１８は、オペアンプ１＿１〜１＿１８の正極性入力端子をプルダウンする（Ｓ４２）。ここからのＳ４３〜Ｓ４７のステップは、既に上述した動作確認テスト１の、Ｓ２３〜Ｓ２７のステップと同様であるため、ここではその説明を省略する。

以上のように、オペアンプ１＿１〜１＿１８の正極性入力端子をプルダウンし、動作確認テスト１の手順を行うことにより、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなった場合、オペアンプ１は、「Ｌ」レベルの信号を出力することになる。結果、判定回路３＿１〜３＿１８は、入力された「Ｌ」レベルの信号より、ＤＡＣ＿１〜ＤＡＣ＿１８に不具合があると判定し、判定フラグ４＿１〜４＿１８が「Ｈ」フラグを記憶することになる。

（第１の不具合検出方法の動作確認テスト４）
次に、動作確認テストの４つ目の手順を、図９を参照して以下に説明する。図９は、第１の不具合検出方法に係る、動作確認テストの４つ目の手順を示すフローチャート図である。

ここで、動作確認テスト４は、動作確認テスト３と同様に、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなる不具合に対応するためのものである。同図に示すように、まず、カウンタｍを０に初期化する（Ｓ５１）。次に、プルアップ・プルダウン回路５＿１〜５＿１８は、オペアンプ１＿１〜１＿１８の正極性入力端子をプルアップする（Ｓ５２）。ここからのＳ５３〜Ｓ５７のステップは、既に上述した動作確認テスト２の、Ｓ３２〜Ｓ３６のステップと同様であるため、ここではその説明を省略する。

以上のように、オペアンプ１＿１〜１＿１８の正極性入力端子をプルアップし、動作確認テスト２の手順を行うことにより、ＤＡＣ＿１〜ＤＡＣ＿１８の出力がオープンとなった場合、オペアンプ１＿１〜１＿１８は、「Ｈ」レベルの信号を出力することになる。結果、判定回路３＿１〜３＿１８は、入力された「Ｈ」レベルの信号より、ＤＡＣ＿１〜ＤＡＣ＿１８に不具合があると判定し、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶することになる。

（第１の不具合検出方法の動作確認テスト５）
次に、動作確認テストの５つ目の手順を、図１０を参照して以下に説明する。図１０は、第１の不具合検出方法に係る、動作確認テストの５つ目の手順を示すフローチャート図である。

ＤＡＣ＿１〜ＤＡＣ＿１８においては、自身における隣接する２つ階調がショートするという不具合が発生する場合がある。このように、隣接する２つ階調がショートした場合、ＤＡＣ＿１〜ＤＡＣ＿１８は、ショートした２つの階調の中間電圧を出力することになる。この不具合の場合、ＤＡＣ＿１〜ＤＡＣ＿１８が出力する階調電圧は、正常な場合と比べて、１階調以上の電圧のずれとならない。したがって、動作確認テスト１〜４において、この不具合を検出することはできない。ここで、動作確認テスト５においては、このようなＤＡＣ＿１〜ＤＡＣ＿１８における、隣接する２つの階調がショートした不具合を検出することが目的である。

同図に示すように、制御回路は、まず、カウンタｍを０に初期化する（Ｓ６１）。次に、ＴＳＴＲ１およびＴＳＴＲ２をアクティブにし、さらに、ＤＡＴＡ信号線を介して、階調ｍの階調データを、ここでは、階調０の階調データを、ラッチ回路ＤＬＡ＿１９およびラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が入力する。次に、ＤＡＣ＿１９およびＤＡＣ＿１〜ＤＡＣ＿１８は、ホールド回路ＤＬＢ＿１９およびホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８を介して、ラッチ回路ＤＬＡ＿１９およびラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８より、階調０の階調データを取得する。さらにＤＡＣ＿１９およびＤＡＣ＿１〜ＤＡＣ＿１８は、オペアンプ１＿１〜１＿１８の正極性入力端子および負極性入力端子に、階調０の階調電圧を出力する（Ｓ６２）。

次に、図示しないスイッチにより、各オペアンプ１＿１〜１＿１８の正極性入力端子と、負極性入力端子とをショートする。なお、動作確認テスト１および２において、ＤＡＣ＿１〜ＤＡＣ＿１８に不具合がないと判定されている場合は、正極性入力端子と負極性入力端子に入力される階調電圧の差は、１階調以上の電圧差にならない。したがって、正極性入力端子と負極性入力端子とをショートすることによって、大きな電流が流れるという問題はない。

ここで、各オペアンプ１＿１〜１＿１８において、正極性入力端子と負極性入力端子とをショートしたことにより、オペアンプ１＿１〜１＿１８の２つの入力端子は、同じ階調電圧を入力することになる。ここで、本来オペアンプ１＿１〜１＿１８は、入出力のオフセット電圧を有しているため、自身の２つの入力端子に同じ階調電圧を入力されたとしても、オペアンプ１＿１〜１＿１８の出力は、「Ｈ」または「Ｌ」のどちらかを出力することになる。この、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプ１＿１〜１＿１８の出力のレベルを、判定回路３＿１〜３＿１８は、期待値として記憶する（Ｓ６３）。

次に、図示しないスイッチをＯＦＦにして、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とのショートを解除する。このとき、オペアンプ１＿１〜１＿１８の正極性入力端子には、ＤＡＣ＿１〜ＤＡＣ＿１８からの階調０の階調電圧が入力され、負極性入力端子には、ＤＡＣ＿１９からの階調０の階調電圧が入力される。ここで、ＤＡＣ＿１９およびＤＡＣ＿１〜ＤＡＣ＿１８に不具合がなければ、オペアンプ１＿１〜１＿１８の出力は、Ｓ６３において判定回路３＿１〜３＿１８が記憶した期待値と同じ出力となる。したがって、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力と、自身が記憶する期待値とを比較する（Ｓ６４）。判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力値が、期待値と異なる値であれば、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する（Ｓ６５）。

次に、図示しないスイッチによって、オペアンプ１＿１〜１＿１８の正極性入力端子にＤＡＣ＿１９からの階調電圧を入力し、負極性入力端子にＤＡＣ＿１〜ＤＡＣ＿１８からの階調電圧を入力するように、オペアンプ１＿１〜１＿１８の入力を切り替える（Ｓ６６）。ここで、Ｓ６４と同様の処理を行う（Ｓ６７）。Ｓ６７において、判定回路３＿１〜３＿１８が、オペアンプ１＿１〜１＿１８からの出力と、自身が記憶する期待値とが異なれば、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する（Ｓ６８）。このように、正極性入力端子と負極性入力端子とを切り替えることにより、判定回路３＿１〜３＿１８が記憶する期待値が「Ｈ」レベルまたは「Ｌ」レベルのどちらであっても、ＤＡＣ＿１〜１８の不具合を検出可能となる。

以上のＳ６２〜Ｓ６８のステップを、カウンタｍの値がｎとなるまで、カウンタｍの値を１つ増加させて繰り返し行う（Ｓ６９、Ｓ７０）。

（第１の不具合検出方法に係る自己修復）
次に、判定フラグ４＿１〜４＿１８が「Ｈ」フラグを記憶している場合、言い換えれば、上記動作確認テスト１〜５において、ＤＡＣ＿１〜ＤＡＣ＿１８いずれかに不具合があると判定回路３＿１〜３＿１８が判定した場合の修復について、図１１を参照して以下に説明する。図１１は、前述の自己修復手段にて、自己修復する手順を示すフローチャート図である。

判定回路３＿１〜３＿１８は、ＤＡＣ＿１〜ＤＡＣ＿１８が不良であると判定した場合、「Ｈ」フラグを判定フラグ４＿１〜４＿１８に出力する。さらに、判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８からの「Ｈ」フラグを入力し、自身の内部に記憶する。ここで、制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記録しているかどうかを検出する（Ｓ７１）。制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶していないことを検出した場合は、Ｓ７５の処理に移る。一方、制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶していることを検出した場合、判定フラグ４＿１〜４＿１８のそれぞれが記憶している「Ｈ」のフラグ数を確認する。ここで、判定フラグ４＿１〜４＿１８が記憶している「Ｈ」のフラグ数が複数の場合、Ｓ７３の処理にうつる。一方、判定フラグ４が記憶している「Ｈ」のフラグ数が１つの場合は、Ｓ７４の処理にうつる（Ｓ７２）。

Ｓ７４においては、「Ｈ」フラグを記憶している判定フラグ４＿１〜４＿１８に対応するＤＡＣ＿１〜ＤＡＣ１８を無効にし、出力回路全体を修復する処理を行う（Ｓ７４）。具体的には、判定フラグ４＿１〜４＿１８は、それぞれ、自身が記憶するフラグを、Ｆｌａｇ１〜１８として、スイッチＳＷＡ１〜ＳＷＡ１８に出力するとともに、Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８を求める制御回路に出力する。

次に、Ｓ７３の処理について説明する。判定フラグ４＿１〜４＿１８が記憶する「Ｈ」フラグの数が、複数であった場合、確率的に予備のＤＡＣ１９が不良であると考えられる。したがって、Ｓ７３において、制御回路は、判定フラグ４＿１〜４＿１８が記憶するフラグを全て「Ｌ」フラグにし、Ｓ７５の処理に移行する。次に、Ｓ７１においてＮＯと判定された場合、Ｓ７３の処理後、または、Ｓ７４の処理後、制御回路は、ｔｅｓｔ信号を「Ｌ」に、ｔｅｓｔＢ信号を「Ｈ」に切り替え、通常動作に移行する（Ｓ７５）。

次に、集積回路１０を搭載する表示装置の電源投入から、動作確認テストを行い、通常動作を行うまでの手順を、図１２を参照して以下に説明する。図１２は、表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。

同図に示すように、まず、表示装置に電源投入し、集積回路１０を初期化することにより、判定フラグ４＿１〜４＿１８は全て「Ｌ」フラグになる（Ｓ８１）。次に、制御回路は、ｔｅｓｔ信号を「Ｈ」に、ｔｅｓｔＢ信号を「Ｌ」にし、動作確認テストの状態に集積回路１０を切り替える（Ｓ８２）。次に、制御回路および集積回路１０は、上述した動作確認テストを行う（Ｓ８３）。さらに、全ての動作確認テスト１〜５が終了したかどうかを、制御回路は確認し、不良となる回路がある場合には自己修復を行い、通常動作に移行する（Ｓ８４）。

（第２の不具合検出方法）
以下に、出力回路から出力する電圧を相互に比較して、不良を判断する「第２の不具合検出方法」について、図１３〜図１９を参照して説明する。なお、なお、第２の不具合検出方法の説明に関しては、第１の不具合検出方法と異なる箇所についてのみ説明し、重複する箇所についてはその説明を省略する。

まず、第１の不具合検出方法と第２の不具合方法の違いについて簡単に説明する。第１の不具合検出方法は、ＤＡＣ＿１〜ＤＡＣ＿１８の出力と、予備のＤＡＣ＿１９の出力を、オペアンプ１＿１〜１＿１８において比較している。一方、第２の不具合検出方法は、互いに隣接する２つのＤＡＣを一組とし、互いのＤＡＣからの出力を、オペアンプ１＿１〜１＿２０において比較する。

図１３は、出力回路１１＿１〜１１＿２０において、互いに隣接する２つの出力回路を一組として不具合の検出を行う構成を示す図である。図１３において、ＤＡＣ＿１、オペアンプ１＿１、スイッチ２、２ｂ、判定回路３＿１、判定フラグ４＿１、およびプルアップ・プルダウン回路５＿１によって構成されるブロックが図１の出力回路１に対応し、ＤＡＣ＿２、オペアンプ１＿２、スイッチ２、２ｂ、判定回路３＿２、判定フラグ４＿２、およびプルアップ・プルダウン回路５＿２によって構成されるブロックが図１の出力回路２に対応し、ＤＡＣ＿３、オペアンプ１＿３、スイッチ２、２ｂ、判定回路３＿３、判定フラグ４＿３、およびプルアップ・プルダウン回路５＿３によって構成されるブロックが図１の出力回路３に対応し、ＤＡＣ＿４、オペアンプ１＿４、スイッチ２、２ｂ、判定回路３＿４、判定フラグ４＿４、およびプルアップ・プルダウン回路５＿４によって構成されるブロックが図１の出力回路４に対応し、ＤＡＣ＿１９、オペアンプ１＿１９、スイッチ２、２ｂ、判定回路３Ａ、判定フラグ４Ａ、およびプルアップ・プルダウン回路２５Ａによって構成されるブロックが図１の予備の出力回路１１＿１９に対応している。

なお、図１ではラッチ回路ＤＬＡ＿２０、ホールド回路ＤＬＢ＿２０、および出力回路２０は示されていないが、第２の不具合検出方法を行う場合には、図１に示す集積回路１０において、ラッチ回路ＤＬＡ＿２０、ホールド回路ＤＬＢ＿２０、および、出力回路１＿２０とによって構成されるブロックが備えられる。出力回路１＿２０は、ＤＡＣ＿２０、オペアンプ１＿２０、スイッチ２、２ｂ、判定回路３Ｂ、判定フラグ４Ｂ、およびプルアップ・プルダウン回路２５Ｂを含んで構成される。

図１３に示す回路は、図１に示す自己修復の動作を行う集積回路１０の一部として組み込まれており、各出力回路は隣り合う２つの出力回路１１からの出力を切替可能なスイッチに接続され、例えば、出力端子ＯＵＴ１は、出力回路１および出力回路２からの出力を切替可能なスイッチに接続されており、出力端子ＯＵＴ２は、出力回路２および出力回路３からの出力を切替可能なスイッチに接続されている。

なお、図１３では、説明のため、出力回路１１＿１〜１１＿４および予備の出力回路１１＿１９、１１＿２０のみを示しているが、不具合の検出は、全ての通常の出力回路１１＿１〜１１＿２０について行われる。

集積回路１０は、ラッチ回路ＤＬＡ＿１〜ＤＬＡ＿４とホールド回路ＤＬＢ＿１〜ＤＬＢ＿４と出力回路１１＿１〜１１＿４と複数のスイッチ２ａおよび２ｂを備えている。また、集積回路１０は、予備のラッチ回路ＤＬＡ＿１９および２０と、予備のホールド回路ＤＬＢ＿１９および２０と、予備のＤＡＣ回路ＤＡＣ１９およびＤＡＣ２０と、オペアンプ１＿１９および１＿２０と、プルアップ・プルダウン回路２５Ａおよび２５Ｂとを含んで構成される出力回路１１＿１９および１１＿２０を備えている。

オペアンプ１＿１〜１＿２０は、自身に直列に接続されるＤＡＣ＿１〜ＤＡＣ＿２０からの出力を、自身の正極性入力端子に入力する。さらに、オペアンプ１＿１〜１＿２０は、自身に隣り合うオペアンプに直列に接続されるＤＡＣ＿１〜ＤＡＣ＿２０からの出力を、自身の負極性入力端子に入力する。具値的には、同図に示すように、オペアンプ１＿１は、ＤＡＣ＿１からの出力を、自身の正極性入力端子に入力し、ＤＡＣ＿２にからの出力を、スイッチ２ａを介して自身の負極性入力端子に入力する。同様に、オペアンプ１＿２は、ＤＡＣ＿２からの出力を、自身の正極性入力端子に入力し、ＤＡＣ＿１からの出力を、スイッチ２ａを介して自身の負極性入力端子に入力する。

また、オペアンプ１＿１９においても、ＤＡＣ＿１９からの出力を自身の正極性入力端子に、ＤＡＣ＿２０からの出力を、スイッチ２ａを介して自身の負極性入力端子に入力する。さらに、オペアンプ１＿２０においても、ＤＡＣ＿２０からの出力を、自身の正極性入力端子に、ＤＡＣ＿１９からの出力を、スイッチ２ａを介して自身の負極性入力端子に入力している。

（不良判定を行わない場合の動作）
集積回路１０における通常動作においては、第１の不具合検出方法の場合と同様に、制御回路は、ｔｅｓｔ信号を「Ｌ」レベルに、ｔｅｓｔＢ信号を「Ｈ」レベルにする。これにより、ＤＡＣ＿１〜ＤＡＣ＿１８は、ホールド回路ＤＬＢ＿１〜ＤＬＢ＿１８より入力された階調データを階調電圧信号に変換し、階調電圧としてオペアンプ１＿１〜１＿１８の正極性入力端子に出力する。ここでオペアンプ１＿１〜１＿１８の出力は、スイッチ２ｂがＯＮしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ１＿１〜１＿１８は、ボルテージフォロワとして動作する。よって、オペアンプ１＿１〜１＿１８は、ＤＡＣ＿１〜ＤＡＣ＿１８からの階調電圧をバッファし、対応する各出力端子ＯＵＴ１〜ＯＵＴ１８に出力する。

（動作確認テストの切り替え）
集積回路１０における動作確認テストへの切り替えは、制御回路がｔｅｓｔ信号を「Ｈ」レベルとし、ｔｅｓｔＢ信号を「Ｌ」レベルとする。まず、スイッチ２ａがＯＮとなることにより、ラッチ回路ＤＬＡ＿１９および奇数番目のラッチ回路ＤＬＡ（ラッチ回路ＤＬＡ＿１，ＤＬＡ＿３）には、ＴＳＴＲ１信号が入力される。さらに、ラッチ回路ＤＬＡ＿２０および偶数番目のラッチ回路（ラッチ回路ＤＬＡ＿２，ＤＬＡ＿４）には、ＴＳＴＲ２信号が入力される。さらに、スイッチ２ａがＯＮとなることにより、奇数番目のオペアンプ（オペアンプ１＿１、１＿３）の負極性入力端子には、隣り合う偶数番目のＤＡＣ（ＤＡＣ＿２、ＤＡＣ＿４）からの出力が入力され、偶数番目のオペアンプ（オペアンプ１＿２、１＿４）の負極性入力端子には、隣り合う奇数番目のＤＡＣ（ＤＡＣ＿１、ＤＡＣ＿３）からの出力が入力される。また、ｔｅｓｔＢ信号が「Ｌ」レベルとなることにより、スイッチ２ｂはＯＦＦとなる。これにより、オペアンプ１＿１〜１＿４における、自身の出力の負極性入力端子への負帰還が遮断されることになる。その結果、オペアンプ１＿１〜１＿４は、自身に直列に接続されたＤＡＣ＿１〜ＤＡＣ＿４からの出力と、隣り合うＤＡＣ＿１〜ＤＡＣ＿４からの出力とを比較するコンパレータとなる。

（第２の不具合検出方法の動作確認テスト１）
次に、第２の不具合検出方法に係る、動作確認テストの１つ目の手順を、図１４を参照して以下に説明する。図１４は、第２の不具合検出方法に係る、動作確認テストの１つ目の手順を示すフローチャート図である。

上述のとおり、図１３では、出力回路１１＿１〜１１＿４および予備の出力回路１１＿１９、１１＿２０のみを示しているが、不具合の検出は、図１に示す全ての通常の出力回路１１＿１〜１１＿１８について行われる。以下では、出力回路１１＿１〜１１＿１８に含まれるＤＡＣ＿１〜ＤＡＣ＿１８の不良判定を行って、出力回路１１＿１〜１１＿１８の不具合を検出する方法について説明する。

なお、図１に示す出力回路１１＿１〜１１＿１８は、それぞれ、オペアンプ１＿１〜１＿１８、判定回路３＿１〜３＿１８、判定フラグ４＿１〜４＿１８、およびプルアップ・プルダウン回路５＿１〜５＿１８を含んで構成される。

まず、制御回路はｔｅｓｔ信号を「Ｈ」レベルに、ｔｅｓｔＢ信号を「Ｌ」レベルにする（Ｓ１０１）。これにより、オペアンプ１＿１〜１＿１８はコンパレータとして動作する（Ｓ１０２）。次に、制御回路は、奇数番目の判定回路（判定回路３＿１，３＿３，・・・）の期待値を「Ｌ」レベルに設定する。一方、制御回路は、偶数番目の判定回路（判定回路３＿２，３＿４，・・・）の期待値を「Ｈ」レベルに設定する。

次に、制御回路は、自身が備えるカウンタｍを０に初期化する（Ｓ１０３）。さらに、制御回路は、ＴＳＴＲ１をアクティブにし、ラッチ回路ＤＬＡ＿１９および奇数番目のラッチ回路（ＤＬＡ＿１，ＤＬＡ＿３，・・・）がＤＡＴＡ信号線を介して、階調ｍの階調データを入力する。また、制御回路は、ＴＳＴＲ２をアクティブにし、ラッチ回路ＤＬＡ＿２０および偶数番目のラッチ回路（ＤＬＡ＿２，ＤＬＡ＿４，・・・）がデータバスを介して、階調ｍ＋１の階調データを入力する（Ｓ１０４）。

ここで、カウンタｍの値が０の場合を考えると、奇数番目のオペアンプ（オペアンプ１＿１、１＿３、・・・）は、自身の正極性入力端子に階調０の階調電圧を、自身に直列に接続される、奇数番目のＤＡＣ（ＤＡＣ＿１、ＤＡＣ３、・・・）より入力する。また、奇数番目のオペアンプは、自身の負極性入力端子に階調１の階調電圧を、隣り合う偶数番目のＤＡＣ（ＤＡＣ＿２、ＤＡＣ＿４、・・・）より入力する。ここで、オペアンプ１＿１〜１＿１８の２つの入力端子に接続するＤＡＣ＿１〜ＤＡＣ＿１８が正常であれば、奇数番目のオペアンプ１の出力は「Ｌ」になる。一方、偶数番目のオペアンプは、自身の正極性入力端子に階調１の階調電圧を、自身に直列に接続される、偶数番目のＤＡＣより入力する。また、偶数番目のオペアンプ（オペアンプ１＿２、１＿４、・・・）は、自身の負極性入力端子に階調０の階調電圧を、隣り合う奇数番目のＤＡＣ回路より入力する。ここで、オペアンプ１＿１〜１＿１８の２つの入力端子に接続するＤＡＣ＿１〜ＤＡＣ＿１８が正常であれば、偶数番目のオペアンプの出力は「Ｈ」になる。

次に、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力信号のレベルが、自身が記憶する期待値に合致するかを判定する（Ｓ１０５）。ここで、オペアンプ１＿１〜１＿１８からの出力が、期待値と異なる場合、判定回路３＿１〜３＿１８は、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する（Ｓ１０６）。以上のＳ１０４〜Ｓ１０６までの処理を、カウンタｍの値を１つづつ増やし、カウンタｍの値がｎ−１となるまで繰り返し行う（Ｓ１０７，Ｓ１０８）。

（第２の不具合検出方法の動作確認テスト２）
次に、第２の不具合検出方法に係る、動作確認テストの２つ目の手順を、図１５を参照して以下に説明する。図１５は、第２の不具合検出方法に係る、動作確認テストの２つ目の手順を示すフローチャート図である。

第２の不具合検出方法における動作確認テスト２は、第２の不具合検出方法における動作確認テスト１における、奇数番目と偶数番目との階調の電圧関係を逆にした動作確認であり、その他は、第２の不具合検出方法における動作確認テストと同様である。

まず、制御回路は、奇数番目の判定回路の期待値を「Ｈ」に設定し、一方、偶数番目の判定回路の期待値を「Ｌ」に設定する。さらに、制御回路は、自身が備えるカウンタｍを０に初期化する（Ｓ１１１）。

次に、制御回路は、ＴＳＴＲ１をアクティブにし、ラッチ回路ＤＬＡ＿１９および奇数番目のラッチ回路がデータバスを介して、階調ｍ＋１の階調データを入力する。また、制御回路は、ＴＳＴＲ２をアクティブにし、ラッチ回路ＤＬＡ＿２０および偶数番目のラッチ回路がデータバスを介して、階調ｍの階調データを入力する（Ｓ１１２）。

ここで、カウンタｍの値が０の場合を考えると、奇数番目のオペアンプは、自身の正極性入力端子に階調１の階調電圧を、自身に直列に接続される、奇数番目のＤＡＣより入力する。また、奇数番目のオペアンプは、自身の負極性入力端子に階調０の階調電圧を、隣り合う偶数番目のＤＡＣより入力する。ここで、オペアンプの２つの入力端子に接続するＤＡＣが正常であれば、奇数番目のオペアンプの出力は「Ｈ」レベルになる。一方、偶数番目のオペアンプは、自身の正極性入力端子に階調０の階調電圧を、自身に直列に接続される、偶数番目のＤＡＣより入力する。また、偶数番目のオペアンプは、自身の負極性入力端子に階調１の階調電圧を、隣り合う奇数番目のＤＡＣより入力する。ここで、オペアンプの２つの入力端子に接続するＤＡＣが正常であれば、偶数番目のオペアンプ１の出力は「Ｌ」レベルになる。

次に、判定回路３はオペアンプからの出力のレベルと、自身が記憶する期待値とを比較する（Ｓ１１３）。ここで、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力が期待値と異なる場合、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する。以上のＳ１１２〜Ｓ１１４の処理を、カウンタｍの値を１つづつ増やし、カウンタｍの値がｎ−１となるまで繰り返し行う（Ｓ１１５、Ｓ１１６）。

（第２の不具合検出方法の動作確認テスト３）
次に、第２の不具合検出方法に係る、動作確認テストの３つ目の手順を、図１６を参照して以下に説明する。図１６は、第２の不具合検出方法に係る、動作確認テストの３つ目の手順を示すフローチャート図である。

第１の不具合検出方法の動作確認テスト３において説明したように、ＤＡＣ＿１〜ＤＡＣ＿１８において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ１＿１〜１＿１８の入力された階調電圧を、オペアンプ１＿１〜１＿１８が保持し続け、第２の不具合検出方法の動作確認テスト１および２において、不具合を検出できない場合がある。

まず、動作確認テスト１〜２と同様に、制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ１２１）。また、集積回路１０は、ＤＡＣ＿１〜ＤＡＣ＿１８の正極性入力端子に、プルアップ・プルダウン回路５＿１〜５＿１８を接続している。ここで、奇数番目のオペアンプの正極性入力端子をプルアップするように、制御回路は、プルアップ・プルダウン回路５＿１〜５＿１８を制御する（Ｓ１２２）。結果、奇数番目のＤＡＣの出力がオープンとなる場合に、奇数番目のオペアンプの正極性入力端子に高い電圧を入力することになる。一方、偶数番目のオペアンプの正極性入力端子については、プルダウンとなるように、制御回路は、プルアップ・プルダウン回路５＿１〜５＿１８を制御する（Ｓ１２２）。結果、偶数番目のＤＡＣの出力がオープンとなる場合に、偶数番目のオペアンプ１の正極性入力端子に低い電圧を入力することになる。

この後のＳ１２３〜Ｓ１２７の処理については、第２の形態の動作確認テスト１と同様であるため、ここではその説明を省略する。

（第２の不具合検出方法の動作確認テスト４）
次に、第２の不具合検出方法に係る、動作確認テストの４つ目の手順を、図１７を参照して以下に説明する。図１７は、第２の不具合検出方法に係る、動作確認テストの４つ目の手順を示すフローチャート図である。

ここでは、上記の動作確認テスト３と同様の不具合を検出することを目的としている。まず、これまでの動作確認テストと同様に、制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ１３１）。次に、制御回路は、奇数番目のオペアンプの正極性入力端子をプルダウンするように、プルアップ・プルダウン回路５＿１〜５＿１８を制御する（Ｓ１２２）。結果、奇数番目のＤＡＣの出力がオープンとなる場合に、奇数番目のオペアンプの正極性入力端子に低い電圧を入力することになる。一方、偶数番目のオペアンプ１の正極性入力端子については、プルアップとなるように、制御回路は、プルアップ・プルダウン回路５＿１〜５＿１８を制御する（Ｓ１２２）。結果、偶数番目のＤＡＣの出力がオープンとなる場合に、偶数番目のオペアンプの正極性入力端子に高い電圧を入力することになる。

この後のＳ１３３〜Ｓ１３７の処理については、第２の実施形態の動作確認テスト２と同様であるため、ここではその説明を省略する。

（第２の不具合検出方法の動作確認テスト５）
次に、第２の不具合検出方法に係る、動作確認テストの５つ目の手順を、図１８を参照して以下に説明する。図１８は、第２の不具合検出方法に係る、動作確認テストの５つ目の手順を示すフローチャート図である。

第１の不具合検出方法の動作確認テスト５において説明したように、ＤＡＣ＿１〜ＤＡＣ＿１８においては、自身における隣接する２つ階調がショートするという不具合が発生する場合がある。第２の不具合検出方法の動作確認テスト５においては、このような不具合を検出することが目的である。

同図に示すように、まず、制御回路は、自身が備えるカウンタｍの値を０に初期化する（Ｓ１４１）。次に、ＴＳＴＲ１およびＴＳＴＲ２をアクティブにし、さらに、データバスを介して、階調ｍの階調データを、ラッチ回路ＤＬＡ＿１９、ラッチ回路ＤＬＡ＿２０、およびラッチ回路ＤＬＡ＿１〜ＤＬＡ＿１８が入力する。さらに、ＬＳ信号をアクティブにすることにより、奇数番目のＤＡＣおよび偶数番目のＤＡＣは、同じ階調ｍの階調電圧を出力することになる（Ｓ１４２）。次に、図示しないスイッチを介して、制御回路は、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートさせる。このオペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートさせたことにより、オペアンプ１＿１８〜１〜１＿１８の正極性入力端子および負極性入力端子は、同じ階調電圧を入力することになる。次に、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプの出力のレベルを、判定回路３は、期待値として記憶する（Ｓ１４３）。

次に、図示しないスイッチをＯＦＦにして、オペアンプ１＿１〜１＿１８の正極性入力端子と負極性入力端子とのショートを解除する。このとき、奇数番目のオペアンプ１＿１〜１＿１８の正極性入力端子は、自身に直列に接続された奇数番目のＤＡＣからの、階調ｍの階調電圧が入力され、負極性入力端子には、自身に隣り合う偶数番目のＤＡＣからの、階調ｍの階調電圧が入力される。一方、偶数番目のオペアンプの正極性入力端子は、自身に直列に接続された偶数番目のＤＡＣからの、階調ｍの階調電圧が入力され、負極性入力端子には、自身に隣り合う奇数番目のＤＡＣからの、階調ｍの階調電圧が入力される。ここで、判定回路３＿１〜３＿１８は、自身が記憶した期待値と、オペアンプ１＿１〜１＿１８からの出力とを比較する（Ｓ１４４）。さらに、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力が、自身が記憶する期待値と異なる場合は、判定フラグ４＿１〜４＿１８に「Ｈ」フラグを出力する。さらに、判定フラグ４＿１〜４＿１８は、判定回路３＿１〜３＿１８より入力された「Ｈ」フラグを、自身の内部に記憶する。

次に、制御回路は、図示しないスイッチを用いて、ＤＡＣ＿１〜ＤＡＣ＿１８からの、オペアンプ１＿１〜１＿１８の正極性入力端子に入力される信号と、負極性入力端子に入力される信号とを入れ替える（Ｓ１４６）。この後、Ｓ１４７の処理と同じ処理を行う（Ｓ１４７）。また、Ｓ１４５と同様に、判定回路３＿１〜３＿１８は、オペアンプ１＿１〜１＿１８からの出力が、自身が記憶する期待値と異なる場合には、判定フラグ４＿１〜４＿１８に「Ｈ」を出力する（Ｓ１４８）。

以上のＳ１４２〜Ｓ１４８の処理を、カウンタｍの値がｎとなるまで、カウンタｍの値を１つ増加させて繰り返し行う（Ｓ１４９、Ｓ１５０）。

（第２の不具合検出方法に係る自己修復）
次に、判定フラグ４が「Ｈ」を記憶している場合、言い換えれば、上記動作確認テスト１〜５において、ＤＡＣ＿１〜ＤＡＣ＿１８のいずれかに不具合があると判定回路３＿１〜３＿１８が判定した場合の修復について、図１９を参照して以下に説明する。図１９は、不良と判定した出力回路を無効とし、自己修復する手順を示すフローチャート図である。

まず、制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶しているかどうかを検出する（Ｓ１５１）。制御回路は、判定フラグ４＿１〜４＿１８が「Ｈ」を記憶していないことを検出した場合は、Ｓ１５３の処理に移行する。一方、制御回路が、「Ｈ」を記憶している判定フラグ４＿１〜４＿１８を検出した場合、「Ｈ」を記憶する判定フラグ４＿１〜４＿１８に対応する出力回路とこれに対となる出力回路を無効とし、出力回路全体を修復する処理を行う（Ｓ１５２）。なお、Ｓ７４においては、判定フラグ４＿１〜４＿１８が、それぞれ、自身が記憶するフラグを、Ｆｌａｇ１〜１８として、スイッチＳＷＡ１〜ＳＷＡ１８に出力するとともに、Ｆｌａｇ＿Ｘ１〜Ｆｌａｇ＿Ｘ１８を求める制御回路に出力する処理も含まれる。

次に、制御回路は、ｔｅｓｔ信号を「Ｌ」、ｔｅｓｔＢ信号を「Ｈ」にし、通常動作に移行する（Ｓ１５３）。

なお、第２の不具合検出方法は２つの出力回路を１組として判定を行うので、無効とする出力回路も２つ以上必要である。

このため、自己修復の第１の実施形態の場合、予備回路を２出力分用意する必要がある。後述する自己修復の第２の実施形態の場合は３出力回路を１組として無効処理を行うので、第２の不具合検出方法を対応させることは難しい。したがって、この場合、後述する自己修復の第３の実施形態のように６出力を１組として無効処理を行うことが望ましい。

〔実施形態２〕
本発明の実施形態２について、図２０〜図２３を参照して以下に説明する。なお、実施形態２に示す構成は、実施形態１の変形例であり、実施形態１と異なる箇所について説明し、重複する箇所についてはその説明を省略する。

（自己修復回路の構成）
まず、図２０を参照して、本実施の形態に係る集積回路１０’において、不良の出力回路と良品の出力回路とを入れ換え、自己修復を行う構成について説明する。なお、第１の実施形態と同様に、集積回路１０’は１８出力の集積回路とするが、集積回路１０’からの出力は、１８個に限定されない。

図２０は、本実施の形態に係る、通常動作を行う場合の集積回路１０’の構成を示すブロック図である。図２０に示すように、集積回路１０’は、出力端子ＯＵＴ１〜ＯＵＴ１８と、ＤＦ＿２０〜ＤＦ＿２６（以下、総称する場合はＤＦとする）と、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６と、予備のラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７およびＤＬＡ＿Ｂ７と、（以下、予備を含む全てのラッチ回路を総称する場合はラッチ回路ＤＬＡとする）と、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６と、予備のホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７およびＤＬＢ＿Ｂ７（以下、予備を含む全てのホールド回路を総称する場合はホールド回路ＤＬＢとする）と、出力回路１１＿１〜１１＿１８と、予備の出力回路１１＿１９〜１１＿２１（以下、予備を含む全ての出力回路を総称する場合は出力回路１１とする）と、スイッチＳＷＡ２０〜スイッチＳＷＡ２５と、スイッチＳＷＢ１〜ＳＷＢ１８と、を備えている。

なお、本実施形態においては、特許請求の範囲における出力部が、個別のラッチＤＬＡ（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１のそれぞれ）とホールド回路ＤＬＢ（例えば、ラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１のそれぞれ）と出力回路１１（出力回路１１＿１、１１＿２、１１＿３のそれぞれ）からなるブロックに対応しており、特許請求の範囲における映像信号出力部が、表示色を構成する３原色ＲＧＢに対応して連続して配されるラッチ回路ＤＬＡ、ホールド回路ＤＬＢ、および出力回路１１からなるブロック（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１とラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１と出力回路１１＿１〜１１＿３とからなるブロック）に対応している。

また、特許請求の範囲におけるサブ出力端子が出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される３本の出力端子からなる組（例えば、ＯＵＴ１〜ＯＵＴ３）に対応している。

なお、集積回路１０’が備える出力回路１１は、実施形態１の集積回路１０が備える出力回路１１と、同じ内部回路構成であり、それぞれ、階調データを階調電圧信号に変換するＤＡＣ回路（図示しない）と、バッファ回路の役割を有するオペアンプ（図示しない）と、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグと、を備えている。

本実施形態に係る集積回路１０’には、３本のＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介して、それぞれ、表示色を構成する３原色すなわち赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の階調データが入力される。つまり、集積回路１０’は、ＲＧＢの３色によって表示色が構成されるカラーの表示装置を駆動する構成である。

ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ７の各入力部Ｄは、ＤＡＴＡＲ信号線に接続しており、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ７の各入力部Ｄは、ＤＡＴＡＧ信号線に接続しており、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ７の各入力部Ｄは、ＤＡＴＡＢ信号線に接続している。

各ＤＦは、直列に接続されており、シフトレジスタ２０´を構成している。したがって、このシフトレジスタ２０´は、ＳＰ信号線およびＣＬＫ信号線より入力されるＳＰ信号およびＣＬＫ信号に基づいて、各ＤＦより、各ラッチ回路ＤＬＡに、選択信号を順次出力し、階調データを取り込むラッチ回路ＤＬＡを選択する。

また、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１およびＤＬＡ＿Ｂ１のゲート部Ｇは、ＤＦ２０の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ２およびＤＬＡ＿Ｂ２のゲート部Ｇは、ＤＦ２１の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ３、ＤＬＡ＿Ｇ３およびＤＬＡ＿Ｂ３のゲート部Ｇは、ＤＦ２２の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ４、ＤＬＡ＿Ｇ４およびＤＬＡ＿Ｂ４のゲート部Ｇは、ＤＦ２３の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ５、ＤＬＡ＿Ｇ５およびＤＬＡ＿Ｂ５のゲート部Ｇは、ＤＦ２４の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ６のゲート部Ｇは、ＤＦ２５の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７およびＤＬＡ＿Ｂ７のゲート部Ｇは、ＤＦ２６の出力部Ｑに接続されている。

ここで、ラッチ回路ＤＬＡは、それぞれ、入力された階調データのうち、各出力端子ＯＵＴ１に対応する階調データを取り出し、各々が接続する各ホールド回路ＤＬＢに出力する。ホールド回路ＤＬＢは、それぞれ、各ラッチ回路ＤＬＡからの階調データを保持した後、各々が接続する各出力回路１１に出力する。なお、本実施形態に係る出力回路１１は、実施形態１に係る出力回路１１と同様に、ＤＡＣ回路とバッファ回路と判定回路と判定フラグとを、それぞれ備えており、さらに、出力回路１１＿１〜１１＿１８の良否判定結果を示す、Ｆｌａｇ１〜１８を出力する構成を有している。なお、Ｆｌａｇ１〜１８は、それぞれ、出力回路が良品時には「０」となり、出力回路が不良時には「１」となる。

図２０に示すように、スイッチＳＷＡ２０〜ＳＷＡ２５は、ＤＦ＿２１〜ＤＦ＿２６の入力先を切替えるものであり、このスイッチＳＷＡ２０〜ＳＷＡ２５の各々の切替えは、Ｆｌａｇ１〜Ｆｌａｇ１８より求められるＦｌａｇＡ〜ＦｌａｇＦの値によって制御される。ここで、ＦｌａｇＡ〜ＦｌａｇＦは、図２０に示す論理式によって求められる。スイッチＳＷＡ２０およびＳＷＡ２１を例にとって具体的に説明すると、ＦｌａｇＡが「０」であった場合、スイッチＳＷＡ２０は、ＤＦ＿２１の入力部ＤとＤＦ＿２０の出力部Ｑを接続する。一方、ＦｌａｇＡが「１」であった場合、ＤＦ＿２１の入力部ＤとＤＦ＿２０の入力部Ｄとを接続する。また、スイッチＳＷＡ２１は、ＦｌａｇＢが「０」であった場合、ＤＦ＿２２の入力部ＤとＤＦ＿２１の出力部Ｑとを接続する。一方、ＦｌａｇＢが「１」であった場合、スイッチＳＷＡ２１は、ＤＦ＿２２の入力部ＤとＤＦ＿２０の出力部とを接続する。

同様に、スイッチＳＷＡ２２〜ＳＷＡ２５は、ＦｌａｇＣ〜ＦｌａｇＦが「０」である場合、ＤＦ＿２３〜ＤＦ＿２６の各入力部Ｄを、一段上流に配置されたＤＦ＿２２〜ＤＦ＿２５の各出力部Ｑに接続する。一方、スイッチＳＷＡ２２〜ＳＷＡ２５は、ＦｌａｇＣ〜ＦｌａｇＦが「１」である場合、ＤＦ＿２３〜ＤＦ＿２６の各入力部Ｄを、二段上流に配置されたＤＦ＿２１〜ＤＦ＿２４の各出力部Ｑに接続する。

また、スイッチＳＷＢ１〜１８は、図２０に示すように、各出力端子ＯＵＴ１〜ＯＵＴ１８の接続先を切替えるものであり、このスイッチＳＷＢ１〜ＳＷＢ３の切替えは、ＦｌａｇＡの値によって制御され、このスイッチＳＷＢ４〜ＳＷＢ６の切替えは、ＦｌａｇＧの値によって制御され、このスイッチＳＷＢ７〜ＳＷＢ９の切替えは、ＦｌａｇＨの値によって制御され、このスイッチＳＷＢ１０〜ＳＷＢ１２の切替えは、ＦｌａｇＩの値によって制御され、このスイッチＳＷＢ１３〜ＳＷＢ１５の切替えは、ＦｌａｇＪの値によって制御され、このスイッチＳＷＢ１６〜ＳＷＢ１８の切替えは、ＦｌａｇＫの値によって制御される。ここで、ＦｌａｇＧ〜ＦｌａｇＫは、図２０に示す論理式によって求められる。

スイッチＳＷＢの具体的な動作を説明すると、ｉ番目のスイッチＳＷＢｉに入力されるＦｌａｇ（ＦｌａｇＡ、ＦｌａｇＧ〜ＦｌａｇＫのうちいずれか）が「０」であった場合、スイッチＳＷＢｉは、ｉ番目の出力端子ＯＵＴｉにｉ番目の出力回路１１＿ｉを接続し、一方、入力されるＦｌａｇが「１」であった場合、スイッチＳＷＢｉは、ｉ番目の出力端子ＯＵＴｉにｉ＋３番目の出力回路１１＿ｉ＋３を接続する。スイッチＳＷＢ７を例にとると、スイッチＳＷＢ７は、ＦｌａｇＨの値によって制御され、ＦｌａｇＨが「１」であった場合、スイッチＳＷＢ７は、出力端子ＯＵＴ７を、出力回路１１＿１０に接続する。一方、ＦｌａｇＨが「０」であった場合、スイッチＳＷＢ７は、出力端子ＯＵＴ７を出力回路１１＿７の出力に接続する。

（通常動作）
次に、集積回路１０’において、不良の出力回路が発生していない場合の動作、すなわち、通常の動作を以下に説明する。

不良の出力回路が発生していない場合、出力回路１１＿１〜１１＿１８におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８を論理式ＯＲにて組み合わせたＦｌａｇＡ〜ＦｌａｇＫも、すべて「０」となる。そのため、集積回路１０’におけるスイッチＳＷＡ２０〜ＳＷＡ２５およびスイッチＳＷＢ１〜ＳＷＢ１８は、いずれも、図２０に示すように接続する。

以下に、集積回路１０’の通常動作について図２１を参照して説明する。図２１は、集積回路１０’において不良の出力回路が発生していない場合の動作を示すタイミングチャート図である。

はじめに、ＤＦ＿２０の入力部Ｄに、集積回路１０’の動作開始を示す「Ｈ」のＳＰ信号が入力される。ＤＦ＿２０は、ＣＬＫ信号の立上りに応じて、ＳＰ信号の値「Ｈ」を取り込み、自身の出力部Ｑより「Ｈ」の選択信号を出力する。図２１に示すように、ＣＬＫ信号の次の立上りにおいては、ＳＰ信号は「Ｌ」となっているため、ＤＦ＿２０の出力部Ｑも「Ｌ」となる。なお、図２１においては、ＤＦ＿２０〜ＤＦ＿２５のそれぞれの選択信号を、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）と記載している。

各ＤＦの出力部Ｑは、次段のＤＦの入力部Ｄに接続されており、ＤＦ＿２０〜ＤＦ＿２５は、シフトレジスタ２０´を構成している。つまり、ＤＦ＿２０からの選択信号であるＱ（ＤＦ＿２０）が「Ｌ」になる前に、ＣＬＫ信号の立下りに応じて、ＤＦ＿２１は「Ｈ」のＱ（ＤＦ＿２１）を出力し、その後Ｑ（ＤＦ＿２０）は「Ｌ」となる。この動作処理が、ＤＦ＿２０〜ＤＦ＿２５においても同様に行われ、図２１に示すように、各ＤＦは、ＣＬＫ信号の立ち下がりに同期して、各々の出力部Ｑに接続する各ラッチ回路ＤＬＡに、選択信号を順次出力する。

各ラッチ回路ＤＬＡには、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介してＲＧＢに対応する階調データが入力される。ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介して入力される階調データは、ＣＬＫ信号の立下り毎に変化する。つまり、図２１に示すとおり、ＣＬＫ信号の立下りのタイミングに同期して、Ｒ１からＲ２へ、または、Ｇ１からＧ２へ、または、Ｂ１からＢ３へ、・・・と変化する。各ラッチ回路ＤＬＡは、自身のゲート部Ｇに入力される選択信号が「Ｈ」の期間、入力部Ｄに入力される階調データを取り込み、出力部Ｑに出力する。すなわち、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、各ＤＦからの各選択信号線が「Ｈ」の期間、外部から入力される階調データを取り込み、出力部Ｑに出力する。なお、図２１においては、各ラッチ回路ＤＬＡの出力部Ｑからの出力を、Ｑ（ＤＬＡ＿Ｒ１）〜Ｑ（ＤＬＡ＿Ｂ６）と記載している。

これにより、データ信号線ＤＡＴＡＲを介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６が選択されて、各ラッチ回路ＤＬＡには、各出力端子ＯＵＴに対応する階調データが取り込まれる。つまり、各ＤＦより順次出力される選択信号により、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６は、順次、各階調データＲ１〜Ｒ６を取り込む。同様にして、各ＤＦより順次出力される選択信号により、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６は、順次、階調データＧ１〜Ｇ６を取り込む。また、同様にして、各ＤＦより順次出力される選択信号により、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、順次、階調データＢ１〜Ｂ６を取り込む。

図２１では、以降の動作を記載していないが、全てのラッチ回路ＤＬＡが、各階調データを取り込んだ後、集積回路１０’は、各ホールド回路ＤＬＢのゲート部Ｇに、「Ｈ」のＬＳ信号を出力する。各ホールド回路ＤＬＢは、「Ｈ」のＬＳ信号が入力されると、自身の入力部Ｄに入力されている各階調データを、各出力部Ｑより出力する。これにより、出力回路１１＿１〜１１＿１８には、各ラッチ回路ＤＬＡが順に取り込んだ階調データＲ１〜Ｒ６、Ｇ１〜Ｇ６、およびＢ１〜Ｂ６が入力されることになる。そして、出力回路１１＿１〜１１＿１８は、それぞれ、入力された階調データを階調電圧に変換し、変換した階調電圧をバッファして、各々が接続する出力端子ＯＵＴ１〜ＯＵＴ１８の各々に出力する。

なお、ＣＬＫ信号やＬＳ信号の入力によって、予備回路であるＤＦ＿２６、ラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７、およびＤＬＡ＿Ｂ７、ホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７、およびＤＬＢ＿Ｂ７も動作する。しかしながら、出力回路１１＿１９〜２１は、出力端子ＯＵＴ１〜１８のいずれにも接続されておらず、出力端子ＯＵＴ１〜１８からの出力波形には影響しない。そのため、上記説明においては、予備回路であるＤＦ＿２６、ラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７、およびＤＬＡ＿Ｂ７、ホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７、およびＤＬＢ＿Ｂ７の動作の説明は省略している。

（自己修復動作）
次に、集積回路１０’において、出力回路１１＿７に異常が発生し、出力回路１１＿７が備える判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復動作について、図２２および図２３を参照して説明する。図２２は、本実施形態に係る、自己修復動作を行う場合の集積回路１０’の構成を示す図であり、図２３は、集積回路１０’において不良の出力回路が発生した場合の動作を示すタイミングチャート図である。

まず、図２２に示すように、集積回路１０’において、出力回路１１＿７が不良となり、Ｆｌａｇ７が「１」に設定されている。また、論理式ＯＲ（図２０参照）によって、ＦｌａｇＡ、ＦｌａｇＢ、およびＦｌａｇＤ〜ＦｌａｇＧは「０」であり、Ｆｌａｇ７が組み込まれて構成されるＦｌａｇＣ、ＦｌａｇＨ〜ＦｌａｇＫは「１」となる。

ここで、ＦｌａｇＡ、ＦｌａｇＢ、およびＦｌａｇＤ〜ＦｌａｇＧは「０」であるため、スイッチＳＷＡ２０およびＳＷＡ２１と、スイッチＳＷＢ１〜ＳＷＢ６は、既に説明した通常動作の場合と、同様の動作を行う。したがって、ここでは、ＤＦ＿２０およびＤＦ＿２１と、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｇ２、ＤＬＡ＿Ｂ１、およびＤＬＡ＿Ｂ２と、ホールド回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｒ２、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｇ２、ＤＬＢ＿Ｂ１、およびＤＬＢ＿Ｂ２と、出力回路１１＿１〜１１＿６における動作の説明は省略する。

一方、ＦｌａｇＣ、ＦｌａｇＨ〜ＦｌａｇＫは「１」であるため、図２２に示すように、ＳＷＡ２２は、ＤＦ＿２３の入力部Ｄの接続先を、ＤＦ＿２２の出力部ＱからＤＦ＿２１の出力部Ｑに切替えている。このＳＷＡ２２の切替えにより、ＤＦ＿２２およびＤＦ＿２３は、図２３に示すように、それぞれラッチ回路ＤＬＡ＿Ｒ３、ＤＬＡ＿Ｇ３、ＤＬＡ＿Ｂ３、ＤＬＡ＿Ｒ４、ＤＬＡ＿Ｇ４、ＤＬＡ＿Ｂ４、に、同一のタイミングで、言い換えれば、階調データＲ３、Ｇ３、およびＢ３の入力タイミングに同期して選択信号を出力する。これにより、ラッチ回路ＤＬＡ＿Ｒ３およびＤＬＡ＿Ｒ４は共に階調データＲ３を、ラッチ回路ＤＬＡ＿Ｇ３およびＤＬＡ＿Ｇ４は共に階調データＧ３を、ラッチ回路ＤＬＡ＿Ｂ３およびＤＬＡ＿Ｂ４は共に階調データＢ３を取り込むことになる。また、ＤＦ＿２４〜ＤＦ＿２６は、それぞれ、階調データＲ４〜Ｒ６、Ｇ４〜Ｇ６、Ｂ４〜Ｂ６の入力タイミングに同期して、選択信号を、ラッチ回路ＤＬＡ＿Ｒ５〜ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ５〜ＤＬＡ＿Ｇ７、ＤＬＡ＿Ｂ５〜ＤＬＡ＿Ｂ７に順次出力する。これにより、ラッチ回路ＤＬＡ＿Ｒ５〜ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ５〜ＤＬＡ＿Ｇ７、ＤＬＡ＿Ｂ５〜ＤＬＡ＿Ｂ７は、入力された選択信号に基づいて、各階調データＲ４〜Ｒ６、Ｇ４〜Ｇ６、Ｂ４〜Ｂ６を、それぞれ取り込む。なお、図２３においては、各ＤＦからの選択信号を、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２６）と記載し、各ラッチ回路ＤＬＡの出力部Ｑからの出力を、Ｑ（ＤＬＡ＿Ｒ１）〜Ｑ（ＤＬＡ＿Ｂ７）と記載している。

また、ＦｌａｇＨは「１」であるため、スイッチＳＷＢ７〜ＳＷＢ９は、出力端子ＯＵＴ７〜Ｔ９の接続先を、出力回路１１＿７〜１１＿９の出力から出力回路１１＿１０〜１１＿１２の出力に切替えている。したがって、不良の出力回路１１＿７〜１１＿９より出力される階調データＲ３、Ｇ３、およびＢ３に対応する階調電圧は、どの出力端子ＯＵＴにも出力されない。さらに、出力端子ＯＵＴ７〜ＯＵＴ９には、出力回路１１＿１０〜１１＿１２からの、階調データＲ３、Ｇ３、およびＢ３に対応した階調電圧が入力される。さらに、ＦｌａｇＩ〜ＦｌａｇＫは「１」であるため、スイッチＳＷＢ１０〜１８は、出力端子ＯＵＴ１０と出力回路１１＿１３とを接続し、出力端子ＯＵＴ１１と出力回路１１＿１４とを接続し、以降同様に、出力端子ＯＵＴ１２〜出力端子ＯＵＴ１８のそれぞれに、出力回路１１＿１５〜出力回路１１＿２１を接続する。結果、出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれには、階調データＲ１〜Ｒ６、Ｇ１〜Ｇ６、およびＢ１〜Ｂ６、の各々に対応する階調電圧が出力される。

以上に説明したとおり、出力回路１１、ラッチ回路ＤＬＡ、およびホールド回路ＤＬＢの不良が検出された場合には、各ＤＦの入力部Ｄの接続先を切替えるとともに、出力回路１１＿１〜１１＿１９と出力端子ＯＵＴ１〜ＯＵＴ１８の接続を切替えることによって、不良と判断された出力回路１１、ラッチ回路ＤＬＡ、およびホールド回路ＤＬＢを切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現している。

また、本実施形態に係る集積回路１０’は、実施形態１において説明した第１の不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。具体的には、表示色を構成するＲに対応する出力回路１１（１１＿１、１１＿４、・・・）は、自身が備えるＤＡＣ回路から出力される電圧と、出力回路１１＿１９が備えるＤＡＣ回路から出力される電圧とを、自身が備える各オペアンプにおいて比較し、表示色を構成するＧに対応する出力回路１１（１１＿２、１１＿５、・・・）は、自身が備えるＤＡＣ回路から出力される電圧と、出力回路１１＿２０が備えるＤＡＣ回路から出力される電圧とを、自身が備える各オペアンプにおいて比較し、表示色を構成するＢに対応する出力回路１１（１１＿３、１１＿６、・・・）は、自身が備えるＤＡＣ回路から出力される電圧と、出力回路１１＿２１が備えるＤＡＣ回路から出力される電圧とを、自身が備える各オペアンプにおいて比較する。これにより、各出力回路１１が備える判定回路は、各オペアンプにおける比較結果に基づき、各出力回路１１の良および不良を判定し、各出力回路１１は、各判定回路における判定結果に基づき、制御回路および各スイッチＳＷＡおよび各スイッチＳＷＢに、Ｆｌａｇ１〜Ｆｌａｇ１８を出力する。なお、Ｆｌａｇ１〜Ｆｌａｇ１８の値に基づいて、集積回路１０’が自己修復を行う構成および方法は、既に述べたとおりである。

〔実施形態３〕
本発明の実施形態３について、図２４〜図２７を参照して以下に説明する。なお、実施形態３に示す構成は、実施形態１の変形例であり、実施形態１と異なる箇所について説明し、重複する箇所についてはその説明を省略する。

（自己修復回路の構成）
まず、図２４を参照して、本実施の形態に係る集積回路１０”において、不良の出力回路と良品の出力回路とを入れ換え、自己修復を行う構成について説明する。なお、第１の実施形態と同様に、集積回路１０”は１８出力の集積回路とするが、集積回路１０”からの出力は、１８個に限定されない。

図２４は、本実施の形態に係る、通常動作を行う場合の集積回路１０”の構成を示すブロック図である。図２４に示すように、集積回路１０”は、出力端子ＯＵＴ１〜ＯＵＴ１８と、ＤＦ＿２０〜ＤＦ＿２７（以下、総称する場合はＤＦとする）と、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６と、予備のラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７、ＤＬＡ＿Ｂ７、ＤＬＡ＿Ｒ８、ＤＬＡ＿Ｇ８、およびＤＬＡ＿Ｂ８と、（以下、予備を含む全てのラッチ回路を総称する場合はラッチ回路ＤＬＡとする）と、ホールド回路ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ６、ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ６およびＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ６と、予備のホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｂ７、ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ８およびＤＬＢ＿Ｂ８（以下、予備を含む全てのホールド回路を総称する場合はホールド回路ＤＬＢとする）と、出力回路１１＿１〜１１＿１８と、予備の出力回路１１＿１９〜１１＿２４（以下、予備を含む全ての出力回路を総称する場合は出力回路１１とする）と、スイッチＳＷＡ２６〜スイッチＳＷＡ２８と、スイッチＳＷＢ１〜ＳＷＢ１８と、３２個のスイッチＳＷＲＥＶと、を備えている。

なお、本実施の形態では、特許請求の範囲における出力部が、個別のラッチ回路ＤＬＡ（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１、ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ２、ＤＬＡ＿Ｂ２のそれぞれ）とホールド回路ＤＬＢ（例えば、ラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１、ＤＬＢ＿Ｒ２、ＤＬＢ＿Ｇ２、ＤＬＢ＿Ｂ２のそれぞれ）と出力回路１１（出力回路１１＿１、１１＿２、１１＿３のそれぞれ）からなるブロックに対応しており、特許請求の範囲における映像信号出力部が、表示色を構成する３原色ＲＧＢごとに正負の階調電圧に対応して連続して配されるラッチ回路ＤＬＡ、ホールド回路ＤＬＢ、および出力回路１１からなるブロック（例えば、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｂ１、ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ２、ＤＬＡ＿Ｂ２とラッチ回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｂ１、ＤＬＢ＿Ｒ２、ＤＬＢ＿Ｇ２、ＤＬＢ＿Ｂ２と出力回路１１＿１〜１１＿６とからなるブロック）に対応している。

また、特許請求の範囲におけるサブ出力端子が出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される６本の出力端子からなる組（例えば、ＯＵＴ１〜ＯＵＴ６）に対応している。

また、ポインタ用回路１３３は、ＳＷＡ２０〜ＳＷＡ２５のそれぞれ個別に接続可能な接続端子をそなえており、特許請求の範囲におけるサブ接続端子が、個別のサブ接続端子に対応しており、特許請求の範囲における接続端子が上記映像信号出力部に対応して配される２本の接続端子に対応している。

なお、集積回路１０”が備える出力回路１１は、実施形態１の集積回路１０が備える出力回路１１と、同じ内部回路構成であり、それぞれ、階調データを階調電圧信号に変換するＤＡＣ回路（図示しない）と、バッファ回路の役割を有するオペアンプ（図示しない）と、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグと、を備えている。

集積回路１０”に含まれる出力回路１１は、ドット反転駆動の正側電圧の出力と負側電圧の出力の片側のみに対応する回路であり、図２４では、出力回路１１＿１、１１＿３、１１＿５…の奇数番目の出力回路１１が正側電圧の出力に対応し、出力回路１１＿２、１１＿４、１１＿６…の偶数番目の出力回路１１が負側電圧の出力に対応している状態を示している。そして、ドット反転駆動を行うためには、各出力端子ＯＵＴに正側電圧と負側電圧との両方を出力可能である必要がある。そこで、集積回路１０”では、制御信号ＲＥＶによるスイッチＳＷＲＥＶの切替制御を行い、出力回路および出力端子と選択信号線との接続を変更することによって、階調データのサンプリングのタイミングを変更し、正側電圧と負側電圧との切替を実現している。

また、本実施形態に係る集積回路１０”には、３本のＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介して、それぞれ、表示色を構成する３原色すなわち赤（Ｒ）、緑（Ｇ）、および青（Ｂ）の階調データが入力される。つまり、集積回路１０”は、ＲＧＢの３色によって表示色が構成されるカラーの表示装置を駆動する構成である。

ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ８の各入力部Ｄは、ＤＡＴＡＲ信号線に接続しており、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ８の各入力部Ｄは、ＤＡＴＡＧ信号線に接続しており、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ８の各入力部Ｄは、ＤＡＴＡＢ信号線に接続している。

各ＤＦは、直列に接続されており、シフトレジスタ２０”を構成している。したがって、このシフトレジスタ２０”は、ＳＰ信号線およびＣＬＫ信号線より入力されるＳＰ信号およびＣＬＫ信号に基づいて、各ＤＦより、各ラッチ回路ＤＬＡに、選択信号を順次出力し、階調データを取り込むラッチ回路ＤＬＡを選択する。

また、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｇ１およびＤＬＡ＿Ｂ１のゲート部Ｇは、ＤＦ２０の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ２およびＤＬＡ＿Ｂ２のゲート部Ｇは、ＤＦ２１の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ３、ＤＬＡ＿Ｇ３およびＤＬＡ＿Ｂ３のゲート部Ｇは、ＤＦ２２の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ４、ＤＬＡ＿Ｇ４およびＤＬＡ＿Ｂ４のゲート部Ｇは、ＤＦ２３の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ５、ＤＬＡ＿Ｇ５およびＤＬＡ＿Ｂ５のゲート部Ｇは、ＤＦ２４の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ６のゲート部Ｇは、ＤＦ２５の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７およびＤＬＡ＿Ｂ７のゲート部Ｇは、ＤＦ２６の出力部Ｑに接続されており、ラッチ回路ＤＬＡ＿Ｒ８、ＤＬＡ＿Ｇ８およびＤＬＡ＿Ｂ８のゲート部Ｇは、ＤＦ２７の出力部Ｑに接続されている。

ここで、ラッチ回路ＤＬＡは、それぞれ、入力された階調データのうち、各出力端子ＯＵＴ１に対応する階調データを取り出し、各々が接続する各ホールド回路ＤＬＢに出力する。ホールド回路ＤＬＢは、それぞれ、各ラッチ回路ＤＬＡからの階調データを保持した後、各々が接続する各出力回路１１に出力する。なお、本実施形態に係る出力回路１１は、判定回路と判定フラグとを、それぞれ備えており、さらに、出力回路１１＿１〜１１＿１８の良否判定結果を示す、Ｆｌａｇ１〜１８を出力する構成を有している。なお、Ｆｌａｇ１〜１８は、それぞれ、出力回路が良品時には「０」となり、出力回路が不良時には「１」となる。

図２４に示すように、スイッチＳＷＡ２６〜ＳＷＡ２８は、ＤＦ＿２２、ＤＦ＿２４、およびＤＦ＿２６の入力先を切替えるものであり、このスイッチＳＷＡ２６〜ＳＷＡ２８の各々の切替えは、Ｆｌａｇ１〜Ｆｌａｇ１８より求められるＦｌａｇＬ〜ＦｌａｇＮの値によって制御される。ここで、ＦｌａｇＬ〜ＦｌａｇＮは、図２４に示す論理式によって求められる。具体的に説明すると、ＦｌａｇＬが「０」であった場合、スイッチＳＷＡ２６は、ＤＦ＿２２の入力部ＤとＤＦ＿２１の出力部Ｑを接続する。一方、ＦｌａｇＬが「１」であった場合、ＤＦ＿２２の入力部ＤとＤＦ＿２０の入力部Ｄとを接続する。

同様に、スイッチＳＷＡ２７およびＳＷＡ２８は、ＦｌａｇＭおよびＦｌａｇＮが「０」である場合、ＤＦ＿２４およびＤＦ＿２６の各入力部Ｄを、一段上流に配置されたＤＦ＿２３およびＤＦ＿２５の各出力部Ｑに接続する。一方、ＦｌａｇＭおよびＦｌａｇＮが「１」である場合、スイッチＳＷＡ２７およびＳＷＡ２８は、ＤＦ＿２４およびＤＦ＿２６の各入力部Ｄを、二段上流に配置されたＤＦ＿２２およびＤＦ＿２４の各出力部Ｑに接続する。

また、スイッチＳＷＢ１〜１８は、図２４に示すように、各出力端子ＯＵＴ１〜ＯＵＴ１８の接続先を切替えるものであり、このスイッチＳＷＢ１〜ＳＷＢ６の切替えは、ＦｌａｇＬの値によって制御され、このスイッチＳＷＢ７〜ＳＷＢ１２の切替えは、ＦｌａｇＯの値によって制御され、このスイッチＳＷＢ１３〜ＳＷＢ１８の切替えは、ＦｌａｇＰの値によって制御される。ここで、ＦｌａｇＯおよびＦｌａｇＰは、図２４に示す論理式によって求められる。

（通常動作）
次に、集積回路１０”において、不良の出力回路が発生していない場合の動作、すなわち、通常の動作を以下に説明する。

不良の出力回路が発生していない場合、出力回路１１＿１〜１１＿１８におけるＦｌａｇ１〜１８は、すべて「０」である。したがって、Ｆｌａｇ１〜Ｆｌａｇ１８を論理式ＯＲにて組み合わせたＦｌａｇＬ〜ＦｌａｇＰも、すべて「０」となる。そのため、集積回路１０”におけるスイッチＳＷＡ２６〜ＳＷＡ２８およびスイッチＳＷＢ１〜ＳＷＢ１８は、いずれも、図２４に示すように接続する。

以下に、集積回路１０”の通常動作について図２５を参照して説明する。図２５は、集積回路１０”において不良の出力回路が発生していない場合の動作を示すタイミングチャート図である。

はじめに、ＤＦ＿２０の入力部Ｄに、集積回路１０”の動作開始を示す「Ｈ」のＳＰ信号が入力される。ＤＦ＿２０は、ＣＬＫ信号の立上りに応じて、ＳＰ信号の値「Ｈ」を取り込み、自身の出力部Ｑより「Ｈ」の選択信号を出力する。図２５に示すように、ＣＬＫ信号の次の立上りにおいては、ＳＰ信号は「Ｌ」となっているため、ＤＦ＿２０の出力部Ｑも「Ｌ」となる。なお、図２５においては、ＤＦ＿２０〜ＤＦ＿２５のそれぞれの選択信号を、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２５）と記載している。

各ＤＦの出力部Ｑは、次段のＤＦの入力部Ｄに接続されており、ＤＦ＿２０〜ＤＦ＿２７は、シフトレジスタ２０”を構成している。つまり、ＤＦ＿２０からの選択信号であるＱ（ＤＦ＿２０）が「Ｌ」になる前に、ＣＬＫ信号の立下りに応じて、ＤＦ＿２１は「Ｈ」のＱ（ＤＦ＿２１）を出力し、その後Ｑ（ＤＦ＿２０）は「Ｌ」となる。この動作処理が、ＤＦ＿２０〜ＤＦ＿２５においても同様に行われ、図２５に示すように、各ＤＦは、ＣＬＫ信号の立ち下がりに同期して、各々の出力部Ｑに接続する各ラッチ回路ＤＬＡに、選択信号を順次出力する。

各ラッチ回路ＤＬＡには、ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介してＲＧＢに対応する階調データが入力される。ＤＡＴＡＲ信号線、ＤＡＴＡＧ信号線、およびＤＡＴＡＢ信号線を介して入力される階調データは、ＣＬＫ信号の立下り毎に変化する。つまり、図２５に示すとおり、ＣＬＫ信号の立下りのタイミングに同期して、Ｒ１からＲ２へ、または、Ｇ１からＧ２へ、または、Ｂ１からＢ３へ、・・・と変化する。各ラッチ回路ＤＬＡは、自身のゲート部Ｇに入力される選択信号が「Ｈ」の期間、入力部Ｄに入力される階調データを取り込み、出力部Ｑに出力する。すなわち、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６およびＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、それぞれ、各ＤＦからの各選択信号線が「Ｈ」の期間、外部から入力される階調データを取り込み、出力部Ｑに出力する。なお、図２５においては、各ラッチ回路ＤＬＡの出力部Ｑからの出力を、Ｑ（ＤＬＡ＿Ｒ１）〜Ｑ（ＤＬＡ＿Ｂ６）と記載している。

これにより、データ信号線ＤＡＴＡＲを介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６が選択されて、各ラッチ回路ＤＬＡには、各出力端子ＯＵＴに対応する階調データが取り込まれる。つまり、各ＤＦより順次出力される選択信号により、ラッチ回路ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ６は、順次、各階調データＲ１〜Ｒ６を取り込む。同様にして、各ＤＦより順次出力される選択信号により、ラッチ回路ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ６は、順次、階調データＧ１〜Ｇ６を取り込む。また、同様にして、各ＤＦより順次出力される選択信号により、ラッチ回路ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ６は、順次、階調データＢ１〜Ｂ６を取り込む。

図２５では、以降の動作を記載していないが、全てのラッチ回路ＤＬＡが、各階調データを取り込んだ後、集積回路１０”は、各ホールド回路ＤＬＢのゲート部Ｇに、「Ｈ」のＬＳ信号を出力する。各ホールド回路ＤＬＢは、「Ｈ」のＬＳ信号が入力されると、自身の入力部Ｄに入力されている各階調データを、各出力部Ｑより出力する。これにより、出力回路１１＿１〜１１＿１８には、各ラッチ回路ＤＬＡが順に取り込んだ階調データＲ１〜Ｒ６、Ｇ１〜Ｇ６、およびＢ１〜Ｂ６が入力されることになる。そして、出力回路１１＿１〜１１＿１８は、それぞれ、入力された階調データを階調電圧に変換し、変換した階調電圧をバッファして、各々が接続する出力端子ＯＵＴ１〜ＯＵＴ１８に出力する。

なお、ＣＬＫ信号やＬＳ信号の入力によって、予備回路であるＤＦ＿２６、ＤＦ＿２７、ラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７、ＤＬＡ＿Ｂ７、ＤＬＡ＿Ｒ８、ＤＬＡ＿Ｇ８、およびＤＬＡ＿Ｂ８、ホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｂ７、ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ８、およびＤＬＢ＿Ｂ８、出力回路１１＿１９〜１１＿２４も動作する。しかしながら、出力回路１１＿１９〜２４は、出力端子ＯＵＴ１〜１８のいずれにも接続されておらず、出力端子ＯＵＴ１〜１８からの出力波形には影響しない。そのため、上記説明においては、予備回路である予備回路であるＤＦ＿２６、ＤＦ＿２７、ラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７、ＤＬＡ＿Ｂ７、ＤＬＡ＿Ｒ８、ＤＬＡ＿Ｇ８、およびＤＬＡ＿Ｂ８、ホールド回路ＤＬＢ＿Ｒ７、ＤＬＢ＿Ｇ７、ＤＬＢ＿Ｂ７、ＤＬＢ＿Ｒ８、ＤＬＢ＿Ｇ８、およびＤＬＢ＿Ｂ８、出力回路１１＿１９〜１１＿２４の動作の説明は省略している。

（自己修復動作）
次に、集積回路１０”において、出力回路１１＿７に異常が発生し、出力回路１１＿７が備える判定回路によってＦｌａｇ７が「１」に設定された場合の動作、すなわち、自己修復動作について、図２６および図２７を参照して説明する。図２６は、本実施形態に係る、自己修復動作を行う場合の集積回路１０”の構成を示す図であり、図２７は、集積回路１０”において不良の出力回路が発生した場合の動作を示すタイミングチャート図である。

まず、図２６に示すように、集積回路１０”において、出力回路１１＿７が不良となり、Ｆｌａｇ７が「１」に設定されている。また、論理式ＯＲ（図２４参照）によって、ＦｌａｇＬおよびＦｌａｇＮは「０」であり、Ｆｌａｇ７が組み込まれて構成されるＦｌａｇＭ、ＦｌａｇＯ、およびＦｌａｇＰは「１」となる。

ここで、ＦｌａｇＬおよびＦｌａｇＮは「０」であるため、スイッチＳＷＡ２６およびＳＷＡ２８と、スイッチＳＷＢ１〜ＳＷＢ６は、既に説明した通常動作の場合と、同様の動作を行う。したがって、ここでは、ＤＦ＿２０およびＤＦ＿２１と、ラッチ回路ＤＬＡ＿Ｒ１、ＤＬＡ＿Ｒ２、ＤＬＡ＿Ｇ１、ＤＬＡ＿Ｇ２、ＤＬＡ＿Ｂ１、およびＤＬＡ＿Ｂ２と、ホールド回路ＤＬＢ＿Ｒ１、ＤＬＢ＿Ｒ２、ＤＬＢ＿Ｇ１、ＤＬＢ＿Ｇ２、ＤＬＢ＿Ｂ１、およびＤＬＢ＿Ｂ２と、出力回路１１＿１〜１１＿６における動作の説明は省略する。

一方、ＦｌａｇＭ、ＦｌａｇＯ、およびＦｌａｇＰは「１」であるため、図２６に示すように、スイッチＳＷＡ２７は、ＤＦ＿２４の入力部Ｄの接続先を、ＤＦ＿２３の出力部ＱからＤＦ＿２１の出力部Ｑに切替えている。このＳＷＡ２７の切替えにより、ＤＦ＿２２およびＤＦ＿２４は、図２７に示すように、それぞれ、ラッチ回路ＤＬＡ＿Ｒ３、ＤＬＡ＿Ｇ３、ＤＬＡ＿Ｂ３、ＤＬＡ＿Ｒ５、ＤＬＡ＿Ｇ５、およびＤＬＡ＿Ｂ５に、同一のタイミングで、言い換えれば、階調データＲ３、Ｇ３、およびＢ３の入力タイミングに同期して選択信号を出力する。これにより、ラッチ回路ＤＬＡ＿Ｒ３およびＤＬＡ＿Ｒ５は共に階調データＲ３を、ラッチ回路ＤＬＡ＿Ｇ３およびＤＬＡ＿Ｇ５は共に階調データＧ３を、ラッチ回路ＤＬＡ＿Ｂ３およびＤＬＡ＿Ｂ５は共に階調データＢ３を取り込むことになる。また、このＳＷＡ２７の切替えにより、ＤＦ＿２３およびＤＦ＿２５は、図２７に示すように、それぞれ、ラッチ回路ＤＬＡ＿Ｒ４、ＤＬＡ＿Ｇ４、ＤＬＡ＿Ｂ４、ＤＬＡ＿Ｒ６、ＤＬＡ＿Ｇ６、およびＤＬＡ＿Ｂ６に、同一のタイミングで、言い換えれば、階調データＲ４、Ｇ４、およびＢ４の入力タイミングに同期して選択信号を出力する。これにより、ラッチ回路ＤＬＡ＿Ｒ４およびＤＬＡ＿Ｒ６は共に階調データＲ４を、ラッチ回路ＤＬＡ＿Ｇ４およびＤＬＡ＿Ｇ６は共に階調データＧ４を、ラッチ回路ＤＬＡ＿Ｂ４およびＤＬＡ＿Ｂ６は共に階調データＢ６を取り込むことになる。

また、ＤＦ＿２６は、階調データＲ５、Ｇ５およびＢ５の入力タイミングに同期して、選択信号を、ラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｇ７、およびＤＬＡ＿Ｂ７に出力し、ＤＦ＿２７は、階調データＲ６、Ｇ６およびＢ６の入力タイミングに同期して、選択信号を、ラッチ回路ＤＬＡ＿Ｒ８、ＤＬＡ＿Ｇ８、およびＤＬＡ＿Ｂ８に出力する。これにより、ラッチ回路ＤＬＡ＿Ｒ７、ＤＬＡ＿Ｒ８、ＤＬＡ＿Ｇ７、ＤＬＡ＿Ｇ８、ＤＬＡ＿Ｂ７、ＤＬＡ＿Ｂ８は、それぞれ、入力された選択信号に基づいて、各階調データＲ５、Ｒ６、Ｇ５、Ｇ６、Ｂ５、およびＢ６を取り込む。なお、図２７においては、各ＤＦからの選択信号を、Ｑ（ＤＦ＿２０）〜Ｑ（ＤＦ＿２７）と記載し、各ラッチ回路ＤＬＡの出力部Ｑからの出力を、Ｑ（ＤＬＡ＿Ｒ１）〜Ｑ（ＤＬＡ＿Ｂ８）と記載している。

また、ＦｌａｇＯは「１」であるため、スイッチＳＷＢ７〜ＳＷＢ１２は、出力端子ＯＵＴ７〜ＯＵＴ１２の接続先を、出力回路１１＿７〜１１＿１２の出力から出力回路１１＿１３〜１１＿１８の出力に切替えている。したがって、不良の出力回路１１＿７〜１１＿１２より出力される階調データＲ３、Ｇ３、Ｂ３、Ｒ４、Ｇ４、およびＢ４に対応する階調電圧は、どの出力端子ＯＵＴにも出力されない。さらに、出力端子ＯＵＴ７〜ＯＵＴ１２には、出力回路１１＿１３〜１１＿１８からの、階調データＲ３、Ｇ３、Ｂ３、Ｒ４、Ｇ４、およびＢ４に対応した階調電圧が入力される。さらに、ＦｌａｇＰは「１」であるため、スイッチＳＷＢ１３〜ＳＷＢ１８は、それぞれ、出力端子ＯＵＴ１３と出力回路１１＿１９とを接続し、出力端子ＯＵＴ１４と出力回路１１＿２１とを接続し、出力端子ＯＵＴ１５と出力回路１１＿２３とを接続し、出力端子ＯＵＴ１６と出力回路１１＿２０とを接続し、出力端子ＯＵＴ１７と出力回路１１＿２２とを接続し、出力端子ＯＵＴ１８と出力回路１１＿２４とを接続する。結果、出力端子ＯＵＴ１〜ＯＵＴ１８のそれぞれには、階調データＲ１〜Ｒ６、Ｇ１〜Ｇ６、およびＢ１〜Ｂ６、の各々に対応する階調電圧が出力される。

以上に説明したとおり、出力回路１１、ラッチ回路ＤＬＡ、およびホールド回路ＤＬＢの不良が検出された場合には、各ＤＦの入力部Ｄの接続先を切替えるとともに、出力回路１１＿１〜１１＿１９と出力端子ＯＵＴ１〜ＯＵＴ１８の接続を切替えることによって、不良と判断された出力回路１１、ラッチ回路ＤＬＡ、およびホールド回路ＤＬＢを切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現している。

また、本実施形態に係る集積回路１０”は、実施形態１において説明した第１の不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。具体的には、各出力回路１１には、表示色を構成する原色が同じ原色、且つ、ドット反転駆動における階調電圧の極性が同極性となる予備の出力回路１１が備えるＤＡＣからの出力電圧が入力される。ここで、各出力回路１１は、予備の出力回路が備えるＤＡＣより入力された出力電圧と、自身が備えるＤＡＣからの出力電圧とを、自身が備えるオペアンプにおいて比較する。これにより、各出力回路１１が備える判定回路において、各オペアンプにおける比較結果に基づき、各出力回路１１の良および不良を判定され、各出力回路１１は、各判定回路における判定結果に基づき、制御回路および各スイッチＳＷＡおよび各スイッチＳＷＢに、Ｆｌａｇ１〜Ｆｌａｇ１８を出力する。なお、Ｆｌａｇ１〜Ｆｌａｇ１８の値に基づいて、集積回路１０”が自己修復を行う構成および方法は、既に述べたとおりである。

さらに、本実施形態に係る集積回路１０”は、実施形態１において説明した第１の不具合検出方法を用いて、出力回路１１の不具合を検出してもよい。具体的には、各出力回路１１は、互いに隣接する出力回路１１が、互いに備えるＤＡＣからの出力電圧を、各々が備えるオペアンプにおいて比較し合う。図２４を参照して説明すると、出力回路１１＿１は、自身が備えるＤＡＣからの出力電圧と、出力回路１１＿２が備えるＤＡＣからの出力電圧とを、自身が備えるオペアンプのいて比較し、出力回路１１＿２は、自身が備えるＤＡＣからの出力電圧と、出力回路１１＿１が備えるＤＡＣからの出力電圧とを、自身が備えるオペアンプのいて比較する。また、出力回路１１＿３および１１＿４、１１＿５および１１＿６、・・・も同様である。これにより、各出力回路１１は、各出力回路１１が備える判定回路において、各オペアンプにおける比較結果に基づき、各出力回路１１の良および不良を判定され、各出力回路１１は、各判定回路における判定結果に基づき、制御回路および各スイッチＳＷＡおよび各スイッチＳＷＢに、Ｆｌａｇ１〜Ｆｌａｇ１８を出力する。なお、Ｆｌａｇ１〜Ｆｌａｇ１８の値に基づいて、集積回路１０”が自己修復を行う構成および方法は、既に述べたとおりである。

本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。

なお、本発明の駆動回路を以下のように構成してもよい。

（第１構成）
表示装置に接続された出力端子と、上記出力端子に接続可能な出力回路を含む出力回路ブロックと、上記出力端子に接続可能な予備出力回路を含む予備出力回路ブロックと、
上記出力回路が良か不良かを判定する判定部と、を備えた、上記表示装置を駆動する駆動回路であって、上記判定部の判定結果が不良である場合、上記不良と判断された出力回路が接続されていた出力端子に、上記予備出力回路ブロックを含めた、出力回路が順次移行し、上記出力回路ブロックから、上記不良と判断された出力回路を無効とする切替回路を備えたことを特徴とする駆動回路。

（第２構成）
シフトレジスタにより作成されるパルス信号により、表示用データを順次取り込む複数のサンプリング回路と、上記サンプリング回路にそれぞれ接続される、表示用出力回路と、上記出力回路が良か不良かを判定する判定部と、を備えた、表示装置を駆動する駆動回路であって、上記判定部の判定結果が不良である場合、上記パルス信号を切り換えることにより、上記不良と判断された出力回路につながるサンプリング回路を無効とし、上記複数のサンプリング回路が順次移行することにより、上記不良と判断された出力回路のデータサンプリングを無効とする切替回路を備えたことを特徴とする駆動回路。

（第３構成）
予備出力回路を表示画素を構成する色の単位で備え、不良と判断された出力回路を含む上記単位の出力を無効として、切替を行う事を特徴とする第１構成もしくは第２構成に記載の駆動回路。

（第４構成）
第３構成に記載の予備出力回路を３出力単位で備え、不良と判断された出力回路を含む３出力を無効として、切替を行う事を特徴とする駆動回路。

（第５構成）
予備出力回路を表示画素を構成する色の単位の整数倍単位で備え、不良と判断された出力回路を含む上記単位の整数倍の出力を無効として、切替を行う事を特徴とする第１構成もしくは第２構成に記載の駆動回路。

（第６構成）
第５構成に記載の予備出力回路を６出力単位で備え、不良と判断された出力回路を含む６出力を無効として、切替を行う事を特徴とする駆動回路。

（第７構成）
ドット反転駆動に対応することを特徴とする、第５構成もしくは第６構成に記載の駆動回路。

本発明は、出力回路の欠陥の検出および自己修復の具体的な手段を備え、より容易に出力回路の不具合を対処できる、表示装置駆動用の集積回路および該駆動回路を備えた表示装置を提供するものであり、特に、大型の液晶表示装置や高精細テレビに利用することが可能である。

本発明の実施形態１に係る、通常動作を行う場合の集積回路の構成を示すブロック図である。 本発明の実施形態１に係る、集積回路において不良の出力回路が発生していない場合の動作を表すタイミングチャート図である。 本発明の実施形態１に係る、自己修復動作を行う場合の集積回路の構成を示すブロック図である。 本発明の実施形態１に係る、集積回路において不良の出力回路が発生した場合の動作を表すタイミングチャート図である。 本発明の実施形態１に係る、予備の出力回路を用いて、通常の出力回路における不具合の検出を行う構成を示すブロック図である。 本発明の実施形態１に係る、第１の不具合検出方法における、動作確認テストの１つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第１の不具合検出方法における、動作確認テストの２つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第１の不具合検出方法における、動作確認テストの３つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第１の不具合検出方法における、動作確認テストの４つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第１の不具合検出方法における、動作確認テストの５つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第１の不具合検出方法後の、自己修復する手順を示すフローチャート図である。 本発明の実施形態１に係る、表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。 本発明の実施形態１に係る、出力回路において、互いに隣接する２つの出力回路を一組として不具合の検出を行う構成を示すブロック図である。 本発明の実施形態１に係る、第２の不具合検出方法における、動作確認テストの１つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第２の不具合検出方法における、動作確認テストの２つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第２の不具合検出方法における、動作確認テストの３つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第２の不具合検出方法における、動作確認テストの４つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、第２の不具合検出方法における、動作確認テストの５つ目の手順を示すフローチャート図である。 本発明の実施形態１に係る、不良と判定した出力回路を無効とし、自己修復する手順を示すフローチャート図である。 本発明の実施形態２に係る、通常動作を行う場合の集積回路の構成を示すブロック図である。 本発明の実施形態２に係る、集積回路において不良の出力回路が発生していない場合の動作を表すタイミングチャート図である。 本発明の実施形態２に係る、自己修復動作を行う場合の集積回路の状態を示すブロック図である。 本発明の実施形態２に係る、集積回路において不良の出力回路が発生した場合の動作を表すタイミングチャート図である。 本発明の実施形態３に係る、通常動作を行う場合の集積回路の構成を示すブロック図である。 本発明の実施形態３に係る、集積回路において不良の出力回路が発生していない場合の動作を表すタイミングチャート図である。 本発明の実施形態３に係る、自己修復動作を行う場合の集積回路の状態を示すブロック図である。 本発明の実施形態３に係る、集積回路において不良の出力回路が発生した場合の動作を表すタイミングチャート図である。 従来例における、液晶駆動用半導体集積回路の構成を示すブロック図である。 従来例における、シフトレジスタ、ラッチ回路、ホールド回路、および出力回路を備えた液晶駆動用半導体集積回路の具体的な構成を示す図である。

１＿１〜１＿２０ オペアンプ
２ａ，２ｂ スイッチ
３＿１〜３＿２０ 判定回路（判定部）
４＿１〜４＿２０ 判定フラグ
５＿１〜５＿２０ プルアップ・プルダウン回路
１０，１０’，１０” 集積回路（駆動回路）
２０，２０’，２０” シフトレジスタ（選択部）
１１＿１１＿２４ 出力回路（映像信号出力部、出力部）
ＤＡＣ＿１〜ＤＡＣ＿１８ デジタルアナログコンバーター
ＤＦ＿１〜ＤＦ＿２７ Ｄ−フリップフロップ
ＤＬＡ＿１〜ＤＬＡ＿１９ ラッチ回路（映像信号出力部、出力部）
ＤＬＡ＿Ｒ１〜ＤＬＡ＿Ｒ８ ラッチ回路（映像信号出力部、出力部）
ＤＬＡ＿Ｇ１〜ＤＬＡ＿Ｇ８ ラッチ回路（映像信号出力部、出力部）
ＤＬＡ＿Ｂ１〜ＤＬＡ＿Ｂ８ ラッチ回路（映像信号出力部、出力部）
ＤＬＢ＿１〜ＤＬＢ＿１９ ホールド回路（映像信号出力部、出力部）
ＤＬＢ＿Ｒ１〜ＤＬＢ＿Ｒ８ ホールド回路（映像信号出力部、出力部）
ＤＬＢ＿Ｇ１〜ＤＬＢ＿Ｇ８ ホールド回路（映像信号出力部、出力部）
ＤＬＢ＿Ｂ１〜ＤＬＢ＿Ｂ８ ホールド回路（映像信号出力部、出力部）
ＯＵＴ１〜ＯＵＴ１８ 出力端子（出力端子、サブ出力端子）
ＳＷＡ１〜ＳＷＡ２８ スイッチ
ＳＷＢ１〜ＳＷＢ１８ スイッチ（接続切替部）

Claims (3)

1. 表示装置に接続されたｍ個（ｍは２以上の自然数）の出力端子と、
   外部から取り込んだデジタル映像データを映像信号に変換するとともに、該映像信号をバッファして上記出力端子に出力可能な、少なくともｍ＋１個の映像信号出力部と、
   １〜ｍ番目の上記各映像信号出力部の良否を判定する判定部と、
   上記判定部による判定結果に応じて、上記出力端子と上記映像信号出力部との接続を切り替える接続切替部と、
   上記映像信号出力部のうち、上記デジタル映像データを取り込む映像信号出力部を選択する選択部とを備えた駆動回路であって、
   当該駆動回路における通常動作と不具合検出動作との切り替えを制御する制御手段を備え、
   １〜ｍ番目の上記各映像信号出力部は、上記デジタル映像データを上記映像信号に変換するＤＡＣ回路と、上記ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、
   ｍ＋１番目の上記映像信号出力部は、予備映像信号出力部であり、上記デジタル映像データを上記映像信号に変換する予備ＤＡＣ回路と、上記予備ＤＡＣ回路から出力される映像信号をバッファする、オペアンプを使用したバッファ回路とを含み、
   上記制御手段は、通常動作時は、上記デジタル映像データを上記１〜ｍ番目の上記各映像信号出力部に入力させ、不具合検出動作時は、テスト用の第１入力信号を上記予備映像信号出力部に入力させるとともに、テスト用の第２入力信号を上記１〜ｍ番目の上記各映像信号出力部に入力させ、
   上記１〜ｍ番目の各映像信号出力部のオペアンプは、上記制御手段の切り替え制御によって、通常動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に自身の出力が負帰還することで、上記バッファ回路に切り替えられ、不具合検出動作時は、正極性入力端子に上記各ＤＡＣ回路からの映像信号が入力するとともに、負極性入力端子に上記予備ＤＡＣ回路からの映像信号が入力することで、上記各ＤＡＣ回路からの映像信号と上記予備ＤＡＣ回路からの映像信号とを比較する比較手段に切り替えられ、
   上記判定部は、上記比較手段の比較結果に基づき、１〜ｍ番目の上記各映像信号出力部の良否を判定し、
   上記接続切替部は、
   上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目（ｈはｍ以下の自然数）の上記出力端子にｈ番目の上記映像信号出力部を接続する一方、
   上記判定部により、ｉ番目（ｉはｍ以下の自然数）の上記映像信号出力部が不良だと判定された場合、ｊ番目（ｊはｉ―１以下の自然数）の上記出力端子にｊ番目の上記映像信号出力部を接続すると共に、ｋ番目（ｋはｉ以上ｍ以下の自然数）の上記出力端子に、ｋ＋１番目の上記映像信号出力部を接続し、
   上記選択部は、
   上記判定部により１〜ｍ番目の全ての上記映像信号出力部が良だと判定された場合、ｈ番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｈ番目の上記映像信号出力部を選択し、
   上記判定部により、ｉ番目の上記映像信号出力部が不良だと判定された場合、ｎ番目（ｎはｉ以下の自然数）の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｎ番目の映像信号出力部を選択すると共に、ｋ番目の上記出力端子に対応する上記デジタル映像データを取り込む上記映像信号出力部として、ｋ＋１番目の映像信号出力部を選択し、
   上記各出力端子は、上記表示装置が備える表示画素の原色数に等しい複数のサブ出力端子からなり、
   上記各映像信号出力部は、上記原色数に等しい複数の出力部からなり、
   上記デジタル映像データは、上記原色数に対応するサブデータからなり、各出力部は、各サブデータを映像信号に変換して、上記サブ出力端子に出力可能であり、
   上記判定部は、上記各映像信号出力部を構成する上記複数の出力部のうち少なくともいずれかが不良だと判定した場合、当該映像信号出力部を不良だと判定することを特徴とする駆動回路。
2. 上記原色数は３であることを特徴とする請求項１に記載の駆動回路。
3. 請求項１または２に記載の駆動回路を備えていることを特徴とする表示装置。

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