JP3224001B2 - データ信号線駆動回路および走査信号線駆動回路並びに画像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、アクティブ・マトリク
ス駆動される画像表示装置に用いられる、欠陥救済のた
めの冗長技術が盛り込まれたデータ信号線駆動回路およ
び走査信号線駆動回路に関し、更に、これらデータ信号
線駆動回路および走査信号線駆動回路のうちの少なくと
も一方を備える画像表示装置に関する。

【０００２】

【従来の技術】画像表示装置の一つとして、アクティブ
・マトリクス駆動方式のものが知られている。この種の
画像表示装置は、図２１に示すように、画素アレイＡＲ
Ｙと、この画素アレイＡＲＹを駆動するデータ信号線駆
動回路ＳＤ及び走査信号線駆動回路ＧＤと、データ信号
線駆動回路ＳＤ及び走査信号線駆動回路ＧＤに入力する
タイミング信号を生成するタイミング信号生成回路ＴＩ
Ｍとからなっている。図２１で、ＤＡＴは映像信号、Ｓ
ＹＮは同期信号である。

【０００３】図２２は、図２１の画素アレイ部ＡＲＹと
データ信号線駆動回路ＳＤ及び走査信号線駆動回路ＧＤ
を、より詳しく表した図である。図２２（ａ）に示すよ
うに、この画像表示装置は、多数の走査信号線ＧＬｊと
多数のデータ信号線ＳＬｉとを走査信号線とデータ信号
線とが交差する状態で備え、隣接する２走査信号線と隣
接する２データ信号線とで包囲された部分に画素ＰＩＸ
がマトリクス状に設けられている。すなわち、画素１列
当たり１本のデータ信号線と、画素１行当たり１本の走
査信号線を有している。

【０００４】液晶表示装置の場合、各画素ＰｌＸは、図
２２（ｂ）に示すように、スイッチング素子としての画
素トランジスタＳＷと、液晶容量ＣＬおよび必要によっ
て付加される補助容量ＣＳよりなる画素容量とによって
構成される。一般に、アクティブ・マトリクス型液晶表
示装置においては、画素には表示を安定させるために、
液晶容量ＣＬと並列に補助容量ＣＳが付加されている。
この補助容量ＣＳは、液晶容量ＣＬや画素トランジスタ
ＳＷのリーク電流、画素トランジスタＳＷのゲート／ソ
ース間容量などの寄生容量による画素電位の変動、或い
は、液晶容量ＣＬの表示データ依存性などの影響を、最
小限に抑えるためのものである。

【０００５】図２２（ｂ）において、スイッチング素子
である画素トランジスタＳＷのドレイン及びソースを介
してデータ信号線ＳＬｉと画素容量の一方の電極とが接
続され、画素トランジスタＳＷのゲートは走査信号線Ｇ
Ｌｊに接続され、液晶容量の他方の電極は液晶セルを挟
んで対向電極に、補助容量の他方の電極は全画素に共通
の共通電極線、または、隣接する走査信号線に接続され
ている。

【０００６】走査信号線ＧＬｊは走査信号を出力する走
査信号線駆動回路ＧＤに接続されている。デ一タ信号線
ＳＬｉは、映像信号をサンプリングすると共にサンプリ
ングした映像信号をデータ信号線に転送、または増幅し
て転送するデータ信号線駆動回路ＳＤに接続されてい
る。そして、走査線駆動回路ＧＤおよびデータ信号線駆
動回路ＳＤは、それぞれ、電源ＶＧＨ／ＶＧＬおよびＶ
ＳＨ／ＶＳＬで駆動されている（図２２（ａ）参照）。

【０００７】デ一タ信号線駆動回路ＳＤは、表示用デー
タ信号を１画素毎に、もしくは、１水平走査期間（１Ｈ
ライン）毎に、データ信号線ＳＬｉに出力する。走査信
号線ＧＬｊをアクティブ状態にすると画素トランジスタ
ＳＷが導通状態となり、データ信号線ＳＬｉ上を送られ
る表示用データ信号が画素容量に書き込まれる。そし
て、走査信号線ＧＬｊを非アクティブ状態にすると画素
トランジスタＳＷが遮断状態となり、これにより表示が
維持されることになる。

【０００８】ところで、データ信号線駆動回路ＳＤに
は、点順次駆動方式と線順次駆動方式とがある。ここ
で、点順次駆動方式とは、図２３に示すように、走査回
路（シフトレジスタＳＲ）の出力によって制御されるサ
ンプリングスイッチＳＷＴを介して、映像データＤＡＴ
を直接データ信号線ＳＬｉへ書き込むものである。よっ
て、駆動回路の規模は小さくなるが、書き込み時間が短
くなるため大画面化に制約がある。サンプリングスイッ
チＳＷＴとしては、通常、１つのトランジスタか、また
は、２つの伝導型の異なるトランジスタを並列接続した
ものを用いる。ただし、サンプリング能力の点、及び、
映像信号のレベル変動を抑えられる点から、ＣＭＯＳ構
成とすることが望ましい。

【０００９】一方、線順次駆動方式とは、図２４に示す
ように、水平走査期間にサンプリングした映像信号ＤＡ
Ｔを、水平帰線期間に１ライン分一括してアンプ回路Ａ
ＭＰに転送し、次の水平走査期間でデータ信号線ＳＬｉ
に書き込むものである。よって、駆動回路の規模は大き
くなるが、書き込み時間が十分とれるため大画面化にも
対応できるという特徴がある。アンプ回路ＡＭＰの構成
としては、図２５（ａ）に示すオペアンプ型のものと、
図２５（ｂ）に示すソースフォロワ型のもの等がある。

【００１０】一方、走査信号線駆動回路ＧＤとしては、
図２６のような構成をとるものが挙げられる。これは、
走査回路（シフトレジスタＳＲ）からの出力信号と、走
査信号の幅を規定するゲートパルスＧＰＳとの積信号
を、バッファ回路ＢＵＦで増幅して出力するものであ
る。

【００１１】ここで、図２３および図２４に示したデー
タ信号線駆動回路ＳＤ、及び、図２６に示した走査信号
線駆動回路ＧＤでは、走査回路として、シフトレジスタ
ＳＲを用いている。図２７に、そのシフトレジスタＳＲ
の構成を示す。シフトレジスタＳＲの各一段分は、１個
のインバータと２個のクロックトインバータにより構成
されており、クロック信号ＣＬＫの立ち上がり及び立ち
下がりに同期して、スタートパルス信号ＳＰＳが、順
次、次段へ転送される。

【００１２】走査回路としては、このシフトレジスタＳ
Ｒの他に、デコーダ型のものがある。これは、例えば、
図２８に示すように、複数のアドレス信号Ａ１、Ａ２…
またはその反転信号Ａ１ 、Ａ２ …の積信号を出力す
るもので、各段の入力アドレス信号を異なるものにする
ことにより、走査回路を構成することができる。

【００１３】ところで、従来、アクティブマトリクス型
液晶表示装置の多くは、画素部のスイッチング素子とし
ては、ガラス基板上に形成された非晶質シリコン薄膜ト
ランジスタで構成され、走査信号線駆動回路及びデータ
信号線駆動回路のスイッチング素子としては外付けされ
た複数のドライバＩＣにて構成されている。

【００１４】これに対して、近年、画像表示装置の小型
化や信頼性向上、コスト低減などのために、走査信号線
駆動回路やデータ信号線駆動回路を、画素アレイと同一
基板上にモノリシックに構成する技術が開発されつつあ
る。このとき、能動素子としては、単結晶、或いは、非
単結晶（例えば、多結晶や非晶質）のシリコン薄膜を用
いた電界効果トランジスタが用いられる。実際には、大
面積に形成できること、及び、走査信号線駆動回路やデ
ータ信号線駆動回路に要求される高い駆動力が実現でき
ることから、多結晶シリコン薄膜トランジスタで構成さ
れることが多い。

【００１５】

【発明が解決しようとする課題】しかしながら、非単結
晶シリコン薄膜トランジスタ、例えば多結晶シリコン薄
膜トランジスタでは、現状では、その製造プロセスがＬ
ＳＩ等で用いられている単結晶シリコン基板上のトラン
ジスタ程には確立されておらず、ショートや断線などの
欠陥が発生し易いという問題がある。また、駆動回路を
画素アレイと同一基板上にモノリシックに構成する場合
には、画面サイズにもよるが、非常に大面積になり、欠
陥が含まれる可能性が高くなる。

【００１６】ここで、欠陥の種類としては、点欠陥、線
欠陥、面欠陥が考えられる。面欠陥については、欠陥箇
所が多数にわたる場合が多く、たとえその救済が可能で
あっても、多大なコストと労力が必要となるため、不良
品として処分するのが普通である。

【００１７】点欠陥は、画素の不良により生ずるもので
あり、僅かな数であれば目立たないので無視できる場合
もある。また、欠陥防止対策としては、各画素に２つの
トランジスタを設け、不良トランジスタを切り離すこと
により、画素スイッチの欠陥を救済することが提案され
ている（特開平５−６６１４８号）。

【００１８】一方、線欠陥は、非常に目立つため、たと
え少数であっても救済する必要がある。線欠陥の原因と
しては、データ信号線および走査信号線での欠陥、例え
ば断線や短絡などの他に、データ信号線駆動回路および
走査信号線駆動回路での欠陥が挙げられる。ここで、デ
ータ信号線および走査信号線は単なる配線であるのに対
し、データ信号線駆動回路および走査信号線駆動回路に
は多数の素子や配線、コンタクト領域などがあるため、
欠陥の発生確率も高くなる。更に、上述のように、多結
晶シリコン薄膜トランジスタを用いて形成されたデータ
信号線駆動回路および走査信号線駆動回路においては、
製造プロセスが未完成であるため、欠陥発生の確率は、
単結晶シリコン基板上に形成されるドライバーＩＣのプ
ロセスと較べて、より高くなる。

【００１９】したがって、画像表示装置の製造歩留まり
を向上させるためには、線欠陥の低減、特に駆動回路の
不良率の低減が重要である。そのためには、製造プロセ
スの改良による欠陥の低減と並んで、欠陥がある場合に
も定常な回路動作が可能となるような冗長技術を取り込
むことが必要である。

【００２０】駆動回路に関する冗長方式として、以下に
述べるものが提案されている。例えば、特開平６一６７
２００号に示されるように、走査信号線駆動回路および
データ信号線駆動回路を、それぞれ２個配置すると共に
これらを各配線に接続し、２個ある駆動回路の一方に不
良がある場合には、不良である駆動回路を電気的に切り
離すことにより、正常な動作を得ようとするものがあ
る。

【００２１】しかし、このような構成では、同一の駆動
回路が２つずつ必要となり、周辺回路の占める面積が２
倍になり、製造コストが上昇するという問題がある。ま
た、駆動回路内に１力所でも欠陥があれば、その駆動回
路は不良として切り離さなければならないため、２つの
駆動回路のいずれにも１つずつ不良があると救済できな
いことになり、救済率に限界がある。

【００２２】また、他の例として、特開平６−８３２８
６号に示されるように、駆動回路を複数のブロックに分
割し、各ブロック内において、２系列のシフトレジスタ
を用いるものがある。これは、正規のシフトレジスタに
不良がある場合には、予備のシフトレジスタに接続を切
り替えることにより、正常な動作を保証するものであ
る。この冗長方式においては、同一駆動回路内に多数の
欠陥があっても、それらが異なるブロックに分散してい
れば、駆動回路全体を救済できるという利点がある。し
かし、この冗長技術は、シフトレジスタの救済のみを対
象としているため、駆動回路全体の救済には、他の技術
と組み合わせる必要がある。一般に、駆動回路におい
て、シフトレジスタが占める面積は比較的小さいため、
シフトレジスタ以外の回路に欠陥が発生する確率の方が
大きく、その部分を救済することが重要となる。

【００２３】本発明は、このような従来技術の課題を解
決すべくなされたものであり、発生した複数の欠陥を救
済し得る走査信号線駆動回路およびデータ信号線駆動回
路、並びに良品率を飛躍的に高めることのできる画像表
示装置を提供することを目的としている。

【００２４】

【課題を解決するための手段】本発明のデータ信号線駆
動回路は、時系列でパルス信号をそれぞれ出力する複数
の走査回路と、各走査回路にそれぞれ接続されて、各走
査回路から出力されるパルス信号に同期して映像信号を
それぞれ取り込んで該映像信号をそれぞれ出力する複数
の正規映像信号出力回路と、各正規映像信号出力回路の
出力が与えられるようにそれぞれ接続された複数のデー
タ信号線とを有する複数のブロックを具備し、各ブロッ
クは、前記正規映像信号出力回路と同機能を有する少な
くとも１つの予備映像信号出力回路と、各正規映像信号
出力回路にそれぞれ接続された走査回路およびデータ信
号線のうちの少なくとも１つを、隣接する正規映像信号
出力回路に切り替え可能とするとともに、各正規映像信
号出力回路にそれぞれ接続された走査回路およびデータ
信号線のうちの少なくとも１つを、前記予備映像信号出
力回路に切り替え可能とする切り替え手段とを有し、そ
のことにより上記目的が達成される。

【００２５】本発明のデータ信号線駆動回路において、
前記切り替え手段を制御する制御手段が、２つの電源端
子の間に直列接続された複数のヒューズと抵抗素子から
なる構成とすることができる。

【００２６】本発明のデータ信号線駆動回路は、時系列
でパルス信号をそれぞれ出力する複数の走査回路と、各
走査回路にそれぞれ接続されて、各走査回路から出力さ
れるパルス信号に同期して映像信号をそれぞれ取り込ん
で該映像信号をそれぞれ出力する複数の正規映像信号出
力回路と、各正規映像信号出力回路の出力が与えられる
ようにそれぞれ接続された複数のデータ信号線とを有す
る複数のブロックを具備し、各ブロックは、前記走査回
路と同機能を有する少なくとも１つの予備走査回路と、
該予備走査回路に接続されて、前記正規映像信号出力回
路と同機能を有する予備映像信号出力回路と、全ての走
査回路同士が相互に接続された状態から、いずれかの走
査回路が他の走査回路に対して非接続状態になるととも
に、前記予備走査回路が接続状態となるように切り替え
可能とする切り替え手段と、各正規映像信号出力回路に
それぞれ接続されたデータ信号線のうちの少なくとも１
つを、隣接する正規映像信号出力回路に切り替え可能と
するとともに、各正規映像信号出力回路にそれぞれ接続
されたデータ信号線のうちの少なくとも１つを、前記予
備映像信号出力回路に切り替え可能とする第２切り替え
手段とを有し、そのことにより上記目的が達成される。

【００２７】本発明のデータ信号線駆動回路において、
前記切り替え手段および前記第２切り替え手段を制御す
る制御手段が、２つの電源端子の間に直列接続された複
数のヒューズと抵抗素子からなる構成とすることができ
る。

【００２８】本発明のデータ信号線駆動回路において、
前記切り替え手段または前記第２切り替え手段を制御す
る制御手段が、２つの電源端子の間に直列接続された複
数のヒューズと抵抗素子からなると共に、該抵抗素子に
隣接して、全ての走査回路同士を接続状態とする際に切
断されるヒューズが設けられている構成とすることがで
きる。

【００２９】本発明のデータ信号線駆動回路において、
前記切り替え手段または前記第２切り替え手段を制御す
る制御手段が、２つの電源端子の間に直列接続された複
数のヒューズと抵抗素子からなるものを２系統備え、一
方の系統と他方の系統とを電位逆向きにして設けられて
いる構成とすることができる。

【００３０】本発明のデータ信号線駆動回路において、
前記切り替え手段または前記第２切り替え手段を制御す
る制御手段が、２つの電源端子の間に直列接続された複
数のヒューズを備えると共に、一方の電源端子側にアン
チヒューズを備える構成とすることができる。

【００３１】本発明のデータ信号線駆動回路において、
前記切り替え手段または前記第２切り替え手段を制御す
る制御手段が、１対のヒューズとアンチヒューズとから
なる構成とすることができる。

【００３２】本発明のデータ信号線駆動回路において、
前記正規映像信号出力回路は、前記パルス信号に同期し
て取り込んだ映像信号を、そのまま、データ信号線に出
力する手段を有する構成とすることができる。

【００３３】本発明のデータ信号線駆動回路において、
前記正規映像信号出力回路は、前記パルス信号に同期し
て取り込んだ映像信号を、増幅して、データ信号線に出
力する手段を有する構成とすることができる。

【００３４】本発明の走査信号線駆動回路は、時系列で
パルス信号をそれぞれ出力する複数の走査回路と、各走
査回路にそれぞれ接続されて、各走査回路から出力され
るパルス信号に同期して走査信号をそれぞれ出力する複
数の正規走査信号出力回路と、各正規走査信号出力回路
の出力が与えられるようにそれぞれ接続された複数の走
査信号線とを有する複数のブロックを具備し、各ブロッ
クは、前記正規走査信号出力回路と同機能を有する少な
くとも１つの予備走査信号出力回路と、各正規走査信号
出力回路にそれぞれ接続された走査回路および走査信号
線のうちの少なくとも１つを、隣接する正規走査信号出
力回路に切り替え可能とするとともに、各正規走査信号
出力回路にそれぞれ接続された走査回路および走査信号
線のうちの少なくとも１つを、前記予備走査信号出力回
路に切り替え可能とする切り替え手段とを有し、そのこ
とにより上記目的が達成される。

【００３５】本発明の走査信号線駆動回路は、時系列で
パルス信号をそれぞれ出力する複数の走査回路と、各走
査回路にそれぞれ接続されて、各走査回路から出力され
るパルス信号に同期して走査信号をそれぞれ出力する複
数の正規走査信号出力回路と、各正規走査出力回路の出
力が与えられるようにそれぞれ接続された複数の走査信
号線とを有する複数のブロックを具備し、各ブロック
は、前記走査回路と同機能を有する少なくとも１つの予
備走査回路と、該予備走査回路に接続されて、前記正規
走査信号出力回路と同機能を有する予備走査信号出力回
路と、全ての走査回路同士が相互に接続された状態か
ら、いずれかの走査回路が他の走査回路に対して非接続
状態になるとともに、前記予備走査回路が接続状態にな
るように切り替え可能とする切り替え手段と、各正規走
査信号出力回路にそれぞれ接続された走査信号線のうち
の少なくとも１つを、隣接する正規走査信号出力回路に
切り替え可能とするとともに、各正規映像信号出力回路
にそれぞれ接続されたデータ信号線のうちの少なくとも
１つを、前記予備映像信号出力回路に切り替え可能とす
る第２切り替え手段とを有し、そのことにより上記目的
が達成される。

【００３６】本発明の走査信号線駆動回路は、前記切り
替え手段を制御する制御手段が、２つの電源端子の間に
直列接続された複数のヒューズと抵抗素子からなる構成
とすることができる。

【００３７】本発明の走査信号線駆動回路は、前記切り
替え手段および前記第２切り替え手段を制御する制御手
段が、２つの電源端子の間に直列接続された複数のヒュ
ーズと抵抗素子からなる構成とすることができる。

【００３８】本発明の走査信号線駆動回路は、前記切り
替え手段または前記第２切り替え手段を制御する制御手
段が、２つの電源端子の間に直列接続された複数のヒュ
ーズと抵抗素子からなると共に、該抵抗素子に隣接し
て、全ての走査回路同士を接続状態とする際に切断され
るヒューズが設けられている構成とすることができる。

【００３９】本発明の走査信号線駆動回路は、前記切り
替え手段または前記第２切り替え手段を制御する制御手
段が、２つの電源端子の間に直列接続された複数のヒュ
ーズと抵抗素子からなるものを２系統備え、一方の系統
と他方の系統とを電位逆向きにして設けられている構成
とすることができる。

【００４０】本発明の走査信号線駆動回路は、前記切り
替え手段または前記第２切り替え手段を制御する制御手
段が、２つの電源端子の間に直列接続された複数のヒュ
ーズを備えると共に、一方の電源端子側にアンチヒュー
ズを備える構成とすることができる。

【００４１】本発明の走査信号線駆動回路は、前記切り
替え手段または前記第２切り替え手段を制御する制御手
段が、１対のヒューズとアンチヒューズとからなる構成
とすることができる。

【００４２】本発明の画像表示装置は、マトリクス状に
設けられた表示用画素と、該画素に映像信号を与えるデ
ータ信号線駆動回路と、該画素への書き込みを制御する
走査信号線駆動回路とを具備するアクティブ・マトリク
ス型画像表示装置において、該データ信号線駆動回路が
請求項１乃至１０のいずれか一つに記載のデータ信号線
駆動回路、または該走査信号線駆動回路が、請求項１１
乃至１８のいずれか一つに記載の走査信号線駆動回路で
あり、そのことにより上記目的が達成される。

【００４３】本発明の画像表示装置において、前記デー
タ信号線駆動回路および前記走査信号線駆動回路の少な
くとも一方の構成素子が、非単結晶シリコン薄膜トラン
ジスタとすることができる。

【００４４】

【作用】本発明においては、データ信号線駆動回路は、
１個以上のブロックから構成され、各ブロックにおい
て、走査回路およびデータ信号線と同数の正規映像信号
出力回路と、１個以上の予備映像信号出力回路とからな
り、走査回路およびデータ信号線を、それぞれ、隣接す
る複数の映像信号出力回路のいずれかに接続するための
切り替え手段を有する。そして、各ブロック内におい
て、正規映像信号出力回路に不良がないときには、正規
映像信号出力回路は、予め対応させた走査回路およびデ
ータ信号線に接続されると共に、予備映像信号出力回路
は、いずれにも接続されない。一方、各ブロック内にお
いて、正規映像信号出力回路の一部に不良があるときに
は、不良の正規映像信号出力回路は、走査回路およびデ
ータ信号線には接続されず、不良箇所の直後（或いは直
前）の映像信号出力回路から予備映像信号出力回路まで
は、順次、隣の走査回路およびデータ信号線に接続され
る。

【００４５】上述のように、欠陥の救済は各ブロック内
でなされるので、欠陥が多数に上る場合でも、各ブロッ
ク内の欠陥数が、各ブロック内の予備映像信号出力回路
の数以下であれば、データ信号線駆動回路としての正常
な動作が得られる。

【００４６】また、不良箇所以降の映像信号出力回路の
接続を、順次、切り替える手段において、１箇所の配線
を修正するだけで対応できるため、救済に必要な労力や
コストを低減することができる。

【００４７】また、データ信号線駆動回路内で、最も占
有面積の大きい映像信号出力回路の不良を救済すること
ができるので、データ信号線駆動回路の良品率を飛躍的
に向上させることができる。

【００４８】また、本発明においては、データ信号線駆
動回路は、１個以上のブロックから構成され、各ブロッ
クにおいて、走査回路および映像信号出力回路は、デー
タ信号線と同数の正規走査回路および正規映像信号出力
回路と、１個以上の予備走査回路および予備映像信号出
力回路とからなり、データ信号線を、隣接する複数の映
像信号出力回路のいずれかに接続するための切り替え手
段と、上記走査回路の出力部を、次段および次々段のい
ずれかの走査回路に接続するための切り替え回路とを有
する。そして、各ブロック内において、正規走査回路お
よび正規映像信号出力回路に不良がないときには、正規
映像信号出力回路は、予め対応させたデータ信号線に接
続されると共に、予備映像信号出力回路は、いずれにも
接続されない。また、このとき、予備走査回路は、飛び
越し走査される。一方、各ブロック内において、正規走
査回路または正規映像信号出力回路の一部に不良がある
ときには、不良箇所に対応する正規映像信号出力回路
は、データ信号線には接続されず、不良箇所の直後（或
いは直前）の映像信号出力回路から予備映像信号出力回
路までは、順次、隣のデー夕信号線に接続される。同時
に、不良箇所に対応する走査回路は飛び越し走査される
とともに、予備走査回路が組み込まれ、通常に走査され
るようになる。

【００４９】上述のように、欠陥の救済は各ブロック内
でなされるので、欠陥が多数に上る場合でも、各ブロッ
ク内の欠陥数が、各ブロック内の予備映像信号出力回路
の数以下であれば、データ信号線駆動回路としての正常
な動作が得られる。

【００５０】また、不良箇所以降の走査回路および映像
信号出力回路の接続を、順次、切り替える手段におい
て、１箇所の配線を修正するだけで対応できるため、救
済に必要な労力やコストを低減することができる。

【００５１】また、データ信号線駆動回路を構成するす
べての回路要素の不良を救済することができるので、デ
ータ信号線駆動回路の良品率を飛躍的に向上させること
ができる。

【００５２】また、本発明においては、走査信号線駆動
回路において、走査信号線駆動回路は、１個以上のブロ
ックから構成され、各ブロックにおいて、走査信号出力
回路は、走査回路および走査信号線と同数の正規走査信
号出力回路と、１個以上の予備走査信号出力回路とから
なり、走査回路および走査信号線を、それぞれ、隣接す
る複数の走査信号出力回路のいずれかに接続するための
切り替え手段を有する。そして、各ブロック内におい
て、正規走査信号出力回路に不良がないときには、正規
走査信号出力回路は、予め対応させた走査回路および走
査信号線に接続されると共に、予備走査信号出力回路
は、いずれにも接続されない。一方、各ブロック内にお
いて、正規走査信号出力回路の一部に不良があるときに
は、不良の正規走査信号出力回路は、走査回路および走
査信号線には接続されず、不良箇所の直後（或いは直
前）の走査信号出力回路から予備走査信号出力回路まで
は、順次、隣の走査回路および走査信号線に接続され
る。

【００５３】上述のように、欠陥の救済は各ブロック内
でなされるので、欠陥が多数に上る場合でも、各ブロッ
ク内の欠陥数が、各ブロック内の予備走査信号出力回路
の数以下であれば、走査信号線駆動回路としての正常な
動作が得られる。

【００５４】また、不良箇所以降の走査信号出力回路の
接続を、順次、切り替える手段において、１箇所の配線
を修正するだけで対応できるため、救済に必要な労力や
コストを低減することができる。

【００５５】また、走査信号線駆動回路内で、最も占有
面積の大きい走査信号出力回路の不良を救済することが
できるので、走査信号線駆動回路の良品率を飛躍的に向
上させることができる。

【００５６】また、本発明においては、走査信号線駆動
回路において、走査信号線駆動回路は、１個以上のブロ
ックから構成され、各ブロックにおいて、走査回路およ
び走査信号出力回路は、走査信号線と同数の正規走査回
路および正規走査信号出力回路と、１個以上の予備走査
回路および予備走査信号出力回路とからなり、走査信号
線を、隣接する複数の走査信号出力回路のいずれかに接
続するための切り替え手段と、上記走査回路の出力部
を、次段および次々段のいずれかの走査回路に接続する
ための切り替え回路とを有する。そして、各ブロック内
において、正規走査回路および正規走査信号出力回路に
不良がないときには、正規走査信号出力回路は、予め対
応させた走査信号線に接続されると共に、予備走査信号
出力回路は、し、いずれにも接続されない。また、この
とき、予備走査回路は、飛び越し走査される。一方、各
ブロック内において、正規走査回路または正規走査信号
出力回路の一部に不良があるときには、不良箇所に対応
する正規走査信号出力回路は、走査信号線には接続され
ず、不良箇所の直後（或いは直前）の走査信号出力回路
から予備走査信号出力回路までは、順次、隣の走査信号
線に接続される。同時に、不良箇所に対応する走査回路
は飛び越し走査されるとともに、予備走査回路が組み込
まれ、通常に走査されるようになる。

【００５７】上述のように、欠陥の救済は各ブロック内
でなされるので、欠陥が多数に上る場合でも、各ブロッ
ク内の欠陥数が、各ブロック内の予備走査回路および予
備走査信号出力回路の数以下であれば、走査信号線駆動
回路としての正常な動作が得られる。

【００５８】また、不良箇所以降の走査回路および走査
信号出力回路の接続を、順次、切り替える手段におい
て、１箇所の配線を修正するだけで対応できるため、救
済に必要な労力やコストを低減することができる。

【００５９】また、走査信号線駆動回路を構成するすべ
ての回路要素の不良を救済することができるので、走査
信号線駆動回路の良品率を飛躍的に向上させることがで
きる。

【００６０】また、前記データ信号線駆動回路におい
て、パルス信号に同期して取り込んだ映像信号を、その
まま、データ信号線に出力する手段を有する構成では、
映像信号を出力する素子として非常にサイズの大きなも
のを映像信号出力回路内に配置する必要があるが、その
ような素子は、欠陥が発生する確率が非常に高いので、
本発明の有効性が高まる。

【００６１】また、前記データ信号線駆動回路におい
て、パルス信号に同期して取り込んだ映像信号を増幅し
て、データ信号線に出力する手段を有する構成では、映
像信号を増幅する手段が必要となるが、これを構成する
回路は素子数も多く、また、占有面積も大きくなる。し
たがって、映像信号出力回路内に欠陥が発生する確率が
非常に高くなるので、本発明の有効性が高まる。

【００６２】また、前記データ信号線駆動回路および前
記走査信号線駆動回路において、各ブロック内に、２つ
の電源端子の間に直列接続された複数のヒューズと抵抗
素子からなる、上記切り替え手段の制御手段を有するの
で、ヒューズを１箇所のみ切断することにより、ブロッ
ク内の全ての切り替え手段を制御することが可能とな
る。したがって、不良救済に必要な工程が大幅に削減さ
れ、救済コストの低減が図られる。このことは、制御手
段が、以下の場合にも同様である。２つの電源端子の間
に直列接続された複数のヒューズと抵抗素子からなると
共に、該抵抗素子に隣接して更に別のヒューズを有する
場合、２つの電源端子の間に直列接続された複数のヒュ
ーズと抵抗素子からなるものを２系統備え、一方の系統
と他方の系統とを電位逆向きにして設けられている場
合、２つの電源端子の間に直列接続された複数のヒュー
ズと抵抗素子からなるものを２系統備え、一方の系統と
他方の系統とを電位逆向きにして設けられている場合、
２つの電源端子の間に直列接続された複数のヒューズを
備えると共に、一方の電源端子側にアンチヒューズを備
える場合、および１対のヒューズとアンチヒューズとか
らなる場合が該当する。また、本発明の画像表示装置に
おいては、データ信号線駆動回路および走査信号線駆動
回路の、少なくとも一方が、上述のデータ信号線駆動回
路または走査信号線駆動回路であるので、各駆動回路の
救済率が高まり、良品率の高い画像表示装置を得ること
ができる。

【００６３】また、前記画像表示装置において、上記デ
ータ信号線駆動回路および上記走査信号線駆動回路の、
少なくとも一方が、非単結晶（非晶質或いは多結晶）シ
リコン薄膜トランジスタで構成されている場合には、製
造工程での欠陥が比較的多いので、各駆動回路における
不良救済の効果が大きくなり、画像表示装置の良品率向
上により有効である。

【００６４】

【実施例】以下、本発明の実施例を図面に基づいて説明
する。

【００６５】（実施例１）図１（ａ）及び（ｂ）は、本
発明に係るデータ信号線駆動回路の構成例を示した図で
あり、データ信号線駆動回路の１つのブロックに対応す
る。図１において、正規映像信号出力回路ＳＤＵ及び予
備映像信号出力回路ＳＤＵＲは、データ信号線駆動回路
（例えば、図２３および図２４に示したものなど）の内
で、シフトレジスタＳＲ以外の部分である。本構成例で
は、４個のシフトレジスタＳＲと、４個の正規映像信号
出力回路ＳＤＵと、１個の予備映像信号出力回路ＳＤＵ
Ｒと、それぞれの接続を制御するスイッチ回路（切り替
え回路）ＳＷ１及びＳＷ２からなっている。図１（ａ）
は、不良がない場合の接続状態であり、図１（ｂ）は、
左から３つめの映像信号出力回路に不良がある場合の接
続状態である。

【００６６】図１（ａ）に示すように、不良がない場合
には、シフトレジスタＳＲの出力は全て、正規映像信号
出力回路ＳＤＵに入力されると共に、データ信号線ＳＬ
は全て、正規映像信号出力回路ＳＤＵに接続されてい
る。このとき、予備映像信号出力回路ＳＤＵＲは、いず
れのシフトレジスタＳＲ及びデータ信号線ＳＬにも接続
されていない。

【００６７】一方、正規映像信号出力回路ＳＤＵのいず
れかに不良がある場合には、図１（ｂ）に示すように、
不良の映像信号出力回路ＳＤＵ（ｆａｉｌ）が、シフト
レジスタＳＲ及びデータ信号線ＳＬから切り離されると
共に、それ以降の正規映像信号出力回路ＳＤＵが、順
次、１つ前のシフトレジスタＳＲ及びデータ信号線ＳＬ
に接続を切り替えられ、更に、最後尾に配置された予備
映像信号出力回路ＳＤＵＲにもシフトレジスタＳＲ及び
データ信号線ＳＬが接続される。

【００６８】このように、不良個所以降の回路ユニット
を、隣接の回路ユニットにつなぎ替えることにより、ブ
ロックとしての機能を維持することが可能となる。

【００６９】図２および図３は、図１に示した構成の具
体例を示している。まず、図２の場合を説明する。シフ
トレジスタＳＲと映像信号出力回路ＳＤＵ及びＳＤＵＲ
との接続を制御する切り替え回路ＳＷ１は、インバータ
（反転）回路およびＮＡＮＤ（否定論理積）回路からな
っている。また、映像信号出力回路ＳＤＵ及びＳＤＵＲ
とデータ信号線ＳＬとの接続を制御する切り替え回路Ｓ
Ｗ２は、転送ゲートからなっている。

【００７０】各切り替え回路ＳＷ１及びＳＷ２の制御信
号は、電源ＶＣＣとアースＧＮＤとの間に直列に挿入さ
れている複数のヒューズＦＵＳと抵抗素子ＲＥＳから作
られる。ヒューズＦＵＳは、通常は導通状態にあり、外
部からの何らかの処理（例えばレーザ照射など）により
遮断状態になるものを指している。実際には、図４（ａ
−１）および（ａ−２）に示すように、切断するのに適
当な長さと幅をもった金属配線（通常は最上層の金属配
線）で構成されており｛（ａ−１）は平面図、（ａ−
２）は正面図｝、これにレーザ（ｈν）を照射して、
（ａ−３）に示すように、それまでの導通状態から遮断
状態になるものである。なお、切断した時に他の素子
（トランジスタ等）の特性に影響を与えないように、他
の素子から離れて配置されている。

【００７１】映像信号出力回路ＳＤＵに不良がない場合
には、何れのヒューズＦＵＳも切断しない。このため、
抵抗素子ＲＥＳによって、全ての制御信号は高レベルと
なる。このとき、全てのシフトレジスタＳＲ及びデータ
信号線ＳＬは、左側の映像信号出力回路ＳＤＵに接続さ
れる。一方、映像信号出力回路ＳＤＵのいずれか（例え
ば、左から３つめ）に不良がある場合には、対応する
（左から３つめ）のヒューズＦＵＳを切断する。これに
より、切断箇所以降の制御信号を低レベルにする。この
結果、切断箇所以前のシフトレジスタＳＲ及びデータ信
号線ＳＬは、左側の映像信号出力回路ＳＤＵに接続さ
れ、また、切断箇所以降のシフトレジスタＳＲ及びデー
タ信号線ＳＬは、右側の映像信号出力回路ＳＤＵ又はＳ
ＤＵＲに接続される。

【００７２】以上により、映像信号出力回路ＳＤＵに不
良があっても、データ信号線駆動回路のブロックとして
の正常な動作を得ることができる。

【００７３】尚、図２において、転送ゲートは、ｎチャ
ネル型トランジスタで構成されているが、特に、映像信
号を転送する切り替え回路ＳＷ２においては、駆動能力
の点から、ｎチャネル型トランジスタとｐチャネル型ト
ランジスタを並列接続したＣＭＯＳ構成のほうが望まし
い。このことは、以下の実施例においても同様である。

【００７４】次に、図３の場合を説明する。シフトレジ
スタＳＲと映像信号出力回路ＳＤＵ及びＳＤＵＲとの接
続を制御する切り替え回路ＳＷ１、及び、映像信号出力
回路ＳＤＵ及びＳＤＵＲとデータ信号線ＳＬとの接続を
制御する切り替え回路ＳＷ２は、共に、転送ゲートから
なっている。各切り替え回路ＳＷ１及びＳＷ２の制御信
号、および、その動作原理については、図２の例と同様
であるので省略する。本実施例では、映像信号出力回路
ＳＤＵのみの救済しかできない（シフトレジスタ等の走
査回路の救済はできない）が、通常のデータ信号出力回
路では、映像信号出力回路ＳＤＵが大部分の面積を占め
るため、不良の発生確率も映像信号出力回路ＳＤＵが圧
倒的に大きく、この部分の冗長だけでも充分有効であ
る。また、シフトレジスタ部の冗長に関しては、以下に
述べる実施例２に示すものの他に、本実施例１と特開平
６−８３２８６号に開示された技術を組み合わせたもの
を用いてもよい。

【００７５】（実施例２）図５（ａ）及び（ｂ）は、本
発明に係るデータ信号線駆動回路の他の構成例を示した
図であり、データ信号線駆動回路の１つのブロックに対
応する。実施例１と同様に、図５において、正規映像信
号出力回路ＳＤＵ及び予備映像信号出力回路ＳＤＵＲ
は、データ信号線駆動回路（例えば、図２３および図２
４に示したものなど）内で、シフトレジスタＳＲ以外の
部分である。本構成例では、４個の正規シフトレジスタ
ＳＲと、１個の予備シフトレジスタＳＲＲと、４個の正
規映像信号出力回路ＳＤＵと、１個の予備映像信号出力
回路ＳＤＵＲと、それぞれの接続を制御するスイッチ回
路ＳＷ１及びＳＷ２とからなっている。そして、各シフ
トレジスタは、対応する各映像信号出力回路に固定して
接続されている。

【００７６】図５（ａ）は、不良がない場合の接続状態
であり、図５（ｂ）は、左から３つめのシフトレジスタ
又は映像信号出力回路に不良がある場合の接続状態であ
る。図５（ａ）に示すように、不良がない場合には、全
ての正規シフトレジスタＳＲが動作する状態となり、予
備シフトレジスタＳＲＲは飛び越し走査される。そし
て、データ信号線ＳＬは全て、正規シフトレジスタＳＲ
に接続されている正規映像信号出力回路ＳＤＵに接続さ
れている。このとき、予備映像信号出力回路ＳＤＵＲ
は、いずれのデータ信号線ＳＬにも接続されていない。

【００７７】一方、正規シフトレジスタＳＲまたは正規
映像信号出力回路ＳＤＵのいずれか（左から３つめ）に
不良がある場合には、図５（ｂ）に示すように、不良の
シフトレジスタＳＲ、または、不良の映像信号出力回路
ＳＤＵに対応するシフトレジスタＳＲが飛び越し走査さ
れると共に、不良個所以降の正規映像信号出力回路ＳＤ
Ｕが、順次、１つ前のデータ信号線ＳＬに接続を切り替
えられる。更に、予備シフトレジスタＳＲＲが動作する
ようになると共に、最後尾に配置された予備映像信号出
力回路ＳＤＵＲにもデータ信号線ＳＬが接続される。

【００７８】このように、不良個所以降の回路ユニット
を、飛び越し走査させるとともに、隣接の回路ユニット
につなぎ替えることにより、ブロックとしての機能を維
持することが可能となる。

【００７９】図６および図７は、図５に示した構成の具
体例を示している。まず、図６の場合を説明する。シフ
トレジスタＳＲ及びＳＲＲの飛び越し走査を制御する切
り替え回路ＳＷ１は、インバータ（反転）回路およびＮ
ＡＮＤ（否定論理積）回路、ＯＲ−ＮＡＮＤ（論理和／
否定論理積）回路からなっている。また、映像信号出力
回路ＳＤＵ及びＳＤＵＲとデータ信号線ＳＬとの接続を
制御する切り替え回路ＳＷ２は、転送ゲートからなって
いる。

【００８０】各切り替え回路ＳＷ１及びＳＷ２の制御信
号は、実施例１と同様に、電源ＶＣＣとアースＧＮＤと
の間に直列に挿入されている複数のヒューズＦＵＳと抵
抗素子ＲＥＳとから作られる。すなわち、シフトレジス
タＳＲまたは映像信号出力回路ＳＤＵに不良がない場合
には、何れのヒューズＦＵＳも切断されないので、抵抗
素子ＲＥＳによって、全ての制御信号は高レベルとな
る。このとき、全ての正規シフトレジスタＳＲは正常に
動作し、予備シフトレジスタＳＲＲは飛び越し走査され
る。また、データ信号線ＳＬは、左側の正規映像信号出
力回路ＳＤＵに接続され、予備映像信号出力回路ＳＤＵ
Ｒには接続されない。

【００８１】一方、シフトレジスタＳＲまたは映像信号
出力回路ＳＤＵのいずれか（例えば、左から３つめ）に
不良がある場合には、対応する（左から３つめ）のヒュ
ーズＦＵＳを切断することにより、切断箇所以降の制御
信号を低レベルにする。これにより、切断箇所に対応す
るシフトレジスタＳＲは飛び越し走査されると共に、予
備シフトレジスタＳＲＲが動作するようになる。また、
切断箇所のデータ信号線ＳＬは、左側の映像信号出力回
路ＳＤＵに接続され、また、切断箇所以降のデータ信号
線ＳＬは、右側の映像信号出力回路ＳＤＵ又はＳＤＵＲ
に接続される。以上により、シフトレジスタまたは映像
信号出力回路に不良があってもデータ信号線駆動回路の
ブロックとしての正常な動作を得ることができる。

【００８２】次に、図７の場合を説明する。シフトレジ
スタＳＲ及びＳＲＲの飛び越し走査を制御する切り替え
回路ＳＷ１、及び、映像信号出力回路ＳＤＵ及びＳＤＵ
Ｒとデータ信号線ＳＬとの接続を制御する切り替え回路
ＳＷ２は、共に、転送ゲートからなっている。

【００８３】各切り替え回路ＳＷ１及びＳＷ２の制御信
号、および、その動作原理については、上記の実施例と
同様であるので省略する。

【００８４】本実施例では、映像信号出力回路のみなら
ず、走査回路（シフトレジスタ）の不良についても、救
済が可能であるため、救済率が高くなる。

【００８５】（実施例３）図８（ａ）及び（ｂ）は、本
発明に係る走査信号線駆動回路の構成例を示した図であ
り、走査信号線駆動回路の１つのブロックに対応する。
図８において、正規走査信号出力回路ＧＤＵ及び予備走
査信号出力回路ＧＤＵＲは、走査信号線駆動回路（例え
ば、図２６に示したものなど）内で、シフトレジスタＳ
Ｒ以外の部分である。本構成例では、４個のシフトレジ
スタＳＲと、４個の正規走査信号出力回路ＧＤＵと、１
個の予備走査信号出力回路ＧＤＵＲと、それぞれの接続
を制御するスイッチ回路ＳＷ１及びＳＷ２とからなって
いる。図８（ａ）は、不良がない場合の接続状態であ
り、図８（ｂ）は、左から３つめの走査信号出力回路に
不良がある場合の接続状態である。

【００８６】図８（ａ）に示すように、不良がない場合
には、シフトレジスタＳＲの出力は全て、正規走査信号
出力回路ＧＤＵに入力されると共に、走査信号線ＧＬは
全て、正規走査信号出力回路ＧＤＵに接続されている。
このとき、予備走査信号出力回路ＧＤＵＲは、いずれの
シフトレジスタＳＲ及び走査信号線ＧＬにも接続されて
いない。

【００８７】一方、正規走査信号出力回路ＧＤＵのいず
れか（左から３つめ）に不良がある場合には、図８
（ｂ）に示すように、不良の走査信号出力回路ＧＤＵ
（ｆａｉｌ）がシフトレジスタＳＲ及び走査信号線ＧＬ
から切り離されると共に、それ以降の正規走査信号出力
回路ＧＤＵが、順次、１つ前のシフトレジスタＳＲ及び
走査信号線ＧＬに接続を切り替えられ、更に、最後尾に
配置された予備走査信号出力回路ＧＤＵＲにもシフトレ
ジスタＳＲ及び走査信号線ＧＬが接続される。

【００８８】このように、不良個所以降の回路ユニット
を、隣接の回路ユニットにつなぎ替えることにより、ブ
ロックとしての機能を維持することが可能となる。

【００８９】図９および図１０は、図８に示した構成の
具体例を示している。まず、図９の場合について説明す
る。シフトレジスタＳＲと走査信号出力回路ＧＤＵ及び
ＧＤＵＲの接続を制御する切り替え回路ＳＷ１は、イン
バータ（反転）回路およびＮＡＮＤ（否定論理槙）回路
からなっている。また、走査信号出力回路ＧＤＵ及びＧ
ＤＵＲと走査信号線ＧＬとの接続を制御する切り替え回
路ＳＷ２は、ＮＡＮＤ回路からなっている。

【００９０】各切り替え回路ＳＷ１及びＳＷ２の制御信
号は、電源ＶＣＣとアースＧＮＤとの間に直列に挿入さ
れている複数のヒューズＦＵＳと抵抗素子ＲＥＳから作
られる。走査信号出力回路ＧＤＵに不良がない場合に
は、何れのヒューズＦＵＳも切断されないので、抵抗素
子ＲＥＳによって、全ての制御信号は高レベルとなる。
このとき、全てのシフトレジスタＳＲ及び走査信号線Ｇ
Ｌは、左側の走査信号出力回路ＧＤＵに接続される。

【００９１】一方、走査信号出力回路ＧＤＵのいずれか
（例えば、左から３つめ）に不良がある場合には、対応
する（左から３つめ）のヒューズＦＵＳを切断すること
により、切断箇所以降の制御信号を低レベルにする。こ
れにより、切断箇所以前のシフトレジスタＳＲ及び走査
信号線ＳＬは、左側の走査信号出力回路ＧＤＵに接続さ
れ、また、切断箇所以降のシフトレジスタＳＲ及び走査
信号線ＧＬは、右側の走査信号出力回路ＧＤＵ又はＧＤ
ＵＲに接続される。以上により、走査信号出力回路に不
良があっても、走査信号線駆動回路ＧＤＵのブロックと
しての正常な動作を得ることができる。

【００９２】次に、図１０の場合を説明する。シフトレ
ジスタＳＲと走査信号出力回路ＧＤＵ及びＧＤＵＲとの
接続を制御する切り替え回路ＳＷ１、及び、走査信号出
力回路ＧＤＵ及びＧＤＵＲと走査信号線ＧＬとの接続を
制御する切り替え回路ＳＷ２は、共に、転送ゲートから
なっている。

【００９３】各切り替え回路ＳＷ１及びＳＷ２の制御信
号、および、その動作原理については、図９の例と同様
であるので省略する。

【００９４】本実施例では、走査信号出力回路ＧＤＵの
みの救済しかできない（シフトレジスタＳＲ等の走査回
路の救済はできない）が、通常の走査信号線駆動回路で
は、走査信号出力回路が大部分の面積を占めるため、不
良の発生確率も走査信号出力回路が圧倒的に大きく、こ
の部分の冗長だけでも充分有効である。特に、映像の種
類によって走査方法を変えることができるようなマルチ
スキャン表示装置では、走査信号線駆動回路に複雑な論
理回路が含まれることがあり、その場合には、走査信号
出力回路の占有面積が更に大きくなる。また、シフトレ
ジスタ部の冗長に関しては、以下に説明する実施例４に
示すものの他に、本実施例３と特開平６一８３２８６号
に開示された技術を組み合わせたものを用いてもよい。

【００９５】（実施例４）図１１（ａ）及び（ｂ）は、
本発明に係る走査信号線駆動回路の他の構成例を示した
図であり、走査信号線駆動回路の１つのブロックに対応
する。実施例３と同様に、図１１において、正規走査信
号出力回路ＧＤＵ及び予備走査信号出力回路ＧＤＵＲ
は、走査信号線駆動回路（例えば、図２６に示したもの
など）内で、シフトレジスタＳＲ以外の部分である。本
構成例では、４個の正規シフトレジスタＳＲと、１個の
予備シフトレジスタＳＲＲと、４個の正規走査信号出力
回路ＧＤＵと、１個の予備走査信号出力回路ＧＤＵＲ
と、それぞれの接続を制御するスイッチ回路ＳＷ１及び
ＳＷ２とからなっている。そして、各シフトレジスタ
は、対応する各走査信号出力回路に固定して接続されて
いる。図１１（ａ）は、不良がない場合の接続状態であ
り、図１１（ｂ）は、左から３つめのシフトレジスタ又
は走査信号出力回路に不良がある場合の接続状態であ
る。

【００９６】図１１（ａ）に示すように、不良がない場
合には、全ての正規シフトレジスタＳＲが動作する状態
となり、予備シフトレジスタＳＲＲは飛び越し走査され
る。そして、走査信号線ＧＬは全て、正規シフトレジス
タＳＲに接続されている正規走査信号出力回路ＧＤＵに
接続されている。このとき、予備走査信号出力回路ＧＤ
ＵＲは、いずれの走査信号線ＧＬにも接続されていな
い。

【００９７】一方、正規シフトレジスタＳＲまたは正規
走査信号出力回路ＧＤＵのいずれか（左から３つめ）に
不良がある場合には、図１１（ｂ）に示すように、不良
のシフトレジスタＳＲ、または、不良の走査信号出力回
路ＧＤＵ（ｆａｉｌ）に対応するシフトレジスタＳＲ
が、飛び越し走査されると共に、不良個所以降の正規走
査信号出力回路ＧＤＵが、順次、１つ前の走査信号線Ｇ
Ｌに接続を切り替えられる。更に、予備シフトレジスタ
ＳＲＲが動作するようになると共に、最後尾に配置され
た予備走査信号出力回路ＧＤＵＲにも走査信号線ＳＬが
接続される。

【００９８】このように、不良個所以降の回路ユニット
を、飛び越し走査させるとともに、隣接の回路ユニット
につなぎ替えることにより、ブロックとしての機能を維
持することが可能となる。

【００９９】図１２および図１３は、図１１に示した構
成の具体例を示している。まず、図１２の場合を説明す
る。シフトレジスタＳＲ及びＳＲＲの飛び越し走査を制
御する切り替え回路ＳＷ１は、インバータ（反転）回路
およびＮＡＮＤ（否定論理積）回路、ＯＲ−ＮＡＮＤ
（論理和／否定論理積）回路からなっている。また、走
査信号出力回路ＧＤＵ及びＧＤＵＲと走査信号線ＧＬと
の接続を制御する切り替え回路ＳＷ２は、ＮＡＮＤ回路
からなっている。

【０１００】各切り替え回路ＳＷ１及びＳＷ２の制御信
号は、実施例３と同様に、電源ＶＣＣとアースＧＮＤと
の間に直列に挿入されている複数のヒューズＦＵＳと抵
抗素子ＲＥＳから作られる。すなわち、シフトレジスタ
ＳＲまたは走査信号出力回路ＧＤＵに不良がない場合に
は、何れのヒューズＦＵＳも切断されないので、抵抗素
子ＲＥＳによって、全ての制御信号は高レベルとなる。
このとき、全ての正規シフトレジスタＳＲは正常に動作
し、予備シフトレジスタＳＲＲは飛び越し走査される。
また、走査信号線ＧＬは、左側の正規走査信号出力回路
ＧＤＵに接続され、予備走査信号出力回路ＧＤＵＲには
接続されない。

【０１０１】一方、シフトレジスタＳＲまたは走査信号
出力回路ＧＤＵのいずれか（例えば、左から３つめ）に
不良がある場合には、対応する（左から３つめ）のヒュ
ーズＦＵＳを切断することにより、切断箇所以降の制御
信号を低レベルにする。これにより、切断箇所に対応す
るシフトレジスタは飛び越し走査されると共に、予備シ
フトレジスタＳＲＲが動作するようになる。また、切断
箇所の走査信号線ＧＬは、左側の走査信号出力回路ＧＤ
Ｕに接続され、また、切断箇所以降の走査信号線ＧＬ
は、右側の走査信号出力回路ＧＤＵ又はＧＤＵＲに接続
される。以上により、シフトレジスタまたは走査信号出
力回路に不良があっても、走査信号線駆動回路のブロッ
クとしての正常な動作を得ることができる。

【０１０２】次に、図１３の場合を説明する。シフトレ
ジスタＳＲ及びＳＲＲの飛び越し走査を制御する切り替
え回路ＳＷ１、及び、走査信号出力回路ＧＤＵ及びＧＤ
ＵＲと走査信号線ＧＬの接続を制御する切り替え回路Ｓ
Ｗ２は、共に、転送ゲートからなっている。各切り替え
回路ＳＷ１及びＳＷ２の制御信号、および、その動作原
理については、上記の実施例と同様であるので省略す
る。

【０１０３】本実施例では、走査信号出力回路のみなら
ず、走査回路（シフトレジスタ）の不良についても、救
済が可能であるため、救済率が高くなる。

【０１０４】以上の実施例では、１つのブロックは、４
本のデータ信号線を駆動するための回路で構成されてい
るが、これに限らず、如何なる本数のデータ信号線に対
応していてもよい。ただし、１ブロック内のデータ信号
線数が多いと、不良を救済できる確率が低くなり、逆
に、１ブロック内のデータ信号線数が少ないと、冗長回
路による面積の増加が著しくなるため、それぞれのプロ
セスでの不良発生率に最適なブロック構成を選択する必
要がある。

【０１０５】また、以上の実施例では、予備回路を１つ
のブロックの最後尾に１個だけ配置しているが、この予
備回路の位置は何処であっても構わないし、また、複数
であってもよい。

【０１０６】また、実施例１及び３では、走査回路とし
て、シフトレジスタの例を挙げたが、これに限らず、他
の走査回路、例えば、デコーダ型の走査回路を用いた場
合にも適用できる。

【０１０７】以上のように、本発明によれば、１箇所の
不良に対して、１箇所のヒューズを切断すればよく、不
良救済時の手間が大幅に軽減される。

【０１０８】上記実施例においては、いずれも、ヒュー
ズを切断することにより、切り替え手段を制御してい
る。ここで、ヒューズとしては、駆動回路内で用いられ
ている金属配線、例えばアルミニウム配線などをそのま
ま用いてもよい。また、ヒューズを切断する手段として
は、ＹＡＧレーザなどのレーザ光を用いることができ
る。もちろん、切り替え手段を制御することができれ
ば、他の構成や材料、方法を用いても構わない。

【０１０９】（実施例５）この実施例５から以下の実施
例１１までにおいて、データ信号線駆動回路を対象とし
た変形例につき説明する。なお、実施例５から実施例１
１までの変形例は、同様にして走査線駆動回路にも適用
できるものである。

【０１１０】図１４は、本実施例５にかかるデータ信号
線駆動回路の１つのブロックを示す図である。このブロ
ックにおいて、電源ＶＣＣとアースＧＮＤとの間に直列
接続された複数のヒューズＦＵＳと抵抗素子ＲＥＳとか
らなる制御手段において、抵抗素子ＲＥＳに隣接してヒ
ューズＦＵＳが設けられた構成となっている。

【０１１１】この場合、そのブロックに不良がないとき
には、この抵抗素子ＲＥＳに隣接するヒューズＦＵＳを
切断する。一方、ブロックに不良が存在するときには、
必ずどこか１つのヒューズＦＵＳを切断するので、電源
ＶＣＣとアースＧＮＤとの間の電流経路がなくなり、定
常電流（貫通電流）が殆ど流れなくなる。従って、消費
電力の低減が図られる。

【０１１２】（実施例６）図１５は、本実施例にかかる
データ信号線駆動回路の１つのブロックを示す図であ
る。このブロックにおいて、電源ＶＣＣとアースＧＮＤ
との間に直列接続された複数のヒューズＦＵＳと抵抗素
子ＲＥＳとからなる制御手段が２系統設けられ、それぞ
れの制御手段の電位方向を逆向きにして配置された構成
である。

【０１１３】この場合には、不良の救済は、対となる２
個のヒューズＦＵＳを同時に切断する。２個の制御手段
により、制御信号とその反転信号を別々に生成すること
ができるので、反転信号を生成するための反転回路（イ
ンバーター）が不要になる。すなわち、制御手段は、ト
ランジスタを含まず、配線のみで構成されるので、制御
回路自体が不良になる確率が非常に小さくなり、救済率
が向上する。但し、不良を救済するためには、同時に２
個のヒューズＦＵＳを切断する必要がある。しかし、ヒ
ューズＦＵＳの形状や配置次第（近接して配置するな
ど）で、１回の処理（レーザ照射など）で２個１対のヒ
ューズＦＵＳを切断することも可能であり、コストの上
昇は抑えられる。

【０１１４】（実施例７）図１６は、本実施例にかかる
データ信号線駆動回路の１つのブロックを示す図であ
る。このブロックは、上述した実施例５と実施例６とを
組み合わせた構成である。

【０１１５】この場合にも、実施例５や実施例６と同様
にすることにより、本発明の目的を達成できることはも
ちろんであり、説明を省略する。

【０１１６】（実施例８）図１７に、本実施例８にかか
るデータ信号線駆動回路の１つのブロックを示す図であ
る。このブロックは、上述した実施例５の構成におい
て、切り替え手段ＳＷ１およびＳＷ２を、ｎチャンネル
型トランジスタとｐチャンネル型トランジスタとを並列
接続したＣＭＯＳとした構成である。

【０１１７】この場合には、信号の転送速度が大きくな
る。また、転送可能な信号振幅も大きくなるため、アナ
ログ信号を転送するデータ信号線駆動回路のデータ信号
線側の切り替え手段（ＳＷ２）には、特に有効である。
これは、必ずしも、切り替え手段ＳＷ１とＳＷ２の両方
に適用させる必要はなく、一方の切り替え手段だけ（通
常ＳＷ２）でもよい。

【０１１８】（実施例９）図２９は、本実施例８に係る
データ信号線駆動回路の１つのブロックを示す図であ
る。このブロックは、上述した実施例１の図３に示す構
成の高電位側と低電位側とを逆にし、かつ、抵抗素子Ｒ
ＥＳを高電位側に設けた構成としている。このようにし
ても図３と同様の効果が得られる。

【０１１９】このようにすることは、上述した各実施例
１〜８において同様に適用できる。その一つを例示する
と、図３０のようにすることができる。

【０１２０】図３０は、本実施例９の構成を、図１４の
構成に適用したものである。この図３０においては、図
１４と同様の効果が得られる。

【０１２１】（実施例１０）図１８は、本実施例１０に
かかるデータ信号線駆動回路の１つのブロックを示す図
である。このブロックは、切り替え手段ＳＷ１、ＳＷ２
の制御手段において、抵抗素子の代わりにアンチヒュー
ズＡＦを設けた構成である。そのアンチヒューズＡＦ
は、ヒューズＦＵＳとは逆で、通常は遮断状態にあり、
レーザ照射などにより導通状態になるものである。例え
ば、アンチヒューズＡＦは、図４の（ｂ−１）および
（ｂ−２）に示すように薄い絶縁膜を介して重ねられた
２層の金属配線により構成される｛（ｂ−１）は平面
図、（ｂ−２）は正面図｝。これにレーザ等を照射する
ことにより、絶縁膜が破壊され、図４（ｂ−３）に示す
ように上層の金属配線と下層の金属配線とが電気的に接
続されるものである。

【０１２２】本実施例の場合には、ブロック内に不良が
発生したときに、対応する箇所のヒューズＦＵＳを切断
するとともに、アンチヒューズＡＦを導通させる。これ
により、実施例５の場合と同様に、定常電流が流れなく
なるため、低消費電力化が図られる。また、１つのブロ
ックで２箇所を処理（レーザ照射等）する必要がある
が、不良が無いブロックには手を加える必要がないの
で、不良が比較的少ない場合には、実施例５の場合より
も低コストにできる。また、本発明は、アンチヒューズ
ＡＦを高電位側に設けた構成としてもよい。

【０１２３】（実施例１１）図１９は、本実施例にかか
るデータ信号線駆動回路の１つのブロックを示す図であ
る。このブロックは、切り替え手段ＳＷ１、ＳＷ２を制
御する制御回路を、各切り替え手段ＳＷ１、ＳＷ２毎
に、すなわち、シフトレジスタＳＲ１個またはデータ信
号線ＳＬ１本につき１個づつ設けた構成としている。

【０１２４】この構成において、ブロックに不良が発生
した場合、不良箇所以降のヒューズを全て切断すればよ
い。

【０１２５】（実施例１２）図２０は、切り替え手段Ｓ
Ｗ１、ＳＷ２として、トランジスタを用いず、ヒューズ
ＦＵＳとアンチヒューズＡＦとを直接用いた構成であ
る。

【０１２６】この構成の場合、不良の救済には、不良箇
所以降の全てのヒューズＦＵＳを切断し、同時に不良箇
所以降の全てのアンチヒューズＡＦを導通させる。

【０１２７】本実施例の場合には、実施例１１に較べ
て、冗長機構を備えることに伴う回路（トランジスタ）
の追加が無くなり、面積も小さく抑えられる。

【０１２８】なお、上述した実施例５、６および実施例
８〜１１においては、互いに組み合わせてた構成とした
場合も本発明の範囲内に含まれるものである。実施例７
は、実施例５と６とを組み合わせた場合の構成を示して
いる。また、上述した実施例５〜１１は、図３の構成を
変形させたものであるが、図２、図６、図７、図９、図
１０、図１２、図１３、図２９および図３０の場合の構
成を変形させる場合にも、同様にして適用できる。

【０１２９】（実施例１３）本発明に係る実施例１３
は、本発明に基づくデータ信号線駆動回路または走査信
号線駆動回路の少なくともいずれかを用いた画像表示装
置である。本実施例のブロック構成は、図２１及び図２
２に示された従来の画像表示装置と同様である。画像表
示装置として、このような構成をとることにより、デー
タ信号線駆動回路ＳＤ及び走査信号線駆動回路ＧＤ内に
発生した不良を救済することが可能となるので、線欠陥
の発生確率を大幅に低減することができる。

【０１３０】また、本技術を、多結晶シリコン薄膜トラ
ンジスタで構成された回路に適用する場合には、プロセ
スの不具合に起因する高い頻度の欠陥発生に対して、非
常に有効となる。

【０１３１】尚、ここで、画像表示装置の駆動回路の構
成素子として、多結晶シリコン薄膜トランジスタを用い
る形態としては、画素アレイと同一ガラス基板上に形成
するモノリシック構造の他、別のガラス基板上に形成し
た駆動回路を、画素アレイ基板に装着するＧＯＧ（グラ
ス・オン・グラス）構造が挙げられる。

【０１３２】以上、本発明に関して幾つかの例を示して
きたが、本発明は以上の実施例に限定されることなく、
同様の概念に基づく全ての構成に当てはまるものであ
る。

【０１３３】

【発明の効果】本発明による場合には、駆動回路は１個
以上のブロックから構成され、各ブロック内において、
信号線と同数の正規駆動回路ユニットと、１つ以上の予
備駆動回路ユニットを配置し、正規駆動回路に不良があ
るときには、それ以降の駆動回路ユニットの接続を、順
次、隣の駆動回路ユニットに切り替える手段を有するの
で、これにより、駆動回路に複数の不良が存在する場合
にも救済が可能となるとともに、救済のための工程が少
なくなり、救済率の向上と救済コストの低減が図られ
る。また、予備駆動回路を利用する場合に、隣の駆動回
路ユニットに切り替える構成をとるので、信号経路の迂
回はなく、本発明の技術による信号の遅延は殆ど生じな
い。

【０１３４】以上のように、製造工程中に発生する欠陥
に起因する駆動回路の不良を、高い確率で、低コスト
に、しかも、他へ殆ど悪影響を与えることなく、救済で
きるので、良品率の高い画像表示装置を得ることが可能
となる。

【図面の簡単な説明】

【図１】本発明に係るデータ信号線駆動回路の１つのブ
ロックの構成例を示す図であり、（ａ）はブロック内に
不良のない場合、（ｂ）は不良のある場合である。

【図２】図１のデータ信号線駆動回路についての具体的
な回路構成例を示す図である。

【図３】図１のデータ信号線駆動回路についての他の具
体的な回路構成例を示す図である。

【図４】（ａ−１）〜（ａ−３）はヒューズの構成を示
す図であり、（ｂ−１）〜（ｂ−３）はアンチヒューズ
の構成を示す図である。

【図５】本発明に係るデータ信号線駆動回路の１つのブ
ロックの他の構成例を示す図であり、（ａ）はブロック
内に不良のない場合、（ｂ）は不良のある場合である。

【図６】図５のデータ信号線駆動回路についての具体的
な回路構成例を示す図である。

【図７】図５のデータ信号線駆動回路についての他の具
体的な回路構成例を示す図である。

【図８】本発明に係る走査信号線駆動回路の１つのブロ
ックの構成例を示す図であり、（ａ）はブロック内に不
良のない場合、（ｂ）は不良のある場合である。

【図９】図８の走査信号線駆動回路についての具体的な
回路構成例をす図である。

【図１０】図８の走査信号線駆動回路についての他の具
体的な回路構成例を示す図である。

【図１１】本発明に係る走査信号線駆動回路の１つのブ
ロックの他の構成例を示す図であり、（ａ）はブロック
内に不良のない場合、（ｂ）は不良のある場合である。

【図１２】図１１の走査信号線駆動回路についての具体
的な回路構成例を示す図である。

【図１３】図１１の走査信号線駆動回路についての他の
具体的な回路構成例を示す図である。

【図１４】実施例５にかかるデータ信号線駆動回路の１
ブロックの構成例を示す図である。

【図１５】実施例６にかかるデータ信号線駆動回路の１
ブロックの構成例を示す図である。

【図１６】実施例７にかかるデータ信号線駆動回路の１
ブロックの構成例を示す図である。

【図１７】実施例８にかかるデータ信号線駆動回路の１
ブロックの構成例を示す図である。

【図１８】実施例１０にかかるデータ信号線駆動回路の
１ブロックの構成例を示す図である。

【図１９】実施例１１にかかるデータ信号線駆動回路の
１ブロックの構成例を示す図である。

【図２０】実施例１２にかかるデータ信号線駆動回路の
１ブロックの構成例を示す図である。

【図２１】本発明、及び、従来の液晶表示装置の構成を
示すブロック図である。

【図２２】（ａ）は、本発明、及び、従来の液晶表示装
置の構成、（ｂ）はその画素構成を示す図である。

【図２３】従来の液晶表示装置において、点順次駆動方
式のデータ信号線駆動回路の構成例を示す図である。

【図２４】従来の液晶表示装置において、線順次駆動方
式のデータ信号線駆動回路の構成例を示す図である。

【図２５】図２４に示すデータ信号線駆動回路におい
て、アンプ回路の構成例を示す図である。

【図２６】従来の液晶表示装置において、走査信号線駆
動回路の構成例を示す図である。

【図２７】図２３、及び、図２４に示したデータ信号線
駆動回路、及び、図２６に示した走査信号線駆動回路に
おいて用いられる走査回路（シフトレジスタ）の構成例
を示す図である。

【図２８】走査回路の他の方式であるデコーダ回路の構
成例を示す図である。

【図２９】実施例９にかかるデータ信号線駆動回路の１
ブロックの構成例を示す図である。

【図３０】実施例９の構成を図１４の構成に適用したも
のであり、データ信号線駆動回路の１ブロックの構成例
を示す図である。

【符号の説明】

ＳＲ 正規シフトレジスタ ＳＲＲ 予備シフトレジスタ ＳＤＵ 正規映像信号出力回路 ＳＤＵＲ 予備映像信号出力回路 ＧＤＵ 正規走査信号出力回路 ＧＤＵＲ 予備走査信号出力回路 ＳＷ１、ＳＷ２ 切り替え回路 ＳＬ データ信号線 ＧＬ 走査信号線 ＦＵＳ ヒューズ ＲＥＳ 抵抗素子 ＶＣＣ 電源電圧端子 ＧＮＤ アース端子 ＡＲＹ 画素アレイ ＧＤ 走査信号線駆動回路 ＳＤ データ信号線駆動回路 ＴＩＭ タイミング信号生成回路 ＤＡＴ 映像信号 ＳＹＮ タイミング信号 ＰＩＸ 画素 ＣＫＳ、ＣＫＧ クロック信号 ＳＰＳ、ＳＰＧ スタートパルス信号 ＧＰＳ パルス信号 ＶＧＨ 走査信号線回路高電位 ＶＧＬ 走査信号線回路低電位 ＶＳＨ データ信号線回路高電位 ＶＳＬ データ信号線回路低電位 ＣＬ 液晶容量 ＣＳ 補助容量 ＳＷ 画素トランジスタ ＬＡＴ ラッチ回路 ＳＷＴ サンプリング回路 ＴＲＦ 転送信号 ＡＭＰ アンプ回路 Ｃｓａｍｐ、Ｃｈｏｌｄ 保持容量 ＢＵＦ バッファ回路 ＣＬＫ、／ＣＬＫ クロック信号 Ａ１、Ａ２…、Ａ１ ，Ａ２ …アドレス信号 ＴＲ１ａ、ＴＲ１ｂ… トランジスタ Ｖｂ１ａ、Ｖｂ１ｂ… バイアス電圧

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 昭60−64394（ＪＰ，Ａ) 特開 昭63−289589（ＪＰ，Ａ) 実開 平２−39215（ＪＰ，Ｕ) 特表 平５−502737（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G02F 1/133 G09G 3/36

Claims (20)

(57)【特許請求の範囲】
1. 【請求項１】 時系列でパルス信号をそれぞれ出力する
   複数の走査回路と、各走査回路にそれぞれ接続されて、
   各走査回路から出力されるパルス信号に同期して映像信
   号をそれぞれ取り込んで該映像信号をそれぞれ出力する
   複数の正規映像信号出力回路と、各正規映像信号出力回
   路の出力が与えられるようにそれぞれ接続された複数の
   データ信号線とを有する複数のブロックを具備し、 各ブロックは、 前記正規映像信号出力回路と同機能を有する少なくとも
   １つの予備映像信号出力回路と、 各正規映像信号出力回路にそれぞれ接続された走査回路
   およびデータ信号線のうちの少なくとも１つを、隣接す
   る正規映像信号出力回路に切り替え可能とするととも
   に、各正規映像信号出力回路にそれぞれ接続された走査
   回路およびデータ信号線のうちの少なくとも１つを、前
   記予備映像信号出力回路に切り替え可能とする切り替え
   手段とを有する、データ信号線駆動回路。
2. 【請求項２】 時系列でパルス信号をそれぞれ出力する
   複数の走査回路と、各走査回路にそれぞれ接続されて、
   各走査回路から出力されるパルス信号に同期して映像信
   号をそれぞれ取り込んで該映像信号をそれぞれ出力する
   複数の正規映像信号出力回路と、各正規映像信号出力回
   路の出力が与えられるようにそれぞれ接続された複数の
   データ信号線とを有する複数のブロックを具備し、 各ブロックは、 前記走査回路と同機能を有する少なくとも１つの予備走
   査回路と、 該予備走査回路に接続されて、前記正規映像信号出力回
   路と同機能を有する予備映像信号出力回路と、 全ての走査回路同士が相互に接続された状態から、いず
   れかの走査回路が他の走査回路に対して非接続状態にな
   るとともに、前記予備走査回路が接続状態となるように
   切り替え可能とする切り替え手段と、 各正規映像信号出力回路にそれぞれ接続されたデータ信
   号線のうちの少なくとも１つを、隣接する正規映像信号
   出力回路に切り替え可能とするとともに、各正規映像信
   号出力回路にそれぞれ接続されたデータ信号線のうちの
   少なくとも１つを、前記予備映像信号出力回路に切り替
   え可能とする第２切り替え手段とを有する、 データ信号線駆動回路。
3. 【請求項３】 前記切り替え手段を制御する制御手段
   が、２つの電源端子の間に直列接続された複数のヒュー
   ズと抵抗素子からなる請求項１に記載のデータ信号線駆
   動回路。
4. 【請求項４】 前記切り替え手段および前記第２切り替
   え手段を制御する制御手段が、２つの電源端子の間に直
   列接続された複数のヒューズと抵抗素子からなる請求項
   ２に記載のデータ信号線駆動回路。
5. 【請求項５】 前記切り替え手段または前記第２切り替
   え手段を制御する制御手段が、２つの電源端子の間に直
   列接続された複数のヒューズと抵抗素子からなると共
   に、該抵抗素子に隣接して、全ての走査回路同士を接続
   状態とする際に切断されるヒューズが設けられている請
   求項１または２に記載のデータ信号線駆動回路。
6. 【請求項６】 前記切り替え手段または前記第２切り替
   え手段を制御する制御手段が、２つの電源端子の間に直
   列接続された複数のヒューズと抵抗素子からなるものを
   ２系統備え、一方の系統と他方の系統とを電位逆向きに
   して設けられている請求項１または２に記載のデータ信
   号線駆動回路。
7. 【請求項７】 前記切り替え手段または前記第２切り替
   え手段を制御する制御手段が、２つの電源端子の間に直
   列接続された複数のヒューズを備えると共に、一方の電
   源端子側にアンチヒューズを備える請求項１または２に
   記載のデータ信号線駆動回路。
8. 【請求項８】 前記切り替え手段または前記第２切り替
   え手段を制御する制御手段が、１対のヒューズとアンチ
   ヒューズとからなる請求項１または２に記載のデータ信
   号線駆動回路。
9. 【請求項９】 前記正規映像信号出力回路は、前記パル
   ス信号に同期して取り込んだ映像信号を、そのまま、デ
   ータ信号線に出力する手段を有する請求項１乃至８のい
   ずれか一つに記載のデータ信号線駆動回路。
10. 【請求項１０】 前記正規映像信号出力回路は、前記パ
    ルス信号に同期して取り込んだ映像信号を、増幅して、
    データ信号線に出力する手段を有する請求項１乃至８の
    いずれか一つに記載のデータ信号線駆動回路。
11. 【請求項１１】 時系列でパルス信号をそれぞれ出力す
    る複数の走査回路と、各走査回路にそれぞれ接続され
    て、各走査回路から出力されるパルス信号に同期して走
    査信号をそれぞれ出力する複数の正規走査信号出力回路
    と、各正規走査信号出力回路の出力が与えられるように
    それぞれ接続された複数の走査信号線とを有する複数の
    ブロックを具備し、 各ブロックは、 前記正規走査信号出力回路と同機能を有する少なくとも
    １つの予備走査信号出力回路と、 各正規走査信号出力回路にそれぞれ接続された走査回路
    および走査信号線のうちの少なくとも１つを、隣接する
    正規走査信号出力回路に切り替え可能とするとともに、
    各正規走査信号出力回路にそれぞれ接続された走査回路
    および走査信号線のうちの少なくとも１つを、前記予備
    走査信号出力回路に切り替え可能とする切り替え手段と
    を有する、 走査信号線駆動回路。
12. 【請求項１２】 時系列でパルス信号をそれぞれ出力す
    る複数の走査回路と、各走査回路にそれぞれ接続され
    て、各走査回路から出力されるパルス信号に同期して走
    査信号をそれぞれ出力する複数の正規走査信号出力回路
    と、各正規走査出力回路の出力が与えられるようにそれ
    ぞれ接続された複数の走査信号線とを有する複数のブロ
    ックを具備し、 各ブロックは、 前記走査回路と同機能を有する少なくとも１つの予備走
    査回路と、 該予備走査回路に接続されて、前記正規走査信号出力回
    路と同機能を有する予備走査信号出力回路と、 全ての走査回路同士が相互に接続された状態から、いず
    れかの走査回路が他の走査回路に対して非接続状態にな
    るとともに、前記予備走査回路が接続状態になるように
    切り替え可能とする切り替え手段と、 各正規走査信号出力回路にそれぞれ接続された走査信号
    線のうちの少なくとも１つを、隣接する正規走査信号出
    力回路に切り替え可能とするとともに、各正規映像信号
    出力回路にそれぞれ接続されたデータ信号線のうちの少
    なくとも１つを、前記予備映像信号出力回路に切り替え
    可能とする第２切り替え手段とを有する、 データ信号線駆動回路。
13. 【請求項１３】 前記切り替え手段を制御する制御手段
    が、２つの電源端子の間に直列接続された複数のヒュー
    ズと抵抗素子からなる請求項１１に記載の走査信号線駆
    動回路。
14. 【請求項１４】 前記切り替え手段および前記第２切り
    替え手段を制御する制御手段が、２つの電源端子の間に
    直列接続された複数のヒューズと抵抗素子からなる請求
    項１２に記載の走査信号線駆動回路。
15. 【請求項１５】 前記切り替え手段または前記第２切り
    替え手段を制御する制御手段が、２つの電源端子の間に
    直列接続された複数のヒューズと抵抗素子からなると共
    に、該抵抗素子に隣接して、全ての走査回路同士を接続
    状態とする際に切断されるヒューズが設けられている請
    求項１１または１２に記載の走査信号線駆動回路。
16. 【請求項１６】 前記切り替え手段または前記第２切り
    替え手段を制御する制御手段が、２つの電源端子の間に
    直列接続された複数のヒューズと抵抗素子からなるもの
    を２系統備え、一方の系統と他方の系統とを電位逆向き
    にして設けられている請求項１１または１２に記載の走
    査信号線駆動回路。
17. 【請求項１７】 前記切り替え手段または前記第２切り
    替え手段を制御する制御手段が、２つの電源端子の間に
    直列接続された複数のヒューズを備えると共に、一方の
    電源端子側にアンチヒューズを備える請求項１１または
    １２に記載の走査信号線駆動回路。
18. 【請求項１８】 前記切り替え手段または前記第２切り
    替え手段を制御する制御手段が、１対のヒューズとアン
    チヒューズとからなる請求項１１または１２に記載の走
    査信号線駆動回路。
19. 【請求項１９】 マトリクス状に設けられた表示用画素
    と、該画素に映像信号を与えるデータ信号線駆動回路
    と、該画素への書き込みを制御する走査信号線駆動回路
    とを具備するアクティブ・マトリクス型画像表示装置に
    おいて、該データ信号線駆動回路が請求項１乃至１０のいずれか
    一つに記載のデータ信号線駆動回路、または該走査信号
    線駆動回路が、請求項１１乃至１８のいずれか一つに記
    載の走査信号線駆動回路である、 画像表示装置。
20. 【請求項２０】 前記データ信号線駆動回路および前記
    走査信号線駆動回路の少なくとも一方の構成素子が、非
    単結晶シリコン薄膜トランジスタである請求項１９に記
    載の画像表示装置。