以下、本発明に係る実施の形態を図面に基づいて説明する。
〔実施形態1〕
本発明の第1の実施形態について、図1および図2を参照して以下に説明する。
(自己修復回路の構成)
はじめに、図1を参照して、本実施の形態に係る、自己修復可能な表示駆動用半導体集積回路(以下、集積回路とする)10の構成について説明する。なお、説明を簡単にするため、図28に示す従来の集積回路の説明と同様、18出力の構成について説明するが、集積回路10は18出力の構成に限定されない。
図1は、本実施の形態に係る、通常動作を行う場合の集積回路10の構成を示す図である。集積回路10は、D−フリップフロップ_1〜D−フリップフロップ_18(以下、DF_1〜DF_18と略称し、総称する場合はDFとする)とスイッチSWA1〜SWA18(以下、総称する場合は、スイッチSWAとする)とラッチ回路DLA_1〜DLA_18(以下、総称する場合はラッチ回路DLAとする)とホールド回路DLB_1〜DLB_18(以下、総称する場合はホールド回路DLBとする)と出力回路11_1〜11_18(以下、総称する場合は出力回路11とする)とスイッチSWB1〜SWB18(以下、総称する場合はスイッチSWBとする)と信号出力端子OUT1〜OUT18(以下、出力端子OUT1〜OUT18とする)と予備の出力回路11_19とを備えている。
集積回路10は、出力端子OUT1〜OUT18を介して表示装置(図示せず)と接続され、表示装置を駆動する。
なお、本実施の形態では、特許請求の範囲における映像信号出力部は、出力回路11に対応しており、特許請求の範囲におけるラッチ部は、ラッチ回路DLAとホールド回路DLBとによって構成されるブロックに対応している。
集積回路10におけるDF_1〜DF_18(選択部)は、図29に示す従来の液晶駆動用半導体集積回路101と同様、ポインタ用シフトレジスタ回路を構成しており、図30に示すタイミングチャートの動作を行う。
出力回路11は、それぞれ、階調データを階調電圧信号に変換するDAC(Digital Analog Converter)回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路(判定部)と、判定回路による動作の良否を示す判定フラグを備えている。なお、図1では、出力回路11_Aにおける判定フラグは、FlagAと表記している。例えば、出力回路11_1の良否判定結果はFlag1、出力回路11_2の良否判定結果はFlag2、・・・出力回路11_18の良否判定結果はFlag18のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「0」、不良時には「1」となるように設定されている。
スイッチSWA1〜18は、DLB_1〜DLB_18と出力回路11_1〜11_18との間に設けられている。スイッチSWB1〜18は、出力回路11_1〜11_19と出力端子OUT1〜OUT18との間に設けられている。また、DLB_1〜DLB_18は、それぞれ、DLA_1〜DLA_18と接続されており、ラッチ部に対応するブロックを形成している。
また、スイッチSWA1〜18およびSWB1〜18は、それぞれ、端子0、端子1、および端子2を備えており、端子0と端子1を接続する状態と、端子0と端子2とを接続する状態との2つの状態をもつスイッチ回路であり、Flag1〜18の値に基づいて接続状態は切り替わる。より詳細に説明すれば、SWA1〜18の接続状態は、それぞれ、Flag_X1〜FlagX18の値によって決定される。Flag_X1〜Flag_X18はFlag1からFlag18の組み合わせで決定され、組み合わせは図1の下に論理式として示している。
なお、Flag_X1〜Flag_X18を生成する具体的な構成は図示していないが、図1に示す論理演算を実行可能な構成であればよく、特に限定はされない。
SWA1〜18は、Flag_X1〜Flag_X18の値が「0」のとき、端子0と端子1とが接続される。一方、Flag1〜18の値が「1」のとき、端子0と端子2とが接続される。例えば、Flag1の値が「0」のとき、すなわち、出力回路11_1の動作が良の場合には、図1に示す論理式により、Flag_X1は「0」となり、SWA1は、端子0と端子1とが接続される。一方、Flag1の値が「1」のとき、すなわち、出力回路11_1の動作が不良の場合、Flag_X1は「1」となり、SWA1は、端子0と端子2とが接続される。SWB1〜SWB18においても同様にして、接続の状態が決定される。図1では、各スイッチSWA1〜SWA18、および、SWB1〜SWB18の状態を決定する信号(Flag1〜18)を矢印で示している。なお、Flag_X1〜X18は、図示しない制御部によって決定される。そして、特許請求の範囲における第1の接続切替部は、図示しない制御部および各スイッチSWB1〜SWB18に対応しており、特許請求の範囲における第2の接続切替部は、図示しない制御部および各スイッチSWA1〜SWA18に対応している。
なお、DLA_1〜DLA_18、DLB_1〜DLB_18は、DATA信号線を介して入力される階調データを表すデジタル信号をラッチする回路であり、図1では、各々1回路示しているが、外部から入力される階調データが6ビットであれば6回路、8ビットであれば8回路必要となる。しかしながら、説明が煩雑になるため1回路で代表している。
(通常動作)
次に、集積回路10において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図1を用いて説明する。上述のとおり、図1は、本実施の形態に係る、通常動作を行う場合の集積回路10の構成を示す図である。
不良の出力回路が発生していない場合、出力回路11におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18の組み合わせのORで構成されるFlag_X1〜Flag_X18も、すべて「0」となる。そのため、図1に示すとおり、集積回路10におけるSWA1〜SWA18は、いずれも、端子0と端子1とが接続された状態となり、集積回路10は、図29に示す従来の回路と同様の構成となる。
以下に、集積回路10の動作について説明する。ポインタ用シフトレジスタを構成する各DFには、CLK信号線を介してクロック信号が入力され、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。そして、DF_1〜DF_18の出力部Qからの出力信号は、それぞれ、次段のDFの入力部Dに入力されると共に、各々の出力部Qに接続する各ラッチ回路DLAに選択信号として入力される。選択信号は、外部から入力される階調データをラッチするラッチ回路を選択するための信号である。
はじめに、ポインタ用シフトレジスタ回路の初段のDF_1に、SP信号線を介して動作開始パルス信号(SP信号)が入力される。ポインタ用シフトレジスタの初段のDF_1は、CLK信号の立ち上がりのタイミングにおいてSP信号の「H」パルスを取り込み、出力部Qから「H」の信号を出力する。CLK信号の次の立ち上がりでは、SP信号は「L」になっており、出力部Qから「L」の信号を出力する。
DF_2〜DF_18は、DF_1と同様に、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。これにより、DF_1〜DF_18の中で、1クロック毎に、「H」パルスの信号を出力するDFが順次切り替わる。以下では、DF_1〜DF_18からの出力を、それぞれ、Q(DF_1)〜Q(DF_18)と表す。また、同様に、ラッチ回路DLA_1〜DLA_18からの出力を、それぞれ、Q(DLA_1)〜Q(DLA_18)と表し、ホールド回路DLB_1〜DLB_18からの出力を、それぞれ、Q(DLB_1)〜Q(DLB_18)と表す。
各ラッチ回路には、DATA信号線を介して階調データが入力される。DATA信号線を介して入力される階調データは、CLK信号の立下り毎に変化する。つまり、CLK信号の立下りのタイミングに同期して、D1からD2へ、D2からD3へ、・・・と変化する。各ラッチ回路は、ゲートGに入力される選択信号が「H」の間、入力部Dに入力される信号を取り込み、出力部Qに出力する。すなわち、ラッチ回路DLA_1〜DLA_18は、それぞれ、入力されるQ(DF_1)〜Q(DF_18)が「H」の間、外部から入力される階調データを取り込み、出力部Qに出力する。
これにより、階調データの変化のタイミングと同期して、順次、ラッチ回路DLA_1〜DLA_18が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Q(DF_1)〜Q(DF_18)の「H」パルスにより、ラッチ回路DLA_1〜DLB_18は、順次、階調データ「D1」〜「D18」を取り込む。そして、ラッチ回路DLA_1〜DLA_18は、Q(DF_1)〜Q(DF_18)が「L」の間、取り込んだ階調データを保持する。
例えば、ラッチ回路DLA_1は、入力されているQ(DF_1)が「H」のときに、DATA信号線を介して「D1」の階調データを取り込む。その後、Q(DF_1)が「L」になるときには、DATA信号線を介して「D1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_1の出力部Qからの出力であるQ(DLA_1)として、以降、「D1」が保持される。
また、Q(DF_1)は、次段のDF_2の入力部Dにも入力されており、DF_2に入力されるCLK信号が立ち上がりのタイミングにおいて、Q(DF_1)は「L」になる前(すなわち、「H」の状態)であるため、DF_2の出力部Qから出力される信号であるQ(DF_2)は「H」になる。そして、DLA_2は、入力されているQ(DF_2)が「H」の期間、DATA信号線を介して「D2」の階調データを取り込む。その後、Q(DF_2)が「L」になるときには、DATA信号線を介して「D2」の階調データが入力されている状態が続いているため、ラッチ回路DLA_2の出力部Qからの出力であるQ(DLA_2)として、以降、「D2」が保持される。
同様にして、Q(DF_3)〜Q(DF_18)が「L」になるときに、DLA_2〜DLA_18の出力部Qからの出力であるQ(DLA_2)〜Q(DLA_18)として、階調データ「D2」〜「D18」が保持される。
以上のように、ポインタ用シフトレジスタ回路を構成する各DFは、DF_1から順次パルスをシフトし、このパルスによるDLA_1からDLA_18は、DATA信号線を介して、順次、階調データ「D1」〜「D18」を取り込む。そして、ホールド回路DLB_1〜DLB_18の入力部Dには、それぞれ、DLA_1〜DLA_18の出力部Qにおいて保持された階調データ「D1」〜「D18」が入力されている。
さらに、図1に示す集積回路10は、DLA_1から順次階調データの取り込みを開始し、DLA_18がデータを取り込んだ後、LS信号線に「H」パルスを入力する。つまり、ホールド回路DLB_1〜DLB_18のゲートGにデータLOAD信号(以下、LS信号とする)としての「H」パルスが入力される。これにより、DLB_1〜DLB_18は入力部Dに入力されている階調データ「D1」〜「D18」を出力部Qから出力する。この動作により、出力回路11には、DLA_1〜DLA_18が順に取り込んだ「D1」〜「D18」の階調データが入力されることになる。そして、出力回路11は、デジタルデータの階調データを階調電圧(すなわち映像信号)に変換し、それぞれ、対応する出力端子OUT1〜18を介して、階調データ「D1」〜「D18」に対応する階調電圧を出力する。
(自己修復の動作)
集積回路10において、出力回路11_7に異常が発生し、判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復の動作について、図2を用いて説明する。
図2は、本実施の形態に係る、自己修復動作を行う場合の集積回路10の構成を示す図である。集積回路10では、出力回路11_7に異常が発生し、Flag7が「1」に設定されると、Flag7を含むORで構成されるFlagX7からFlagX18は「1」となる。このため、SWA7〜SWA18の接続状態は、端子0と端子1との接続から、端子0と端子2との間の接続に変更される。
これにより、出力回路11_7への入力はオープンとなり、ホールド回路DLB_7の出力部Qは、出力回路11_8に接続され、ホールド回路DLB_8の出力部Qは、出力回路11_9に接続され、ホールド回路DLB_9の出力部Qは、出力回路11_10に接続される。つまり、ホールド回路DLBと出力回路11とが一段ずつ順次ずれて接続され、最後にホールド回路DLB_18の出力部Qが予備の出力回路19に接続される。つまり、本発明に係る集積回路10では、切替スイッチによって、異常が発生した出力回路11_7に階調データは入力されなくなる。
また、このとき、集積回路10では、図3に示すとおり、FlagX7からFlagX18で制御されるスイッチSWB7からSWB18の接続が、端子0と端子1との接続から端子0と端子2との接続に切り替わっているため、出力回路11_7は出力端子OUT1〜OUT18のいずれにも接続されない。そして、出力端子OUT7には出力回路11_8、出力端子OUT8には出力回路11_9と、順次、出力回路がシフトして出力端子に接続され、最後の予備の出力回路11_19が出力端子OUT18に接続される。
以上の説明のとおり、出力回路の不良が検出された場合には、ホールド回路DLB_1〜DLB_18と出力回路11_1〜11_19との接続を切り替えると共に、出力回路11_1〜11_19と出力端子OUT1〜OUT18との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することにより、自己修復が可能な構成を実現する。
(出力回路の不具合の検出)
以下に、集積回路10における出力回路11_1〜11_18の不具合の検出方法について説明する。出力回路11_1〜11_18の不具合の検出は、出力回路11_1〜11_18の各々が備えるオペアンプにおいて、基準となる電圧と、出力回路11_1〜11_18の各々が備えるDAC回路から出力される電圧とを比較することにより行う。出力回路11_1〜11_18の不具合の検出方法には、予備の出力回路11_19が備えるDAC回路から出力される電圧を、各出力回路が備えるDAC回路からの電圧と比較して判断する「第1の不具合検出方法」や、出力回路11_1〜11_18の各々が備えるDAC回路から出力される電圧を相互に比較して判断する「第2の不具合検出方法」がある。
(第1の不具合検出方法)
以下に、予備の出力回路から出力される電圧を各出力回路からの電圧と比較して判断する「第1の不具合検出方法」について、図3〜図10を参照して説明する。
図3は、予備の出力回路11_19を用いて、通常の出力回路11_1〜11_18における不具合の検出を行う構成を示す図である。図3において、DAC_1、オペアンプ1_1、スイッチ2a、2b、判定回路3_1、判定フラグ4_1、およびプルアップ・プルダウン回路5_1によって構成されるブロックが図1の出力回路11_1に対応し、DAC_2、オペアンプ1_2、スイッチ2、2b、判定回路3_2、判定フラグ4_2、およびプルアップ・プルダウン回路5_2によって構成されるブロックが図1の出力回路11_2に対応し、DAC_3、オペアンプ1_3、スイッチ2、2b、判定回路3_3、判定フラグ4_3、およびプルアップ・プルダウン回路5_3によって構成されるブロックが図1の出力回路11_3に対応し、DAC_19およびオペアンプ1_19によって構成されるブロックが図1の予備の出力回路11_19に対応している。
図3に示す回路は、図1に示す自己修復の動作を行う集積回路10の一部として組み込まれており、各出力回路は隣り合う2つの出力回路からの出力を切替可能なスイッチに接続され、例えば、出力端子OUT1は、出力回路11_1および出力回路11_2からの出力を切替可能なスイッチに接続されており、出力端子OUT2は、出力回路11_2および出力回路11_3からの出力を切替可能なスイッチに接続されている。
なお、図3では、説明のため、出力回路11_1〜11_3および予備の出力回路11_19のみを示しているが、不具合の検出は、全ての通常の出力回路11_1〜11_18について行われる。
集積回路10は、ラッチ回路DLA_1〜DLA_3とホールド回路DLB_1〜DLB_3と出力回路11_1〜11_3と複数のスイッチ2aおよび2bを備えている。また、集積回路10は、予備回路としてのラッチ回路DLA_19、ホールド回路DLB_19、および出力回路11_19も備えている。
なお、図1においては、本願発明の特徴的な構成のみを示しており、予備回路としてのラッチ回路DLA_19、およびホールド回路DLB_19は図示していないが、本実施の形態に係る出力回路の第1の不具合検出方法を実行する構成においては、図3に示すとおり、集積回路10において、ラッチ回路DLA_19、およびホールド回路DLB_19が備えられる。
ラッチ回路DLA_1〜DLA_3には、DATA信号線を介して、出力端子OUT1〜OUT3のそれぞれに対応する階調データが入力される。さらに、階調データは、ホールド回路DLB_1〜DLB_3を介して出力回路11_1〜11_3に入力され、出力回路11_1〜11_3において、デジタルの階調データから階調電圧信号に変換される。
また、複数のスイッチ2aは、test信号によってON,OFFが切り替わり、また、複数のスイッチ2bは、testB信号によってON,OFFが切り替わる。なお、スイッチ2aおよびスイッチ2bは、「H」の信号を入力した場合にONとなり、「L」の信号を入力した場合にOFFとなる。
(不良判定を行わない場合の動作)
次に、図3において、不良判定を行わない場合、つまり表示装置が階調電圧を出力する、表示駆動を行うときの通常動作について説明する。
通常動作の場合は、test信号は「L」であり、testB信号は「H」となる。このとき、スイッチ2aはOFFとなり、スイッチ2bはONとなる。これにより、ラッチ回路DLA_1〜DLA_3には、ポインタ用シフトレジスタ回路(図示せず)からSTR1〜STR3信号(以下、総称する場合は、STR信号とする)が入力される。STR信号は、図1に示すDF_1〜DF_18における出力部Qからの出力、すなわち選択信号に対応している。
ラッチ回路DLA_1〜DLA_3は、入力されたSTR信号に基づいて、階調データの入力端子より、DATA信号線を介して自身に対応する階調データを取得する。ホールド回路DLB_1〜DLB_3は、ラッチ回路DLA_1〜DLA_3が取得した階調データを、LS信号に基づいて出力する。
次に、DAC_1〜DAC_3は、それぞれ、ホールド回路DLB_1〜DLB_3から階調データを受け取る。そして、DAC_1〜DAC_3は、デジタルの階調データを階調電圧信号に変換し、オペアンプ1_1〜1_3の正極性入力端子に出力する。ここで、オペアンプ1_1〜1_3の出力は、スイッチ2bがONしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ1_1〜1_3は、ボルテージフォロワとして動作する。したがって、オペアンプ1_1〜1_3は、DAC_1〜DAC_3からの階調電圧に対して、バッファ回路の役割を果たすことになり、自信の正極性入力端子に入力された階調電圧信号を、対応する出力端子OUT1〜OUT3に出力する。
以上の説明のとおり、出力端子ごとに直列に接続されたラッチ回路とホールド回路とDAC回路とオペアンプとを含むブロックを出力回路ブロックとすると、出力回路ブロックは、階調データの入力端子より入力された階調データを、表示装置を駆動するための階調電圧に変換し、変換した階調電圧を出力端子を介して表示装置に出力することを目的としている。
(動作確認テストへの切り替え)
DAC回路の動作確認を行う動作確認テストへの切り替えを行う場合、test信号を「H」とし、testB信号を「L」とする。まず、スイッチ2aがONとなることにより、予備のラッチ回路DLA_19には、動作確認テスト用のSTR信号である、TSTR1信号が入力され、ラッチ回路DLA_1〜DLA_3には、動作確認テスト用のSTR信号である、TSTR2信号が入力される。さらに、オペアンプ1_1〜1_3の負極性入力端子には、予備のDAC_19からの階調電圧が入力される。また、スイッチ2bがOFFになったことにより、オペアンプ1_1〜1_3の出力は、自身の負極性入力端子への負帰還が遮断される。その結果、オペアンプ1_1〜1_3は、自身の正極性入力端子に直列に接続されたDAC_1〜DAC_3からの出力電圧と、予備のDAC回路であるDAC_19からの出力電圧とを比較するコンパレータとなる。
なお、test信号およびtestB信号は、動作確認テストの切り替え、および動作確認テストの動作をコントロールする、制御回路(図示しない)より出力される。また、この制御回路(制御手段)は、動作確認テストにおける、データバスを介して入力される階調データ、および、データLOAD信号を制御する回路でもある。さらに、この制御回路は、通常動作中の階調データ、データLOAD信号、シフトクロック用入力信号を制御する制御回路と同一であってもよいし、異なる制御回路であってもよい。
(第1の不具合検出方法の動作確認テスト1)
次に、動作確認テストの1つ目の手順を、図4を参照して以下に説明する。図4は、第1の不具合検出方法における1つ目の手順を示すフローチャート図である。
上述のとおり、図3では、出力回路11_1〜11_3および予備の出力回路11_19のみを示しているが、不具合の検出は、図1に示す全ての通常の出力回路11_1〜11_18について行われる。以下では、出力回路11_1〜11_18に含まれるDAC_1〜DAC_18の不良判定を行って、出力回路11_1〜11_18の不具合を検出する方法について説明する。
なお、図1に示す出力回路11_1〜11_18は、それぞれ、オペアンプ1_1〜1_18、判定回路3_1〜3_18、判定フラグ4_1〜4_18、およびプルアップ・プルダウン回路5_1〜5_18を含んで構成される。
図4に示すステップS21(以下、S21と略称する)において、test信号を「H」とし、testB信号を「L」とする。すでに上述したように、S21により、オペアンプ1_1〜1_18はコンパレータの役割を有することとなる。
次に、S22において、図示しない制御回路が備えるカウンタmを0に初期化する。さらに、制御回路は、カウンタmの値に対応する階調mの階調データを、ここでは、階調0の階調データを、TSTR1信号をアクティブにし、データバスを介して予備のラッチ回路DLA_19に格納する。さらに、制御回路は、カウンタmの値に1を加算した、階調m+1の階調データを、ここでは、階調1の階調データを、TSTR2信号をアクティブにし、データバスを介して、ラッチ回路DLA_1〜DLA_18に格納する。
次に、予備のホールド回路DLB_19は、データLOAD信号に基づいて、ラッチ回路DLA_19より、階調0の階調データを取得する。さらに、DAC_19は、ホールド回路DLB_19より階調データを入力し、階調0の階調電圧を、オペアンプ1_1〜1_18の負極性入力端子に出力する(S23)。一方、ホールド回路DLB_1〜DLB_18は、データLOAD信号に基づいて、ラッチ回路DLA_1〜DLA_18より、階調1の階調データを取得する。さらに、DAC_1〜DAC_18は、ホールド回路DLB_1〜DLB_18より階調データを入力する。DAC_1〜DAC_18は、自身に直列に接続された、各オペアンプ1_1〜1_18の正極性入力端子に、階調1の階調電圧を出力する(S23)。なお、本発明の集積回路は、n階調の階調電圧を出力するものであり、階調0の階調電圧が一番低い電圧値であり、階調nの階調電圧が一番高い電圧値であるものとする。
次に、オペアンプ1_1〜1_18は、正極性入力端子に入力したDAC_1〜DAC_18からの階調電圧と、負極性入力端子に入力したDAC_19からの階調電圧とを比較する(S24)。具体的には、オペアンプ1_1〜1_18は、自身の正極性入力端子に階調1の階調電圧を入力し、自身の負極性入力端子に階調0の階調電圧を入力する。ここで、DAC_1〜DAC_18が正常であれば、階調1の階調電圧が階調0の階調電圧よりも高いため、オペアンプ1_1〜1_18は、「H」レベルの信号を出力する。ここで、オペアンプ1_1〜1_18の出力が「L」レベルの信号であった場合、DAC_1〜DAC_18は不良であることになる。
次に、判定回路3(判定部)は、オペアンプ1_1〜1_18からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。なお、判定回路3_1〜3_18が記憶する期待値は、制御回路より与えられたものである。この動作確認テスト1においては、判定回路3_1〜3_18は期待値を「H」レベルとして記憶している。
ここで、判定回路3_1〜3_18は、オペアンプ1_1〜1_18より入力した信号が、自身が記憶する期待値と同じ、「H」レベルであれば、DAC_1〜DAC_18が正常であると判定する。一方、判定回路3_1〜3_18は、オペアンプ1_1〜1_18より入力した信号が「L」レベルであれば、DAC_1〜DAC18が不良であると判定し、判定フラグ4_1〜4_18に「H」フラグを出力する。判定フラグ4_1〜4_18は、判定回路3_1〜3_18より「H」フラグを入力した場合、入力した「H」フラグを自身の内部メモリに記憶する。(S25)
なお、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力信号を入力し、入力した信号が「H」レベルであれば、判定フラグ4_1〜4_18に「L」フラグを出力し、入力した信号が「L」レベルであれば、判定フラグ4_1〜4_18に「H」フラグを出力する構成としてもよい。この場合、判定フラグ4_1〜4_18は、判定回路3_1〜3_18より一度でも「H」フラグを入力した場合、その後、判定回路3_1〜3_18より「L」フラグを入力しても、判定フラグ4_1〜4_18は「H」フラグを保持しつづける。
また、不良であると判断され、判定フラグ4_1〜4_18が「H」になった場合以後の判定動作を行わない構成にしても良い。
次に、カウンタmの値が、n−1であるかを判定する(S26)。カウンタmの値がn−1以下の場合は、カウンタmの値を1つ増やし、S23〜S25のステップを、mの値がn−1となるまで、繰り返し行う。なお、このnとは、集積回路10が出力できる階調数である。
(第1の不具合検出方法の動作確認テスト2)
次に、動作確認テストの2つ目の手順を、図5を参照して以下に説明する。図5は、第1の不具合検出方法に係る、動作確認テストの2つ目の手順を示すフローチャート図である。
まず、動作確認テスト1においては、常にオペアンプ1_1〜1_18の正極性入力端子に入力される階調電圧が、負極性入力端子に入力される階調電圧より高いため、DAC19に、低い電圧しか出力しないような不具合がある場合や、DAC1_1〜1_18に高い電圧しか出力しないような不具合がある場合には、判定回路3_1〜3_18は、正常を示す「L」フラグを出力してしまう。
したがって、動作確認テスト2においては、オペアンプ1_1〜1_18の正極性入力端子に、負極性入力端子より低い階調電圧を入力して動作確認を行う。
まず、動作確認テスト1が終了した後、カウンタmの値を0に初期化する(S31)。次に、制御回路は、カウンタmの値に1を加算した、階調m+1の階調データを、ここでは、階調1の階調データを、TSTR1信号をアクティブにし、データバスを介して予備のラッチ回路DLA_19に格納する。次に、制御回路は、カウンタmに対応する、階調mの階調データを、ここでは、階調0の階調データを、TSTR2信号をアクティブにし、データバスを介して、ラッチ回路DLA_1〜DLA_18に格納する。
ここで、動作確認テスト1のS23と同様に、DAC_19は、ラッチ回路DLA_19が格納した階調データを、ホールド回路DLB_19を介して入力する。さらに、DAC_19は、入力した階調データに対応する、階調m+1の階調電圧を、ここでは、階調1の階調電圧を、オペアンプ1_1〜1_18の負極性入力端子に出力する。一方、DAC_1〜DAC_18は、ラッチ回路DLA_1〜DLA_18が格納した階調データを、ホールド回路DLB_1〜DLB_18を介して入力する。さらに、DAC_1〜DAC_18は、入力した階調データに対応する、階調mの階調電圧を、ここでは、階調0の階調電圧を、自身に直列に接続された、オペアンプ1_1〜1_18の正極性入力端子に出力する(S32)。
次に、オペアンプ1_1〜1_18は、正極性入力端子に入力したDAC_1〜DAC_18からの階調0の階調電圧と、負極性入力端子に入力したDAC_19からの階調1の階調電圧とを比較する(S33)。ここで、DAC_1〜DAC_18が正常であれば、階調1の階調電圧が階調0の階調電圧よりも高いため、オペアンプ1_1〜1_18は、「L」フラグの信号を出力する。ここで、オペアンプ1_1〜1_18の出力が「H」レベルの信号であった場合、DAC_1〜DAC_18は不良であることになる。
次に、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。この動作確認テスト1においては、判定回路3_1〜3_18は期待値を「L」レベルとして記憶している。ここで、判定回路3_1〜3_18は、オペアンプ1より入力した信号が、自身が記憶する期待値と同じ、「L」レベルであれば、DAC_1〜DAC_18が正常であると判定する。一方、判定回路3_1〜3_18は、オペアンプ1_1〜1_18より入力した信号が「H」であれば、DAC_1〜DAC18が不良であると判定し、判定フラグ4_1〜4_18に「H」フラグを出力する。判定フラグ4_1〜4_18は、判定回路3_1〜3_18より「H」フラグを入力した場合、入力した「H」フラグを自身の内部メモリに記憶する(S34)。以上の、S33〜S34のステップを、mの値がn−1となるまで繰り返し行う(S35、S36)。
(第1の不具合検出方法の動作確認テスト3)
次に、動作確認テストの3つ目の手順を、図6を参照して以下に説明する。図6は、第1の不具合検出方法に係る、動作確認テストの3つ目の手順を示すフローチャート図である。
DAC_1〜DAC_18において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ1_1〜1_18に入力された階調電圧を、オペアンプ1_1〜1_18が保持し続け、動作確認テスト1および2において、不具合を検出できない場合がある。ここで、動作確認テスト3においては、オペアンプ1_1〜1_18の正極性入力端子にプルダウン回路5_1〜5_18を接続する。これにより、DAC_1〜DAC_18の出力がオープンとなる場合、オペアンプ1_1〜1_18の正極性入力端子に、低い電圧を入力することになる。結果、DAC_1〜DAC_18の出力がオープンとなる場合、言い換えれば、DAC_1〜DAC_18より出力がない場合において、実行済の確認テストによる、オペアンプ1の入力された階調電圧を、オペアンプ1が保持し続けることを防ぐことができる。
動作確認テスト3の具体的な手順は、図6に示すように、まず、カウンタmを0に初期化する(S41)。次に、プルアップ・プルダウン回路5_1〜5_18は、オペアンプ1_1〜1_18の正極性入力端子をプルダウンする(S42)。ここからのS43〜S47のステップは、既に上述した動作確認テスト1の、S23〜S27のステップと同様であるため、ここではその説明を省略する。
以上のように、オペアンプ1_1〜1_18の正極性入力端子をプルダウンし、動作確認テスト1の手順を行うことにより、DAC_1〜DAC_18の出力がオープンとなった場合、オペアンプ1は、「L」レベルの信号を出力することになる。結果、判定回路3_1〜3_18は、入力した「L」レベルの信号より、DAC_1〜DAC_18に不具合があると判定し、判定フラグ4が「H」フラグを記憶することになる。
(第1の不具合検出方法の動作確認テスト4)
次に、動作確認テストの4つ目の手順を、図7を参照して以下に説明する。図7は、第1の不具合検出方法に係る、動作確認テストの4つ目の手順を示すフローチャート図である。
ここで、動作確認テスト4は、動作確認テスト3と同様に、DAC_1〜DAC_18の出力がオープンとなる不具合に対応するためのものである。同図に示すように、まず、カウンタmを0に初期化する(S51)。次に、プルアップ・プルダウン回路5_1〜5_18は、オペアンプ1_1〜1_18の正極性入力端子をプルアップする(S52)。ここからのS53〜S57のステップは、既に上述した動作確認テスト2の、S32〜S36のステップと同様であるため、ここではその説明を省略する。
以上のように、オペアンプ1_1〜1_18の正極性入力端子をプルアップし、動作確認テスト2の手順を行うことにより、DAC_1〜DAC_18の出力がオープンとなった場合、オペアンプ1_1〜1_18は、「H」レベルの信号を出力することになる。結果、判定回路3_1〜3_18は、入力した「H」レベルの信号より、DAC_1〜DAC_18に不具合があると判定し、判定フラグ4が「H」を記憶することになる。
(第1の不具合検出方法の動作確認テスト5)
次に、動作確認テストの5つ目の手順を、図8を参照して以下に説明する。図8は、第1の不具合検出方法に係る、動作確認テストの5つ目の手順を示すフローチャート図である。
DAC_1〜DAC_18においては、自身における隣接する2つ階調がショートするという不具合が発生する場合がある。このように、隣接する2つ階調がショートした場合、DAC_1〜DAC_18は、ショートした2つの階調の中間電圧を出力することになる。この不具合の場合、DAC_1〜DAC_18が出力する階調電圧は、正常な場合と比べて、1階調以上の電圧のずれとならない。したがって、動作確認テスト1〜4において、この不具合を検出することはできない。ここで、動作確認テスト5においては、このようなDAC_1〜DAC_18における、隣接する2つの階調がショートした不具合を検出することが目的である。
同図に示すように、まず、カウンタmを0に初期化する(S61)。次に、TSTR1およびTSTR2をアクティブにし、さらに、データバスを介して、階調mの階調データを、ここでは、階調0の階調データを、ラッチ回路DLA_19およびラッチ回路DLA_1〜DLA_18が入力する。次に、DAC_19およびDAC_1〜DAC_18は、ホールド回路DLB_19およびホールド回路DLB_1〜DLB_18を介して、ラッチ回路DLA_19およびラッチ回路DLA_1〜DLA_18より、階調0の階調データを取得する。さらにDAC_19およびDAC_1〜DAC_18は、オペアンプ1_1〜1_18の正極性入力端子および負極性入力端子に、階調0の階調電圧を出力する(S62)。
次に、図示しないスイッチにより、オペアンプ1_1〜1_18の正極性入力端子と、負極性入力端子とをショートする。なお、動作確認テスト1および2において、DAC_1〜DAC_18に不具合がないと判定されている場合は、正極性入力端子と負極性入力端子に入力される階調電圧の差は、1階調以上の電圧差にならない。したがって、正極性入力端子と負極性入力端子とをショートすることによって、大きな電流が流れるという問題はない。
ここで、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートしたことにより、オペアンプ1_1〜1_18の2つの入力端子は、同じ階調電圧を入力することになる。ここで、本来オペアンプ1_1〜1_18は、入出力のオフセット電圧を有しているため、自身の2つの入力端子に同じ階調電圧を入力したとしても、オペアンプ1_1〜1_18の出力は、「H」または「L」のどちらかを出力することになる。この、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプ1_1〜1_18の出力のレベルを、判定回路3_1〜3_18は、期待値として記憶する(S63)。
次に、図示しないスイッチをOFFにして、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とのショートを解除する。このとき、オペアンプ1_1〜1_18の正極性入力端子には、DAC_1〜DAC_18からの階調0の階調電圧が入力され、負極性入力端子には、DAC_19からの階調0の階調電圧が入力される。ここで、DAC_19およびDAC_1〜DAC_18に不具合がなければ、オペアンプ1_1〜1_18の出力は、判定回路3_1〜3_18に記憶した期待値と同じ出力となる。したがって、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力と、自身が記憶する期待値とを比較する(S64)。判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力値が、期待値と異なる値であれば、判定フラグ4_1〜4_18に「H」フラグを出力する(S65)。
次に、図示しないスイッチによって、オペアンプ1_1〜1_18の正極性入力端子にDAC_19からの階調電圧を入力し、負極性入力端子にDAC_1〜DAC_18からの階調電圧を入力するように、オペアンプ1_1〜1_18の入力を切り替える(S66)。ここで、S64と同様の処理を行う(S67)。S67において、判定回路3_1〜3_18が、オペアンプ1_1〜1_18からの出力と、自身が記憶する期待値とが異なれば、判定フラグ4_1〜4_18に「H」フラグを出力する(S68)。このように、正極性入力端子と負極性入力端子とを切り替えることにより、判定回路3_1〜3_18が記憶する期待値が「H」レベルまたは「L」レベルのどちらであっても、DAC_1〜18の不具合を検出可能となる。
以上のS62〜S68のステップを、カウンタmの値がnとなるまで、カウンタmの値を1つ増加させて繰り返し行う(S69、S70)。
(第1の不具合検出方法に係る自己修復)
次に、判定フラグ4が「H」フラグを記憶している場合、言い換えれば、上記動作確認テスト1〜5において、DAC_1〜DAC_18いずれかに不具合があると判定回路3_1〜3_18が判定した場合の修復について、図9を参照して以下に説明する。図9は、前述の自己修復手段にて、自己修復する手順を示すフローチャート図である。
判定回路3_1〜3_18は、DAC_1〜DAC_18が不良であると判定した場合、「H」フラグを判定フラグ4_1〜4_18に出力する。さらに、判定フラグ4_1〜4_18は、判定回路3_1〜3_18からの「H」フラグを入力し、自身の内部に記憶する。ここで、制御回路は、判定フラグ4_1〜4_18が「H」を記録しているかどうかを検出する(S71)。制御回路は、判定フラグ4_1〜4_18が「H」を記憶していないことを検出した場合は、S75の処理に移る。一方、制御回路は、判定フラグ4_1〜4_18が「H」を記憶していることを検出した場合、判定フラグ4_1〜4_18のそれぞれが記憶している「H」のフラグ数を確認する。ここで、判定フラグ4_1〜4_18が記憶している「H」のフラグ数が複数の場合、S73の処理にうつる。一方、判定フラグ4が記憶している「H」のフラグ数が1つの場合は、S74の処理にうつる(S72)。
S74においては、「H」フラグを記憶している判定フラグ4_1〜4_18に対応するDAC_1〜DAC18を無効にし、出力回路全体を修復する処理を行う(S74)。
なお、S74においては、判定フラグ4_1〜4_18が、それぞれ、自身が記憶するフラグを、Flag1〜18として、スイッチSWA1〜SWA18に出力するとともに、Flag_X1〜Flag_X18を求める制御回路に出力する処理も含まれる。
次に、S73の処理について説明する。判定フラグ4_1〜4_18が記憶する「H」フラグの数が、複数であった場合、確率的に予備のDAC19が不良であると考えられる。したがって、S73において、制御回路は、判定フラグ4_1〜4_18が記憶するフラグを全て「L」フラグにし、S75の処理に移行する。次に、S71においてNOと判定された場合、S73の処理後、または、S74の処理後、制御回路は、test信号を「L」に、testB信号を「H」に切り替え、通常動作に移行する(S75)。
次に、集積回路10を搭載する表示装置の電源投入から、動作確認テストを行い、通常動作を行うまでの手順を、図10を参照して以下に説明する。図10は、表示装置の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。
同図に示すように、まず、表示装置に電源投入し、集積回路を初期化することにより、判定フラグ4_1〜4_18は全て「L」フラグになる(S81)。次に、制御回路は、test信号を「H」に、testB信号を「L」にし、動作確認テストの状態に集積回路10を切り替える(S82)。次に、制御回路および集積回路は、上述した動作確認テストを行う(S83)。さらに、全ての動作確認テスト1〜5が終了したかどうかを、制御回路は確認し、不良となる回路がある場合には自己修復を行い、通常動作に移行する(S84)。
(第2の不具合検出方法)
以下に、出力回路から出力する電圧を相互に比較して、不良を判断する「第2の不具合検出方法」について、図11〜図17を参照して説明する。なお、なお、第2の不具合検出方法の説明に関しては、第1の不具合検出方法と異なる箇所についてのみ説明し、重複する箇所についてはその説明を省略する。
まず、第1の不具合検出方法と第2の不具合方法の違いについて簡単に説明する。第1の不具合検出方法は、DAC_1〜DAC_18の出力と、予備のDAC_19の出力を、オペアンプ1_1〜1_18において比較している。一方、第2の不具合検出方法は、互いに隣接する2つのDACを一組とし、互いのDACからの出力を、オペアンプ1_1〜1_20において比較する。
図11は、出力回路11_1〜11_20において、互いに隣接する2つの出力回路を一組として不具合の検出を行う構成を示す図である。図13において、DAC_1、オペアンプ1_1、スイッチ2、2b、判定回路3_1、判定フラグ4_1、およびプルアップ・プルダウン回路5_1によって構成されるブロックが図1の出力回路11_1に対応し、DAC_2、オペアンプ1_2、スイッチ2、2b、判定回路3_2、判定フラグ4_2、およびプルアップ・プルダウン回路5_2によって構成されるブロックが図1の出力回路11_2に対応し、DAC_3、オペアンプ1_3、スイッチ2、2b、判定回路3_3、判定フラグ4_3、およびプルアップ・プルダウン回路5_3によって構成されるブロックが図1の出力回路11_3に対応し、DAC_4、オペアンプ1_4、スイッチ2、2b、判定回路3_4、判定フラグ4_4、およびプルアップ・プルダウン回路5_4によって構成されるブロックが図1の出力回路11_4に対応し、DAC_19、オペアンプ1_19、スイッチ2、2b、判定回路3A、判定フラグ4A、およびプルアップ・プルダウン回路25Aによって構成されるブロックが図1の予備の出力回路11_19に対応している。
なお、図1ではラッチ回路DLA_19、ホールド回路DLB_19、ラッチ回路DLA_20、ホールド回路DLB_20、および出力回路11_20は示されていないが、第2の不具合検出方法を行う場合には、図1に示す集積回路10において、ラッチ回路DLA_20、ホールド回路DLB_20、および、出力回路11_20とによって構成されるブロックが備えられる。出力回路11_20は、DAC_20、オペアンプ1_20、スイッチ2、2b、判定回路3B、判定フラグ4B、およびプルアップ・プルダウン回路25Bを含んで構成される。
図11に示す回路は、図1に示す自己修復の動作を行う集積回路10の一部として組み込まれており、各出力回路は隣り合う2つの出力回路からの出力を切替可能なスイッチに接続され、例えば、出力端子OUT1は、出力回路11_1および出力回路11_2からの出力を切替可能なスイッチに接続されており、出力端子OUT2は、出力回路11_2および出力回路11_3からの出力を切替可能なスイッチに接続されている。
なお、図11では、説明のため、出力回路11_1〜11_4および予備の出力回路11_19、11_20のみを示しているが、不具合の検出は、全ての通常の出力回路11_1〜11_20について行われる。
集積回路10は、ラッチ回路DLA_1〜DLA_4とホールド回路DLB_1〜DLB_4と出力回路11_1〜11_4と複数のスイッチ2aおよび2bを備えている。また、集積回路10は、予備のラッチ回路DLA_19および20と、予備のホールド回路DLB_19および20と、予備のDAC19およびDAC20と、オペアンプ1_19および1_20と、プルアップ・プルダウン回路25Aおよび25Bとを含んで構成される出力回路11_19および11_20を備えている。
オペアンプ1_1〜1_18は、自身に直列に接続されるDAC_1〜DAC_8からの出力を、自身の正極性入力端子に入力する。さらに、オペアンプ1_1〜1_18は、自身に隣り合うオペアンプに直列に接続されるDAC_1〜DAC_18からの出力を、自身の負極性入力端子に入力する。具値的には、同図に示すように、オペアンプ1_1は、DAC_1からの出力を、自身の正極性入力端子に入力し、DAC_2にからの出力を、スイッチ2aを介して自身の負極性入力端子に入力する。同様に、オペアンプ1_2は、DAC_2からの出力を、自身の正極性入力端子に入力し、DAC_1からの出力を、スイッチ2aを介して自身の負極性入力端子に入力する。
また、オペアンプ1_19においても、DAC_19からの出力を自身の正極性入力端子に、DAC20からの出力を、スイッチ2aを介して自身の負極性入力端子に入力する。さらに、オペアンプ1_20においても、DAC20からの出力を、自身の正極性入力端子に、DAC19からの出力を、スイッチ2aを介して自身の負極性入力端子に入力している。
(不良判定を行わない場合の動作)
集積回路20における通常動作においては、第1の不具合検出方法の場合と同様に、制御回路は、test信号を「L」レベルに、testB信号を「H」レベルにする。これにより、DAC_1〜DAC_18は、ホールド回路DLB_1〜DLB_18より入力した階調データを階調電圧信号に変換し、階調電圧としてオペアンプ1_1〜1_18の正極性入力端子に出力する。ここでオペアンプ1_1〜1_18の出力は、スイッチ2bがONしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ1_1〜1_18は、ボルテージフォロワとして動作する。よって、オペアンプ1_1〜1_18は、DAC_1〜DAC_18からの階調電圧をバッファし、対応する各出力端子OUT1〜OUT18に出力する。
(動作確認テストの切り替え)
集積回路10における動作確認テストへの切り替えは、制御回路がtest信号を「H」レベルとし、testB信号を「L」レベルとする。まず、スイッチ2aがONとなることにより、ラッチ回路DLA_19および奇数番目のラッチ回路(ラッチ回路DLA_1,DLA_3)には、TSTR1信号が入力される。さらに、ラッチ回路DLA_20および偶数番目のラッチ回路(ラッチ回路DLA_2,DLA_4)には、TSTR2信号が入力される。さらに、スイッチ2aがONとなることにより、奇数番目のオペアンプ(オペアンプ1_1、1_3)の負極性入力端子には、隣り合う偶数番目のDAC(DAC_2、DAC_4)からの出力が入力され、偶数番目のオペアンプ(オペアンプ1_2、1_4)の負極性入力端子には、隣り合う奇数番目のDAC(DAC_1、DAC_3)からの出力が入力される。また、testB信号が「L」レベルとなることにより、スイッチ2bはOFFとなる。これにより、オペアンプ1_1〜1_4における、自身の出力の負極性入力端子への負帰還が遮断されることになる。その結果、オペアンプ1_1〜1_4は、自身に直列に接続されたDAC_1〜DAC_4からの出力と、隣り合うDAC_1〜DAC_4からの出力とを比較するコンパレータとなる。
(第2の不具合検出方法の動作確認テスト1)
次に、第2の不具合検出方法に係る、動作確認テストの1つ目の手順を、図12を参照して以下に説明する。図12は、第2の不具合検出方法に係る、動作確認テストの1つ目の手順を示すフローチャート図である。
上述のとおり、図11では、出力回路11_1〜11_4および予備の出力回路11_19、11_20のみを示しているが、不具合の検出は、図1に示す全ての通常の出力回路11_1〜11_18について行われる。以下では、出力回路11_1〜11_18に含まれるDAC_1〜DAC_18の不良判定を行って、出力回路11_1〜11_18の不具合を検出する方法について説明する。
なお、図1に示す出力回路11_1〜11_18は、それぞれ、オペアンプ1_1〜1_18、判定回路3_1〜3_18、判定フラグ4_1〜4_18、およびプルアップ・プルダウン回路5_1〜5_18を含んで構成される。
まず、制御回路はtest信号を「H」レベルに、testB信号を「L」レベルにする(S101)。これにより、オペアンプ1_1〜1_18はコンパレータとして動作する(S102)。次に、制御回路は、奇数番目の判定回路(判定回路3_1,3_3,・・・)の期待値を「L」レベルに設定する。一方、制御回路は、偶数番目の判定回路(判定回路3_2,3_4,・・・)の期待値を「H」レベルに設定する。
次に、制御回路は、自身が備えるカウンタmを0に初期化する(S103)。さらに、制御回路は、TSTR1をアクティブにし、ラッチ回路DLA_19および奇数番目のラッチ回路(DLA_1,DLA_3,・・・)がデータバスを介して、階調mの階調データを入力する。また、制御回路は、TSTR2をアクティブにし、ラッチ回路DLA_20および偶数番目のラッチ回路(DLA_2,DLA_4,・・・)がデータバスを介して、階調m+1の階調データを入力する(S104)。
ここで、カウンタmの値が0の場合を考えると、奇数番目のオペアンプ(オペアンプ1_1、1_3、・・・)は、自身の正極性入力端子に階調0の階調電圧を、自身に直列に接続される、奇数番目のDAC(DAC_1、DAC_3、・・・)より入力する。また、奇数番目のオペアンプは、自身の負極性入力端子に階調1の階調電圧を、隣り合う偶数番目のDAC(DAC_2、DAC_4、・・・)より入力する。ここで、オペアンプ1_1〜1_18の2つの入力端子に接続するDAC_1〜DAC_18が正常であれば、奇数番目のオペアンプ1の出力は「L」になる。一方、偶数番目のオペアンプは、自身の正極性入力端子に階調1の階調電圧を、自身に直列に接続される、偶数番目のDACより入力する。また、偶数番目のオペアンプ(オペアンプ1_2、1_4、・・・)は、自身の負極性入力端子に階調0の階調電圧を、隣り合う奇数番目のDAC回路より入力する。ここで、オペアンプ1_1〜1_18の2つの入力端子に接続するDAC_1〜DAC_18が正常であれば、偶数番目のオペアンプの出力は「H」になる。
次に、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力信号のレベルが、自身が記憶する期待値に合致するかを判定する(S105)。ここで、オペアンプ1_1〜1_18からの出力が、期待値と異なる場合、判定回路3_1〜3_18は、判定フラグ4_1〜4_18に「H」フラグを出力する(S106)。以上のS104〜S106までの処理を、カウンタmの値を1つづつ増やし、カウンタmの値がn−1となるまで繰り返し行う(S107,S108)。
(第2の不具合検出方法の動作確認テスト2)
次に、第2の不具合検出方法に係る、動作確認テストの2つ目の手順を、図13を参照して以下に説明する。図13は、第2の不具合検出方法に係る、動作確認テストの2つ目の手順を示すフローチャート図である。
第2の不具合検出方法における動作確認テスト2は、第2の不具合検出方法における動作確認テスト1における、奇数番目と偶数番目との階調の電圧関係を逆にした動作確認であり、その他は、第2の不具合検出方法における動作確認テストと同様である。
まず、制御回路は、奇数番目の判定回路の期待値を「H」に設定し、一方、偶数番目の判定回路の期待値を「L」に設定する。さらに、制御回路は、自身が備えるカウンタmを0に初期化する(S111)。
次に、制御回路は、TSTR1をアクティブにし、ラッチ回路DLA_19および奇数番目のラッチ回路がデータバスを介して、階調m+1の階調データを入力する。また、制御回路は、TSTR2をアクティブにし、ラッチ回路DLA_20および偶数番目のラッチ回路がデータバスを介して、階調mの階調データを入力する(S112)。
ここで、カウンタmの値が0の場合を考えると、奇数番目のオペアンプは、自身の正極性入力端子に階調1の階調電圧を、自身に直列に接続される、奇数番目のDACより入力する。また、奇数番目のオペアンプは、自身の負極性入力端子に階調0の階調電圧を、隣り合う偶数番目のDACより入力する。ここで、オペアンプの2つの入力端子に接続するDACが正常であれば、奇数番目のオペアンプの出力は「H」レベルになる。一方、偶数番目のオペアンプは、自身の正極性入力端子に階調0の階調電圧を、自身に直列に接続される、偶数番目のDACより入力する。また、偶数番目のオペアンプは、自身の負極性入力端子に階調1の階調電圧を、隣り合う奇数番目のDACより入力する。ここで、オペアンプの2つの入力端子に接続するDACが正常であれば、偶数番目のオペアンプ1の出力は「L」レベルになる。
次に、判定回路3はオペアンプからの出力のレベルと、自身が記憶する期待値とを比較する(S113)。ここで、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力が期待値と異なる場合、判定フラグ4_1〜4_18に「H」フラグを出力する。以上のS112〜S114の処理を、カウンタmの値を1つづつ増やし、カウンタmの値がn−1となるまで繰り返し行う(S115、S116)。
(第2の不具合検出方法の動作確認テスト3)
次に、第2の不具合検出方法に係る、動作確認テストの3つ目の手順を、図14を参照して以下に説明する。図14は、第2の不具合検出方法に係る、動作確認テストの3つ目の手順を示すフローチャート図である。
第1の不具合検出方法の動作確認テスト3において説明したように、DAC_1〜DAC_18において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ1_1〜1_18の入力された階調電圧を、オペアンプ1_1〜1_18が保持し続け、第2の不具合検出方法の動作確認テスト1および2において、不具合を検出できない場合がある。
まず、動作確認テスト1〜2と同様に、制御回路は、自身が備えるカウンタmの値を0に初期化する(S121)。また、集積回路10は、DAC_1〜DAC_18の正極性入力端子に、プルアップ・プルダウン回路5_1〜5_18を接続している。ここで、奇数番目のオペアンプの正極性入力端子をプルアップするように、制御回路は、プルアップ・プルダウン回路5_1〜5_18を制御する(S122)。結果、奇数番目のDACの出力がオープンとなる場合に、奇数番目のオペアンプの正極性入力端子に高い電圧を入力することになる。一方、偶数番目のオペアンプの正極性入力端子については、プルダウンとなるように、制御回路は、プルアップ・プルダウン回路5_1〜5_18を制御する(S122)。結果、偶数番目のDACの出力がオープンとなる場合に、偶数番目のオペアンプ1の正極性入力端子に低い電圧を入力することになる。
この後のS123〜S127の処理については、第2の形態の動作確認テスト1と同様であるため、ここではその説明を省略する。
(第2の不具合検出方法の動作確認テスト4)
次に、第2の不具合検出方法に係る、動作確認テストの4つ目の手順を、図15を参照して以下に説明する。図15は、第2の不具合検出方法に係る、動作確認テストの4つ目の手順を示すフローチャート図である。
ここでは、上記の動作確認テスト3と同様の不具合を検出することを目的としている。まず、これまでの動作確認テストと同様に、制御回路は、自身が備えるカウンタmの値を0に初期化する(S131)。次に、制御回路は、奇数番目のオペアンプの正極性入力端子をプルダウンするように、プルアップ・プルダウン回路5_1〜5_18を制御する(S122)。結果、奇数番目のDACの出力がオープンとなる場合に、奇数番目のオペアンプの正極性入力端子に低い電圧を入力することになる。一方、偶数番目のオペアンプ1の正極性入力端子については、プルアップとなるように、制御回路は、プルアップ・プルダウン回路5_1〜5_18を制御する(S122)。結果、偶数番目のDACの出力がオープンとなる場合に、偶数番目のオペアンプの正極性入力端子に高い電圧を入力することになる。
この後のS133〜S137の処理については、第2の実施形態の動作確認テスト2と同様であるため、ここではその説明を省略する。
(第2の不具合検出方法の動作確認テスト5)
次に、第2の不具合検出方法に係る、動作確認テストの5つ目の手順を、図16を参照して以下に説明する。図16は、第2の不具合検出方法に係る、動作確認テストの5つ目の手順を示すフローチャート図である。
第1の不具合検出方法の動作確認テスト5において説明したように、DAC_1〜DAC_18においては、自身における隣接する2つ階調がショートするという不具合が発生する場合がある。第2の不具合検出方法の動作確認テスト5においては、このような不具合を検出することが目的である。
同図に示すように、まず、制御回路は、自身が備えるカウンタmの値を0に初期化する(S141)。次に、TSTR1およびTSTR2をアクティブにし、さらに、データバスを介して、階調mの階調データを、ラッチ回路DLA_19、ラッチ回路DLA_20、およびラッチ回路DLA_1〜DLA_18が入力する。さらに、データLOAD信号をアクティブにすることにより、奇数番目のDACおよび偶数番目のDACは、同じ階調mの階調電圧を出力することになる(S142)。次に、図示しないスイッチを介して、制御回路は、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートさせる。このオペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートさせたことにより、オペアンプ1_18〜1〜1_18の正極性入力端子および負極性入力端子は、同じ階調電圧を入力することになる。次に、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプの出力のレベルを、判定回路3は、期待値として記憶する(S143)。
次に、図示しないスイッチをOFFにして、オペアンプ1_1〜1_18の正極性入力端子と負極性入力端子とのショートを解除する。このとき、奇数番目のオペアンプ1_1〜1_18の正極性入力端子は、自身に直列に接続された奇数番目のDACからの、階調mの階調電圧が入力され、負極性入力端子には、自身に隣り合う偶数番目のDACからの、階調mの階調電圧が入力される。一方、偶数番目のオペアンプの正極性入力端子は、自身に直列に接続された偶数番目のDACからの、階調mの階調電圧が入力され、負極性入力端子には、自身に隣り合う奇数番目のDACからの、階調mの階調電圧が入力される。ここで、判定回路3_1〜3_18は、自身が記憶した期待値と、オペアンプ1_1〜1_18からの出力とを比較する(S144)。さらに、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力が、自身が記憶する期待値と異なる場合は、判定フラグ4_1〜4_18に「H」フラグを出力する。さらに、判定フラグ4_1〜4_18は、判定回路3_1〜3_18より入力した「H」フラグを、自身の内部に記憶する。
次に、制御回路は、図示しないスイッチを用いて、DAC_1〜DAC_18からの、オペアンプ1_1〜1_18の正極性入力端子に入力される信号と、負極性入力端子に入力される信号とを入れ替える(S146)。この後、S147の処理と同じ処理を行う(S147)。また、S145と同様に、判定回路3_1〜3_18は、オペアンプ1_1〜1_18からの出力が、自身が記憶する期待値と異なる場合には、判定フラグ4_1〜4_18に「H」を出力する(S148)。
以上のS142〜S148の処理を、カウンタmの値がnとなるまで、カウンタmの値を1つ増加させて繰り返し行う(S149、S150)。
(第2の不具合検出方法に係る自己修復)
次に、判定フラグ4が「H」を記憶している場合、言い換えれば、上記動作確認テスト1〜5において、DAC_1〜DAC_18のいずれかに不具合があると判定回路3_1〜3_18が判定した場合の修復について、図17を参照して以下に説明する。図17は、不良と判定した出力回路を無効とし、自己修復する手順を示すフローチャート図である。
まず、制御回路は、判定フラグ4_1〜4_18が「H」を記憶しているかどうかを検出する(S151)。制御回路は、判定フラグ4_1〜4_18が「H」を記憶していないことを検出した場合は、S153の処理に移行する。一方、制御回路が、「H」を記憶している判定フラグ4_1〜4_18を検出した場合、「H」を記憶する判定フラグ4_1〜4_18に対応する出力回路とこれに対となる出力回路を無効とし、前述の実施例の修復動作を行う。
次に、制御回路は、test信号を「L」、testB信号を「H」にし、通常動作に移行する(S153)。
なお、第2の不具合検出方法は2つの出力回路を1組として判定を行うので、無効とする出力回路も2つ以上必要である。
〔実施形態2〕
本発明の第2の実施形態について、図18〜19を参照して以下に説明する。
(自己修復回路の構成)
はじめに、図18を参照して、本実施の形態に係る表示駆動用半導体集積回路(以下、集積回路とする)10’の構成について説明する。なお、〔実施形態1〕における図1の説明と同様、18個の出力を取り出して説明するが、集積回路10’からの出力は、18個に限定されない。
図18は、本実施の形態に係る、通常動作を行う場合の集積回路10’の構成を示す図である。集積回路10’は、D−フリップフロップ_20〜D−フリップフロップ_25(以下、DF_20〜DF_25と略称する)とスイッチSWA1〜SWA18とラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6とホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6と出力回路11_1〜11_18とスイッチSWB1〜SWB18と信号出力端子OUT1〜OUT18と予備の出力回路11_19〜11_21とを備えている。
集積回路10’は、出力端子OUT1〜OUT18を介して表示装置(図示せず)と接続され、表示装置を駆動する。
なお、本実施の形態では、特許請求の範囲における出力部が、個別の出力回路11(出力回路11_1、11_2、11_3のそれぞれ)に対応しており、映像信号出力部が、表示色を構成する3原色RGBに対応して連続して配される出力回路11からなるブロック(例えば、出力回路11_1〜11_3とからなるブロック)に対応する。
また、特許請求の範囲におけるサブラッチ部が、個別のラッチ回路DLA(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1のそれぞれ)とホールド回路DLB(例えば、ホールド回路DLB_R1、DLB_G1、DLB_B1のそれぞれ)とから成るブロックに対応しており、ラッチ部が、表示色を構成する3原色RGBに対応して連続して配されるラッチ回路DLA、およびホールド回路DLBからなるブロック(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1とラッチ回路DLB_R1、DLB_G1、DLB_B1とからなるブロック)に対応している。
また、特許請求の範囲におけるサブ出力端子が出力端子OUT1〜OUT18のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される3本の出力端子からなる組(例えば、OUT1〜OUT3)に対応している。
本実施形態に係る集積回路10’には、3本のデータ信号線、DATAR信号線、DATAG信号線、およびDATAB信号線によって、それぞれ、表示色を構成する3原色すなわち赤(R)、緑(G)、および青(B)の階調データが入力される。つまり、集積回路10’は、RGBの3色によって表示色が構成されるカラーの表示装置を駆動する構成である。ラッチ回路DLA_R1〜DLA_R6には、DATAR信号線を介して、Rに対応する階調データが入力され、ラッチ回路DLA_G1〜DLA_G6には、DATAG信号線を介して、Gに対応する階調データが入力され、ラッチ回路DLA_B1〜DLA_B6には、DATAB信号線を介して、Bに対応する階調データが入力される。
また、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、入力された階調データのうち、出力端子OUT1〜OUT18から出力する映像信号に対応する階調データを取り出し、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6に出力する。ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6は、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6からの階調データを保持した後、それぞれ、出力回路11_1〜11_18に出力する。
出力回路11_1〜11_18は、それぞれ、階調データを階調電圧信号に変換するDAC(Digital Analog Converter)回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグを備えている。なお、図18では、出力回路11_Aにおける判定フラグは、FlagAと表記している。例えば、出力回路11_1の良否判定結果はFlag1、出力回路11_2の良否判定結果はFlag2、・・・出力回路11_18の良否判定結果はFlag18のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「0」、不良時には「1」となるように設定されている。
さらに、図18に示すとおり、集積回路10’は、予備の出力回路11_19〜11_21とを備ええている。
スイッチSWA1〜18は、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6と出力回路11_1〜11_18との間に設けられている。スイッチSWB1〜18は、出力回路11_1〜11_21と出力端子OUT1〜OUT18との間に設けられている。また、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6は、それぞれ、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6と接続されており、ラッチ部に対応するブロックを形成している。
スイッチSWA1〜18およびスイッチSWB1〜18は、それぞれ、端子0、端子1、および端子2を備えており、端子0と端子1を接続する状態と、端子0と端子2とを接続する状態との2つの状態をもつスイッチ回路であり、Flag1〜18の値に基づいて接続状態は切り替わる。より詳細に説明すれば、SWA1〜3の接続状態はFlagA、SWA4〜SWA6はFlagG、SWA7〜SWA9はFlagH、SWA10〜SWA12はFlagI、SWA13〜SWA15はFlagJ、SWA16〜SWA18はFlagKの値によって決定される。また、SWB1〜SWB3の接続状態はFlagA、SWB4〜SWB6の接続状態はFlagG、SWB7〜SWB9の接続状態はFlagH、SWB10〜SWB12の接続状態はFlagI、SWB13〜SWB15の接続状態はFlagJ、SWB16〜SWB18の接続状態はFlagKの組み合わせで決定される。ここで、FlagA〜FlagKはFlag1からFlag18の組み合わせで決定され、組み合わせは図18の下に論理式として記載している。
なお、Flag_A〜Flag_Kを生成する具体的な構成は図示していないが、図18に示す論理演算を実行可能な構成であればよく、特に限定はされない。
SWA1〜18は、FlagA、FlagG、FlagH、FlagI、FlagJ、FlagKの値が「0」のとき、端子0と端子1とが接続される。一方、FlagA、FlagG、FlagH、FlagI、FlagJ、FlagKの値が「1」のとき、端子0と端子2とが接続される。例えば、Flag1〜3の値が「0」のとき、すなわち、出力回路11_1〜11_3の動作が良の場合には、図18に示す論理式により、FlagAは「0」となり、SWA1は、端子0と端子1とが接続される。一方、Flag1〜3の値のうち、いずれかの値が「1」のとき、すなわち、出力回路11_1〜11_3のいずれかの動作が不良の場合、FlagAは「1」となり、SWA1は、端子0と端子2とが接続される。図18では、各スイッチSWA1〜SWA18、および、SWB1〜SWB18の状態を決定する信号(FlagA〜K)を矢印で示している。なお、Flag_A〜Flag_Kは、図示しない制御部によって決定される。そして、特許請求の範囲における第1の接続切替部は、図示しない制御部および各スイッチSWB1〜SWB18に対応しており、特許請求の範囲における第2の接続切替部は、図示しない制御部および各スイッチSWA1〜SWA18に対応している。
実施形態1では、階調データ入力を1系統として表現していたが、カラー表示を行う場合、本実施の形態のように,RGBの色毎に、階調データを入力するのが一般的である。
(通常動作)
次に、集積回路10’において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図18を用いて説明する。上述のとおり、図18は、本実施の形態に係る、通常動作を行う場合の集積回路10’の構成を示す図である。
不良の出力回路が発生していない場合、出力回路11_1〜11_18におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18の組み合わせのORで構成されるFlagA〜FlagKも、すべて「0」となる。
以下に、集積回路10’の動作について説明する。ポインタ用シフトレジスタを構成する各DFには、CLK信号線を介してクロック信号が入力され、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。そして、DF_20〜DF_25の出力部Qからの出力信号は、それぞれ、次段のDFの入力部Dに入力されると共に、各々の出力部Qに接続する各ラッチ回路DLAに選択信号として入力される。選択信号は、外部から入力される階調データをラッチするラッチ回路を選択するための信号である。
はじめに、ポインタ用シフトレジスタ回路の初段のDF_20に、SP信号線を介して動作開始パルス信号(SP信号)が入力される。ポインタ用シフトレジスタの初段のDF_20は、CLK信号の立ち上がりのタイミングにおいてSP信号の「H」パルスを取り込み、出力部Qから「H」の信号を出力する。CLK信号の次の立ち上がりでは、SP信号は「L」になっており、出力部Qから「L」の信号を出力する。DF_21〜DF_25は、DF_20と同様に、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。これにより、DF_20〜DF_25の中で、1クロック毎に、「H」パルスの信号を出力するDFが順次切り替わる。
各ラッチ回路には、DATAR信号線、DATAG信号線、およびDATAB信号線を介してRGBに対応する階調データが入力される。DATAR信号線、DATAG信号線、およびDATAB信号線を介して入力される階調データは、CLK信号の立下り毎に変化する。つまり、CLK信号の立下りのタイミングに同期して、Rに対応する階調データがR1からR2へ、Gに対応する階調データがG1からG2へ、Bに対応する階調データがB1からB2へ、・・・と変化する。各ラッチ回路は、ゲートGに入力される選択信号が「H」の間、入力部Dに入力される信号を取り込み、出力部Qに出力する。すなわち、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、入力されるQ(DF_20)〜Q(DF_25)が「H」の間、外部から入力される階調データを取り込み、出力部Qに出力する。
これにより、DATAR信号線を介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路DLA_R1〜DLA_R6が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_R1〜DLB_R6は、順次、階調データ「R1」〜「R6」を取り込む。同様にして、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_G1〜DLA_G6は、順次、階調データ「G1」〜「G6」を取り込む。また、同様にして、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_B1〜DLA_B6は、順次、階調データ「B1」〜「B6」を取り込む。
そして、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6、およびDLA_B1〜DLA_B6、は、Q(DF_20)〜Q(DF_25)が「L」の間、取り込んだ階調データを保持する。
例えば、ラッチ回路DLA_R1は、入力されているQ(DF_20)が「H」のときに、DATAR信号線を介して「R1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAR信号線を介して「R1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_R1の出力部Qからの出力であるQ(DLA_R1)として、以降、「R1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_R2〜DLA_R6の出力部Qからの出力として、以降、階調データ「R2」〜「R6」が保持される。このとき、ホールド回路DLB_R1〜DLB_R6の入力部Dには、DLA_R1〜DLA_R6の出力部Qにおいて保持されたデータが入力されている。
また、ラッチ回路DLA_G1は、入力されているQ(DF_20)が「H」のときに、DATAG信号線を介して「G1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAG信号線を介して「G1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_G1の出力部Qからの出力であるQ(DLA_G1)として、以降、「G1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_G2〜DLA_G6の出力部Qからの出力として、以降、階調データ「G2」〜「G6」が保持される。このとき、ホールド回路DLB_G1〜DLB_G6の入力部Dには、DLA_G1〜DLA_G6の出力部Qにおいて保持されたデータが入力されている。
また、ラッチ回路DLA_B1は、入力されているQ(DF_20)が「H」のときに、DATAB信号線を介して「B1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAB信号線を介して「B1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_B1の出力部Qからの出力であるQ(DLA_B1)として、以降、「B1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_B2〜DLA_B6の出力部Qからの出力として、以降、階調データ「B2」〜「B6」が保持される。このとき、ホールド回路DLB_B1〜DLB_B6の入力部Dには、DLA_B1〜DLA_B6の出力部Qにおいて保持されたデータが入力されている。
なお、集積回路10’における以降の動作は、実施形態1の集積回路10と同様であり、説明を省略する。
(自己修復の動作)
集積回路10’において、出力回路11_7に異常が発生し、判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復の動作について、図19を用いて説明する。
図19は、本実施の形態に係る、自己修復動作を行う場合の集積回路10’の状態を示す図である。集積回路10’では、出力回路11_7に異常が発生し、Flag7が「1」に設定されると、Flag7を含むORで構成されるFlagC〜FlagKは「1」となる。このため、SWA7〜SWA18の接続状態は、端子0と端子1との接続から、端子0と端子2との間の接続に変更される。
これにより、出力回路11_7〜11_9への入力はオープンとなり、ホールド回路DLB_R3の出力部Qは、出力回路11_10に接続され、ホールド回路DLB_G3の出力部Qは、出力回路11_11に接続され、ホールド回路DLB_B3の出力部Qは、出力回路11_12に接続される。つまり、Q(DLB_R3)は出力回路11_10に供給され、Q(DLB_G3)は出力回路11_11に供給され、Q(DLB_B3)は出力回路11_12に供給される。
同様にして、ホールド回路DLBと出力回路11とがRGBのブロック単位で順次ずれて接続され、最後にホールド回路DLB_R6、DLB_G6、DLB_B6の出力部Qが、それぞれ、予備の出力回路11_19、11_20、11_21に接続されて、Q(DLB_R6)は出力回路11_19に、Q(DLB_G6)は出力回路11_20に、Q(DLB_B6)は出力回路11_21に、それぞれ供給される。したがって、本発明に係る集積回路10’では、出力回路に異常が発生した場合、切替スイッチによって、出力回路11_7、出力回路11_8、および出力回路11_9には、階調データは入力されなくなる。
また、このとき、集積回路10’では、図19に示すとおり、FlagHからFlagKで制御されるスイッチSWB7からSWB18の接続が、端子0と端子1との接続から端子0と端子2との接続に切り替わっているため、出力回路11_7、出力回路11_8、および出力回路11_9は出力端子OUT1〜OUT18のいずれにも接続されない。
そして、出力端子OUT7〜9には、出力回路11_10〜11_12、出力端子OUT10〜OUT12には、出力回路11_13〜11_15と、順次、RGBの階調電圧を出力する3個の出力回路の組ごとにシフトして出力端子に接続され、最後の予備の出力回路11_19〜11_21が出力端子OUT16〜OUT18に接続される。
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路と出力回路との接続を切り替えると共に、出力回路と出力端子との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現する。
また、本実施形態に係る集積回路10’は、実施形態1において説明した第1の不具合検出方法を用いて、出力回路11の不具合を検出してもよい。具体的には、表示色を構成するRに対応する出力回路11(11_1、11_4、・・・)は、自身が備えるDAC回路から出力される電圧と、出力回路11_19が備えるDAC回路から出力される電圧とを、自身が備える各オペアンプにおいて比較し、表示色を構成するGに対応する出力回路11(11_2、11_5、・・・)は、自身が備えるDAC回路から出力される電圧と、出力回路11_20が備えるDAC回路から出力される電圧とを、自身が備える各オペアンプにおいて比較し、表示色を構成するBに対応する出力回路11(11_3、11_6、・・・)は、自身が備えるDAC回路から出力される電圧と、出力回路11_21が備えるDAC回路から出力される電圧とを、自身が備える各オペアンプにおいて比較する。これにより、各出力回路11が備える判定回路は、各オペアンプにおける比較結果に基づき、各出力回路11の良および不良を判定し、各出力回路11は、各判定回路における判定結果に基づき、制御回路および各スイッチSWAおよび各スイッチSWBに、Flag1〜Flag18を出力する。なお、Flag1〜Flag18の値に基づいて、集積回路10’が自己修復を行う構成および方法は、既に述べたとおりである。
〔実施形態3〕
本発明の第3の実施形態について、図20〜21を参照して以下に説明する。
(自己修復回路の構成)
はじめに、図20を参照して、本実施の形態に係る表示駆動用半導体集積回路(以下、集積回路とする)10”の構成について説明する。なお、〔実施形態1〕における図1の説明と同様、18個の出力を取り出して説明するが、集積回路10”からの出力は、18個に限定されない。
図20は、本実施の形態に係る、通常動作を行う場合の集積回路10”の構成を示す図である。集積回路10”は、D−フリップフロップ_20〜D−フリップフロップ_25とスイッチSWA1〜SWA18とラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6とホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6と出力回路11_1〜11_18とスイッチSWB1〜SWB18と信号出力端子OUT1〜OUT18と予備の出力回路11_19〜11_24とを備えている。
集積回路10”は、出力端子OUT1〜OUT18を介して表示装置(図示せず)と接続され、表示装置を駆動する。
なお、本実施の形態では、特許請求の範囲における出力部が、個別の出力回路11(出力回路11_1、11_2、11_3、11_4、11_5、11_6のそれぞれ)に対応しており、映像信号出力部が、表示色を構成する3原色RGBごとに正負の階調電圧に対応して連続して配される出力回路11からなるブロック(例えば、出力回路11_1〜11_6とからなるブロック)に対応する。
また、特許請求の範囲におけるサブラッチ部が、個別のラッチ回路DLA(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1、DLA_R2、DLA_G2、DLA_B2のそれぞれ)とホールド回路(例えば、例えば、ラッチ回路DLB_R1、DLB_G1、DLB_B1、DLB_R2、DLB_G2、DLB_B2のそれぞれ)とから成るブロックに対応しており、ラッチ部が、表示色を構成する3原色RGBごとに正負の階調電圧に対応して連続して配されるラッチ回路DLA、およびホールド回路DLBからなるブロック(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1、DLA_R2、DLA_G2、DLA_B2とラッチ回路DLB_R1、DLB_G1、DLB_B1、DLB_R2、DLB_G2、DLB_B2とからなるブロック)に対応している。
また、特許請求の範囲におけるサブ出力端子が出力端子が出力端子OUT1〜OUT18のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される6本の出力端子からなる組(例えば、OUT1〜OUT6)に対応している。
また、ポインタ用シフトレジスタ回路は、DF_20〜DF_25によって構成され、各DF(例えばDF_20)は、RGBの3色単位でラッチ回路DLA(例えば、DLA_R1、DLA_G1、DLA_B1)に接続する接続端子を備えている。
本実施形態に係る集積回路10”には、3本のデータ信号線、DATAR信号線、DATAG信号線、およびDATAB信号線によって、それぞれ、表示色を構成する3原色すなわち赤(R)、緑(G)、および青(B)の階調データが入力される。つまり、集積回路10”は、RGBの3色によって表示色が構成されるカラーの表示装置を駆動する構成である。ラッチ回路DLA_R1〜DLA_R6には、DATAR信号線を介して、Rに対応する階調データが入力され、ラッチ回路DLA_G1〜DLA_G6には、DATAG信号線を介して、Gに対応する階調データが入力され、ラッチ回路DLA_B1〜DLA_B6には、DATAB信号線を介して、Bに対応する階調データが入力される。
また、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、入力された階調データのうち、出力端子OUT1〜OUT18から出力する映像信号に対応する階調データを取り出し、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6に出力する。ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6は、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6からの階調データを保持した後、それぞれ、出力回路11_1〜11_18に出力する。
出力回路11_1〜11_18、それぞれ、階調データを階調電圧信号に変換するDAC(Digital Analog Converter)回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグを備えている。なお、図20では、出力回路11_Aにおける判定フラグは、FlagAと表記している。例えば、出力回路11_1の良否判定結果はFlag1、出力回路11_2の良否判定結果はFlag2、・・・出力回路11_18の良否判定結果はFlag18のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「0」、不良時には「1」となるように設定されている。
また、集積回路10”に含まれる出力回路11_1〜11_18は、ドット反転駆動の正側電圧の出力と負側電圧の出力の片側のみに対応する回路であり、図20では、出力回路11_1、11_3、11_5・・・の奇数回路が正側電圧の出力に対応し、出力回路11_2、11_4、11_6・・・の偶数回路が負側電圧の出力に対応している状態を示している。そして、ドット反転駆動を行うためには、各出力端子に正側電圧と負側電圧との両方を出力可能である必要がある。そこで、集積回路10”では、制御信号REVによるスイッチSWREVの切替制御を行い、出力回路および出力端子と選択信号線との接続を変更することによって、階調データのサンプリングのタイミングを変更し、正側電圧と負側電圧との切替を実現している。
さらに、図20に示すとおり、集積回路10”は、予備の出力回路11_19〜11_24とを備ええている。
スイッチSWA1〜18は、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6と出力回路11_1〜11_18との間に設けられている。スイッチSWB1〜18は、出力回路11_1〜11_24と出力端子OUT1〜OUT18との間に設けられている。また、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6は、それぞれ、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6と接続されており、ラッチ部に対応するブロックを形成している。
スイッチSWA1〜18およびスイッチSWB1〜18は、それぞれ、端子0、端子1、および端子2を備えており、端子0と端子1を接続する状態と、端子0と端子2とを接続する状態との2つの状態をもつスイッチ回路であり、Flag1〜18の値に基づいて接続状態は切り替わる。より詳細に説明すれば、SWA1〜18の接続状態は、それぞれ、FlagL、FlagO、FlagPの値によって決定される。また、SWB1〜SWB6の接続状態はFlagL、SWB7〜SWB12の接続状態はFlagO、SWB13〜SWB18の接続状態はFlagPの値によって決定される。ここで、FlagL〜FlagPはFlag1からFlag18の組み合わせで決定され、組み合わせは図20の下に論理式として記載している。
なお、Flag_L〜Flag_Pを生成する具体的な構成は図示していないが、図20に示す論理演算を実行可能な構成であればよく、特に限定はされない。
SWA1〜18は、FlagL、FlagO、FlagPの値が「0」のとき、端子0と端子1とが接続される。一方、FlagL、FlagO、FlagPの値が「1」のとき、端子0と端子2とが接続される。例えば、Flag1〜6の値が「0」のとき、すなわち、出力回路11_1〜11_6の動作が良の場合には、図20に示す論理式により、FlagLは「0」となり、SWA1は、端子0と端子1とが接続される。一方、Flag1〜6の値のうち、いずれかの値が「1」のとき、すなわち、出力回路11_1〜11_6のいずれかの動作が不良の場合、FlagLは「1」となり、SWA1は、端子0と端子2とが接続される。図20では、各スイッチSWA1〜SWA18、および、SWB1〜SWB18の状態を決定する信号(FlagL〜P)を矢印で示している。なお、Flag_L〜Flag_Pは、図示しない制御部によって決定される。そして、特許請求の範囲における第1の接続切替部は、図示しない制御部および各スイッチSWB1〜SWB18に対応しており、特許請求の範囲における第2の接続切替部は、図示しない制御部および各スイッチSWA1〜SWA18に対応している。
(通常動作)
次に、集積回路10”において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図20を用いて説明する。上述のとおり、図20は、本実施の形態に係る、通常動作を行う場合の集積回路10”の構成を示す図である。本実施の形態では、スイッチSWREVにおいて、端子0と端子1とが接続された状態について説明する。
不良の出力回路が発生していない場合、出力回路11_1〜11_18におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18の組み合わせのORで構成されるFlagL〜FlagPも、すべて「0」となる。
以下に、集積回路10”の動作について説明する。ポインタ用シフトレジスタを構成する各DFには、CLK信号線を介してクロック信号が入力され、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。そして、DF_20〜DF_25の出力部Qからの出力信号は、それぞれ、次段のDFの入力部Dに入力されると共に、各々の出力部Qに接続する各ラッチ回路DLAに選択信号として入力される。選択信号は、外部から入力される階調データをラッチするラッチ回路を選択するための信号である。
はじめに、ポインタ用シフトレジスタ回路の初段のDF_20に、SP信号線を介して動作開始パルス信号(SP信号)が入力される。ポインタ用シフトレジスタの初段のDF_20は、CLK信号の立ち上がりのタイミングにおいてSP信号の「H」パルスを取り込み、出力部Qから「H」の信号を出力する。CLK信号の次の立ち上がりでは、SP信号は「L」になっており、出力部Qから「L」の信号を出力する。DF_21〜DF_25は、DF_20と同様に、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。これにより、DF_20〜DF_25の中で、1クロック毎に、「H」パルスの信号を出力するDFが順次切り替わる。
各ラッチ回路には、DATAR信号線、DATAG信号線、およびDATAB信号線を介してRGBに対応する階調データが入力される。DATAR信号線、DATAG信号線、およびDATAB信号線を介して入力される階調データは、CLK信号の立下り毎に変化する。つまり、CLK信号の立下りのタイミングに同期して、Rに対応する階調データがR1からR2へ、Gに対応する階調データがG1からG2へ、Bに対応する階調データがB1からB3へ、・・・と変化する。各ラッチ回路は、ゲートGに入力される選択信号が「H」の間、入力部Dに入力される信号を取り込み、出力部Qに出力する。すなわち、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、入力されるQ(DF_20)〜Q(DF_25)が「H」の間、外部から入力される階調データを取り込み、出力部Qに出力する。
これにより、DATAR信号線を介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路DLA_R1〜DLA_R6が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_R1〜DLB_R6は、順次、階調データ「R1」〜「R6」を取り込む。同様にして、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_G1〜DLA_G6は、順次、階調データ「G1」〜「G6」を取り込む。また、同様にして、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_B1〜DLA_B6は、順次、階調データ「B1」〜「B6」を取り込む。
そして、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6、およびDLA_B1〜DLA_B6、は、Q(DF_20)〜Q(DF_25)が「L」の間、取り込んだ階調データを保持する。
例えば、ラッチ回路DLA_R1は、入力されているQ(DF_20)が「H」のときに、DATAR信号線を介して「R1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAR信号線を介して「R1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_R1の出力部Qからの出力であるQ(DLA_R1)として、以降、「R1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_R2〜DLA_R6の出力部Qからの出力として、以降、階調データ「R2」〜「R6」が保持される。このとき、ホールド回路DLB_R1〜DLB_R6の入力部Dには、DLA_R1〜DLA_R6の出力部Qにおいて保持されたデータが入力されている。
また、ラッチ回路DLA_G1は、入力されているQ(DF_20)が「H」のときに、DATAG信号線を介して「G1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAG信号線を介して「G1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_G1の出力部Qからの出力であるQ(DLA_G1)として、以降、「G1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_G2〜DLA_G6の出力部Qからの出力として、以降、階調データ「G2」〜「G6」が保持される。このとき、ホールド回路DLB_G1〜DLB_G6の入力部Dには、DLA_G1〜DLA_G6の出力部Qにおいて保持されたデータが入力されている。
また、ラッチ回路DLA_B1は、入力されているQ(DF_20)が「H」のときに、DATAB信号線を介して「B1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAB信号線を介して「G1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_B1の出力部Qからの出力であるQ(DLA_B1)として、以降、「B1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_B2〜DLA_B6の出力部Qからの出力として、以降、階調データ「B2」〜「B6」が保持される。このとき、ホールド回路DLB_B1〜DLB_B6の入力部Dには、DLA_B1〜DLA_B6の出力部Qにおいて保持されたデータが入力されている。
なお、集積回路10”における以降の動作は、実施形態1の集積回路10と同様であり、説明を省略する。
(自己修復の動作)
集積回路10”において、出力回路11_7に異常が発生し、判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復の動作について、図21を用いて説明する。
図21は、本実施の形態に係る、自己修復動作を行う場合の集積回路10”の状態を示す図である。集積回路10”では、出力回路11_7に異常が発生し、Flag7が「1」に設定されると、Flag7を含むORで構成されるFlagC〜FlagKは「1」となる。このため、SWA7〜SWA18の接続状態は、端子0と端子1との接続から、端子0と端子2との間の接続に変更される。
これにより、出力回路11_7〜11_12への入力はオープンとなり、ホールド回路DLB_R3、DLB_R4、DLB_G3、DLB_G4、DLB_B3、DLB_B4の出力部Qは、それぞれ、出力回路11_13〜11_18に接続される。つまり、Q(DLB_R3)、Q(DLB_R4)、Q(DLB_G3)、Q(DLB_G4)、Q(DLB_B3)、Q(DLB_B4)は、それぞれ、出力回路11_13〜11_18へに供給される。
同様にして、ホールド回路DLBと出力回路11とがRGBのブロック単位で順次ずれて接続され、最後にホールド回路DLB_R5、DLB_R6、DLB_G5、DLB_G6、DLB_B5、DLB_B6の出力部Qが、それぞれ、予備の出力回路11_19〜11_24に接続されて、Q(DLB_R5)、Q(DLB_R6)、Q(DLB_G5)、Q(DLB_G6)、Q(DLB_B5)、Q(DLB_B6)は、それぞれ、出力回路11_19〜11_24へに供給される。したがって、本発明に係る集積回路10”では、出力回路に異常が発生した場合、切替スイッチによって、出力回路11_7、出力回路11_8、出力回路11_9、出力回路11_10、出力回路11_11、出力回路11_12には、階調データは入力されなくなる。
また、このとき、集積回路10”では、図21に示すとおり、FlagOおよびFlagPで制御されるスイッチSWB7〜SWB18の接続が、端子0と端子1との接続から端子0と端子2との接続に切り替わっているため、出力回路11_7、出力回路11_8、出力回路11_9、出力回路11_10、出力回路11_11、出力回路11_12は出力端子OUT1〜OUT18のいずれにも接続されない。
そして、出力端子OUT7には出力回路11_13、出力端子OUT8には出力回路11_15、出力端子OUT9には出力回路11_17、出力端子OUT10には出力回路11_14、出力端子OUT11には出力回路11_16、出力端子OUT12には出力回路11_18と、順次、RGBそれぞれについて正負の階調電圧を出力する6個の出力回路の組ごとに順次シフトして出力端子に接続され、最後の予備の出力回路11_19〜出力回路11_24が出力端子OUT13〜出力端子OUT18に接続される。
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路と出力回路との接続を切り替えると共に、出力回路と出力端子との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現する。
また、本実施形態に係る集積回路10”は、実施形態1において説明した第1の不具合検出方法を用いて、出力回路11の不具合を検出してもよい。具体的には、各出力回路11には、表示色を構成する原色が同じ原色、且つ、ドット反転駆動における階調電圧の極性が同極性となる予備の出力回路11が備えるDACからの出力電圧が入力される。ここで、各出力回路11は、予備の出力回路が備えるDACより入力された出力電圧と、自身が備えるDACからの出力電圧とを、自身が備えるオペアンプにおいて比較する。これにより、各出力回路11が備える判定回路において、各オペアンプにおける比較結果に基づき、各出力回路11の良および不良を判定され、各出力回路11は、各判定回路における判定結果に基づき、制御回路および各スイッチSWAおよび各スイッチSWBに、Flag1〜Flag18を出力する。なお、Flag1〜Flag18の値に基づいて、集積回路10”が自己修復を行う構成および方法は、既に述べたとおりである。
さらに、本実施形態に係る集積回路10”は、実施形態1において説明した第2の不具合検出方法を用いて、出力回路11の不具合を検出してもよい。具体的には、各出力回路11は、互いに隣接する出力回路11が、互いに備えるDACからの出力電圧を、各々が備えるオペアンプにおいて比較し合う。出力回路11_1は、自身が備えるDACからの出力電圧と、出力回路11_2が備えるDACからの出力電圧とを、自身が備えるオペアンプのいて比較し、出力回路11_2は、自身が備えるDACからの出力電圧と、出力回路11_1が備えるDACからの出力電圧とを、自身が備えるオペアンプのいて比較する。また、出力回路11_3および11_4、11_5および11_6、・・・も同様である。これにより、各出力回路11は、各出力回路11が備える判定回路において、各オペアンプにおける比較結果に基づき、各出力回路11の良および不良を判定され、各出力回路11は、各判定回路における判定結果に基づき、制御回路および各スイッチSWAおよび各スイッチSWBに、Flag1〜Flag18を出力する。なお、Flag1〜Flag18の値に基づいて、集積回路10”が自己修復を行う構成および方法は、既に述べたとおりである。
〔実施形態4〕
本発明の第1の実施形態について、図22〜23を参照して以下に説明する。
(自己修復回路の構成)
はじめに、図22を参照して、本実施の形態に係る、自己修復可能な表示駆動用半導体集積回路(以下、集積回路とする)20の構成について説明する。なお、説明を簡単にするため、図28に示す従来の集積回路の説明と同様、18出力の構成について説明するが、集積回路20は18出力の構成に限定されない。
図22は、本実施の形態に係る、通常動作を行う場合の集積回路20の構成を示す図である。集積回路20は、D−フリップフロップ_1〜D−フリップフロップ_18とスイッチSWA1〜SWA18とラッチ回路DLA_1〜DLA_18ホールド回路DLB_1〜DLB_18と出力回路11_1〜11_18とスイッチSWB1〜SWB18と信号出力端子OUT1〜OUT18と予備のホールド回路DLB_19と予備の出力回路11_19とを備えている。
集積回路20は、出力端子OUT1〜OUT18を介して表示装置(図示せず)と接続され、表示装置を駆動する。
なお、本実施の形態では、特許請求の範囲における映像信号出力部は、出力回路11とホールド回路DLBとによって構成されるブロックに対応している。
出力回路11は、それぞれ、階調データを階調電圧信号に変換するDAC(Digital Analog Converter)回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路(判定部)と、判定回路による動作の良否を示す判定フラグを備えている。なお、図22では、出力回路11_Aにおける判定フラグは、FlagAと表記している。例えば、出力回路11_1の良否判定結果はFlag1、出力回路11_2の良否判定結果はFlag2、・・・出力回路11_18の良否判定結果はFlag18のように示される。また、判定フラグは、出力回路が良品時には「0」、不良時には「1」となるように設定されている。
スイッチSWA1〜18は、DLA_1〜DLA_18とDLB_1〜DLB_19との間に設けられている。スイッチSWB1〜18は、出力回路11_1〜11_19と出力端子OUT1〜OUT18との間に設けられている。また、DLB_1〜DLB_19は、それぞれ、出力回路11_1〜11_19と接続されており、映像信号出力部に対応するブロックを形成している。
スイッチSWA1〜18およびスイッチSWB1〜SWB18は、それぞれ、端子0、端子1、および端子2を備えており、端子0と端子1を接続する状態と、端子0と端子2とを接続する状態との2つの状態をもつスイッチ回路であり、Flag1〜18の値に基づいて接続状態は切り替わる。より詳細に説明すれば、SWA1〜SWA18およびSWB1〜SWB18の接続状態は、それぞれ、Flag_X1〜FlagX18の値によって決定される。Flag_X1〜Flag_X18はFlag1〜Flag18の組み合わせで決定され、組み合わせは図22の下に論理式として示している。Flag_X1〜X18は、図示しない制御部によって決定される。そして、特許請求の範囲における第1の接続切替部は、図示しない制御部および各スイッチSWB1〜SWB18に対応しており、特許請求の範囲における第2の接続切替部は、図示しない制御部および各スイッチSWA1〜SWA18に対応している。
なお、DLA_1〜DLA_18、DLB_1〜DLB_18は、DATA信号線を介して入力される階調データを表すデジタル信号をラッチする回路であり、図22では、各々1回路示しているが、外部から入力される階調データが6ビットであれば6回路、8ビットであれば8回路必要となる。しかしながら、説明が煩雑になるため1回路で代表している。
(通常動作)
次に、集積回路20において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図22を用いて説明する。上述のとおり、図22は、本実施の形態に係る、通常動作を行う場合の集積回路20の構成を示す図である。
不良の出力回路が発生していない場合、出力回路11におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18の組み合わせのORで構成されるFlag_X1〜Flag_X18も、すべて「0」となる。そのため、図22に示すとおり、集積回路20におけるSWA1〜SWA18は、いずれも、端子0と端子1とが接続された状態となり、集積回路20は、図29に示す従来の回路と同様の構成となる。
以下に、集積回路20の動作について説明する。集積回路20においても、DF_1〜DF_18によってポインタ用シフトレジスタが構成されており、その動作は、実施形態1における集積回路10のポインタ用シフトレジスタと同様である。
はじめに、ポインタ用シフトレジスタ回路の初段のDF_1に、SP信号線を介して動作開始パルス信号(SP信号)が入力される。ポインタ用シフトレジスタの初段のDF_1は、CLK信号の立ち上がりのタイミングにおいてSP信号の「H」パルスを取り込み、出力部Qから「H」の信号を出力する。CLK信号の次の立ち上がりでは、SP信号は「L」になっており、出力部Qから「L」の信号を出力する。DF_2〜DF_18は、DF_1と同様に、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。これにより、DF_1〜DF_18の中で、1クロック毎に、「H」パルスの信号を出力するDFが順次切り替わる。
各ラッチ回路には、DATA信号線を介して階調データが入力される。DATA信号線を介して入力される階調データは、CLK信号の立下り毎に変化する。つまり、CLK信号の立下りのタイミングに同期して、D1からD2へ、D2からD3へ、・・・と変化する。各ラッチ回路は、ゲートGに入力される選択信号が「H」の間、入力部Dに入力される信号を取り込み、出力部Qに出力する。すなわち、ラッチ回路DLA_1〜DLA_18は、それぞれ、入力されるQ(DF_1)〜Q(DF_18)が「H」の間、外部から入力される階調データを取り込み、出力部Qに出力する。
これにより、階調データの変化のタイミングと同期して、順次、ラッチ回路DLA_1〜DLA_18が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Q(DF_1)〜Q(DF_18)の「H」パルスにより、ラッチ回路DLA_1〜DLB_18は、順次、階調データ「D1」〜「D18」を取り込む。そして、ラッチ回路DLA_1〜DLA_18は、Q(DF_1)〜Q(DF_18)が「L」の間、取り込んだ階調データを保持する。
例えば、ラッチ回路DLA_1は、入力されているQ(DF_1)が「H」のときに、DATA信号線を介して「D1」の階調データを取り込む。その後、Q(DF_1)が「L」になるときには、DATA信号線を介して「D1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_1の出力部Qからの出力であるQ(DLA_1)として、以降、「D1」が保持される。
また、Q(DF_1)は、次段のDF_2の入力部Dにも入力されており、DF_2に入力されるCLK信号が立ち上がりのタイミングにおいて、Q(DF_1)は「L」になる前(すなわち、「H」の状態)であるため、DF_2の出力部Qから出力される信号であるQ(DF_2)は「H」になる。そして、DLA_2は、入力されているQ(DF_2)が「H」の期間、DATA信号線を介して「D2」の階調データを取り込む。その後、Q(DF_2)が「L」になるときには、DATA信号線を介して「D2」の階調データが入力されている状態が続いているため、ラッチ回路DLA_2の出力部Qからの出力であるQ(DLA_2)として、以降、「D2」が保持される。
同様にして、Q(DF_3)〜Q(DF_18)が「L」になるときに、DLA_2〜DLA_18の出力部Qからの出力であるQ(DLA_2)〜Q(DLA_18)として、階調データ「D2」〜「D18」が保持される。
以上のように、ポインタ用シフトレジスタ回路を構成する各DFは、DF_1から順次パルスをシフトし、このパルスによるDLA_1からDLA_18は、DATA信号線を介して、順次、階調データ「D1」〜「D18」を取り込む。そして、ホールド回路DLB_1〜DLB_18の入力部Dには、それぞれ、DLA_1〜DLA_18の出力部Qにおいて保持された階調データ「D1」〜「D18」が入力されている。
さらに、図22に示す集積回路20は、DLA_1から順次階調データの取り込みを開始し、DLA_18がデータを取り込んだ後、LS信号線に「H」パルスを入力する。つまり、ホールド回路DLB_1〜DLB_18のゲートGに「H」パルスが入力される。これにより、DLB_1〜DLB_18は入力部Dに入力されている階調データ「D1」〜「D18」を出力部Qから出力する。この動作により、出力回路11には、DLA_1〜DLA_18が順に取り込んだ「D1」〜「D18」の階調データが入力されることになる。そして、出力回路11は、デジタルデータの階調データを階調電圧(すなわち映像信号)に変換し、それぞれ、対応する出力端子OUT1〜18を介して、階調データ「D1」〜「D18」に対応する階調電圧を出力する。
(自己修復の動作)
集積回路20において、出力回路11_7に異常が発生し、判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復の動作について、図23を用いて説明する。
図23は、本実施の形態に係る、自己修復動作を行う場合の集積回路20の構成を示す図である。集積回路20では、出力回路11_7に異常が発生し、Flag7が「1」に設定されると、Flag7を含むORで構成されるFlagX7からFlagX18は「1」となる。このため、SWA7〜SWA18の接続状態は、端子0と端子1との接続から、端子0と端子2との間の接続に変更される。
これにより、通常動作の場合に出力回路11_7に接続されていたホールド回路DLB_7への入力はオープンとなり、ラッチ回路DLA_7の出力部Qは、ホールド回路DLB_8に接続され、ラッチ回路DLA_8の出力部Qは、ホールド回路DLB_9に接続され、ラッチ回路DLA_9の出力部Qは、ホールド回路DLB_10に接続される。つまり、ラッチ回路DLAとホールド回路DLBとが一段ずつ順次ずれて接続され、最後に、ラッチ回路DLA_18の出力部Qが、予備のホールド回路DLB_19に接続される。したがって、本発明に係る集積回路20では、切替スイッチによって、異常が発生した出力回路11_7とホールド回路DLB_7とから成るブロックには階調データは入力されなくなる。
また、このとき、集積回路20では、図23に示すとおり、FlagX7からFlagX18で制御されるスイッチSWB7からSWB18の接続が、端子0と端子1との接続から端子0と端子2との接続に切り替わっているため、出力回路11_7は出力端子OUT1〜OUT18のいずれにも接続されない。そして、出力端子OUT7には出力回路11_8、出力端子OUT8には出力回路11_9と、順次、出力回路がシフトして出力端子に接続され、最後の予備の出力回路11_19が出力端子OUT18に接続される。
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路DLA_1〜DLA_18とホールド回路DLB_1〜DLB_19との接続を切り替えると共に、出力回路11_1〜11_19と出力端子OUT1〜OUT18との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することにより、自己修復が可能な構成を実現する。
また、本実施形態に係る集積回路10”は、実施形態1において説明した不具合検出方法を用いて、出力回路11の不具合を検出してもよい。
〔実施形態5〕
本発明の第5の実施形態について、図24〜25を参照して以下に説明する。
(自己修復回路の構成)
はじめに、図24を参照して、本実施の形態に係る表示駆動用半導体集積回路(以下、集積回路とする)20’の構成について説明する。なお、〔実施形態1〕における図1の説明と同様、18個の出力を取り出して説明するが、集積回路10’からの出力は、18個に限定されない。
図24は、本実施の形態に係る、通常動作を行う場合の集積回路20’の構成を示す図である。集積回路20’は、D−フリップフロップ_20〜D−フリップフロップ_25(以下、DF_20〜DF_25と略称する)とスイッチSWA1〜SWA18とラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6とホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6と出力回路11_1〜11_18とスイッチSWB1〜SWB18と信号出力端子OUT1〜OUT18と予備のホールド回路DLB_R7、DLB_G7、DLB_B7と予備の出力回路11_19〜11_21とを備えている。
集積回路20’は、出力端子OUT1〜OUT18を介して表示装置(図示せず)と接続され、表示装置を駆動する。
なお、本実施の形態では、特許請求の範囲における出力部が、ホールド回路DLB(例えば、ラッチ回路DLB_R1、DLB_G1、DLB_B1のそれぞれ)と出力回路11(出力回路11_1、11_2、11_3のそれぞれ)からなるブロックに対応しており、特許請求の範囲における映像信号出力部が、表示色を構成する3原色RGBに対応して連続して配されるホールド回路DLB、および出力回路11からなるブロック(例えば、ホールド回路DLB_R1、DLB_G1、DLB_B1と出力回路11_1〜11_3とからなるブロック)に対応している。
また、特許請求の範囲におけるサブラッチ部が、個別のラッチ回路DLA(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1のそれぞれ)に対応しており、ラッチ部が、表示色を構成する3原色RGBに対応して連続して配されるラッチ回路DLA、およびホールド回路DLBからなるブロック(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1からなるブロック)に対応している。
また、特許請求の範囲におけるサブ出力端子が出力端子OUT1〜OUT18のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される3本の出力端子からなる組(例えば、OUT1〜OUT3)に対応している。
本実施形態に係る集積回路10’には、3本のデータ信号線、DATAR信号線、DATAG信号線、およびDATAB信号線によって、それぞれ、表示色を構成する3原色すなわち赤(R)、緑(G)、および青(B)の階調データが入力される。つまり、集積回路20’は、RGBの3色によって表示色が構成されるカラーの表示装置を駆動する構成である。ラッチ回路DLA_R1〜DLA_R6には、DATAR信号線を介して、Rに対応する階調データが入力され、ラッチ回路DLA_G1〜DLA_G6には、DATAG信号線を介して、Gに対応する階調データが入力され、ラッチ回路DLA_B1〜DLA_B6には、DATAB信号線を介して、Bに対応する階調データが入力される。
また、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、入力された階調データのうち、出力端子OUT1〜OUT18から出力する映像信号に対応する階調データを取り出し、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6に出力する。ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6は、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6からの階調データを保持した後、それぞれ、出力回路11_1〜11_18に出力する。
出力回路11_1〜11_18は、それぞれ、階調データを階調電圧信号に変換するDAC(Digital Analog Converter)回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグを備えている。なお、図24では、出力回路11_Aにおける判定フラグは、FlagAと表記している。例えば、出力回路11_1の良否判定結果はFlag1、出力回路11_2の良否判定結果はFlag2、・・・出力回路11_18の良否判定結果はFlag18のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「0」、不良時には「1」となるように設定されている。
さらに、図24に示すとおり、集積回路20’は、予備のホールド回路DLB_R7、DLB_G7、DLB_B7と予備の出力回路11_19〜11_21とを備えている。
スイッチSWA1〜18は、ラッチ回路回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6とホールド回路DLB_R1〜DLB_R7、DLB_G1〜DLB_G7およびDLB_B1〜DLB_B7との間に設けられている。スイッチSWB1〜18は、出力回路11_1〜11_21と出力端子OUT1〜OUT18との間に設けられている。また、図24に示すとおり、DLB_R1〜DLB_R7、DLB_G1〜DLB_G7およびDLB_B1〜DLB_B7は、出力回路11_1〜11_21と接続されており、それぞれ、映像信号出力部に対応する出力ブロックを形成している。
スイッチSWA1〜18およびスイッチSWB1〜SWB18は、それぞれ、端子0、端子1、および端子2を備えており、端子0と端子1を接続する状態と、端子0と端子2とを接続する状態との2つの状態をもつスイッチ回路であり、Flag_A〜Flag_Kの値に基づいて接続状態は切り替わる。FlagA〜FlagKは、Flag1からFlag18の組み合わせで決定され、組み合わせは図24の下に論理式として示している。Flag_A〜Flag_Kは、図示しない制御部によって決定される。そして、特許請求の範囲における第1の接続切替部は、図示しない制御部および各スイッチSWB1〜SWB18に対応しており、特許請求の範囲における第2の接続切替部は、図示しない制御部および各スイッチSWA1〜SWA18に対応している。
実施形態1では、階調データ入力を1系統として表現していたが、カラー表示を行う場合、本実施の形態のように,RGBの色毎に、階調データを入力するのが一般的である。
(通常動作)
次に、集積回路20’において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図24を用いて説明する。上述のとおり、図24は、本実施の形態に係る、通常動作を行う場合の集積回路20’の構成を示す図である。
不良の出力回路が発生していない場合、出力回路11_1〜11_18におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18の組み合わせのORで構成されるFlagA〜FlagKも、すべて「0」となる。
以下に、集積回路20’の動作について説明する。集積回路20’においても、DF_1〜DF_18によってポインタ用シフトレジスタが構成されており、その動作は、実施形態2における集積回路10’のポインタ用シフトレジスタと同様である。
はじめに、ポインタ用シフトレジスタ回路の初段のDF_20に、SP信号線を介して動作開始パルス信号(SP信号)が入力される。ポインタ用シフトレジスタの初段のDF_20は、CLK信号の立ち上がりのタイミングにおいてSP信号の「H」パルスを取り込み、出力部Qから「H」の信号を出力する。CLK信号の次の立ち上がりでは、SP信号は「L」になっており、出力部Qから「L」の信号を出力する。DF_21〜DF_25は、DF_20と同様に、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。これにより、DF_20〜DF_25の中で、1クロック毎に、「H」パルスの信号を出力するDFが順次切り替わる。
各ラッチ回路には、DATAR信号線、DATAG信号線、およびDATAB信号線を介してRGBに対応する階調データが入力される。DATAR信号線、DATAG信号線、およびDATAB信号線を介して入力される階調データは、CLK信号の立下り毎に変化する。つまり、CLK信号の立下りのタイミングに同期して、Rに対応する階調データがR1からR2へ、Gに対応する階調データがG1からG2へ、Bに対応する階調データがB1からB2へ、・・・と変化する。各ラッチ回路は、ゲートGに入力される選択信号が「H」の間、入力部Dに入力される信号を取り込み、出力部Qに出力する。すなわち、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、入力されるQ(DF_20)〜Q(DF_25)が「H」の間、外部から入力される階調データを取り込み、出力部Qに出力する。
これにより、DATAR信号線を介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路DLA_R1〜DLA_R6が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_R1〜DLB_R6は、順次、階調データ「R1」〜「R6」を取り込む。同様にして、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_G1〜DLA_G6は、順次、階調データ「G1」〜「G6」を取り込む。また、同様にして、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_B1〜DLA_B6は、順次、階調データ「B1」〜「B6」を取り込む。
そして、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6、およびDLA_B1〜DLA_B6、は、Q(DF_20)〜Q(DF_25)が「L」の間、取り込んだ階調データを保持する。
例えば、ラッチ回路DLA_R1は、入力されているQ(DF_20)が「H」のときに、DATAR信号線を介して「R1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAR信号線を介して「R1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_R1の出力部Qからの出力であるQ(DLA_R1)として、以降、「R1」が保持される。同様に、Q(DF_20)〜Q(DF_25)が「L」になるとき、DLA_R2〜DLA_R6の出力部Qからの出力として、以降、階調データ「R2」〜「R6」が保持される。このとき、ホールド回路DLB_R1〜DLB_R6の入力部Dには、DLA_R1〜DLA_R6の出力部Qにおいて保持されたデータが入力されている。
また、ラッチ回路DLA_G1は、入力されているQ(DF_20)が「H」のときに、DATAG信号線を介して「G1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAG信号線を介して「G1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_G1の出力部Qからの出力であるQ(DLA_G1)として、以降、「G1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_G2〜DLA_G6の出力部Qからの出力として、以降、階調データ「G2」〜「G6」が保持される。このとき、ホールド回路DLB_G1〜DLB_G6の入力部Dには、DLA_G1〜DLA_G6の出力部Qにおいて保持されたデータが入力されている。
また、ラッチ回路DLA_B1は、入力されているQ(DF_20)が「H」のときに、DATAB信号線を介して「B1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAB信号線を介して「B1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_B1の出力部Qからの出力であるQ(DLA_B1)として、以降、「B1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_B2〜DLA_B6の出力部Qからの出力として、以降、階調データ「B2」〜「B6」が保持される。このとき、ホールド回路DLB_B1〜DLB_B6の入力部Dには、DLA_B1〜DLA_B6の出力部Qにおいて保持されたデータが入力されている。
なお、集積回路10’における以降の動作は、実施形態1の集積回路10と同様であり、説明を省略する。
(自己修復の動作)
集積回路20’において、出力回路11_7に異常が発生し、判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復の動作について、図25を用いて説明する。
図25は、本実施の形態に係る、自己修復動作を行う場合の集積回路20’の状態を示す図である。集積回路20’では、出力回路11_7に異常が発生し、Flag7が「1」に設定されると、Flag7を含むORで構成されるFlagC〜FlagKは「1」となる。このため、SWA7〜SWA18の接続状態は、端子0と端子1との接続から、端子0と端子2との間の接続に変更される。
これにより、通常動作の場合に出力回路11_7〜11_9に接続されていたホールド回路DLB_R3、DLB_G3、DLB_B3への入力はオープンとなり、ラッチ回路DLA_R3の出力部Qは、ホールド回路DLB_R4に接続され、ラッチ回路DLA_G3の出力部Qは、ホールド回路DLB_G4に接続され、ラッチ回路DLA_B3の出力部Qは、出力回路DLB_B4に接続される。つまり、Q(DLB_R3)はホールド回路DLB_R4に供給され、Q(DLB_G3)はホールド回路DLB_G4に供給され、Q(DLB_B3)はホールド回路DLB_B4に供給される。
同様にして、ラッチ回路DLAとホールド回路DLBとがRGBのブロック単位で順次ずれて接続され、最後にラッチ回路DLA_R6、DLA_G6、DLA_B6の出力部Qが、それぞれ、予備のホールド回路DLB_R7、DLB_G7、DLB_B7に接続されて、Q(DLA_R6)はホールド回路DLB_R7に、Q(DLA_G6)はホールド回路DLB_G7に、Q(DLB_B6)はホールド回路DLB_B7に、それぞれ供給される。したがって、本発明に係る集積回路20’では、出力回路に異常が発生した場合、切替スイッチによって、出力回路11_7、出力回路11_8、および出力回路11_9には、階調データは入力されなくなる。
また、このとき、集積回路20’では、図25に示すとおり、FlagHからFlagKで制御されるスイッチSWB7からSWB18の接続が、端子0と端子1との接続から端子0と端子2との接続に切り替わっているため、出力回路11_7、出力回路11_8、および出力回路11_9は出力端子OUT1〜OUT18のいずれにも接続されない。
そして、出力端子OUT7〜9には、出力回路11_10〜11_12、出力端子OUT10〜OUT12には、出力回路11_13〜11_15と、順次、RGBの階調電圧を出力する3個の出力回路の組ごとにシフトして出力端子に接続され、最後の予備の出力回路11_19〜11_21が出力端子OUT16〜OUT18に接続される。
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路とホールド回路との接続を切り替えると共に、出力回路と出力端子との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現する。
また、本実施形態に係る集積回路10’は、実施形態1において説明した不具合検出方法を用いて、出力回路11の不具合を検出してもよい。
〔実施形態6〕
本発明の第3の実施形態について、図26〜27を参照して以下に説明する。
(自己修復回路の構成)
はじめに、図26を参照して、本実施の形態に係る表示駆動用半導体集積回路(以下、集積回路とする)20”の構成について説明する。なお、〔実施形態1〕における図1の説明と同様、18個の出力を取り出して説明するが、集積回路20”からの出力は、18個に限定されない。
図26は、本実施の形態に係る、通常動作を行う場合の集積回路20”の構成を示す図である。集積回路20”は、D−フリップフロップ_20〜D−フリップフロップ_25(以下、DF_20〜DF_25と略称する)とスイッチSWA1〜SWA18とラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6とホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6と出力回路11_1〜11_18とスイッチSWB1〜SWB18と信号出力端子OUT1〜OUT18と予備のホールド回路DLB_R7、DLB_R8、DLB_G7、DLB_G8、DLB_B7、DLB_B8と予備の出力回路11_19〜11_24とを備えている。
集積回路20”は、出力端子OUT1〜OUT18を介して表示装置(図示せず)と接続され、表示装置を駆動する。
なお、本実施の形態では、特許請求の範囲における出力部が、個別のホールド回路DLB(例えば、ラッチ回路DLB_R1、DLB_G1、DLB_B1、DLB_R2、DLB_G2、DLB_B2のそれぞれ)と出力回路11(出力回路11_1、11_2、11_3、11_4、11_5、11_6のそれぞれ)からなるブロックに対応しており、特許請求の範囲における映像信号出力部が、表示色を構成する3原色RGBごとに正負の階調電圧に対応して連続して配されるホールド回路DLB、および出力回路11からなるブロック(例えば、ホールド回路DLB_R1、DLB_G1、DLB_B1、DLB_R2、DLB_G2、DLB_B2と出力回路11_1〜11_6とからなるブロック)に対応している。
また、特許請求の範囲におけるサブラッチ部が、個別のラッチ回路DLA(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1、DLA_R2、DLA_G2、DLA_B2のそれぞれ)に対応しており、ラッチ部が、表示色を構成する3原色RGBごとに正負の階調電圧に対応して連続して配されるラッチ回路DLAからなるブロック(例えば、ラッチ回路DLA_R1、DLA_G1、DLA_B1、DLA_R2、DLA_G2、DLA_B2からなるブロック)に対応している。
また、特許請求の範囲におけるサブ出力端子が出力端子OUT1〜OUT18のそれぞれに対応しており、特許請求の範囲における出力端子が、上記映像信号出力部に対応して配される6本の出力端子からなる組(例えば、OUT1〜OUT6)に対応している。
また、ポインタ用シフトレジスタ回路は、DF_20〜DF_25によって構成され、各DF(例えばDF_20)は、RGBの3色単位でラッチ回路DLA(例えば、DLA_R1、DLA_G1、DLA_B1)に接続する接続端子を備えている。
本実施形態に係る集積回路20”には、3本のデータ信号線、DATAR信号線、DATAG信号線、およびDATAB信号線によって、それぞれ、表示色を構成する3原色すなわち赤(R)、緑(G)、および青(B)の階調データが入力される。つまり、集積回路10”は、RGBの3色によって表示色が構成されるカラーの表示装置を駆動する構成である。ラッチ回路DLA_R1〜DLA_R6には、DATAR信号線を介して、Rに対応する階調データが入力され、ラッチ回路DLA_G1〜DLA_G6には、DATAG信号線を介して、Gに対応する階調データが入力され、ラッチ回路DLA_B1〜DLA_B6には、DATAB信号線を介して、Bに対応する階調データが入力される。
また、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、入力された階調データのうち、出力端子OUT1〜OUT18から出力する映像信号に対応する階調データを取り出し、ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6に出力する。ホールド回路DLB_R1〜DLB_R6、DLB_G1〜DLB_G6およびDLB_B1〜DLB_B6は、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6からの階調データを保持した後、それぞれ、出力回路11_1〜11_18に出力する。
出力回路11_1〜11_18、それぞれ、階調データを階調電圧信号に変換するDAC(Digital Analog Converter)回路と、バッファ回路の役割を有するオペアンプと、出力回路の動作の良否を判定する判定回路と、判定回路による動作の良否を示す判定フラグを備えている。なお、図26では、出力回路11_Aにおける判定フラグは、FlagAと表記している。例えば、出力回路11_1の良否判定結果はFlag1、出力回路11_2の良否判定結果はFlag2、・・・出力回路11_18の良否判定結果はFlag18のように示される。また、出力回路の良否判定方法の詳細は後述するが、判定フラグは、出力回路が良品時には「0」、不良時には「1」となるように設定されている。
また、集積回路20”に含まれる出力回路11_1〜11_18は、ドット反転駆動の正側電圧の出力と負側電圧の出力の片側のみに対応する回路であり、図26では、出力回路11_1、11_3、11_5・・・の奇数回路が正側電圧の出力に対応し、出力回路11_2、11_4、11_6・・・の偶数回路が負側電圧の出力に対応している状態を示している。そして、ドット反転駆動を行うためには、各出力端子に正側電圧と負側電圧との両方を出力可能である必要がある。そこで、集積回路20”では、制御信号REVによるスイッチSWREVの切替制御を行い、出力回路および出力端子と選択信号線との接続を変更することによって、階調データのサンプリングのタイミングを変更し、正側電圧と負側電圧との切替を実現している。
さらに、図26に示すとおり、集積回路20”は、予備のホールド回路DLB_R7、DLB_R8、DLB_G7、DLB_G8、DLB_B7、DLB_B8と予備の出力回路11_19〜11_24とを備ええている。
スイッチSWA1〜18は、ラッチ回路回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6とホールド回路DLB_R1〜DLB_R8、DLB_G1〜DLB_G8およびDLB_B1〜DLB_B8との間に設けられている。スイッチSWB1〜18は、出力回路11_1〜11_24と出力端子OUT1〜OUT18との間に設けられている。また、図26に示すとおり、DLB_R1〜DLB_R8、DLB_G1〜DLB_G8およびDLB_B1〜DLB_B8は、出力回路11_1〜11_24と接続されており、それぞれ、映像信号出力部に対応する出力ブロックを形成している。
スイッチSWA1〜18およびスイッチSWB1〜SWB18は、それぞれ、端子0、端子1、および端子2を備えており、端子0と端子1を接続する状態と、端子0と端子2とを接続する状態との2つの状態をもつスイッチ回路であり、Flag_L〜Flag_Pの値に基づいて接続状態は切り替わる。FlagL〜FlagPは、Flag1からFlag18の組み合わせで決定され、組み合わせは図26の下に論理式として記載している。Flag_L〜Flag_Pは、図示しない制御部によって決定される。そして、特許請求の範囲における第1の接続切替部は、図示しない制御部および各スイッチSWB1〜SWB18に対応しており、特許請求の範囲における第2の接続切替部は、図示しない制御部および各スイッチSWA1〜SWA18に対応している。
(通常動作)
次に、集積回路20”において不良の出力回路が発生していない場合の動作、すなわち、通常の動作を、図26を用いて説明する。上述のとおり、図26は、本実施の形態に係る、通常動作を行う場合の集積回路20”の構成を示す図である。本実施の形態では、スイッチSWREVにおいて、端子0と端子1とが接続された状態について説明する。
不良の出力回路が発生していない場合、出力回路11_1〜11_18におけるFlag1〜18は、すべて「0」である。したがって、Flag1〜Flag18の組み合わせのORで構成されるFlagL〜FlagPも、すべて「0」となる。
以下に、集積回路20”の動作について説明する。集積回路20”においても、DF_1〜DF_18によってポインタ用シフトレジスタが構成されており、その動作は、実施形態3における集積回路10”のポインタ用シフトレジスタと同様である。
はじめに、ポインタ用シフトレジスタ回路の初段のDF_20に、SP信号線を介して動作開始パルス信号(SP信号)が入力される。ポインタ用シフトレジスタの初段のDF_20は、CLK信号の立ち上がりのタイミングにおいてSP信号の「H」パルスを取り込み、出力部Qから「H」の信号を出力する。CLK信号の次の立ち上がりでは、SP信号は「L」になっており、出力部Qから「L」の信号を出力する。DF_21〜DF_25は、DF_20と同様に、CLK信号の立ち上がりのタイミングにおいて入力部Dに入力される信号の状態を出力部Qから出力する。これにより、DF_20〜DF_25の中で、1クロック毎に、「H」パルスの信号を出力するDFが順次切り替わる。
各ラッチ回路には、DATAR信号線、DATAG信号線、およびDATAB信号線を介してRGBに対応する階調データが入力される。DATAR信号線、DATAG信号線、およびDATAB信号線を介して入力される階調データは、CLK信号の立下り毎に変化する。つまり、CLK信号の立下りのタイミングに同期して、Rに対応する階調データがR1からR2へ、Gに対応する階調データがG1からG2へ、Bに対応する階調データがB1からB3へ、・・・と変化する。各ラッチ回路は、ゲートGに入力される選択信号が「H」の間、入力部Dに入力される信号を取り込み、出力部Qに出力する。すなわち、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6およびDLA_B1〜DLA_B6は、それぞれ、入力されるQ(DF_20)〜Q(DF_25)が「H」の間、外部から入力される階調データを取り込み、出力部Qに出力する。
これにより、DATAR信号線を介して入力される階調データの変化のタイミングと同期して、順次、ラッチ回路DLA_R1〜DLA_R6が選択されて、各ラッチ回路には、各ラッチ回路に対応する出力端子から出力される映像信号の階調データが取り込まれる。つまり、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_R1〜DLB_R6は、順次、階調データ「R1」〜「R6」を取り込む。同様にして、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_G1〜DLA_G6は、順次、階調データ「G1」〜「G6」を取り込む。また、同様にして、Q(DF_20)〜Q(DF_25)の「H」パルスにより、ラッチ回路DLA_B1〜DLA_B6は、順次、階調データ「B1」〜「B6」を取り込む。
そして、ラッチ回路DLA_R1〜DLA_R6、DLA_G1〜DLA_G6、およびDLA_B1〜DLA_B6、は、Q(DF_20)〜Q(DF_25)が「L」の間、取り込んだ階調データを保持する。
例えば、ラッチ回路DLA_R1は、入力されているQ(DF_20)が「H」のときに、DATAR信号線を介して「R1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAR信号線を介して「R1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_R1の出力部Qからの出力であるQ(DLA_R1)として、以降、「R1」が保持される。同様に、Q(DF_20)〜Q(DF_25)が「L」になるとき、DLA_R2〜DLA_R6の出力部Qからの出力として、以降、階調データ「R2」〜「R6」が保持される。このとき、ホールド回路DLB_R1〜DLB_R6の入力部Dには、DLA_R1〜DLA_R6の出力部Qにおいて保持されたデータが入力されている。
また、ラッチ回路DLA_G1は、入力されているQ(DF_20)が「H」のときに、DATAG信号線を介して「G1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAG信号線を介して「G1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_G1の出力部Qからの出力であるQ(DLA_G1)として、以降、「G1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_G2〜DLA_G6の出力部Qからの出力として、以降、階調データ「G2」〜「G6」が保持される。このとき、ホールド回路DLB_G1〜DLB_G6の入力部Dには、DLA_G1〜DLA_G6の出力部Qにおいて保持されたデータが入力されている。
また、ラッチ回路DLA_B1は、入力されているQ(DF_20)が「H」のときに、DATAB信号線を介して「B1」の階調データを取り込む。その後、Q(DF_20)が「L」になるときには、DATAB信号線を介して「G1」の階調データが入力されている状態が続いているため、ラッチ回路DLA_B1の出力部Qからの出力であるQ(DLA_B1)として、以降、「B1」が保持される。同様に、Q(DF_20)Q(DF_25)が「L」になるとき、DLA_B2〜DLA_B6の出力部Qからの出力として、以降、階調データ「B2」〜「B6」が保持される。このとき、ホールド回路DLB_B1〜DLB_B6の入力部Dには、DLA_B1〜DLA_B6の出力部Qにおいて保持されたデータが入力されている。
なお、集積回路10”における以降の動作は、実施形態1の集積回路10と同様であり、説明を省略する。
(自己修復の動作)
集積回路20”において、出力回路11_7に異常が発生し、判定回路によってFlag7が「1」に設定された場合の動作、すなわち、自己修復の動作について、図27を用いて説明する。
図27は、本実施の形態に係る、自己修復動作を行う場合の集積回路20”の状態を示す図である。集積回路20”では、出力回路11_7に異常が発生し、Flag7が「1」に設定されると、Flag7を含むORで構成されるFlagC〜FlagKは「1」となる。このため、SWA7〜SWA18の接続状態は、端子0と端子1との接続から、端子0と端子2との間の接続に変更される。
これにより、ホールド回路DLB_R3、DLB_R4、DLB_G3、DLB_G4、DLB_B3、DLB_B4への入力はオープンとなり、ラッチ回路DLA_R3、DLA_R4、DLA_G3、DLA_G4、DLA_B3、DLA_B4の出力部Qは、それぞれ、ホールド回路DLB_R5、DLB_R6、DLB_G5、DLB_G6、DLB_B5、DLB_B6に接続される。つまり、Q(DLB_R3)、Q(DLB_R4)、Q(DLB_G3)、Q(DLB_G4)、Q(DLB_B3)、Q(DLB_B4)は、それぞれ、ホールド回路DLB_R5、DLB_R6、DLB_G5、DLB_G6、DLB_B5、DLB_B6へに供給される。
同様にして、ラッチ回路DLAとホールド回路DLBとがRGBのブロック単位で順次ずれて接続され、最後にラッチ回路DLA_R5、DLA_R6、DLA_G5、DLA_G6、DLA_B5、DLA_B6の出力部Qが、それぞれ、ホールド回路DLB_R7、DLB_R8、DLB_G7、DLB_G8、DLB_B7、DLB_B8に接続されて、Q(DLA_R5)、Q(DLA_R6)、Q(DLA_G5)、Q(DLA_G6)、Q(DLA_B5)、Q(DLA_B6)は、それぞれ、ホールド回路DLB_R7、DLB_R8、DLB_G7、DLB_G8、DLB_B7、DLB_B8に供給される。したがって、本発明に係る集積回路20”では、出力回路に異常が発生した場合、切替スイッチによって、ホールド回路DLB_R3、DLB_R4、DLB_G3、DLB_G4、DLB_B3、DLB_B4には、階調データは入力されなくなる。
また、このとき、集積回路20”では、図27に示すとおり、FlagOおよびFlagPで制御されるスイッチSWB7〜SWB18の接続が、端子0と端子1との接続から端子0と端子2との接続に切り替わっているため、出力回路11_7、出力回路11_8、出力回路11_9、出力回路11_10、出力回路11_11、出力回路11_12は出力端子OUT1〜OUT18のいずれにも接続されない。
そして、出力端子OUT7には出力回路11_13、出力端子OUT8には出力回路11_15、出力端子OUT9には出力回路11_17、出力端子OUT10には出力回路11_14、出力端子OUT11には出力回路11_16、出力端子OUT12には出力回路11_18と、順次、RGBそれぞれについて正負の階調電圧を出力する6個の出力回路の組ごとに順次シフトして出力端子に接続され、最後の予備の出力回路11_19〜出力回路11_24が出力端子OUT13〜出力端子OUT18に接続される。
以上の説明のとおり、出力回路の不良が検出された場合には、ラッチ回路と出力回路との接続を切り替えると共に、出力回路と出力端子との接続を切り替えることによって、不良と判断された出力回路を切り離し、正常な回路を順次シフトさせ、さらに予備回路を追加することより、自己修復が可能な構成を実現する。
また、本実施形態に係る集積回路10”は、実施形態1において説明した不具合検出方法を用いて、出力回路11の不具合を検出してもよい。
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
なお、本発明の表示装置駆動用の集積回路を以下のように構成してもよい。
(第1の構成)
表示データを時分割で取り込むサンプリング回路と、上記サンプリング回路で取り込んだ表示データを逐次記憶する複数の第1ラッチ回路と、サンプリング回路の時分割での表示データ取り込み終了後、第1ラッチ回路の表示データが転送される複数の第2ラッチ回路と、表示装置に接続された出力端子と、上記出力端子に接続可能な、上記第2ラッチ回路の表示データに基づいて出力を行う、出力回路群と、上記出力端子に接続可能な少なくとも1つ以上の予備出力回路と、上記出力回路が良か不良かを判定する判定手段と、を備えた、上記表示装置を駆動する駆動回路であって、上記判定手段の判定結果が不良である場合、上記不良と判断された出力回路が接続されていた出力端子に、上記予備出力回路を含めた、出力回路が順次移行し、上記出力回路群から、上記不良と判断された出力回路を無効とする切替回路を備えたことを特徴とする表示用駆動回路。
(第2の構成)
表示データを時分割で取り込むサンプリング回路と、上記サンプリング回路で取り込んだ表示データを逐次記憶する複数の第1ラッチ回路と、サンプリング回路の時分割での表示データ取り込み終了後、第1ラッチ回路の表示データが転送される複数の第2ラッチ回路と、表示装置に接続された出力端子と、上記出力端子に接続可能な、上記第2ラッチ回路と上記第2ラッチ回路の表示データに基づいて出力を行う、出力回路ブロック群と、上記出力端子に接続可能な予備出力回路と予備第2ラッチ回路を含む、少なくとも1つ以上の予備出力回路ブロックと、上記出力回路が良か不良かを判定する判定手段と、を備えた、上記表示装置を駆動する駆動回路であって、上記判定手段の判定結果が不良である場合、上記不良と判断された出力回路が接続されていた出力端子に、上記予備出力回路ブロックを含めた、出力回路ブロックが順次移行し、上記出力回路ブロック群から、上記不良と判断された出力回路ブロックを無効とする切替回路を備えたことを特徴とする表示用駆動回路。
(第3の構成)
予備出力回路を表示画素を構成する色の単位で備え、不良と判断された出力回路を含む上記単位の出力を無効として、切替を行う事を特徴とする第1の構成もしくは第2の構成に記載の駆動回路。
(第4の構成)
上記色単位として、予備出力回路を3出力単位で備え、不良と判断された出力回路を含む3出力を無効として、切替を行う事を特徴とする第3の構成に記載の駆動回路。
(第5の構成)
予備出力回路を表示画素を構成する色の単位の整数倍単位で備え、不良と判断された出力回路を含む上記単位の整数倍の出力を無効として、切替を行う事を特徴とする第1の構成もしくは第2の構成に記載の駆動回路。
(第6の構成)
上記予備出力回路を6出力単位で備え、不良と判断された出力回路を含む6出力を無効として、切替を行う事を特徴とする第5の構成に記載の駆動回路。
(第7の構成)
ドット反転駆動に対応することを特徴とする、第5の構成もしくは第6の構成に記載の駆動回路。