JP2009128532A - 表示装置 - Google Patents
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Abstract
【課題】駆動回路を実装した後でも、駆動回路の不良を自己検出する手段を備え、駆動回路に欠陥があった場合に自己修復できる、表示装置を提供する。
【解決手段】本発明の表示装置1は、集積回路10a・10bおよび液晶パネル13を備えており、集積回路10a・10bは液晶パネル13のデータ線に並列接続されている。マスター側の集積回路10aは、自身の不良を自己検出する機能を有しており、不良が検出された場合、データ線の駆動を停止し、スレーブ側の集積回路10bがデータ線を駆動する。これにより、マスター側の集積回路10aに欠陥があっても自己修復できる。
【選択図】図1
【解決手段】本発明の表示装置1は、集積回路10a・10bおよび液晶パネル13を備えており、集積回路10a・10bは液晶パネル13のデータ線に並列接続されている。マスター側の集積回路10aは、自身の不良を自己検出する機能を有しており、不良が検出された場合、データ線の駆動を停止し、スレーブ側の集積回路10bがデータ線を駆動する。これにより、マスター側の集積回路10aに欠陥があっても自己修復できる。
【選択図】図1
Description
本発明は、DAコンバータ出力回路における不具合の自己検出および自己修復を行う、表示装置に関するものである。
近年、液晶パネル等の大型化および高精細化に伴い、液晶駆動用半導体集積回路においては、液晶駆動用出力端子の端子数増加や、出力端子からの出力する多値電圧の多階調化が進んでいる。例えば、現在主流の液晶駆動用半導体集積回路は、256階調の電圧を出力可能な約500個の出力端子数を備えるものがある。さらに、出力端子数を1000個以上備えた、液晶駆動用半導体集積回路の開発も、現在行われている。また、階調出力電圧は、液晶パネルの多色化に伴い、1024階調を出力可能な液晶駆動用半導体集積回路の開発も行われている。
ここで、従来の液晶駆動用半導体集積回路の構成を、図12を参照して以下に説明する。図12は、従来の液晶駆動用半導体集積回路の構成を示すブロック図である。
同図に示す液晶駆動用半導体集積回路201は、n本の液晶駆動用信号出力端子から、それぞれm階調の出力電圧を出力できる。まず、液晶駆動用半導体集積回路201の構成について説明する。液晶駆動用半導体集積回路201は、外部にクロック入力端子202、複数の信号入力端子を備えた階調データ入力端子203、LOAD信号入力端子204、および、基準電源端子であるV0端子205、V1端子206、V2端子207、V3端子208、V4端子209を備えている。さらに、液晶駆動用半導体集積回路201は、n個の液晶駆動用信号出力端子211−1〜211−n(以下、液晶駆動用信号出力端子を信号出力端子と称する。さらに、液晶駆動用信号出力端子211−1〜211−nを総称する場合は、信号出力端子211と称する)を備えている。また、液晶駆動用半導体集積回路201は、基準電源補正回路221、ポインタ用シフトレジスタ回路223、ラッチ回路部224、ホールド回路225、D/Aコンバータ(Digital Analog Converter:以下、DACと称する。)回路226、および出力バッファ227を備えている。また、ポインタ用シフトレジスタ回路223は、n段のシフトレジスタ回路223−1〜223−nにより構成される。さらに、ラッチ回路部224は、n個のラッチ回路224−1〜224−nにより構成され、およびホールド回路225は、n個のホールド回路225−1〜225−nにより構成される。また、DAC回路226は、n個のDAC回路226−1〜226−nにより構成される。加えて、出力バッファ227はn個の出力バッファ227−1から227−nにより構成され、各出力バッファは、オペアンプにより構成される。
次に、液晶駆動用半導体集積回路201の動作について説明する。ポインタ用シフトレジスタ回路223は、クロック入力端子202より入力したクロック入力信号に基づき、1個目のラッチ回路224−1からn個目のラッチ回路224−nまで順次選択する。ポインタ用シフトレジスタ回路223により選択されたラッチ回路224は、階調データ入力端子203からの階調出力データを格納する。なお、階調出力データは、ラッチ回路224ごとに対応する、言い換えれば、信号出力端子211ごとに対応する、上記クロック入力信号に同期したデータである。したがって、各ラッチ回路224−1〜224−nは、信号出力端子211ごとに対応する、それぞれ異なる値の階調出力データを格納できる。ラッチ回路224−1〜224−nに格納された階調出力データは、データLOAD信号により、それぞれ対応するn個のホールド回路225−1〜225−nへ転送する。さらに、ホールド回路225−1〜225−nは、ラッチ回路224−1〜224−nより入力した階調出力データを、デジタルデータとしてDAC回路226−1〜226−nに出力する。
ここで、DAC回路226−1〜226−nは、ホールド回路225からの階調出力データに基づき、m種類の階調電圧における、1つの電圧値を選択し、出力バッファ227−1〜227−nに出力する。なおDAC回路226は、基準電源端子V0端子205〜V4端子209より入力する電圧によって、m種類の階調電圧を出力することが可能である。次に、出力バッファ227は、DAC回路226からの階調電圧をバッファし、信号出力端子211−1〜211−nに、液晶パネル駆動用信号として出力する。
以上のように、シフトレジスタ回路223、ラッチ回路224、ホールド回路225、DAC回路226、および出力バッファ227は、液晶駆動用信号出力端子211と同じ個数必要なり、液晶駆動用信号出力端子211が1000端子であれば、上記の各回路224〜227も、それぞれ1000個必要となる。
上述したように、近年、液晶パネル等の表示装置が大型化・高精細化が進んでおり、フルスペックの高精細テレビ(HDTV:High Definition Television)においては、データライン数は1920本となる。よって、表示駆動用半導体集積回路は、データラインごとに、R・G・Bの階調電圧の信号を与える必要があり、結果、表示駆動用半導体集積回路は、1920本×3(R・G・B)=5760本の出力数、言い換えれば、5760個の液晶駆動用信号出力端子を備える必要がある。ここで、1つの表示駆動用半導体集積回路の出力数を720本とした場合、表示駆動用半導体集積回路は8個必要となる。
一般的に、表示駆動用半導体集積回路はウエハ段階においてテストされ、パッケージ後出荷テストされ、液晶パネルへ搭載後に表示テストが行われる。さらに、バーンインやストレステストのスクリーニングテストにより、初期不良が起こる可能性のある半導体集積回路は取り除かれる。したがって、表示不良が起こる、表示駆動用半導体集積回路を搭載した表示装置が、市場へ出荷されることはない。しかしながら、出荷前のテストやスクリーニングテストの際には、不良と判断されなかった、極微小の欠陥や異物の付着混入により、表示装置を使用している間に表示不良が稀に発生する。例えば、表示駆動用半導体集積回路の1つのデータラインにおける、出荷後の表示不良が発生する割合が0.01ppm(1億分の1)であったとしても、データライン数が5760本となるフルスペックのHDTVにおいては、表示不良の発生割合は、57.6ppm(100万分の57.6)となる。つまり、約17361台に1台が、表示不良を発生することになり、より大型化・高精細化になるほど、表示不良の発生割合は高くなる。
このような、表示不良が発生した場合、迅速に表示装置を回収し、表示駆動用半導体集積回路のリペアを行う必要があるが、回収修理に大きなコストを要するのはもちろんのこと、商品イメージが低下することになる。
ここで、従来技術においては、表示駆動用半導体集積回路に、欠陥となる回路に備える予備の回路を設け、欠陥のある回路を予備の回路に切り替えることにより、表示駆動用半導体集積回路の不具合を回避することが開示されている。
具体的には、特許文献1において、表示駆動用半導体集積回路が、シフトレジスタの各段に予備の並列回路を備え、シフトレジスタの自己検査を行い、この検査結果をもとに、並列回路の欠陥のない一方を選択することによって、欠陥のシフトレジスタが引き起こす表示不良を回避する手法が開示されている。さらに、特許文献2においては、DAC回路の入力と出力にセレクターを設け、欠陥のあるDAC回路の位置が記憶されたRAMの情報をもとに、セレクターを切り替え、欠陥のないDAC回路を選択して使用する方法が開示されている。
特開平6−208346号公報(1994年7月26日公開)
特開平8−278771号公報(1996年10月22日公開)
しかしながら、特許文献1は、シフトレジスタに並列した予備回路を設け、シフトレジスタの欠陥を検出する方法、および、欠陥のあるシフトレジスタを予備のシフトレジスタに切り替える自己修復方法について開示しているが、その他のDAC回路等の出力回路における、欠陥を検出する方法や自己修復方法については開示していない。
また、特許文献2は、欠陥のあるDAC回路を検出する方法について、全く開示していない。
本発明は、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できる、表示装置を提供することにある。
本発明に係る表示装置は、上記課題を解決するために、表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、各データ線には、上記駆動回路が複数並列接続されており、並列接続された複数の駆動回路のうち少なくとも1つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、上記データ線に接続された出力端子と、上記出力端子に接続可能な出力回路を含む出力回路ブロックと、予備出力回路ブロックと、上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴としている。
上記の構成によれば、各データ線に、駆動回路が複数並列接続されており、そのうちの少なくとも1つが、自身の不良を自己検出する機能を有している。自身の不良が自己検出された場合、当該駆動回路によるデータ線の駆動を停止し、並列接続された他の駆動回路が、不良が自己検出された駆動回路に代わって、データ線の駆動を行う。
また、比較手段において、出力端子に接続された出力ブロックに含まれる出力回路からの出力信号と、予備出力ブロックに含まれる予備出力回路からの出力信号と比較する。ここで、比較手段は、2つの出力信号、言い換えれば、2つの階調電圧を比較することにより、出力回路に欠陥があった場合と、欠陥がなかった場合とにおいて、異なる値の信号を出力する。
具体的に述べると、例えば、出力回路に階調mの入力信号を入力し、予備出力回路に階調m+1の入力信号を入力する。なお、階調mの階調電圧は、階調m+1の階調電圧よりも低い電圧である。ここで、出力回路が正常であれば、比較手段は、予備出力回路より入力した階調電圧の方が高いことを示す信号を出力する。一方、出力回路に欠陥があり、階調mの信号を入力しても、出力回路は高い階調電圧しか出力できない場合、比較手段は、出力回路より入力した階調電圧の方が高いことを示す信号を出力する。
このように、自身の不良を自己検出する機能を有する駆動回路は、比較手段において、出力回路および予備出力回路より出力される階調電圧を比較することにより、出力回路に欠陥がある場合とない場合とにおいて、異なる値の信号を出力する。
次に、判定手段は、比較手段より出力された信号より、出力回路が不良か否かを判定する。具体的には、上述したような、出力回路に階調mの入力信号を入力し、予備出力回路に階調m+1の入力信号を入力した場合に、出力回路からの階調電圧が高いことを示す信号を、比較手段より入力したときは、出力回路は不良であると判定する。一方、予備出力回路からの階調電圧が高いことを示す信号を、比較手段より入力した場合は、判定手段は、出力回路は不良でないと判定する。
さらに、自身の不良を自己検出する機能を有する駆動回路は、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力する。さらに、当該他の駆動回路は、動作切換信号が入力されることにより、データ線の駆動を開始する。これにより、本発明の表示装置は、容易に出力回路の欠陥を検出する具体的な手段を備え、出力回路に欠陥があった場合に自己修復できる。したがって、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できる、表示装置を提供できるという効果を奏する。
本発明に係る表示装置では、各データ線には2つの駆動回路が並列接続されており、当該2つの駆動回路は、マスター側駆動回路とスレーブ側駆動回路とからなり、マスター側駆動回路およびスレーブ側駆動回路のうち少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有しており、マスター側駆動回路は、当該機能により不良と判定された場合、データ線の駆動を停止し、上記スレーブ側駆動回路が当該データ線の駆動を行うことが好ましい。
上記の構成によれば、各データ線に、マスター側駆動回路とスレーブ側駆動回路とが並列接続されており、少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有している。マスター側駆動回路は、自身の不良が検出された場合、データ線の駆動を停止し、スレーブ側駆動回路が、マスター側駆動回路に代わって、データ線の駆動を行う。したがって、マスター側駆動回路に欠陥があった場合に自己修復できる表示装置を提供できる。
本発明に係る表示装置では、上記マスター側駆動回路と上記スレーブ側駆動回路とは、同一のパッケージに搭載されていることが好ましい。
上記の構成によれば、2つの駆動回路を1つのパッケージに搭載できるので、ドライバのサイズを縮小できる。
本発明に係る表示装置では、上記パッケージには、上記データ線に接続される出力側配線が当該パッケージの長手方向に伸びるように設けられ、上記マスター側駆動回路および上記スレーブ側駆動回路の一方は、上記パッケージの上記出力側配線が設けられる面に搭載され、上記マスター側駆動回路および上記スレーブ側駆動回路の他方は、上記パッケージの上記出力側配線が設けられていない面に搭載され、上記マスター側駆動回路および上記スレーブ側駆動回路は、出力端子の配列が同一であり、同一のデータ線に対応する出力端子同士が互いに上記出力側配線によって接続されていることが好ましい。
上記の構成によれば、パッケージには、出力側配線が設けられ、マスター側駆動回路およびスレーブ側駆動回路の一方は、パッケージの出力側配線が設けられる面に搭載され、他方はその裏面に搭載される。さらに、マスター側駆動回路およびスレーブ側駆動回路は、同一のデータ線に対応する出力端子同士が互いに出力側配線によって接続されている。出力側配線はデータ線に接続されているので、マスター側駆動回路とスレーブ側駆動回路とは、同一のデータ線に並列接続される。
また、マスター側駆動回路とスレーブ側駆動回路とは、パッケージの別々の面に搭載されるので、両者は上下逆向きに搭載される。さらに、出力側配線は、パッケージの長手方向に伸びるように設けられているので、マスター側駆動回路およびスレーブ側駆動回路の出力端子は、互いに向かい合った状態となる。ここで、マスター側駆動回路とスレーブ側駆動回路とは、出力端子の配列が同一であるので、両者は出力端子を同一のレイアウトで作成できる。
本発明に係る表示装置では、上記パッケージの上記出力側配線が設けられる面には、入力信号が与えられる入力側配線が当該パッケージの長手方向に伸びるようにさらに設けられ、上記マスター側駆動回路および上記スレーブ側駆動回路は、入力端子の配列が同一であり、同一の入力信号に対応する入力端子同士が互いに上記入力側配線によって接続されていることが好ましい。
上記の構成によれば、パッケージには、出力側配線が設けられる面にさらに入力側配線が設けられ、マスター側駆動回路およびスレーブ側駆動回路の一方は、パッケージの出力側配線・入力側配線が設けられる面に搭載され、他方はその裏面に搭載される。さらに、マスター側駆動回路およびスレーブ側駆動回路は、同一の入力信号に対応する入力端子同士が互いに入力側配線によって接続されている。入力側配線には入力信号が与えられるので、マスター側駆動回路およびスレーブ側駆動回路は、出力側だけでなく入力側も並列接続される。
また、マスター側駆動回路とスレーブ側駆動回路とは、パッケージの別々の面に搭載されるので、両者は上下逆向きに搭載される。さらに、入力側配線は、パッケージの長手方向に伸びるように設けられているので、マスター側駆動回路およびスレーブ側駆動回路の入力端子は、互いに向かい合った状態となる。ここで、マスター側駆動回路とスレーブ側駆動回路とは、入力端子の配列が同一であるので、両者は入力端子を同一のレイアウトで作成できる。
本発明に係る表示装置では、上記マスター側駆動回路および上記スレーブ側駆動回路は、動作切換入出力端子を有しており、上記マスター側駆動回路の動作切換入出力端子と上記スレーブ側駆動回路の動作切換入出力端子とが互いに接続され、上記マスター側駆動回路は、不良であると判定された場合、データ線の駆動を停止し、上記動作切換入出力端子から動作切換信号を出力し、上記スレーブ側駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することが好ましい。
上記の構成によれば、マスター側駆動回路およびスレーブ側駆動回路に、動作切換信号を入出力するための動作切換入出力端子が設けられ、両者が互いに接続されている。これにより、マスター側駆動回路からスレーブ側駆動回路へデータ線の駆動を切り換えることができる。
本発明に係る表示装置では、上記マスター側駆動回路および上記スレーブ側駆動回路は、同一の回路構成で製造されていることが好ましい。
上記の構成によれば、マスター側駆動回路とスレーブ側駆動回路とが異なる回路構成で製造される場合に比べ、製造コストを減らすことができる。
本発明に係る表示装置では、上記パッケージは、上記出力側配線および上記入力側配線が設けられている面を外側にして、出力側配線が設けられる領域と入力側配線が設けられる領域とで折り返されて筒状に形成されていることが好ましい。
上記の構成によれば、出力側配線・入力側配線が設けられている面を外側にすることで、マスター側駆動回路およびスレーブ側駆動回路の当該面に搭載された一方は、パッケージの外側に配置され、当該面の裏面に搭載された他方は、パッケージの内側に配置される。したがって、パッケージの内側に配置される駆動回路の裏面を下向きにすることにより、表示パネルに容易にパッケージを実装できる。
また、出力側配線が設けられる領域で折り返されることにより、出力側配線とデータ線との接続が容易になる。同様に、入力側配線が設けられる領域で折り返されることにより、入力側配線と入力信号を供給する配線との接続も容易になる。さらに、パッケージを筒状に形成することで、パッケージをより小型化できる。
本発明に係る表示装置では、上記比較手段は、オペアンプであることが好ましい。
一般的に、表示装置を駆動する出力回路からの出力信号は、バッファリングされて出力端子に出力される。ここで、オペアンプは、自身の出力を、自身の負極性入力端子に負帰還させることにより、ボルテージフォロワ回路となり、バッファ回路としての機能を有することになる。
したがって、上記のように、比較手段をオペアンプとすることにより、オペアンプが、出力回路からの出力信号をバッファリングするバッファ回路の役割を備えることになる。よって、本発明の表示装置は、出力回路からの出力信号をバッファリングするためのバッファ回路を新たに備える必要がなく、コストを低減する効果を奏する。
本発明に係る表示装置では、上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファを含み、上記比較手段として上記オペアンプを使用することが好ましい。
実際に使用する回路を使用することにより、上記出力回路および出力バッファに欠陥があった場合に自己修復できるという効果を奏する。
本発明に係る表示装置では、上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファと、出力回路の入力に与える信号を記憶する回路を含み、上記比較手段として上記オペアンプを使用することが好ましい。
実際に使用する回路を使用することにより、上記出力回路ブロックに欠陥があった場合に自己修復できるという効果を奏する。
本発明に係る表示装置では、上記自身の不良を自己検出する機能を有する駆動回路は、上記出力回路および予備出力回路に入力する入力信号を制御する制御手段を備え、上記制御手段は、上記出力回路と予備出力回路とに、異なる大きさの入力信号を入力するとともに、上記異なる大きさの入力信号に対応する、上記比較手段からの比較結果の期待値を出力し、上記判定手段は、上記比較結果と上記期待値とが異なる場合に、上記出力回路を不良と判定することが好ましい。
上記の構成を備えたことにより、出力回路に欠陥があった場合における、比較手段からの比較結果が、複数パターン存在したとしても、各パターンに対応して、判定回路が的確に出力回路の不良を検出できる。
具体的に説明すると、すでに述べたように、出力回路が高い電圧しか出力できない欠陥があった場合に、出力回路が階調mの入力信号を入力し、予備出力回路が階調m+1の入力信号を入力することにより、比較手段は、出力回路より入力した階調電圧の方が高いことを示す信号を出力する。一方、出力回路の欠陥が低い電圧しか出力できない場合に、出力回路が階調m+1の入力信号を入力し、予備出力回路に階調mの入力信号を入力することにより、比較手段は、予備出力回路からの階調電圧の方が高いことを示す信号を出力する。
このように、出力回路に欠陥があるという同じ状況であっても、出力回路の欠陥の種類およびその動作確認方法によって、比較手段からの比較結果は、異なるパターンを示すことになる。ここで、制御手段は、出力回路および予備出力回路への入力信号に対応する、比較手段からの比較結果の期待値を、判定手段に出力している。さらに判定手段は、比較結果と期待値と異なる場合に、上記出力回路を不良と判定する。
以上のように、制御手段が、入力信号ごとに対応する期待値を判定手段に出力し、判定手段が期待値を用いて出力回路の良または不良を判定することにより、出力回路に欠陥があることを示す比較結果が、複数パターン存在したとしても、各パターンに対応して、出力回路の良または不良を判定できる。
本発明に係る表示装置では、上記自身の不良を自己検出する機能を有する駆動回路は、上記判定手段の判定結果を示すフラグを格納するフラグ格納手段をさらに備え、上記フラグの値が、上記出力回路が不良であることを示すとき、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力することが好ましい。
上記の構成のように、判定結果を示すフラグを格納するフラグ格納手段を備えたことにより、不良と判定された場合に、動作切換信号の出力を電気的に行うことができる。
本発明に係る表示装置は、以上のように、表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、各データ線には、上記駆動回路が複数並列接続されており、並列接続された複数の駆動回路のうち少なくとも1つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、上記データ線に接続された出力端子と、上記出力端子に接続可能な出力回路を含む出力回路ブロックと、予備出力回路ブロックと、上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始するので、駆動回路を実装した後でも、駆動回路の不良を自己検出する具体的な手段を備え、駆動回路に欠陥があった場合に自己修復できるという効果を奏する。
本発明の一実施形態について図1ないし図11に基づいて説明すると以下の通りである。
(表示装置1の構成)
図1は、本実施形態に係る表示装置1の構成を示す概略断面図である。表示装置1は、表示駆動用半導体集積回路(以下、集積回路とする)10および液晶パネル13を備えており、基板12に実装されるテープキャリアパッケージ(以下「パッケージ」)11に、集積回路10が2個搭載されている。集積回路10は、基板12上の配線から入力信号を与えられ、液晶パネル13のデータ線に階調電圧信号を出力する半導体素子である。パッケージ11は、両端が接合されることにより、断面が細長い筒状となっている。
図1は、本実施形態に係る表示装置1の構成を示す概略断面図である。表示装置1は、表示駆動用半導体集積回路(以下、集積回路とする)10および液晶パネル13を備えており、基板12に実装されるテープキャリアパッケージ(以下「パッケージ」)11に、集積回路10が2個搭載されている。集積回路10は、基板12上の配線から入力信号を与えられ、液晶パネル13のデータ線に階調電圧信号を出力する半導体素子である。パッケージ11は、両端が接合されることにより、断面が細長い筒状となっている。
2個の集積回路10は、同一のレイアウトで構成されたドライバであり、液晶パネル13の同一のデータ線に並列接続されている。集積回路10の一方は、通常時に稼動するマスター側であり、他方はマスター側の不良時に稼動するスレーブ側である。以下の説明では、マスター側の集積回路10を集積回路10aとし、スレーブ側の集積回路10を集積回路10bとする。なお、マスター側の集積回路10を集積回路10bとし、スレーブ側の集積回路10を集積回路10aとしてもよい。
図2(a)は、パッケージ11の構成を示す断面図であり、図2(b)は、図2(a)の下方から見たパッケージ11の構成を示す平面図である。図2では、パッケージ11は、基板12に実装される前の開いた状態である。
図2(a)に示すように、パッケージ11では、フィルム基材113の裏側に、出力側の配線111および入力側の配線112が、パッケージ11の長手方向に伸びるように形成されている。集積回路10の一方の集積回路10aは、フィルム基材113の表側に搭載される。集積回路10aが搭載される領域にはデバイスホール114が開けられ、デバイスホール114を介して、集積回路10aと配線111・112とが電気的に接続される。また、集積回路10の他方の集積回路10bは、フィルム基材113の裏側に搭載され、集積回路10bと配線111・112とが電気的に接続される。集積回路10bが搭載される領域には、ソルダーレジスト115が塗布され、絶縁状態が確保される。
図2(b)に示すように、集積回路10aの出力端子101aと集積回路10bの出力端子101bとは、配列が同一の状態で互いに向かい合っており、配線111によって電気的に接続されている。また、集積回路10aの入力端子102aおよび動作切換入出力端子103aは、パッケージ11の図中左側端部に形成された配線112に接続されている。同様に、集積回路10bの入力端子102bおよび動作切換入出力端子103bは、パッケージ11の図中右側端部に形成された配線112に接続されている。動作切換入出力端子103a・103bは、入力端子・出力端子の両方の機能を有する端子である。
パッケージ11は、集積回路10aの出力端子101aと集積回路10bの出力端子101bとの間の配線111の領域において、集積回路10aが内側に、集積回路10bが外側に位置するように、配線111・112が設けられている面を外側にして折り返される。続いて、パッケージ11の両端を互いに接合し、両端部の配線112が互いに電気的に接続される。これにより、集積回路10aの入力端子102aと集積回路10bの入力端子102bとが、同一の配列で互いに向かい合った状態となり、配線112によって電気的に接続される。また、集積回路10aの動作切換入出力端子103aと集積回路10bの動作切換入出力端子103bとが、配線112によって互いに接続される。
このように、集積回路10a・10bをフィルム基材113の表裏に実装することにより、集積回路10a・10bの出力端子同士、入力端子同士、および動作切換入出力端子同士をパッケージ11上で共通に接続可能になる。続いて、入力側の配線112を基板12上の配線に接続することにより、集積回路10a・10bは、基板12上の配線に並列接続される。さらに、出力側の配線111を液晶パネル13のデータ線に接続することにより、集積回路10a・10bは、液晶パネル13のデータ線に並列接続される。
マスター側の集積回路10aの動作切換入出力端子103aは、出力端子として機能する。一方、スレーブ側の集積回路10bの動作切換入出力端子103bは、入力端子として機能する。通常、液晶パネル13の駆動は、マスター側の集積回路10aによって行う。後述の自己検出を行い、集積回路10aに異常がない場合は、集積回路10aの動作切換入出力端子103aから“L”の動作切換信号を出力する。一方、自己検出において、集積回路10aに異常が検出された場合には、集積回路10aによる液晶パネル13の駆動を停止し、動作切換入出力端子103aから“H”の動作切換信号を出力する。
一方、マスター側の集積回路10bは、動作切換入出力端子103bに入力される動作切換信号が“L”の場合は動作を行わず、“H”の場合に液晶パネル13の駆動を開始する。ここで、上記のように、マスター側の集積回路10aの動作切換入出力端子103aとスレーブ側の集積回路10bの動作切換入出力端子103bとは、配線112によって互いに接続されている。したがって、スレーブ側の集積回路10bは、マスター側の集積回路10aの動作切換入出力端子103aからの動作切換信号が“L”である場合は動作を行わず、“H”になった場合に液晶パネル13の駆動を開始する。これにより、マスター側の集積回路10aに異常が検出された場合に動作切換が行われ、スレーブ側の集積回路10bが、マスター側の集積回路10aに代わって液晶パネル13の駆動を行う。動作切換入出力端子103a・103bでは、端子に“H”レベル・“L”レベルの電圧をパッケージ上で与えられる。より具体的には、動作切換入出力端子103a・103bが接続されるパッケージ11の部分に、電源電圧もしくはGNDレベルの信号配線が接続される。
このように、配線111の領域と配線112の領域とで折り返した状態で、パッケージ11を筒状に形成する。したがって、配線111を液晶パネル13のデータ線に容易に接続することができ、集積回路10a・10bを当該データ線に並列接続できる。また、配線112を基板12上の配線に容易に接続することができ、集積回路10a・10bを基板12上の配線に並列接続できる。
また、集積回路10aと集積回路10bとを、パッケージ11の表裏逆に実装することにより、同一のデータ線に接続される出力端子同士を接続できる。また、入力端子についても、パッケージ11を筒状に形成した場合、線対称の位置に配置できるため、入力信号を共通に接続できる。つまり、パッケージ202は、パッケージ11を筒状に形成した状態で、集積回路10aと集積回路10bとの間の中間地点において、出力端子および入力端子が、線対称に配置される構造になっている事が特徴である。
さらに、パッケージ11を筒状に形成することにより、入力信号を与える配線が設けられる基板12を小さくできる。なお、集積回路10aから集積回路10bへの切り換えにおいて、動作切換入出力端子103aは入力端子として機能する一方、動作切換入出力端子103bは出力端子として機能するが、端子の構造としては、同一である。
なお、図2に示す構成では、出力側の配線111の領域においてパッケージ11を折り返し、入力側の配線112の領域を接合していたが、逆であってもよい。すなわち、集積回路10a・10bを左右反対向きに搭載し、入力側の配線112の領域においてパッケージ11を折り返し、出力側の配線111の領域を接合してもよい。また、本実施形態では、同一のデータ線に2つの集積回路を並列接続する構成であるが、3つ以上の集積回路を並列接続してもよい。
続いて、前述の自己検出動作について、図3〜図10を参照して以下に説明する。
(表示駆動用半導体集積回路10の構成)
まず、図3を参照して、本発明の集積回路10の構成について説明する。図3は、集積回路10(駆動回路)の構成を示す説明図である。
まず、図3を参照して、本発明の集積回路10の構成について説明する。図3は、集積回路10(駆動回路)の構成を示す説明図である。
同図に示すように、集積回路10は、階調データ入力端子(図示しない)より、データバスを介して、n個の液晶駆動用信号出力端子OUT1〜OUTn(以下、出力端子OUT1〜OUTnとする)のそれぞれに対応する階調データを入力するn個のサンプリング回路6−1〜6−n(以下、総称する場合は、サンプリング回路6とする)と、n個のホールド回路7−1〜7−n(以下、総称する場合は、ホールド回路7とする)と、階調データを階調電圧信号に変換するn個のDAC回路8−1〜8−n(以下、総称する場合は、DAC回路8とする)と、DAC回路8からの階調電圧信号に対するバッファ回路の役割を有するn個のオペアンプ1−1〜1−n(以下、総称する場合は、オペアンプ1とする)と、n個の判定回路3−1〜3−n(以下、総称する場合は、判定回路3とする)と、n個の判定フラグ4−1〜4−n(以下、総称する場合は、判定フラグ4とする)と、n個のプルアップ・プルダウン回路5−1〜5−n(以下、総称する場合は、プルアップ・プルダウン回路5とする)を備えている。
さらに、同図に示すように、集積回路10は、test信号によってON,OFFが切り替わる複数のスイッチ2aと、testB信号によってON,OFFが切り替わる複数のスイッチ2bと、を備えている。なお、スイッチ2a、2bは、「H」の信号を入力した場合にONとなり、「L」の信号を入力した場合にOFFとなる。
また、集積回路10は、予備のサンプリング回路26と、予備のホールド回路27と、予備のDAC回路28(予備出力回路)とを、各1回路づつ備えている。
(集積回路10の通常動作)
次に、集積回路10における、表示装置(図示しない)に階調電圧を出力する、通常の動作を、図3を参照して以下に説明する。
次に、集積回路10における、表示装置(図示しない)に階調電圧を出力する、通常の動作を、図3を参照して以下に説明する。
まず、通常動作の場合は、test信号は「L」であり、testB信号は「H」となる。test信号が「L」のときスイッチ2aはOFFとなり、スイッチ2bはONとなる。これにより、図示しないポインター用シフトレジスタからの信号である、STR1〜STRn信号(以下、総称する場合は、STR信号とする)を、対応する各サンプリング回路6が入力する。サンプリング回路6は、入力したSTR信号に基づき、階調データ入力端子より、データバスを介して自身に対応する階調データを取得する。ホールド回路7は、サンプリング回路6が取得した階調データを、データLOAD信号に基づき、サンプリング回路6より入力する。次に、DAC回路8(出力回路)は、ホールド回路7より階調データを入力する。DAC回路8は、入力した階調データを階調電圧信号に変換し、オペアンプ1(比較手段)の正極性入力端子に出力する。ここでオペアンプ1の出力は、スイッチ2bがONしているため、自身の負極性入力端子への負帰還となる。これにより、オペアンプ1は、ボルテージフォロワとして動作する。よって、オペアンプ1は、DAC回路8からの階調電圧に対して、バッファ回路の役割を有することになり、自身の正極性入力端子に入力した階調電圧信号を、対応する出力端子OUT1〜OUTnに出力する。上述した、出力端子ごとに直列に接続された、サンプリング回路6と、ホールド回路7と、DAC回路8と、オペアンプ1とを含むブロックを、出力回路ブロックとすると、この出力回路ブロックは、階調データ入力端子より入力した階調データを、表示装置を駆動するための階調電圧に変換し、変換した階調電圧を出力端子を介して表示装置に出力することを目的としている。
(動作確認テストへの切り替え)
次に、DAC回路8の動作確認を行う動作確認テストへの切り替えは、test信号を「H」とし、testB信号を「L」とする。まず、スイッチ2aがONとなることにより、予備のサンプリング回路26には、動作確認テスト用のSTR信号である、TSTR1信号が入力され、サンプリング回路6には、動作確認テスト用のSTR信号である、TSTR2信号が入力される。さらに、オペアンプ1の負極性入力端子には、予備のDAC回路28からの階調電圧が入力される。また、スイッチ2bがOFFになったことにより、オペアンプ1の出力は、自身の負極性入力端子への負帰還が遮断される。その結果、オペアンプ1は、自身の正極性入力端子に直列に接続されたDAC回路8からの出力電圧と、予備のDAC回路28からの出力電圧とを比較するコンパレータとなる。
次に、DAC回路8の動作確認を行う動作確認テストへの切り替えは、test信号を「H」とし、testB信号を「L」とする。まず、スイッチ2aがONとなることにより、予備のサンプリング回路26には、動作確認テスト用のSTR信号である、TSTR1信号が入力され、サンプリング回路6には、動作確認テスト用のSTR信号である、TSTR2信号が入力される。さらに、オペアンプ1の負極性入力端子には、予備のDAC回路28からの階調電圧が入力される。また、スイッチ2bがOFFになったことにより、オペアンプ1の出力は、自身の負極性入力端子への負帰還が遮断される。その結果、オペアンプ1は、自身の正極性入力端子に直列に接続されたDAC回路8からの出力電圧と、予備のDAC回路28からの出力電圧とを比較するコンパレータとなる。
なお、test信号およびtestB信号は、動作確認テストの切り替え、および動作確認テストの動作をコントロールする、制御回路(図示しない)より出力される。また、この制御回路(制御手段)は、動作確認テストにおける、データバスを介して入力される階調データ、および、データLOAD信号を制御する回路でもある。さらに、この制御回路は、通常動作中の階調データ、データLOAD信号、シフトクロック用入力信号を制御する制御回路と同一であってもよいし、異なる制御回路であってもよい。
(動作確認テスト1)
次に、動作確認テストの1つ目の手順を、図4を参照して以下に説明する。図4は、動作確認テストの1つ目の手順を示すフローチャート図である。
次に、動作確認テストの1つ目の手順を、図4を参照して以下に説明する。図4は、動作確認テストの1つ目の手順を示すフローチャート図である。
同図に示すステップS21(以下、S21と略称する)において、test信号を「H」とし、testB信号を「L」とする。すでに上述したように、S21により、オペアンプ1はコンパレータの役割を有することとなる。
次に、S22において、図示しない制御回路が備えるカウンタmを0に初期化する。さらに、制御回路は、カウンタmの値に対応する階調mの階調データを、ここでは、階調0の階調データを、TSTR1信号をアクティブにし、データバスを介して予備のサンプリング回路26に格納する。さらに、制御回路は、カウンタmの値に1を加算した、階調m+1の階調データを、ここでは、階調1の階調データを、TSTR2信号をアクティブにし、データバスを介して、サンプリング回路6に格納する。次に、予備のホールド回路27は、データLOAD信号に基づいて、サンプリング回路26より、階調0の階調データを取得する。さらに、DAC回路28は、ホールド回路27より階調データを入力し、階調0の階調電圧を、オペアンプ1の負極性入力端子に出力する(S23)。一方、ホールド回路7は、データLOAD信号に基づいて、サンプリング回路6より、階調1の階調データを取得する。さらに、DAC回路8は、ホールド回路7より階調データを入力する。各DAC回路8は、自身に直列に接続された、各オペアンプ1の正極性入力端子に、階調1の階調電圧を出力する(S23)。なお、本発明の集積回路10は、n階調の階調電圧を出力するものであり、階調0の階調電圧が一番低い電圧値であり、階調nの階調電圧が一番高い電圧値であるものとする。
次に、オペアンプ1は、正極性入力端子に入力したDAC回路8からの階調電圧と、負極性入力端子に入力したDAC回路28からの階調電圧とを比較する(S24)。具体的には、オペアンプ1は、自身の正極性入力端子に階調1の階調電圧を入力し、自身の負極性入力端子に階調0の階調電圧を入力する。ここで、DAC回路8が正常であれば、階調1の階調電圧が階調0の階調電圧よりも高いため、オペアンプ1は、「H」レベルの信号を出力する。ここで、オペアンプの出力が「L」レベルの信号であった場合、DAC回路8は不良であることになる。
次に、判定回路3(判定手段)は、オペアンプ1からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。なお、判定回路3が記憶する期待値は、制御回路より与えられたものである。この動作確認テスト1においては、判定回路3は期待値を「H」レベルとして記憶している。
ここで、判定回路3は、オペアンプ1より入力した信号が、自身が記憶する期待値と同じ、「H」レベルであれば、DAC回路8が正常であると判定する。一方、判定回路3は、オペアンプ1より入力した信号が「L」レベルであれば、DAC回路8が不良であると判定し、判定フラグ4に「H」フラグを出力する。判定フラグ4は、判定回路3より「H」フラグを入力した場合、入力した「H」フラグを自身の内部メモリに記憶する(S25)。
なお、判定回路3は、オペアンプ1からの出力信号を入力し、入力した信号が「H」レベルであれば、判定フラグ4に「L」フラグを出力し、入力した信号が「L」レベルであれば、判定フラグ4に「H」フラグを出力する構成としてもよい。この場合、判定フラグ4は、判定回路3より一度でも「H」フラグを入力した場合、その後、判定回路3より「L」フラグを入力しても、判定フラグ4は「H」フラグを保持しつづける。
また、不良であると判断され、判定フラグ4が「H」になった場合以後の判定動作を行わない構成にしても良い。
次に、カウンタmの値が、n−1であるかを判定する(S26)。カウンタmの値がn−1以下の場合は、カウンタmの値を1つ増やし、S23〜S25のステップを、mの値がn−1となるまで、繰り返し行う。なお、このnとは、集積回路10が出力できる階調数である。
(動作確認テスト2)
次に、動作確認テストの2つ目の手順を、図5を参照して以下に説明する。図5は、動作確認テストの2つ目の手順を示すフローチャート図である。
次に、動作確認テストの2つ目の手順を、図5を参照して以下に説明する。図5は、動作確認テストの2つ目の手順を示すフローチャート図である。
まず、動作確認テスト1においては、常にオペアンプ1の正極性入力端子に入力される階調電圧が、負極性入力端子に入力される階調電圧より高いため、DAC回路28に、低い電圧しか出力しないような不具合がある場合や、DAC回路8に高い電圧しか出力しないような不具合がある場合には、判定回路3は、正常を示す「L」フラグを出力してしまう。
したがって、動作確認テスト2においては、オペアンプ1の正極性入力端子に、負極性入力端子より低い階調電圧を入力して動作確認を行う。
まず、動作確認テスト1が終了した後、カウンタmの値を0に初期化する(S31)。次に、制御回路は、カウンタmの値に1を加算した、階調m+1の階調データを、ここでは、階調1の階調データを、TSTR1信号をアクティブにし、データバスを介して予備のサンプリング回路26に格納する。次に、制御回路は、カウンタmに対応する、階調mの階調データを、ここでは、階調0の階調データを、TSTR2信号をアクティブにし、データバスを介して、サンプリング回路6に格納する。
ここで、動作確認テスト1のS23と同様に、DAC回路28は、サンプリング回路26が格納した階調データを、ホールド回路27を介して入力する。さらに、DAC回路28は、入力した階調データに対応する、階調m+1の階調電圧を、ここでは、階調1の階調電圧を、オペアンプ1の負極性入力端子に出力する。一方、DAC回路8は、サンプリング回路6が格納した階調データを、ホールド回路7を介して入力する。さらに、各DAC回路8は、入力した階調データに対応する、階調mの階調電圧を、ここでは、階調0の階調電圧を、自身に直列に接続された、各オペアンプ1の正極性入力端子に出力する(S32)。
次に、オペアンプ1は、正極性入力端子に入力したDAC回路8からの階調0の階調電圧と、負極性入力端子に入力したDAC回路28からの階調1の階調電圧とを比較する(S33)。ここで、DAC回路8が正常であれば、階調1の階調電圧が階調0の階調電圧よりも高いため、オペアンプ1は、「L」フラグの信号を出力する。ここで、オペアンプの出力が「H」レベルの信号であった場合、DAC回路8は不良であることになる。
次に、判定回路3は、オペアンプ1からの出力信号を入力し、入力した信号のレベルと、自身が記憶する期待値とを比較する。この動作確認テスト1においては、判定回路3は期待値を「L」レベルとして記憶している。ここで、判定回路3は、オペアンプ1より入力した信号が、自身が記憶する期待値と同じ、「L」レベルであれば、DAC回路8が正常であると判定する。一方、判定回路3は、オペアンプ1より入力した信号が「H」であれば、DAC回路8が不良であると判定し、判定フラグ4に「H」フラグを出力する。判定フラグ4は、判定回路3より「H」フラグを入力した場合、入力した「H」フラグを自身の内部メモリに記憶する(S34)。以上の、S33〜S34のステップを、mの値がn−1となるまで繰り返し行う(S35、S36)。
(動作確認テスト3)
次に、動作確認テストの3つ目の手順を、図6を参照して以下に説明する。図6は、動作確認テストの3つ目の手順を示すフローチャート図である。
次に、動作確認テストの3つ目の手順を、図6を参照して以下に説明する。図6は、動作確認テストの3つ目の手順を示すフローチャート図である。
DAC回路8において、出力がオープンとなる不具合がある場合、実行済の確認テストによる、オペアンプ1に入力された階調電圧を、オペアンプ1が保持し続け、動作確認テスト1および2において、不具合を検出できない場合がある。ここで、動作確認テスト3においては、オペアンプ1の正極性入力端子にプルダウン回路を接続する。これにより、DAC回路8の出力がオープンとなる場合、オペアンプ1の正極性入力端子に、低い電圧を入力することになる。結果、DAC回路8の出力がオープンとなる場合、言い換えれば、DAC回路8より出力がない場合において、実行済の確認テストによる、オペアンプ1の入力された階調電圧を、オペアンプ1が保持し続けることを防ぐことができる。
動作確認テスト3の具体的な手順は、図6に示すように、まず、カウンタmを0に初期化する(S41)。次に、プルアップ・プルダウン回路5は、オペアンプ1の正極性入力端子をプルダウンする(S42)。ここからのS43〜S47のステップは、既に上述した動作確認テスト1の、S23〜S27のステップと同様であるため、ここではその説明を省略する。
以上のように、オペアンプ1の正極性入力端子をプルダウンし、動作確認テスト1の手順を行うことにより、DAC回路8の出力がオープンとなった場合、オペアンプ1は、「L」レベルの信号を出力することになる。結果、判定回路3は、入力した「L」レベルの信号より、DAC回路8に不具合があると判定し、判定フラグ4が「H」フラグを記憶することになる。
(動作確認テスト4)
次に、動作確認テストの4つ目の手順を、図7を参照して以下に説明する。図7は、動作確認テストの4つ目の手順を示すフローチャート図である。
次に、動作確認テストの4つ目の手順を、図7を参照して以下に説明する。図7は、動作確認テストの4つ目の手順を示すフローチャート図である。
ここで、動作確認テスト4は、動作確認テスト3と同様に、DAC回路8の出力がオープンとなる不具合に対応するためのものである。同図に示すように、まず、カウンタmを0に初期化する(S51)。次に、プルアップ・プルダウン回路5は、オペアンプ1の正極性入力端子をプルアップする(S52)。ここからのS53〜S57のステップは、既に上述した動作確認テスト2の、S32〜S36のステップと同様であるため、ここではその説明を省略する。
以上のように、オペアンプ1の正極性入力端子をプルアップし、動作確認テスト2の手順を行うことにより、DAC回路8の出力がオープンとなった場合、オペアンプ1は、「H」レベルの信号を出力することになる。結果、判定回路3は、入力した「H」レベルの信号より、DAC回路8に不具合があると判定し、判定フラグ4が「H」を記憶することになる。
(動作確認テスト5)
次に、動作確認テストの5つ目の手順を、図8を参照して以下に説明する。図8は、動作確認テストの5つ目の手順を示すフローチャート図である。
次に、動作確認テストの5つ目の手順を、図8を参照して以下に説明する。図8は、動作確認テストの5つ目の手順を示すフローチャート図である。
DAC回路8においては、自身における隣接する2つ階調がショートするという不具合が発生する場合がある。このように、隣接する2つ階調がショートした場合、DAC回路8は、ショートした2つの階調の中間電圧を出力することになる。この不具合の場合、DAC回路8が出力する階調電圧は、正常な場合と比べて、1階調以上の電圧のずれとならない。したがって、動作確認テスト1〜4において、この不具合を検出することはできない。ここで、動作確認テスト5においては、このようなDAC回路8における、隣接する2つの階調がショートした不具合を検出することが目的である。
同図に示すように、まず、カウンタmを0に初期化する(S61)。次に、TSTR1およびTSTR2をアクティブにし、さらに、データバスを介して、階調mの階調データを、ここでは、階調0の階調データを、サンプリング回路26およびサンプリング回路6が入力する。次に、DAC回路28および8は、ホールド回路27および7を介して、サンプリング回路26および6より、階調0の階調データを取得する。さらにDAC回路28および8は、オペアンプ1の正極性入力端子および負極性入力端子に、階調0の階調電圧を出力する(S62)。
次に、図示しないスイッチにより、オペアンプ1の正極性入力端子と、負極性入力端子とをショートする。なお、動作確認テスト1および2において、DAC回路8に不具合がないと判定されている場合は、正極性入力端子と負極性入力端子に入力される階調電圧の差は、1階調以上の電圧差にならない。したがって、正極性入力端子と負極性入力端子とをショートすることによって、大きな電流が流れるという問題はない。
ここで、オペアンプ1の正極性入力端子と負極性入力端子とをショートしたことにより、オペアンプ1の2つの入力端子は、同じ階調電圧を入力することになる。ここで、本来オペアンプ1は、入出力のオフセット電圧を有しているため、自身の2つの入力端子に同じ階調電圧を入力したとしても、オペアンプ1の出力は、「H」または「L」のどちらかを出力することになる。この、オペアンプ1の正極性入力端子と負極性入力端子とをショートした場合の、オペアンプ1の出力のレベルを、判定回路3は、期待値として記憶する(S63)。
次に、図示しないスイッチをOFFにして、オペアンプ1の正極性入力端子と負極性入力端子とのショートを解除する。このとき、オペアンプ1の正極性入力端子には、DAC回路8からの階調0の階調電圧が入力され、負極性入力端子には、DAC回路28からの階調0の階調電圧が入力される。ここで、DAC回路28および8に不具合がなければ、オペアンプ1の出力は、判定回路3に記憶した期待値と同じ出力となる。したがって、判定回路3は、オペアンプ1からの出力と、自身が記憶する期待値とを比較する(S64)。判定回路3は、オペアンプ1からの出力値が、期待値と異なる値であれば、判定フラグ4に「H」フラグを出力する(S65)。
次に、図示しないスイッチによって、オペアンプ1の正極性入力端子にDAC回路28からの階調電圧を入力し、負極性入力端子にDAC回路8からの階調電圧を入力するように、オペアンプ1の入力を切り替える(S66)。ここで、S64と同様の処理を行う(S67)。S67において、判定回路3が、オペアンプ1からの出力と、自身が記憶する期待値とが異なれば、判定フラグ4に「H」フラグを出力する(S68)。このように、正極性入力端子と負極性入力端子とを切り替えることにより、判定回路3が記憶する期待値が「H」レベルまたは「L」レベルのどちらであっても、DAC回路8の不具合を検出可能となる。
以上のS62〜S68のステップを、カウンタmの値がnとなるまで、カウンタmの値を1つ増加させて繰り返し行う(S69、S70)。
(自己修復)
次に、判定フラグ4が「H」フラグを記憶している場合、言い換えれば、上記動作確認テスト1〜5において、DAC回路8−1〜8−nのいずれかに不具合があると判定回路3が判定した場合について、図9を参照して以下に説明する。図9は、不良と判定した集積回路10を切り替え、自己修復する手順を示すフローチャート図である。
次に、判定フラグ4が「H」フラグを記憶している場合、言い換えれば、上記動作確認テスト1〜5において、DAC回路8−1〜8−nのいずれかに不具合があると判定回路3が判定した場合について、図9を参照して以下に説明する。図9は、不良と判定した集積回路10を切り替え、自己修復する手順を示すフローチャート図である。
判定回路3は、DAC回路8が不良であると判定した場合、「H」フラグを判定フラグ4に出力する。さらに、判定フラグ4は、判定回路3からの「H」フラグを入力し、自身の内部に記憶する。ここで、制御回路は、判定フラグ4が「H」を記録しているかどうかを検出する(S71)。
制御回路は、判定フラグ4が「H」を記憶していないことを検出した場合は(S71においてNO)、test信号を「L」に、testB信号を「H」に切り替え(S72)、通常動作に移行する。
一方、制御回路は、判定フラグ4が「H」を記憶していることを検出した場合(S71においてYES)、S73の処理に移る。S73においては、制御回路は、マスター側の集積回路10aによる液晶パネル13の駆動を停止させる。続いて、“H”の動作切換信号を動作切換入出力端子103aより出力する(S74)。スレーブ側の集積回路10bの動作切換入出力端子103bに“H”の動作切換信号が入力されると、集積回路10bの制御回路が、test信号を「L」に、testB信号を「H」に切り替える(S75)。これにより、スレーブ側の集積回路10bによる液晶パネル13の駆動を開始して(S76)、通常動作に移行する。
以上のように、動作確認テスト1〜5、および、自己修復の処理を行うことにより、集積回路10aが不良の場合、予備の集積回路10bに切り替えることができる。
次に、集積回路10を搭載する表示装置1の電源投入から、動作確認テストを行い、通常動作を行うまでの手順を、図10を参照して以下に説明する。図10は、表示装置1の電源投入から、動作確認テストを行い通常動作に移行するまでの処理手順を示すフローチャート図である。
同図に示すように、まず、表示装置1に電源投入し、マスター側の集積回路10aを初期化することにより、判定フラグ4は全て「L」フラグになる(S81)。次に、制御回路は、test信号を「H」に、testB信号を「L」にし、動作確認テストの状態に集積回路10を切り替える(S82)。次に、制御回路および集積回路10aは、上述した動作確認テストを行う(S83)。さらに、制御回路は、全ての動作確認テスト1〜5が終了したかどうかを確認し、集積回路10aが正常の場合は集積回路10aを動作させ、集積回路10aが不良の場合は予備の集積回路10bに切り替え(S84)、通常動作に移行する。
(オペアンプ1の動作確認)
上述した動作確認テストは、オペアンプ1に不具合がないことを前提としている。しかしながら、オペアンプ1においても不具合が発生する可能性がある。したがって、上記動作確認テストを行う前に、オペアンプ1の動作確認を行うことが、本実施形態においては好ましい。そこで、以下に、オペアンプ1の動作確認についても、図11を参照して説明する。図11は、オペアンプ1とオペアンプ1の動作確認のための周辺回路との構成を示す説明図である。
上述した動作確認テストは、オペアンプ1に不具合がないことを前提としている。しかしながら、オペアンプ1においても不具合が発生する可能性がある。したがって、上記動作確認テストを行う前に、オペアンプ1の動作確認を行うことが、本実施形態においては好ましい。そこで、以下に、オペアンプ1の動作確認についても、図11を参照して説明する。図11は、オペアンプ1とオペアンプ1の動作確認のための周辺回路との構成を示す説明図である。
同図に示すように、オペアンプ1の正極性入力端子には、DAC回路8からの出力と、所定の電圧との入力を切り替えるスイッチS5が接続されている。さらにスイッチS5のB側(所定の電圧の入力側)には、2つの所定の電圧Vref1およびVref2を切り替えるスイッチS3が接続されている。一方、オペアンプ1の負極性入力端子には、オペアンプ1からの負帰還を行うためのオペアンプ1の出力と、所定の電圧との入力を切り替えるスイッチS6が接続されている。さらに、スイッチS4のB側(所定の電圧の入力側)には、2つの所定の電圧Vref1およびVref2を切り替えるスチッチS4が接続されている。
次に、オペアンプ1の通常動作について説明する。オペアンプ1の通常動作時は、スイッチS5をA側(DAC回路8の出力側)にし、スイッチS6をA側にすることにより、オペアンプ1は、ボルテージフォロワの回路として動作する。
次に、オペアンプ1の動作確認動作確認を行うための手順を以下に説明する。まず、スイッチS1およびS2をB側に切り替える。これにより、オペアンプ1の負帰還はなくなり、オペアンプ1はコンパレータとして動作する。次に、スイッチS3およびS4をA側に切り替える。これにより、オペアンプ1の正極性入力端子は、Vref1を入力し、負極性入力端子は、Vref2を入力することになる。ここで、Vref1およびVref2は予め生成された電圧であり、Vref1の電圧値は、Vref2の電圧値より大きい値とする。なお、Vref1とVref2との電圧値の差は、オペアンプ1の入出力オフセット値よりも大きい値とする。このとき、オペアンプ1は、負極性入力端子に入力したVref2より、正極性入力端子に入力したVref1の電圧の方が高いため、「H」レベルの信号を出力する。このオペアンプ1からの出力を、判定回路3が検出し、自身が記憶する期待値「H」と比較する。ここで、オペアンプ1の出力が「L」レベルであった場合、判定回路3は、オペアンプ1に不具合があると判定できる。なお、判定回路3が記憶する期待値は、制御回路より与えられたものである。
次に、オペアンプ1のコンパレータ動作に不具合があり、オペアンプ1は「H」レベルしか出力できない場合も考えられる。したがって、スイッチS3およびS4をB側に切り替え、オペアンプ1の正極性入力端子にVref2を入力し、負極性入力端子にVref1を入力する。このとき、オペアンプ1は、正極性入力端子に入力したVref2よりも、負極性入力端子に入力したVref1の電圧値の方が高いため、「L」レベルを出力する。このオペアンプ1からの出力を、判定回路3が検出し、自身が記憶する期待値「L」と比較する。ここで、オペアンプ1の出力が「H」レベルであった場合、判定回路3は、オペアンプ1に不具合があると判定できる。なお、スイッチS3〜S6は、制御回路によって切り替えられるものとする。
(変形例)
上記の自己検出機能は、マスター側の集積回路10aおよびスレーブ側の集積回路10bが、同一のレイアウトで作成される場合、両方の集積回路が有していることとなる。これに対し、マスター側の集積回路10aのみ自己検出機能を有していてもよい。この場合、スレーブ側の集積回路10bは、従来の集積回路と同様、自己検出機能のための回路構成を除いた簡易な構成とすることができる。
(実施形態の総括)
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
(変形例)
上記の自己検出機能は、マスター側の集積回路10aおよびスレーブ側の集積回路10bが、同一のレイアウトで作成される場合、両方の集積回路が有していることとなる。これに対し、マスター側の集積回路10aのみ自己検出機能を有していてもよい。この場合、スレーブ側の集積回路10bは、従来の集積回路と同様、自己検出機能のための回路構成を除いた簡易な構成とすることができる。
(実施形態の総括)
本発明は上述した実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能である。すなわち、請求項に示した範囲で適宜変更した技術的手段を組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
本発明は、出力回路の欠陥の検出および自己修復の具体的な手段を備え、より容易に出力回路の不具合を対処できる、表示装置を提供するものであり、特に、大型の液晶表示装置や高精細テレビに利用することが可能である。
1−1 オペアンプ(比較手段)
1−2 オペアンプ(比較手段)
1−n オペアンプ(比較手段)
3−1 判定回路(判定手段)
3−2 判定回路(判定手段)
3−n 判定回路(判定手段)
4−1 判定フラグ(フラグ格納手段)
4−2 判定フラグ(フラグ格納手段)
4−n 判定フラグ(フラグ格納手段)
8−1 DAC回路(出力回路)
8−2 DAC回路(出力回路)
8−n DAC回路(出力回路)
10 液晶駆動用半導体集積回路(駆動回路)
10a 集積回路(マスター側駆動回路)
10b 集積回路(スレーブ側駆動回路)
11 パッケージ
13 液晶パネル
28 DAC回路(予備出力回路)
101a 出力端子
101b 出力端子
102a 入力端子
102b 入力端子
103a 動作切換入出力端子
103b 動作切換入出力端子
111 配線(出力側配線)
112 配線(入力側配線)
1−2 オペアンプ(比較手段)
1−n オペアンプ(比較手段)
3−1 判定回路(判定手段)
3−2 判定回路(判定手段)
3−n 判定回路(判定手段)
4−1 判定フラグ(フラグ格納手段)
4−2 判定フラグ(フラグ格納手段)
4−n 判定フラグ(フラグ格納手段)
8−1 DAC回路(出力回路)
8−2 DAC回路(出力回路)
8−n DAC回路(出力回路)
10 液晶駆動用半導体集積回路(駆動回路)
10a 集積回路(マスター側駆動回路)
10b 集積回路(スレーブ側駆動回路)
11 パッケージ
13 液晶パネル
28 DAC回路(予備出力回路)
101a 出力端子
101b 出力端子
102a 入力端子
102b 入力端子
103a 動作切換入出力端子
103b 動作切換入出力端子
111 配線(出力側配線)
112 配線(入力側配線)
Claims (13)
- 表示パネルと、当該表示パネルのデータ線を駆動する機能を有する駆動回路とを備える表示装置であって、
各データ線には、上記駆動回路が複数並列接続されており、
並列接続された複数の駆動回路のうち少なくとも1つは、自身の不良を自己検出する機能を有しており、当該機能により不良と判定された場合、データ線の駆動を停止し、
不良と判定された駆動回路と同一のデータ線に並列接続された他の駆動回路が、当該データ線の駆動を行い、
上記駆動回路のうち、自身の不良を自己検出する機能を有する駆動回路は、
上記データ線に接続された出力端子と、
上記出力端子に接続可能な出力回路を含む出力回路ブロックと、
予備出力回路ブロックと、
上記出力回路からの出力信号と、上記予備出力回路からの出力信号とを比較する比較手段と、
上記比較手段の比較結果に基づき、上記出力回路が不良か否かを判定する判定手段とを備え、
上記判定手段の判定結果が不良である場合、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力し、
当該他の駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴とする表示装置。 - 各データ線には2つの駆動回路が並列接続されており、
当該2つの駆動回路は、マスター側駆動回路とスレーブ側駆動回路とからなり、
マスター側駆動回路およびスレーブ側駆動回路のうち少なくともマスター側駆動回路は、自身の不良を自己検出する機能を有しており、
マスター側駆動回路は、当該機能により不良と判定された場合、データ線の駆動を停止し、
上記スレーブ側駆動回路が当該データ線の駆動を行うことを特徴とする請求項1に記載の表示装置。 - 上記マスター側駆動回路と上記スレーブ側駆動回路とは、同一のパッケージに搭載されていることを特徴とする請求項2に記載の表示装置。
- 上記パッケージには、上記データ線に接続される出力側配線が当該パッケージの長手方向に伸びるように設けられ、
上記マスター側駆動回路および上記スレーブ側駆動回路の一方は、上記パッケージの上記出力側配線が設けられる面に搭載され、
上記マスター側駆動回路および上記スレーブ側駆動回路の他方は、上記パッケージの上記出力側配線が設けられていない面に搭載され、
上記マスター側駆動回路および上記スレーブ側駆動回路は、出力端子の配列が同一であり、同一のデータ線に対応する出力端子同士が互いに上記出力側配線によって接続されていることを特徴とする請求項3に記載の表示装置。 - 上記パッケージの上記出力側配線が設けられる面には、入力信号が与えられる入力側配線が当該パッケージの長手方向に伸びるようにさらに設けられ、
上記マスター側駆動回路および上記スレーブ側駆動回路は、入力端子の配列が同一であり、同一の入力信号に対応する入力端子同士が互いに上記入力側配線によって接続されていることを特徴とする請求項4に記載の表示装置。 - 上記マスター側駆動回路および上記スレーブ側駆動回路は、動作切換入出力端子を有しており、上記マスター側駆動回路の動作切換入出力端子と上記スレーブ側駆動回路の動作切換入出力端子とが互いに接続され、
上記マスター側駆動回路は、不良であると判定された場合、データ線の駆動を停止し、上記動作切換入出力端子から動作切換信号を出力し、
上記スレーブ側駆動回路は、上記動作切換信号が入力されることにより、上記データ線の駆動を開始することを特徴とする請求項4または5に記載の表示装置。 - 上記マスター側駆動回路および上記スレーブ側駆動回路は、同一の回路構成で製造されていることを特徴とする請求項4から6までのいずれか1項に記載の表示装置。
- 上記パッケージは、上記出力側配線および上記入力側配線が設けられている面を外側にして、出力側配線が設けられる領域と入力側配線が設けられる領域とで折り返されて筒状に形成されていることを特徴とする請求項5から7までのいずれか1項に記載の表示装置。
- 上記比較手段は、オペアンプであることを特徴とする、請求項1から8までのいずれか1項に記載の表示装置。
- 上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファを含み、上記比較手段として上記オペアンプを使用することを特徴とする請求項1から8までのいずれか1項に記載の表示装置。
- 上記出力回路ブロックは、さらに、オペアンプを使用した出力バッファと、出力回路の入力に与える信号を記憶する回路を含み、上記比較手段として上記オペアンプを使用することを特徴とする請求項1から8までのいずれか1項に記載の表示装置。
- 上記自身の不良を自己検出する機能を有する駆動回路は、
上記出力回路および予備出力回路に入力する入力信号を制御する制御手段を備え、
上記制御手段は、
上記出力回路と予備出力回路とに、異なる大きさの入力信号を入力するとともに、
上記異なる大きさの入力信号に対応する、上記比較手段からの比較結果の期待値を出力し、
上記判定手段は、上記比較結果と上記期待値とが異なる場合に、上記出力回路を不良と判定することを特徴とする、請求項1から11までのいずれか1項に記載の表示装置。 - 上記自身の不良を自己検出する機能を有する駆動回路は、
上記判定手段の判定結果を示すフラグを格納するフラグ格納手段をさらに備え、
上記フラグの値が、上記出力回路が不良であることを示すとき、データ線の駆動を停止し、同一のデータ線に並列接続された他の駆動回路に、動作切換信号を出力することを特徴とする、請求項1から12までのいずれか1項に記載の表示装置。
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Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
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US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
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2007
- 2007-11-21 JP JP2007302289A patent/JP2009128532A/ja active Pending
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