JP2002072979A - 液晶駆動回路及びそれを用いた液晶表示装置 - Google Patents
液晶駆動回路及びそれを用いた液晶表示装置Info
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- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
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Abstract
(57)【要約】
【課題】本発明は、周辺回路一体型液晶表示装置に関
し、冗長回路での消費電力を減少させた低消費電力の液
晶駆動回路を提供することを目的とする。 【解決手段】冗長回路２０は、信号ＳＩが同時に入力し
て出力の状態レベルを変化させる３つのシフトレジスタ
３２、３４、３６と、シフトレジスタ３２と３４の出力
状態レベルを比較して所定の選択信号を出力する判定回
路２４とを有している。また、選択信号に基づいて、シ
フトレジスタ３２の出力とシフトレジスタ３６の出力の
いずれかを選択して出力する選択回路４０を有してい
る。シフトレジスタ３６は、選択信号線３８を介して入
力した選択信号に基づいて自己の回路への電力の供給／
遮断を切り替える切替スイッチ（不図示）を有してい
る。
し、冗長回路での消費電力を減少させた低消費電力の液
晶駆動回路を提供することを目的とする。 【解決手段】冗長回路２０は、信号ＳＩが同時に入力し
て出力の状態レベルを変化させる３つのシフトレジスタ
３２、３４、３６と、シフトレジスタ３２と３４の出力
状態レベルを比較して所定の選択信号を出力する判定回
路２４とを有している。また、選択信号に基づいて、シ
フトレジスタ３２の出力とシフトレジスタ３６の出力の
いずれかを選択して出力する選択回路４０を有してい
る。シフトレジスタ３６は、選択信号線３８を介して入
力した選択信号に基づいて自己の回路への電力の供給／
遮断を切り替える切替スイッチ（不図示）を有してい
る。
Description
【０００１】
【発明の属する技術分野】本発明は、ゲートドライバや
データドライバ等の液晶駆動回路及びそれを用いた液晶
表示装置に関し、特に、ガラス基板上に画素領域と共に
一体的に形成される液晶駆動回路及びそれを用いた液晶
表示装置に関する。
データドライバ等の液晶駆動回路及びそれを用いた液晶
表示装置に関し、特に、ガラス基板上に画素領域と共に
一体的に形成される液晶駆動回路及びそれを用いた液晶
表示装置に関する。
【０００２】
【従来の技術】液晶表示装置は、所定の間隙で貼り合わ
されたアレイ基板及び対向基板と、当該間隙に封入され
た液晶とを有している。アクティブマトリクス型の液晶
表示装置の場合、アレイ基板上に複数のデータバスライ
ンが互いに平行に形成されている。また、データバスラ
インとほぼ直交する方向に延びる複数のゲートバスライ
ンが互いに平行に形成されている。各データバスライン
はデータバスライン駆動回路に接続されており、データ
バスライン毎に所定の階調電圧が印加されるようになっ
ている。また、複数のゲートバスラインのそれぞれは、
ゲートバスライン駆動回路に接続されている。ゲートバ
スライン駆動回路は内蔵のシフトレジスタから出力され
るビット出力に同期して、複数のゲートバスライン上に
順にゲートパルスを出力するようになっている。
されたアレイ基板及び対向基板と、当該間隙に封入され
た液晶とを有している。アクティブマトリクス型の液晶
表示装置の場合、アレイ基板上に複数のデータバスライ
ンが互いに平行に形成されている。また、データバスラ
インとほぼ直交する方向に延びる複数のゲートバスライ
ンが互いに平行に形成されている。各データバスライン
はデータバスライン駆動回路に接続されており、データ
バスライン毎に所定の階調電圧が印加されるようになっ
ている。また、複数のゲートバスラインのそれぞれは、
ゲートバスライン駆動回路に接続されている。ゲートバ
スライン駆動回路は内蔵のシフトレジスタから出力され
るビット出力に同期して、複数のゲートバスライン上に
順にゲートパルスを出力するようになっている。
【０００３】ゲートバスラインとデータバスラインとで
画定される領域が画素領域となる。マトリクス状に配置
される各画素領域には薄膜トランジスタと表示電極とが
形成されている。各ゲートバスラインは、行方向に並ぶ
複数の薄膜トランジスタのゲート電極に接続されてい
る。また、各データバスラインは、列方向に並ぶ複数の
薄膜トランジスタのドレイン電極に接続されている。
画定される領域が画素領域となる。マトリクス状に配置
される各画素領域には薄膜トランジスタと表示電極とが
形成されている。各ゲートバスラインは、行方向に並ぶ
複数の薄膜トランジスタのゲート電極に接続されてい
る。また、各データバスラインは、列方向に並ぶ複数の
薄膜トランジスタのドレイン電極に接続されている。
【０００４】ゲートバスライン駆動回路により複数のゲ
ートバスラインのいずれか１つにゲートパルスが出力さ
れると、当該ゲートバスラインに接続されている複数の
薄膜トランジスタがオン状態になる。これにより、デー
タバスライン駆動回路から複数のデータバスラインのそ
れぞれに印加されている階調電圧が各画素電極に印加さ
れる。
ートバスラインのいずれか１つにゲートパルスが出力さ
れると、当該ゲートバスラインに接続されている複数の
薄膜トランジスタがオン状態になる。これにより、デー
タバスライン駆動回路から複数のデータバスラインのそ
れぞれに印加されている階調電圧が各画素電極に印加さ
れる。
【０００５】近年の低温ポリシリコンプロセス技術の発
展に伴い、画素領域を形成するのと同時にアレイ基板上
に周辺回路を形成する周辺回路一体型液晶表示装置が製
造されるようになってきている。周辺回路として上述の
ゲートバスライン駆動回路やデータバスライン駆動回路
が含まれる。
展に伴い、画素領域を形成するのと同時にアレイ基板上
に周辺回路を形成する周辺回路一体型液晶表示装置が製
造されるようになってきている。周辺回路として上述の
ゲートバスライン駆動回路やデータバスライン駆動回路
が含まれる。
【０００６】周辺回路一体型液晶表示装置には一般に、
ガラス基板上に一体的に形成した周辺回路に断線や短絡
等の欠陥が生じても、当該欠陥を自動的に修正する欠陥
救済用の冗長回路が設けられている。冗長回路を持たせ
ることにより、欠陥の生じたアレイ基板を廃棄したりす
る無駄を防止でき、製造歩留まりの低下を極力抑えるこ
とができる。
ガラス基板上に一体的に形成した周辺回路に断線や短絡
等の欠陥が生じても、当該欠陥を自動的に修正する欠陥
救済用の冗長回路が設けられている。冗長回路を持たせ
ることにより、欠陥の生じたアレイ基板を廃棄したりす
る無駄を防止でき、製造歩留まりの低下を極力抑えるこ
とができる。
【０００７】周辺回路の一つであるゲートバスライン駆
動回路やデータバスライン駆動回路にも欠陥救済用の冗
長回路が設けられている。例えば、ゲートバスライン駆
動回路内の欠陥救済の冗長回路として特開平６−３２４
６５１号公報に開示された以下のようなものがある。
動回路やデータバスライン駆動回路にも欠陥救済用の冗
長回路が設けられている。例えば、ゲートバスライン駆
動回路内の欠陥救済の冗長回路として特開平６−３２４
６５１号公報に開示された以下のようなものがある。
【０００８】図７は、ゲートバスライン駆動回路内のシ
フトレジスタの欠陥を救済する従来の冗長回路１００を
示している。冗長回路１００はゲートバスライン毎に設
けられているが、図７では代表的に第ｎ段目のゲートバ
スラインＧｎを駆動する駆動系Ｘｎの冗長回路１００を
示している。冗長回路１００を含む駆動系Ｘｎは、３系
統のシフトレジスタ（ＳＲ１）１０２、（ＳＲ２）１０
４、（ＳＲ３）１０６を有している。これらシフトレジ
スタ１０２、１０４、１０６には前段の駆動系Ｘｎ−１
から出力されたスタートインプット信号ＳＩが同時に入
力するようになっている。シフトレジスタ１０２からは
ビット出力線Ａが引き出されている。また、シフトレジ
スタ１０４からはビット出力線Ｂが引き出され、シフト
レジスタ１０６からはビット出力線Ｃが引き出されてい
る。
フトレジスタの欠陥を救済する従来の冗長回路１００を
示している。冗長回路１００はゲートバスライン毎に設
けられているが、図７では代表的に第ｎ段目のゲートバ
スラインＧｎを駆動する駆動系Ｘｎの冗長回路１００を
示している。冗長回路１００を含む駆動系Ｘｎは、３系
統のシフトレジスタ（ＳＲ１）１０２、（ＳＲ２）１０
４、（ＳＲ３）１０６を有している。これらシフトレジ
スタ１０２、１０４、１０６には前段の駆動系Ｘｎ−１
から出力されたスタートインプット信号ＳＩが同時に入
力するようになっている。シフトレジスタ１０２からは
ビット出力線Ａが引き出されている。また、シフトレジ
スタ１０４からはビット出力線Ｂが引き出され、シフト
レジスタ１０６からはビット出力線Ｃが引き出されてい
る。
【０００９】ビット出力線Ａは、破線のブロックで示す
選択回路１１０内のＮチャネルＭＯＳＦＥＴ（金属酸化
物半導体型電界効果トランジスタ）１２８のドレイン電
極に接続されると共に、判定回路１２４の一入力端子に
接続されている。ビット出力線Ｂは、判定回路１２４の
他入力端子に接続されている。ビット出力線Ｃは、選択
回路１１０内のＮチャネルＭＯＳＦＥＴ１３０のドレイ
ン電極に接続されている。選択回路１１０内のＭＯＳＦ
ＥＴ１２８と１３０のソース電極は共通接続されてゲー
トバスラインＧｎに接続されている。判定回路１２４の
出力端子はＭＯＳＦＥＴ１３０のゲート電極に接続され
ると共に、選択回路１１０内のインバータ１２６を介し
てＭＯＳＦＥＴ１２８のゲート電極にも接続されてい
る。
選択回路１１０内のＮチャネルＭＯＳＦＥＴ（金属酸化
物半導体型電界効果トランジスタ）１２８のドレイン電
極に接続されると共に、判定回路１２４の一入力端子に
接続されている。ビット出力線Ｂは、判定回路１２４の
他入力端子に接続されている。ビット出力線Ｃは、選択
回路１１０内のＮチャネルＭＯＳＦＥＴ１３０のドレイ
ン電極に接続されている。選択回路１１０内のＭＯＳＦ
ＥＴ１２８と１３０のソース電極は共通接続されてゲー
トバスラインＧｎに接続されている。判定回路１２４の
出力端子はＭＯＳＦＥＴ１３０のゲート電極に接続され
ると共に、選択回路１１０内のインバータ１２６を介し
てＭＯＳＦＥＴ１２８のゲート電極にも接続されてい
る。
【００１０】さて、このような構成を有する冗長回路１
００において、回路に欠陥がない場合の動作について説
明する。ここで判定回路１２４は排他的論理和（ＥＸＯ
Ｒ）回路であるとする。ビット出力線ＡとＢの出力レベ
ルが同一であれば判定回路１２４は“Ｌ（ロー）”レベ
ルを出力する。これにより、ＮチャネルＭＯＳＦＥＴ１
２８はオン状態になり、ＮチャネルＭＯＳＦＥＴ１３０
はオフ状態になる。従って、ビット出力線Ａの状態レベ
ルがゲートバスラインＧｎに出力される。
００において、回路に欠陥がない場合の動作について説
明する。ここで判定回路１２４は排他的論理和（ＥＸＯ
Ｒ）回路であるとする。ビット出力線ＡとＢの出力レベ
ルが同一であれば判定回路１２４は“Ｌ（ロー）”レベ
ルを出力する。これにより、ＮチャネルＭＯＳＦＥＴ１
２８はオン状態になり、ＮチャネルＭＯＳＦＥＴ１３０
はオフ状態になる。従って、ビット出力線Ａの状態レベ
ルがゲートバスラインＧｎに出力される。
【００１１】次に、上記冗長回路１００において、回路
に欠陥が生じている場合の動作について説明する。初め
にシフトレジスタ１０２内の回路が断線して、ビット出
力線Ａの出力が常時“Ｌ”レベルとなる“Ｌ”固定不良
が存在する場合について説明する。ゲートバスラインＧ
ｎにゲートパルスを出力する場合には、ビット出力線Ｂ
に“Ｈ（ハイ）”が出力される結果、判定回路１２４か
らは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフに
なると共にＭＯＳＦＥＴ１３０がオンになる。これによ
り、ビット出力線Ａは遮断されてビット出力線Ｃの出力
“Ｈ”が選択される。
に欠陥が生じている場合の動作について説明する。初め
にシフトレジスタ１０２内の回路が断線して、ビット出
力線Ａの出力が常時“Ｌ”レベルとなる“Ｌ”固定不良
が存在する場合について説明する。ゲートバスラインＧ
ｎにゲートパルスを出力する場合には、ビット出力線Ｂ
に“Ｈ（ハイ）”が出力される結果、判定回路１２４か
らは“Ｈ”が出力されて、ＭＯＳＦＥＴ１２８がオフに
なると共にＭＯＳＦＥＴ１３０がオンになる。これによ
り、ビット出力線Ａは遮断されてビット出力線Ｃの出力
“Ｈ”が選択される。
【００１２】ゲートバスラインＧｎにゲートパルスを出
力しない場合には、ビット出力線Ｂに“Ｌ”が出力され
る結果、判定回路１２４からは“Ｌ”が出力されて、Ｍ
ＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３
０がオフになる。これにより、ビット出力線Ａの出力
“Ｌ”が選択される。
力しない場合には、ビット出力線Ｂに“Ｌ”が出力され
る結果、判定回路１２４からは“Ｌ”が出力されて、Ｍ
ＯＳＦＥＴ１２８がオンになると共にＭＯＳＦＥＴ１３
０がオフになる。これにより、ビット出力線Ａの出力
“Ｌ”が選択される。
【００１３】次に、シフトレジスタ１０２内のショート
欠陥によりビット出力線Ａが常時“Ｈ”になる“Ｈ”固
定不良が存在する場合の動作について説明する。ゲート
バスラインＧｎにゲートパルスを出力する場合には、ビ
ット出力線Ｂに“Ｈ”が出力される結果、判定回路１２
４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオ
ンになると共にＭＯＳＦＥＴ１３０がオフになる。これ
により、ビット出力線Ａの出力“Ｈ”が選択される。
欠陥によりビット出力線Ａが常時“Ｈ”になる“Ｈ”固
定不良が存在する場合の動作について説明する。ゲート
バスラインＧｎにゲートパルスを出力する場合には、ビ
ット出力線Ｂに“Ｈ”が出力される結果、判定回路１２
４からは“Ｌ”が出力されて、ＭＯＳＦＥＴ１２８がオ
ンになると共にＭＯＳＦＥＴ１３０がオフになる。これ
により、ビット出力線Ａの出力“Ｈ”が選択される。
【００１４】ゲートバスラインＧｎにゲートパルスを出
力しない場合には、ビット出力線Ｂに“Ｌ”が出力され
る結果、判定回路１２４からは“Ｈ”が出力されて、Ｍ
ＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３
０がオンになる。これにより、ビット出力線Ａは遮断さ
れてビット出力線Ｃの出力“Ｌ”が選択される。上記冗
長構成によれば、“Ｈ”固定不良、“Ｌ”固定不良のい
ずれが生じている場合にも、誤りなくゲートバスライン
Ｇｎを駆動することができる。
力しない場合には、ビット出力線Ｂに“Ｌ”が出力され
る結果、判定回路１２４からは“Ｈ”が出力されて、Ｍ
ＯＳＦＥＴ１２８がオフになると共にＭＯＳＦＥＴ１３
０がオンになる。これにより、ビット出力線Ａは遮断さ
れてビット出力線Ｃの出力“Ｌ”が選択される。上記冗
長構成によれば、“Ｈ”固定不良、“Ｌ”固定不良のい
ずれが生じている場合にも、誤りなくゲートバスライン
Ｇｎを駆動することができる。
【００１５】
【発明が解決しようとする課題】このように図７を用い
て説明した冗長回路１００は、３系統のシフトレジスタ
１０２、１０４、１０６を用意して、同一のゲートバス
ラインＧｎを選択するビット出力線Ａ、Ｂ、Ｃのうち出
力線Ａ、Ｂの状態を判定回路１２４で比較して、ビット
出力線ＡとＣとを切り替えることにより、シフトレジス
タの“Ｈ”、“Ｌ”固定不良のいずれも救済できるよう
にしている。
て説明した冗長回路１００は、３系統のシフトレジスタ
１０２、１０４、１０６を用意して、同一のゲートバス
ラインＧｎを選択するビット出力線Ａ、Ｂ、Ｃのうち出
力線Ａ、Ｂの状態を判定回路１２４で比較して、ビット
出力線ＡとＣとを切り替えることにより、シフトレジス
タの“Ｈ”、“Ｌ”固定不良のいずれも救済できるよう
にしている。
【００１６】しかしながら従来の冗長回路１００では常
に３系統のシフトレジスタ１０２、１０４、１０６を駆
動しているため冗長構成を有さない回路に比べて３倍以
上の電力を消費してしまうという問題がある。
に３系統のシフトレジスタ１０２、１０４、１０６を駆
動しているため冗長構成を有さない回路に比べて３倍以
上の電力を消費してしまうという問題がある。
【００１７】本発明の目的は、冗長回路での消費電力を
減少させた低消費電力の液晶駆動回路及びそれを用いた
液晶表示装置を提供することにある。
減少させた低消費電力の液晶駆動回路及びそれを用いた
液晶表示装置を提供することにある。
【００１８】
【課題を解決するための手段】上記目的は、所定の信号
が同時に入力して出力の状態レベルを変化させる第１、
第２、及び第３シフトレジスタと、前記第１シフトレジ
スタの出力状態レベルと前記第２シフトレジスタの出力
状態レベルとを比較して所定の選択信号を出力する判定
回路と、前記選択信号に基づいて、前記第１シフトレジ
スタの出力と前記第３シフトレジスタの出力のいずれか
を選択して出力する選択回路とを有する液晶駆動回路で
あって、前記第３シフトレジスタは、前記選択信号に基
づいて自己の回路への電力の供給／遮断を切り替える切
替スイッチを有していることを特徴とする液晶駆動回路
によって達成される。
が同時に入力して出力の状態レベルを変化させる第１、
第２、及び第３シフトレジスタと、前記第１シフトレジ
スタの出力状態レベルと前記第２シフトレジスタの出力
状態レベルとを比較して所定の選択信号を出力する判定
回路と、前記選択信号に基づいて、前記第１シフトレジ
スタの出力と前記第３シフトレジスタの出力のいずれか
を選択して出力する選択回路とを有する液晶駆動回路で
あって、前記第３シフトレジスタは、前記選択信号に基
づいて自己の回路への電力の供給／遮断を切り替える切
替スイッチを有していることを特徴とする液晶駆動回路
によって達成される。
【００１９】上記本発明の液晶駆動回路において、前記
第１シフトレジスタの出力状態レベルと前記第２シフト
レジスタの出力状態レベルとが異なる際の前記選択信号
が前記判定回路から出力されると、前記選択回路は、第
３シフトレジスタの出力を選択し、前記切替スイッチ
は、前記第３シフトレジスタ内の回路に電力を供給する
ことを特徴とする。
第１シフトレジスタの出力状態レベルと前記第２シフト
レジスタの出力状態レベルとが異なる際の前記選択信号
が前記判定回路から出力されると、前記選択回路は、第
３シフトレジスタの出力を選択し、前記切替スイッチ
は、前記第３シフトレジスタ内の回路に電力を供給する
ことを特徴とする。
【００２０】また、上記本発明の液晶駆動回路におい
て、前記切替スイッチは、前記第３シフトレジスタ内に
設けられたＣＭＯＳインバータ回路の電源側に設けられ
ていることを特徴とする。さらに上記本発明の液晶駆動
回路において、前記切替スイッチは、前記第３シフトレ
ジスタ内に設けられたＣＭＯＳインバータ回路のグラン
ド側に設けられていることを特徴とする。
て、前記切替スイッチは、前記第３シフトレジスタ内に
設けられたＣＭＯＳインバータ回路の電源側に設けられ
ていることを特徴とする。さらに上記本発明の液晶駆動
回路において、前記切替スイッチは、前記第３シフトレ
ジスタ内に設けられたＣＭＯＳインバータ回路のグラン
ド側に設けられていることを特徴とする。
【００２１】上記目的は、２枚の基板間に液晶を封止
し、前記基板上に形成された複数のバスラインを制御し
て前記液晶を駆動する液晶駆動回路を備えた液晶表示装
置において、前記液晶駆動回路は、上記本発明の液晶駆
動回路を用いていることを特徴とする液晶表示装置によ
って達成される。
し、前記基板上に形成された複数のバスラインを制御し
て前記液晶を駆動する液晶駆動回路を備えた液晶表示装
置において、前記液晶駆動回路は、上記本発明の液晶駆
動回路を用いていることを特徴とする液晶表示装置によ
って達成される。
【００２２】
【発明の実施の形態】本発明の一実施の形態による液晶
駆動回路及びそれを用いた液晶表示装置について図１乃
至図６を用いて説明する。図１は本実施例による液晶駆
動回路及びそれを備えた液晶表示装置の概略の構成を示
している。アレイ基板１上には、薄膜トランジスタ２と
表示電極を有する画素領域４がマトリクス状に多数配置
された表示領域６が画定されている。
駆動回路及びそれを用いた液晶表示装置について図１乃
至図６を用いて説明する。図１は本実施例による液晶駆
動回路及びそれを備えた液晶表示装置の概略の構成を示
している。アレイ基板１上には、薄膜トランジスタ２と
表示電極を有する画素領域４がマトリクス状に多数配置
された表示領域６が画定されている。
【００２３】表示領域６の周囲には、低温ポリシリコン
プロセスにより形成された周辺回路が配置されている。
周辺回路として液晶駆動回路が配置されており、液晶駆
動回路として図中左方にはゲートバスライン駆動回路８
が配置され、図中上方にはデータバスライン駆動回路１
０が配置されている。
プロセスにより形成された周辺回路が配置されている。
周辺回路として液晶駆動回路が配置されており、液晶駆
動回路として図中左方にはゲートバスライン駆動回路８
が配置され、図中上方にはデータバスライン駆動回路１
０が配置されている。
【００２４】また、システム側からのドットクロック
や、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓ
ｙｎｃ）、及びＲＧＢデータが入力する入力端子１２が
図中パネル上方に設けられている。アレイ基板１は図示
しないシール剤を介して対向基板１４と対向して貼り合
わされている。アレイ基板１と対向基板１４との間のセ
ルギャップに液晶ｌｃが封入されている。アレイ基板１
上の表示電極と対向基板４上の対向電極、及びそれらに
挟まれた液晶ｌｃで液晶容量Ｃｌｃが形成されている。
一方、アレイ基板１側で表示電極と不図示のゲート絶縁
膜を介して蓄積容量電極が形成されて蓄積容量Ｃｓが形
成されている。
や、水平同期信号（Ｈｓｙｎｃ）、垂直同期信号（Ｖｓ
ｙｎｃ）、及びＲＧＢデータが入力する入力端子１２が
図中パネル上方に設けられている。アレイ基板１は図示
しないシール剤を介して対向基板１４と対向して貼り合
わされている。アレイ基板１と対向基板１４との間のセ
ルギャップに液晶ｌｃが封入されている。アレイ基板１
上の表示電極と対向基板４上の対向電極、及びそれらに
挟まれた液晶ｌｃで液晶容量Ｃｌｃが形成されている。
一方、アレイ基板１側で表示電極と不図示のゲート絶縁
膜を介して蓄積容量電極が形成されて蓄積容量Ｃｓが形
成されている。
【００２５】表示領域６内には図中上下方向に延びるデ
ータバスライン１６が図中左右方向に平行に複数形成さ
れている。複数のデータバスライン１６のそれぞれは、
液晶駆動回路としてのデータバスライン駆動回路１０に
接続されており、データバスライン１６毎に所定の階調
電圧が印加されるようになっている。
ータバスライン１６が図中左右方向に平行に複数形成さ
れている。複数のデータバスライン１６のそれぞれは、
液晶駆動回路としてのデータバスライン駆動回路１０に
接続されており、データバスライン１６毎に所定の階調
電圧が印加されるようになっている。
【００２６】また、データバスライン１６とほぼ直交す
る方向に延びるゲートバスライン１８が図中上下方向に
平行に複数形成されている。複数のゲートバスライン１
８のそれぞれは、液晶駆動回路としてのゲートバスライ
ン駆動回路８に接続されている。ゲートバスライン駆動
回路８は、内蔵したシフトレジスタから出力されるビッ
ト出力に同期して、複数のゲートバスライン１８に対し
て順にゲートパルスを出力するようになっている。
る方向に延びるゲートバスライン１８が図中上下方向に
平行に複数形成されている。複数のゲートバスライン１
８のそれぞれは、液晶駆動回路としてのゲートバスライ
ン駆動回路８に接続されている。ゲートバスライン駆動
回路８は、内蔵したシフトレジスタから出力されるビッ
ト出力に同期して、複数のゲートバスライン１８に対し
て順にゲートパルスを出力するようになっている。
【００２７】ゲートバスライン駆動回路８により複数の
ゲートバスライン１８のいずれか１つにゲートパルスが
出力されると、当該ゲートバスライン１８に接続されて
いる複数の薄膜トランジスタ２がオン状態になる。これ
により、データバスライン駆動回路１０から複数のデー
タバスライン１６のそれぞれに印加されている階調電圧
が各画素電極に印加される。
ゲートバスライン１８のいずれか１つにゲートパルスが
出力されると、当該ゲートバスライン１８に接続されて
いる複数の薄膜トランジスタ２がオン状態になる。これ
により、データバスライン駆動回路１０から複数のデー
タバスライン１６のそれぞれに印加されている階調電圧
が各画素電極に印加される。
【００２８】次に、本実施の形態による液晶駆動回路と
してのゲートバスライン駆動回路８における欠陥救済用
の冗長回路について図２を用いて説明する。図２は、ゲ
ートバスライン駆動回路８内のシフトレジスタの欠陥を
救済する冗長回路を示している。冗長回路２０はゲート
バスライン毎に設けられているが、図２では代表的に第
ｎ段目のゲートバスラインＧｎを駆動する駆動系Ｘｎの
冗長回路２０を示している。
してのゲートバスライン駆動回路８における欠陥救済用
の冗長回路について図２を用いて説明する。図２は、ゲ
ートバスライン駆動回路８内のシフトレジスタの欠陥を
救済する冗長回路を示している。冗長回路２０はゲート
バスライン毎に設けられているが、図２では代表的に第
ｎ段目のゲートバスラインＧｎを駆動する駆動系Ｘｎの
冗長回路２０を示している。
【００２９】冗長回路２０を含む駆動系Ｘｎは、３系統
のシフトレジスタ（ＳＲ１）３２、（ＳＲ２）３４、
（ＳＲ３）３６を有している。これらシフトレジスタ３
２、３４、３６には前段の駆動系Ｘｎ−１からのスター
トインプット信号ＳＩが同時に入力するようになってい
る。シフトレジスタ３２からはビット出力線Ａが引き出
されている。また、シフトレジスタ３４からはビット出
力線Ｂが引き出され、シフトレジスタ３６からはビット
出力線Ｃが引き出されている。シフトレジスタ３２、３
４、３６は入力したＳＩ信号の立ち上がり（または、立
ち下がり）エッジに同期して各ビット出力線Ａ、Ｂ、Ｃ
の出力レベルを一定期間“Ｌ”から“Ｈ”に切り替える
ようになっている。
のシフトレジスタ（ＳＲ１）３２、（ＳＲ２）３４、
（ＳＲ３）３６を有している。これらシフトレジスタ３
２、３４、３６には前段の駆動系Ｘｎ−１からのスター
トインプット信号ＳＩが同時に入力するようになってい
る。シフトレジスタ３２からはビット出力線Ａが引き出
されている。また、シフトレジスタ３４からはビット出
力線Ｂが引き出され、シフトレジスタ３６からはビット
出力線Ｃが引き出されている。シフトレジスタ３２、３
４、３６は入力したＳＩ信号の立ち上がり（または、立
ち下がり）エッジに同期して各ビット出力線Ａ、Ｂ、Ｃ
の出力レベルを一定期間“Ｌ”から“Ｈ”に切り替える
ようになっている。
【００３０】ビット出力線Ａは、破線で示す選択回路４
０内の例えばＮチャネルＭＯＳＦＥＴ２８のドレイン電
極に接続されると共に、判定回路２４の一入力端子に接
続されている。ビット出力線Ｂは、判定回路２４の他入
力端子に接続されている。ビット出力線Ｃは、選択回路
４０内の例えばＮチャネルＭＯＳＦＥＴ３０のドレイン
電極に接続されている。選択回路４０内のＭＯＳＦＥＴ
２８と３０のソース電極は共通接続されてゲートバスラ
インＧｎに接続されている。判定回路２４の出力端子は
ＭＯＳＦＥＴ３０のゲート電極に接続されると共に、選
択回路４０内のインバータ２６を介してＭＯＳＦＥＴ２
８のゲート電極にも接続されている。さらに、判定回路
２４の出力信号は選択信号線３８を介してシフトレジス
タ３６にも入力されるようになっている。
０内の例えばＮチャネルＭＯＳＦＥＴ２８のドレイン電
極に接続されると共に、判定回路２４の一入力端子に接
続されている。ビット出力線Ｂは、判定回路２４の他入
力端子に接続されている。ビット出力線Ｃは、選択回路
４０内の例えばＮチャネルＭＯＳＦＥＴ３０のドレイン
電極に接続されている。選択回路４０内のＭＯＳＦＥＴ
２８と３０のソース電極は共通接続されてゲートバスラ
インＧｎに接続されている。判定回路２４の出力端子は
ＭＯＳＦＥＴ３０のゲート電極に接続されると共に、選
択回路４０内のインバータ２６を介してＭＯＳＦＥＴ２
８のゲート電極にも接続されている。さらに、判定回路
２４の出力信号は選択信号線３８を介してシフトレジス
タ３６にも入力されるようになっている。
【００３１】シフトレジスタ３６は電力切替スイッチを
有しており、判定回路２４からの入力信号のレベルに応
じてシフトレジスタ３６への電力供給のオン／オフを切
り替えることができるようになっている。正常状態で
は、判定回路２４からの入力信号のレベルに応じてシフ
トレジスタ３６はオフ状態になっている。
有しており、判定回路２４からの入力信号のレベルに応
じてシフトレジスタ３６への電力供給のオン／オフを切
り替えることができるようになっている。正常状態で
は、判定回路２４からの入力信号のレベルに応じてシフ
トレジスタ３６はオフ状態になっている。
【００３２】ここでシフトレジスタ３６の構造について
図３を用いて説明する。図３において、破線のブロック
で示す２つのクロックドＣＭＯＳインバータ回路４４、
４６がその出力側を共通接続されて形成されている。Ｃ
ＭＯＳインバータ回路４４は、ＣＭＯＳインバータ部４
８とクロック入力部５２、５４とで構成されている。ク
ロック入力部５２、５４は、ＣＭＯＳインバータ部４８
のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの
両ソース電極側に付加されている。
図３を用いて説明する。図３において、破線のブロック
で示す２つのクロックドＣＭＯＳインバータ回路４４、
４６がその出力側を共通接続されて形成されている。Ｃ
ＭＯＳインバータ回路４４は、ＣＭＯＳインバータ部４
８とクロック入力部５２、５４とで構成されている。ク
ロック入力部５２、５４は、ＣＭＯＳインバータ部４８
のＰチャネルＭＯＳＦＥＴとＮチャネルＭＯＳＦＥＴの
両ソース電極側に付加されている。
【００３３】クロック入力部５２、５４は、入力クロッ
クＣＬＫのレベルによりオン／オフするＭＯＳＦＥＴを
有している。クロック入力部５２、５４のＭＯＳＦＥＴ
を同時にオン／オフ状態にすることによりＣＭＯＳイン
バータ部４８をイネーブル状態またはディスエーブル状
態にすることができる。
クＣＬＫのレベルによりオン／オフするＭＯＳＦＥＴを
有している。クロック入力部５２、５４のＭＯＳＦＥＴ
を同時にオン／オフ状態にすることによりＣＭＯＳイン
バータ部４８をイネーブル状態またはディスエーブル状
態にすることができる。
【００３４】例えば図３に示すように、クロック入力部
５２にＰチャネルＭＯＳＦＥＴが形成され、クロック入
力部５４にＮチャネルＭＯＳＦＥＴが形成されていると
する。クロック入力部５４のＮチャネルＭＯＳＦＥＴの
ゲート電極にはゲート制御信号ＣＬＫが印加され、クロ
ック入力部５２のＰチャネルＭＯＳＦＥＴのゲート電極
にはゲート制御信号ＣＬＫと逆極性のゲート制御信号／
ＣＬＫ（“／”は逆極性を示す）が同時に入力する。
５２にＰチャネルＭＯＳＦＥＴが形成され、クロック入
力部５４にＮチャネルＭＯＳＦＥＴが形成されていると
する。クロック入力部５４のＮチャネルＭＯＳＦＥＴの
ゲート電極にはゲート制御信号ＣＬＫが印加され、クロ
ック入力部５２のＰチャネルＭＯＳＦＥＴのゲート電極
にはゲート制御信号ＣＬＫと逆極性のゲート制御信号／
ＣＬＫ（“／”は逆極性を示す）が同時に入力する。
【００３５】クロック入力部５４のＮチャネルＭＯＳＦ
ＥＴのゲート電極に “Ｈ”レベルのゲート制御信号Ｃ
ＬＫが入力すると、クロック入力部５２のＰチャネルＭ
ＯＳＦＥＴのゲート電極に“Ｌ”レベルゲート制御信号
／ＣＬＫが入力して、両ＭＯＳＦＥＴはオン状態にな
る。この状態において、クロックドＣＭＯＳインバータ
回路４４は通常のＭＯＳインバータとして機能する。
ＥＴのゲート電極に “Ｈ”レベルのゲート制御信号Ｃ
ＬＫが入力すると、クロック入力部５２のＰチャネルＭ
ＯＳＦＥＴのゲート電極に“Ｌ”レベルゲート制御信号
／ＣＬＫが入力して、両ＭＯＳＦＥＴはオン状態にな
る。この状態において、クロックドＣＭＯＳインバータ
回路４４は通常のＭＯＳインバータとして機能する。
【００３６】一方、クロック入力部５４のＮチャネルＭ
ＯＳＦＥＴのゲート電極に “Ｌ”レベルのゲート制御
信号ＣＬＫが入力すると、クロック入力部５２のＰチャ
ネルＭＯＳＦＥＴのゲート電極に“Ｈ”レベルゲート制
御信号／ＣＬＫが入力して、両ＭＯＳＦＥＴはオフ状態
になる。この状態において、ＣＭＯＳインバータ部４８
には電源（ＶＤＤ）もグランド（ＧＮＤ）も供給されな
くなるため、ＣＭＯＳインバータ部４８入力端子の入力
レベルに無関係に出力端子はＨｉ−Ｚ（高インピーダン
ス状態）となる。以上がクロックドＣＭＯＳインバータ
回路４４の概略構成である。なお、クロックドＣＭＯＳ
インバータ回路４６の構成も同様でありその説明は省略
する。
ＯＳＦＥＴのゲート電極に “Ｌ”レベルのゲート制御
信号ＣＬＫが入力すると、クロック入力部５２のＰチャ
ネルＭＯＳＦＥＴのゲート電極に“Ｈ”レベルゲート制
御信号／ＣＬＫが入力して、両ＭＯＳＦＥＴはオフ状態
になる。この状態において、ＣＭＯＳインバータ部４８
には電源（ＶＤＤ）もグランド（ＧＮＤ）も供給されな
くなるため、ＣＭＯＳインバータ部４８入力端子の入力
レベルに無関係に出力端子はＨｉ−Ｚ（高インピーダン
ス状態）となる。以上がクロックドＣＭＯＳインバータ
回路４４の概略構成である。なお、クロックドＣＭＯＳ
インバータ回路４６の構成も同様でありその説明は省略
する。
【００３７】さて、クロックドＣＭＯＳインバータ回路
４４の入力端子は前段（Ｘｎ−１段）の駆動系から出力
される信号ＳＩが入力するようになっている。また、ク
ロックドＣＭＯＳインバータ回路４４及び４６の共通接
続された出力端子はＣＭＯＳインバータ回路６０の入力
端子に接続されている。ＣＭＯＳインバータ回路６０の
出力端子は、ゲートバスラインＧｎに接続されると共
に、クロックドＣＭＯＳインバータ回路４６の入力端子
にも接続されている。
４４の入力端子は前段（Ｘｎ−１段）の駆動系から出力
される信号ＳＩが入力するようになっている。また、ク
ロックドＣＭＯＳインバータ回路４４及び４６の共通接
続された出力端子はＣＭＯＳインバータ回路６０の入力
端子に接続されている。ＣＭＯＳインバータ回路６０の
出力端子は、ゲートバスラインＧｎに接続されると共
に、クロックドＣＭＯＳインバータ回路４６の入力端子
にも接続されている。
【００３８】本実施の形態によるシフトレジスタは上記
の構成に加えて、各論理ブロックに供給される電力の供
給／遮断を切り替えるスイッチング素子が形成されてい
る点に特徴を有している。まず、クロックドＣＭＯＳイ
ンバータ回路４４に関し、クロック入力部５２のＰチャ
ネルＭＯＳＦＥＴのソース電極と電源（ＶＤＤ）との間
に電力の供給／遮断を切り替えるスイッチング素子６２
が形成されている。また、クロック入力部５４のＮチャ
ネルＭＯＳＦＥＴのソース電極とグランド（ＧＮＤ）と
の間に電力の供給／遮断を切り替えるスイッチング素子
６４が形成されている。
の構成に加えて、各論理ブロックに供給される電力の供
給／遮断を切り替えるスイッチング素子が形成されてい
る点に特徴を有している。まず、クロックドＣＭＯＳイ
ンバータ回路４４に関し、クロック入力部５２のＰチャ
ネルＭＯＳＦＥＴのソース電極と電源（ＶＤＤ）との間
に電力の供給／遮断を切り替えるスイッチング素子６２
が形成されている。また、クロック入力部５４のＮチャ
ネルＭＯＳＦＥＴのソース電極とグランド（ＧＮＤ）と
の間に電力の供給／遮断を切り替えるスイッチング素子
６４が形成されている。
【００３９】同様に、クロックドＣＭＯＳインバータ回
路４６に関し、クロック入力部５６のＰチャネルＭＯＳ
ＦＥＴのソース電極と電源（ＶＤＤ）との間に電力の供
給／遮断を切り替えるスイッチング素子６６が形成され
ている。また、クロック入力部５８のＮチャネルＭＯＳ
ＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力
の供給／遮断を切り替えるスイッチング素子６８が形成
されている。
路４６に関し、クロック入力部５６のＰチャネルＭＯＳ
ＦＥＴのソース電極と電源（ＶＤＤ）との間に電力の供
給／遮断を切り替えるスイッチング素子６６が形成され
ている。また、クロック入力部５８のＮチャネルＭＯＳ
ＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力
の供給／遮断を切り替えるスイッチング素子６８が形成
されている。
【００４０】また、ＣＭＯＳインバータ回路６０に関
し、ＰチャネルＭＯＳＦＥＴのソース電極と電源（ＶＤ
Ｄ）との間に電力の供給／遮断を切り替えるスイッチン
グ素子７０が形成されている。また、ＮチャネルＭＯＳ
ＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力
の供給／遮断を切り替えるスイッチング素子７２が形成
されている。これらのスイッチング素子６２〜７２は、
選択信号線３８を介して判定回路２４からの出力信号が
同時に入力するようになっている。
し、ＰチャネルＭＯＳＦＥＴのソース電極と電源（ＶＤ
Ｄ）との間に電力の供給／遮断を切り替えるスイッチン
グ素子７０が形成されている。また、ＮチャネルＭＯＳ
ＦＥＴのソース電極とグランド（ＧＮＤ）との間に電力
の供給／遮断を切り替えるスイッチング素子７２が形成
されている。これらのスイッチング素子６２〜７２は、
選択信号線３８を介して判定回路２４からの出力信号が
同時に入力するようになっている。
【００４１】さて図２に戻り、このような構成を有する
冗長回路２０において、まず、回路に欠陥がない場合の
動作について説明する。判定回路２４がＥＸＯＲ回路で
構成されている場合、ビット出力線ＡとＢの出力状態レ
ベルが同一であると判定回路２４の出力（選択信号）は
“Ｌ”になる。これにより、ＮチャネルＭＯＳＦＥＴ２
８のゲート電極には、インバータ２６を介して“Ｈ”レ
ベルが入力するため、ＮチャネルＭＯＳＦＥＴ２８はオ
ン状態になり、一方、ＮチャネルＭＯＳＦＥＴ３０はオ
フ状態になる。従って、ビット出力線Ａの状態レベルが
そのままゲートバスラインＧｎに出力される。
冗長回路２０において、まず、回路に欠陥がない場合の
動作について説明する。判定回路２４がＥＸＯＲ回路で
構成されている場合、ビット出力線ＡとＢの出力状態レ
ベルが同一であると判定回路２４の出力（選択信号）は
“Ｌ”になる。これにより、ＮチャネルＭＯＳＦＥＴ２
８のゲート電極には、インバータ２６を介して“Ｈ”レ
ベルが入力するため、ＮチャネルＭＯＳＦＥＴ２８はオ
ン状態になり、一方、ＮチャネルＭＯＳＦＥＴ３０はオ
フ状態になる。従って、ビット出力線Ａの状態レベルが
そのままゲートバスラインＧｎに出力される。
【００４２】このとき、判定回路２４の出力“Ｌ”は選
択信号線３８を介してシフトレジスタ３６のスイッチン
グ素子６２〜７２に供給される。一例として、図３に示
すスイッチング素子６２〜７２がＮチャネルＭＯＳＦＥ
Ｔである場合について図４を用いて説明する。図４に示
す構成では、判定回路２４からの“Ｌ”レベルの出力に
よりシフトレジスタ３６のスイッチング素子６２〜７２
は全てオフ状態になる。これにより各論理ブロックに対
する電力供給が遮断されて、シフトレジスタ３６は稼働
停止状態となる。このように、正常動作中は２系統のシ
フトレジスタ３２、３４だけでゲートバスラインＧｎを
駆動し、３つ目のシフトレジスタ３６には電力を供給し
なくて済むため省電力化を図ることができる。
択信号線３８を介してシフトレジスタ３６のスイッチン
グ素子６２〜７２に供給される。一例として、図３に示
すスイッチング素子６２〜７２がＮチャネルＭＯＳＦＥ
Ｔである場合について図４を用いて説明する。図４に示
す構成では、判定回路２４からの“Ｌ”レベルの出力に
よりシフトレジスタ３６のスイッチング素子６２〜７２
は全てオフ状態になる。これにより各論理ブロックに対
する電力供給が遮断されて、シフトレジスタ３６は稼働
停止状態となる。このように、正常動作中は２系統のシ
フトレジスタ３２、３４だけでゲートバスラインＧｎを
駆動し、３つ目のシフトレジスタ３６には電力を供給し
なくて済むため省電力化を図ることができる。
【００４３】次に、上記冗長回路２０において、回路に
欠陥が生じている場合の動作について説明する。初めに
シフトレジスタ３２内の回路が断線して、ビット出力線
Ａに“Ｌ”固定不良が存在する場合について説明する。
信号ＳＩが入力してゲートバスラインＧｎにゲートパル
スを出力しようとする場合にはビット出力線Ｂに“Ｈ”
が出力されるがビット出力線Ａは“Ｌ”に固定されてお
り、ビット出力線ＡとＢとの状態レベルが異なるため判
定回路２４からは“Ｈ”が出力される。これにより、Ｍ
ＯＳＦＥＴ２８がオフになってＭＯＳＦＥＴ３０がオン
になる。
欠陥が生じている場合の動作について説明する。初めに
シフトレジスタ３２内の回路が断線して、ビット出力線
Ａに“Ｌ”固定不良が存在する場合について説明する。
信号ＳＩが入力してゲートバスラインＧｎにゲートパル
スを出力しようとする場合にはビット出力線Ｂに“Ｈ”
が出力されるがビット出力線Ａは“Ｌ”に固定されてお
り、ビット出力線ＡとＢとの状態レベルが異なるため判
定回路２４からは“Ｈ”が出力される。これにより、Ｍ
ＯＳＦＥＴ２８がオフになってＭＯＳＦＥＴ３０がオン
になる。
【００４４】これとほぼ同時に、判定回路２４の出力
“Ｈ”は選択信号線３８を介してシフトレジスタ３６の
スイッチング素子６２〜７２に供給される。図４に示す
構成では、判定回路２４からの“Ｈ”レベルの出力によ
りシフトレジスタ３６のスイッチング素子６２〜７２は
全てオン状態になり各論理ブロックに電力が供給され
る。これにより、ビット出力線Ａに“Ｌ”固定不良が発
生している状態で信号ＳＩが入力しても、第３のシフト
レジスタ３６を即座に起動してビット出力線Ｃに“Ｈ”
を出力することができる。選択回路４０ではＭＯＳＦＥ
Ｔ３０がオンになってビット出力線Ｃが選択されるので
ゲートバスラインＧｎに適切なゲートパルスを出力させ
ることができるようになる。
“Ｈ”は選択信号線３８を介してシフトレジスタ３６の
スイッチング素子６２〜７２に供給される。図４に示す
構成では、判定回路２４からの“Ｈ”レベルの出力によ
りシフトレジスタ３６のスイッチング素子６２〜７２は
全てオン状態になり各論理ブロックに電力が供給され
る。これにより、ビット出力線Ａに“Ｌ”固定不良が発
生している状態で信号ＳＩが入力しても、第３のシフト
レジスタ３６を即座に起動してビット出力線Ｃに“Ｈ”
を出力することができる。選択回路４０ではＭＯＳＦＥ
Ｔ３０がオンになってビット出力線Ｃが選択されるので
ゲートバスラインＧｎに適切なゲートパルスを出力させ
ることができるようになる。
【００４５】ゲートバスラインＧｎにゲートパルスを出
力しない場合には、ビット出力線Ｂに“Ｌ”が出力され
る結果、判定回路２４からは“Ｌ”が出力されて、ＭＯ
ＳＦＥＴ２８がオンになると共にＭＯＳＦＥＴ３０がオ
フになる。これにより、ビット出力線Ａの出力“Ｌ”が
選択される。
力しない場合には、ビット出力線Ｂに“Ｌ”が出力され
る結果、判定回路２４からは“Ｌ”が出力されて、ＭＯ
ＳＦＥＴ２８がオンになると共にＭＯＳＦＥＴ３０がオ
フになる。これにより、ビット出力線Ａの出力“Ｌ”が
選択される。
【００４６】それと共に、判定回路２４の出力“Ｌ”は
選択信号線３８を介してシフトレジスタ３６のスイッチ
ング素子６２〜７２に供給される。このため、シフトレ
ジスタ３６のスイッチング素子６２〜７２は全てオフ状
態になり、シフトレジスタ３６は稼働停止状態となる。
従って、ビット出力線Ａに“Ｌ”固定不良が発生してい
る状態でも信号ＳＩが入力しない限りは、３つ目のシフ
トレジスタ３６への電力供給を遮断して省電力化を図る
ことができる。
選択信号線３８を介してシフトレジスタ３６のスイッチ
ング素子６２〜７２に供給される。このため、シフトレ
ジスタ３６のスイッチング素子６２〜７２は全てオフ状
態になり、シフトレジスタ３６は稼働停止状態となる。
従って、ビット出力線Ａに“Ｌ”固定不良が発生してい
る状態でも信号ＳＩが入力しない限りは、３つ目のシフ
トレジスタ３６への電力供給を遮断して省電力化を図る
ことができる。
【００４７】次に、シフトレジスタ３２内のショート欠
陥によりビット出力線Ａに常時“Ｈ”が出力される
“Ｈ”固定不良が存在する場合の動作について説明す
る。信号ＳＩが入力してゲートバスラインＧｎにゲート
パルスを出力しようとする場合には、ビット出力線Ｂに
“Ｈ”が出力されてビット出力線ＡとＢとの状態レベル
が同じになるため判定回路２４からは“Ｌ”が出力され
て、ＭＯＳＦＥＴ２８がオンになると共にＭＯＳＦＥＴ
３０がオフになる。これにより、ビット出力線Ａの出力
“Ｈ”が選択される。
陥によりビット出力線Ａに常時“Ｈ”が出力される
“Ｈ”固定不良が存在する場合の動作について説明す
る。信号ＳＩが入力してゲートバスラインＧｎにゲート
パルスを出力しようとする場合には、ビット出力線Ｂに
“Ｈ”が出力されてビット出力線ＡとＢとの状態レベル
が同じになるため判定回路２４からは“Ｌ”が出力され
て、ＭＯＳＦＥＴ２８がオンになると共にＭＯＳＦＥＴ
３０がオフになる。これにより、ビット出力線Ａの出力
“Ｈ”が選択される。
【００４８】それと共に、判定回路２４の出力“Ｌ”は
選択信号線３８を介してシフトレジスタ３６のスイッチ
ング素子６２〜７２に供給される。このため、シフトレ
ジスタ３６のスイッチング素子６２〜７２は全てオフ状
態になり、シフトレジスタ３６は稼働停止状態となる。
従って、ビット出力線Ａに“Ｈ”固定不良が発生してい
る状態で信号ＳＩが入力しても、３つ目のシフトレジス
タ３６の電力供給を遮断して省電力化を図ることができ
る。
選択信号線３８を介してシフトレジスタ３６のスイッチ
ング素子６２〜７２に供給される。このため、シフトレ
ジスタ３６のスイッチング素子６２〜７２は全てオフ状
態になり、シフトレジスタ３６は稼働停止状態となる。
従って、ビット出力線Ａに“Ｈ”固定不良が発生してい
る状態で信号ＳＩが入力しても、３つ目のシフトレジス
タ３６の電力供給を遮断して省電力化を図ることができ
る。
【００４９】ゲートバスラインＧｎにゲートパルスを出
力しない場合には、ビット出力線Ｂに“Ｌ”が出力され
る結果、判定回路２４からは“Ｈ”が出力されて、ＭＯ
ＳＦＥＴ２８がオフになると共にＭＯＳＦＥＴ３０がオ
ンになる。
力しない場合には、ビット出力線Ｂに“Ｌ”が出力され
る結果、判定回路２４からは“Ｈ”が出力されて、ＭＯ
ＳＦＥＴ２８がオフになると共にＭＯＳＦＥＴ３０がオ
ンになる。
【００５０】これと同時に、判定回路２４の出力“Ｈ”
は選択信号線３８を介してシフトレジスタ３６のスイッ
チング素子６２〜７２に供給されて、スイッチング素子
６２〜７２は全てオン状態になり各論理ブロックに電力
が供給される。これにより、ビット出力線Ａに“Ｈ”固
定不良が発生している状態でも信号ＳＩが入力しない場
合は、第３のシフトレジスタ３６を即座に起動してビッ
ト出力線Ｃに“Ｌ”を出力することができる。選択回路
４０ではＭＯＳＦＥＴ３０がオンになってビット出力線
Ｃが選択されるのでゲートバスラインＧｎに適切な
“Ｌ”状態を維持することができる。
は選択信号線３８を介してシフトレジスタ３６のスイッ
チング素子６２〜７２に供給されて、スイッチング素子
６２〜７２は全てオン状態になり各論理ブロックに電力
が供給される。これにより、ビット出力線Ａに“Ｈ”固
定不良が発生している状態でも信号ＳＩが入力しない場
合は、第３のシフトレジスタ３６を即座に起動してビッ
ト出力線Ｃに“Ｌ”を出力することができる。選択回路
４０ではＭＯＳＦＥＴ３０がオンになってビット出力線
Ｃが選択されるのでゲートバスラインＧｎに適切な
“Ｌ”状態を維持することができる。
【００５１】上記構成によれば、ビット出力線Ａに
“Ｈ”固定不良、“Ｌ”固定不良のいずれが生じている
場合にも、誤りなくゲートバスラインＧｎを駆動するこ
とができる。さらに、本実施の形態による冗長回路２０
では、３系統のシフトレジスタ３２、３４、３６のうち
常時駆動しているのはシフトレジスタ３２及び３４であ
り、シフトレジスタ３６はシフトレジスタ３２が故障し
ない限り電力が供給されないので従来の冗長回路と比べ
て正常時で約２／３の消費電力にすることができる。ま
た、ビット出力線Ａの出力に不良が生じていても、必要
時以外においてビット出力線Ｃは稼働停止状態になるの
で、従来と比較して消費電力を低減させることができ
る。
“Ｈ”固定不良、“Ｌ”固定不良のいずれが生じている
場合にも、誤りなくゲートバスラインＧｎを駆動するこ
とができる。さらに、本実施の形態による冗長回路２０
では、３系統のシフトレジスタ３２、３４、３６のうち
常時駆動しているのはシフトレジスタ３２及び３４であ
り、シフトレジスタ３６はシフトレジスタ３２が故障し
ない限り電力が供給されないので従来の冗長回路と比べ
て正常時で約２／３の消費電力にすることができる。ま
た、ビット出力線Ａの出力に不良が生じていても、必要
時以外においてビット出力線Ｃは稼働停止状態になるの
で、従来と比較して消費電力を低減させることができ
る。
【００５２】本発明は、上記実施の形態に限らず種々の
変形が可能である。例えば、上記実施の形態では、図３
及び図４に示すように、電源側及びグランド側にスイッ
チング素子を設けて電力の供給／遮断をしたが、例えば
図５に示すように、電源側だけにスイッチング素子を設
けて各論理ブロックに対して電力の供給／遮断をするよ
うにしてももちろんよいし、例えば図６に示すように、
グランド側だけにスイッチング素子を設けて各論理ブロ
ックに対して電力の供給／遮断をするようにしてももち
ろんよい。
変形が可能である。例えば、上記実施の形態では、図３
及び図４に示すように、電源側及びグランド側にスイッ
チング素子を設けて電力の供給／遮断をしたが、例えば
図５に示すように、電源側だけにスイッチング素子を設
けて各論理ブロックに対して電力の供給／遮断をするよ
うにしてももちろんよいし、例えば図６に示すように、
グランド側だけにスイッチング素子を設けて各論理ブロ
ックに対して電力の供給／遮断をするようにしてももち
ろんよい。
【００５３】また、上記実施の形態ではゲートバスライ
ンを駆動するゲートバスライン駆動回路に本発明を適用
したが、これに限らず、データバスライン駆動回路に本
発明を適用することももちろん可能である。
ンを駆動するゲートバスライン駆動回路に本発明を適用
したが、これに限らず、データバスライン駆動回路に本
発明を適用することももちろん可能である。
【００５４】また、上記実施の形態では、判定回路２４
がＥＸＯＲ回路であることを前提として説明しているた
め、電源−グランド間の電気的通路を切断するスイッチ
ング素子５２〜７２としてＮチャネルＭＯＳＦＥＴを用
いているが、本発明はこれに限らず、ＥＸＮＯＲ回路か
らの出力、あるいはＥＸＯＲ回路とインバータ回路とを
組み合わせた回路からの出力を選択信号として用いる場
合は、上記実施の形態におけるスイッチング素子５２〜
７２としてＰチャネルＭＯＳＦＥＴを用いることができ
る。
がＥＸＯＲ回路であることを前提として説明しているた
め、電源−グランド間の電気的通路を切断するスイッチ
ング素子５２〜７２としてＮチャネルＭＯＳＦＥＴを用
いているが、本発明はこれに限らず、ＥＸＮＯＲ回路か
らの出力、あるいはＥＸＯＲ回路とインバータ回路とを
組み合わせた回路からの出力を選択信号として用いる場
合は、上記実施の形態におけるスイッチング素子５２〜
７２としてＰチャネルＭＯＳＦＥＴを用いることができ
る。
【００５５】
【発明の効果】以上の通り、本発明によれば、冗長回路
での消費電力を減少させた低消費電力の液晶駆動回路を
実現できる。
での消費電力を減少させた低消費電力の液晶駆動回路を
実現できる。
【図１】本発明の一実施の形態による液晶駆動回路及び
それを用いた液晶表示装置の概略構成を示す図である。
それを用いた液晶表示装置の概略構成を示す図である。
【図２】本発明の一実施の形態による液晶駆動回路とし
てのゲートバスライン駆動回路８における欠陥救済用の
冗長回路の概略構成を示す図である。
てのゲートバスライン駆動回路８における欠陥救済用の
冗長回路の概略構成を示す図である。
【図３】本発明の一実施の形態による液晶駆動回路にお
けるシフトレジスタ３６の概略構造を示す図である。
けるシフトレジスタ３６の概略構造を示す図である。
【図４】本発明の一実施の形態による液晶駆動回路にお
けるシフトレジスタ３６の具体的構造を示す図である。
けるシフトレジスタ３６の具体的構造を示す図である。
【図５】本発明の一実施の形態による液晶駆動回路にお
けるシフトレジスタ３６の具体的構造の他の例を示す図
である。
けるシフトレジスタ３６の具体的構造の他の例を示す図
である。
【図６】本発明の一実施の形態による液晶駆動回路にお
けるシフトレジスタ３６の具体的構造のさらに他の例を
示す図である。
けるシフトレジスタ３６の具体的構造のさらに他の例を
示す図である。
【図７】従来のゲートバスライン駆動回路に用いられて
いるさらに他の冗長回路の概略を示す図である。
いるさらに他の冗長回路の概略を示す図である。
１ アレイ基板 ２ 薄膜トランジスタ ４ 画素領域 ６ 表示領域 ８ ゲートバスライン駆動回路 １０ データバスライン駆動回路 １２ 入力端子 １４ 対向基板 １６ データバスライン １８ ゲートバスライン ２０、１００ 冗長回路 ２４、１２４ 判定回路 ２６、１２６ インバータ ２８、３０、１２８、１３０ ＭＯＳＦＥＴ ３２、３４、３６、１０２、１０４、１０６ シフトレ
ジスタ ３８ 選択信号線 ４０、１１０ 選択回路 ４４、４６ クロックドＣＭＯＳインバータ回路 ４８、５０ ＣＭＯＳインバータ部 ５２、５４、５６、５８ クロック入力部 ６０ ＣＭＯＳインバータ回路 ６２、６４、６６、６８、７０、７２ スイッチング素
子
ジスタ ３８ 選択信号線 ４０、１１０ 選択回路 ４４、４６ クロックドＣＭＯＳインバータ回路 ４８、５０ ＣＭＯＳインバータ部 ５２、５４、５６、５８ クロック入力部 ６０ ＣＭＯＳインバータ回路 ６２、６４、６６、６８、７０、７２ スイッチング素
子
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ テーマコート゛(参考） Ｇ０９Ｇ 3/20 ６７０ Ｇ０９Ｇ 3/20 ６７０Ａ (72)発明者 黒田 進一 神奈川県川崎市中原区上小田中４丁目１番 １号 富士通株式会社内 Ｆターム(参考） 2H093 NA16 NA51 NC01 NC12 NC22 NC34 NC49 NC52 ND39 ND46 5C006 AB05 AC02 AF53 AF64 AF69 BB16 BC03 BC06 BC13 BC20 BF03 BF26 BF34 BF50 EB04 EB05 FA20 FA47 5C080 AA10 BB05 DD26 DD30 EE32 FF09 JJ02 JJ03 KK02
Claims (5)
- 【請求項１】所定の信号が同時に入力して出力の状態レ
ベルを変化させる第１、第２、及び第３シフトレジスタ
と、前記第１シフトレジスタの出力状態レベルと前記第
２シフトレジスタの出力状態レベルとを比較して所定の
選択信号を出力する判定回路と、前記選択信号に基づい
て、前記第１シフトレジスタの出力と前記第３シフトレ
ジスタの出力のいずれかを選択して出力する選択回路と
を有する液晶駆動回路であって、 前記第３シフトレジスタは、前記選択信号に基づいて自
己の回路への電力の供給／遮断を切り替える切替スイッ
チを有していることを特徴とする液晶駆動回路。 - 【請求項２】請求項１記載の液晶駆動回路において、 前記第１シフトレジスタの出力状態レベルと前記第２シ
フトレジスタの出力状態レベルとが異なる際の前記選択
信号が前記判定回路から出力されると、 前記選択回路は、第３シフトレジスタの出力を選択し、 前記切替スイッチは、前記第３シフトレジスタ内の回路
に電力を供給することを特徴とする液晶駆動回路。 - 【請求項３】請求項１又は２に記載の液晶駆動回路にお
いて、 前記切替スイッチは、前記第３シフトレジスタ内に設け
られたＣＭＯＳインバータ回路の電源側に設けられてい
ることを特徴とする液晶駆動回路。 - 【請求項４】請求項１乃至３のいずれか１項に記載の液
晶駆動回路において、 前記切替スイッチは、前記第３シフトレジスタ内に設け
られたＣＭＯＳインバータ回路のグランド側に設けられ
ていることを特徴とする液晶駆動回路。 - 【請求項５】２枚の基板間に液晶を封止し、前記基板上
に形成された複数のバスラインを制御して前記液晶を駆
動する液晶駆動回路を備えた液晶表示装置において、 前記液晶駆動回路は、前記請求項１乃至４のいずれか１
項に記載の液晶駆動回路を用いていることを特徴とする
液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262779A JP4564146B2 (ja) | 2000-08-31 | 2000-08-31 | 液晶駆動回路及びそれを用いた液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000262779A JP4564146B2 (ja) | 2000-08-31 | 2000-08-31 | 液晶駆動回路及びそれを用いた液晶表示装置 |
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| Publication Number | Publication Date |
|---|---|
| JP2002072979A true JP2002072979A (ja) | 2002-03-12 |
| JP4564146B2 JP4564146B2 (ja) | 2010-10-20 |
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|---|---|---|---|
| JP2000262779A Expired - Fee Related JP4564146B2 (ja) | 2000-08-31 | 2000-08-31 | 液晶駆動回路及びそれを用いた液晶表示装置 |
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| JP (1) | JP4564146B2 (ja) |
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003330430A (ja) * | 2002-05-17 | 2003-11-19 | Sharp Corp | 信号線駆動回路、および、それを用いた画像表示装置 |
| WO2008146799A1 (ja) * | 2007-05-29 | 2008-12-04 | Sharp Kabushiki Kaisha | 駆動回路、表示装置、およびテレビジョンシステム |
| JP2009104106A (ja) * | 2007-05-29 | 2009-05-14 | Sharp Corp | 駆動回路、表示装置、およびテレビジョンシステム |
| KR101247904B1 (ko) * | 2008-11-28 | 2013-03-26 | 샤프 가부시키가이샤 | 구동 회로, 표시 장치 및 구동 회로의 자기 검출ㆍ자기 수복 방법 |
| US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
| JP2014098901A (ja) * | 2005-05-20 | 2014-05-29 | Semiconductor Energy Lab Co Ltd | 表示装置、表示モジュール及び電子機器 |
| JP2018032017A (ja) * | 2016-08-17 | 2018-03-01 | 株式会社半導体エネルギー研究所 | 駆動回路、表示装置及び電子機器 |
| CN109286393A (zh) * | 2018-11-08 | 2019-01-29 | 京东方科技集团股份有限公司 | 阵列基板、电子设备、信号同步方法、可读存储介质 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH06324651A (ja) * | 1992-10-19 | 1994-11-25 | Fujitsu Ltd | 液晶表示装置の駆動回路 |
| JPH0991984A (ja) * | 1995-09-25 | 1997-04-04 | Nikon Corp | 集積回路装置 |
-
2000
- 2000-08-31 JP JP2000262779A patent/JP4564146B2/ja not_active Expired - Fee Related
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2003330430A (ja) * | 2002-05-17 | 2003-11-19 | Sharp Corp | 信号線駆動回路、および、それを用いた画像表示装置 |
| JP2014098901A (ja) * | 2005-05-20 | 2014-05-29 | Semiconductor Energy Lab Co Ltd | 表示装置、表示モジュール及び電子機器 |
| WO2008146799A1 (ja) * | 2007-05-29 | 2008-12-04 | Sharp Kabushiki Kaisha | 駆動回路、表示装置、およびテレビジョンシステム |
| JP2009104106A (ja) * | 2007-05-29 | 2009-05-14 | Sharp Corp | 駆動回路、表示装置、およびテレビジョンシステム |
| US8416171B2 (en) | 2007-05-29 | 2013-04-09 | Sharp Kabushiki Kaisha | Display device and television system including a self-healing driving circuit |
| US8587573B2 (en) | 2008-02-28 | 2013-11-19 | Sharp Kabushiki Kaisha | Drive circuit and display device |
| KR101247904B1 (ko) * | 2008-11-28 | 2013-03-26 | 샤프 가부시키가이샤 | 구동 회로, 표시 장치 및 구동 회로의 자기 검출ㆍ자기 수복 방법 |
| JP2018032017A (ja) * | 2016-08-17 | 2018-03-01 | 株式会社半導体エネルギー研究所 | 駆動回路、表示装置及び電子機器 |
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| CN109286393A (zh) * | 2018-11-08 | 2019-01-29 | 京东方科技集团股份有限公司 | 阵列基板、电子设备、信号同步方法、可读存储介质 |
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