JPH11133877A - 表示パネル駆動回路および表示パネル - Google Patents
表示パネル駆動回路および表示パネルInfo
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- Thin Film Transistor (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】
【目的】 簡単な構造で、走査不能となるような初期故
障が発生しない表示パネル駆動回路および表示パネルを
提供すること。 【構成】 本発明の表示パネル駆動回路においては、表
示パネル外部の回路と接続されている信号入力回路を構
成する薄膜トランジスタを、その他の回路を構成する薄
膜トランジスタよりも高耐圧の構造とする。具体的に
は、トランジスタのマルチゲート化、ゲート幅の拡張、
入力端子とトランジスタの間への抵抗の挿入等の対策を
講じる。本発明においては、外部から信号が入力される
回路あるいは該回路の薄膜トランジスタのみを高い電圧
に耐える構造とすることによって、簡単な構造で高電圧
によるトランジスタの劣化を防止し、初期故障の発生を
防止する。
障が発生しない表示パネル駆動回路および表示パネルを
提供すること。 【構成】 本発明の表示パネル駆動回路においては、表
示パネル外部の回路と接続されている信号入力回路を構
成する薄膜トランジスタを、その他の回路を構成する薄
膜トランジスタよりも高耐圧の構造とする。具体的に
は、トランジスタのマルチゲート化、ゲート幅の拡張、
入力端子とトランジスタの間への抵抗の挿入等の対策を
講じる。本発明においては、外部から信号が入力される
回路あるいは該回路の薄膜トランジスタのみを高い電圧
に耐える構造とすることによって、簡単な構造で高電圧
によるトランジスタの劣化を防止し、初期故障の発生を
防止する。
Description
【０００１】
【発明の属する技術分野】本発明は、表示パネル駆動回
路および表示パネルに関し、特に表示パネル駆動回路の
薄膜トランジスタの劣化を防止することが可能な表示パ
ネル駆動回路および表示パネルに関するものである。
路および表示パネルに関し、特に表示パネル駆動回路の
薄膜トランジスタの劣化を防止することが可能な表示パ
ネル駆動回路および表示パネルに関するものである。
【０００２】
【従来の技術】近年、低温ポリシリコンＴＦＴ（薄膜ト
ランジスタ）を使用したＬＣＤ（液晶）表示パネルが提
案されている。この表示パネルは画素用のトランジスタ
ばかりでなく、走査用のシフトレジスタやサンプリング
回路などの周辺の駆動回路まで同一基板上に形成するこ
とができる。従って、外部からはわずかな数の信号線を
接続するのみで表示が可能となり、高精細化、部品点数
の削減や信頼性の向上を図ることができ、２０〜４０型
程度の大型ディスプレイ用パネルも検討されている。
ランジスタ）を使用したＬＣＤ（液晶）表示パネルが提
案されている。この表示パネルは画素用のトランジスタ
ばかりでなく、走査用のシフトレジスタやサンプリング
回路などの周辺の駆動回路まで同一基板上に形成するこ
とができる。従って、外部からはわずかな数の信号線を
接続するのみで表示が可能となり、高精細化、部品点数
の削減や信頼性の向上を図ることができ、２０〜４０型
程度の大型ディスプレイ用パネルも検討されている。
【０００３】また近年、カメラ一体型ビデオテープレコ
ーダ（ＶＴＲ）に大型のカラー液晶パネルを装備し、モ
ニタやファインダとして使用する例が見受けられ、この
ようなカメラ一体型ＶＴＲの中には、表示パネルを水平
な軸を中心として回転させて向きを変えるものがある。
この場合、パネルを回転させたときに表示が正常に見え
るように、水平および垂直の走査方向をパネルの向きに
よって変更する必要がある。このために、走査用シフト
レジスタ回路には、例えばアナログスイッチ回路を使用
した走査方向制御回路が設けられている。
ーダ（ＶＴＲ）に大型のカラー液晶パネルを装備し、モ
ニタやファインダとして使用する例が見受けられ、この
ようなカメラ一体型ＶＴＲの中には、表示パネルを水平
な軸を中心として回転させて向きを変えるものがある。
この場合、パネルを回転させたときに表示が正常に見え
るように、水平および垂直の走査方向をパネルの向きに
よって変更する必要がある。このために、走査用シフト
レジスタ回路には、例えばアナログスイッチ回路を使用
した走査方向制御回路が設けられている。
【０００４】
【発明が解決しようとする課題】上記のような、走査方
向を制御可能な駆動回路を同一基板上に一体形成した表
示パネルを製造し、試験を行ったところ、外部から走査
のスタートパルスが印加される信号入力回路のＴＦＴが
劣化し、走査不能になる初期故障が発生するという問題
点があることが確認された。外部から走査のスタートパ
ルスが印加される信号入力回路のＴＦＴが劣化する原因
としては、スタートパルスの駆動回路の駆動能力が大き
く、かつ表示パネルとは別の回路基板に実装されてお
り、表示パネルとはケーブルやフレキシブル基板等によ
って配線されているので、駆動時あるいは走査方向の切
り替え時に配線のインダクタンス等の影響によって高電
圧が発生し、トランジスタが劣化もしくは破壊してしま
うものと推定される。また、外部からのスタートパルス
が最初に入力されるアナログスイッチ回路の回路構成が
ゲート入力回路ではないことも劣化する理由の一つであ
るものと推定される。また、パネルを大型化した場合に
は、特に画素部の遅延時間が問題となるので、配線（ゲ
ート）をアルミ等の低抵抗材料で形成する必要がある。
ところが、上記表示パネルにおいては、画素部と周辺回
路とを同一工程で形成するために、周辺回路の配線も同
じ低抵抗材料で形成されることになる。このために、周
辺回路素子の静電破壊が生じ易くなるという問題点があ
った。
向を制御可能な駆動回路を同一基板上に一体形成した表
示パネルを製造し、試験を行ったところ、外部から走査
のスタートパルスが印加される信号入力回路のＴＦＴが
劣化し、走査不能になる初期故障が発生するという問題
点があることが確認された。外部から走査のスタートパ
ルスが印加される信号入力回路のＴＦＴが劣化する原因
としては、スタートパルスの駆動回路の駆動能力が大き
く、かつ表示パネルとは別の回路基板に実装されてお
り、表示パネルとはケーブルやフレキシブル基板等によ
って配線されているので、駆動時あるいは走査方向の切
り替え時に配線のインダクタンス等の影響によって高電
圧が発生し、トランジスタが劣化もしくは破壊してしま
うものと推定される。また、外部からのスタートパルス
が最初に入力されるアナログスイッチ回路の回路構成が
ゲート入力回路ではないことも劣化する理由の一つであ
るものと推定される。また、パネルを大型化した場合に
は、特に画素部の遅延時間が問題となるので、配線（ゲ
ート）をアルミ等の低抵抗材料で形成する必要がある。
ところが、上記表示パネルにおいては、画素部と周辺回
路とを同一工程で形成するために、周辺回路の配線も同
じ低抵抗材料で形成されることになる。このために、周
辺回路素子の静電破壊が生じ易くなるという問題点があ
った。
【０００５】更に、ガラス基板等の絶縁性の高い基板を
使用した場合に、ＴＦＴ製造工程中のプラズマ工程にお
いて配線に電界が集中し、該配線に接続されている素子
が破壊される、いわゆるプラズマアンテナ効果が発生す
るという問題点もあった。この現象は特に配線パターン
の端部や不連続な場所、電極面積の大きな場所に生じ易
いが、スタートパルス入力端子のパターンはこの条件に
適合している。
使用した場合に、ＴＦＴ製造工程中のプラズマ工程にお
いて配線に電界が集中し、該配線に接続されている素子
が破壊される、いわゆるプラズマアンテナ効果が発生す
るという問題点もあった。この現象は特に配線パターン
の端部や不連続な場所、電極面積の大きな場所に生じ易
いが、スタートパルス入力端子のパターンはこの条件に
適合している。
【０００６】本発明の目的は、前記のような従来技術の
問題点を解決し、簡単な構造で、走査不能となるような
初期故障が発生しない表示パネル駆動回路および表示パ
ネルを提供することにある。
問題点を解決し、簡単な構造で、走査不能となるような
初期故障が発生しない表示パネル駆動回路および表示パ
ネルを提供することにある。
【０００７】
【課題を解決するための手段】本発明の表示パネル駆動
回路においては、表示パネル外部の回路と接続されてい
る信号入力回路を構成する薄膜トランジスタを、その他
の回路を構成する薄膜トランジスタよりも高耐圧の構造
としたことを特徴とする。本発明においては、外部から
信号が入力される回路あるいは該回路の薄膜トランジス
タのみを高い電圧に耐える構造とすることによって、簡
単な構成で劣化を防止し、初期故障の発生を防止するよ
うに作用する。
回路においては、表示パネル外部の回路と接続されてい
る信号入力回路を構成する薄膜トランジスタを、その他
の回路を構成する薄膜トランジスタよりも高耐圧の構造
としたことを特徴とする。本発明においては、外部から
信号が入力される回路あるいは該回路の薄膜トランジス
タのみを高い電圧に耐える構造とすることによって、簡
単な構成で劣化を防止し、初期故障の発生を防止するよ
うに作用する。
【０００８】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明が適用され
る、低温ポリシリコンＴＦＴを使用した液晶パネルの構
成を示すブロック図である。液晶パネル１には、マトリ
ックス状に配置された画素用ＴＦＴからなる画素部４、
やはりＴＦＴにより構成されている水平方向の走査回路
５、垂直方向の走査回路６が一体に形成されている。
を参照して詳細に説明する。図１は、本発明が適用され
る、低温ポリシリコンＴＦＴを使用した液晶パネルの構
成を示すブロック図である。液晶パネル１には、マトリ
ックス状に配置された画素用ＴＦＴからなる画素部４、
やはりＴＦＴにより構成されている水平方向の走査回路
５、垂直方向の走査回路６が一体に形成されている。
【０００９】画像信号処理回路２は、例えばデジタルＲ
ＧＢ信号を入力し、画素部４の駆動に必要なアナログＲ
ＧＢ信号を出力する。表示制御回路３は画像の同期信号
や走査方向の制御信号を入力し、水平方向の走査回路
５、垂直方向の走査回路６をそれぞれ制御する。なお、
画像信号制御回路２、表示制御回路３等は例えば別のプ
リント基板に実装されており、該基板と液晶パネルと
は、ケーブルやフレキシブル配線板等によって接続され
ている。
ＧＢ信号を入力し、画素部４の駆動に必要なアナログＲ
ＧＢ信号を出力する。表示制御回路３は画像の同期信号
や走査方向の制御信号を入力し、水平方向の走査回路
５、垂直方向の走査回路６をそれぞれ制御する。なお、
画像信号制御回路２、表示制御回路３等は例えば別のプ
リント基板に実装されており、該基板と液晶パネルと
は、ケーブルやフレキシブル配線板等によって接続され
ている。
【００１０】水平方向の走査回路５は、走査方向の制御
が可能な水平シフトレジスタ７および画像信号をサンプ
リングして画素部４を駆動するサンプリング回路８から
なっている。また、垂直方向の走査回路６は、走査方向
の制御が可能な垂直シフトレジスタ９、シフトレジスタ
９の出力信号を画素部４を駆動するために必要な電圧に
変換するレベルシフタ１０、出力バッファ１１からなっ
ている。
が可能な水平シフトレジスタ７および画像信号をサンプ
リングして画素部４を駆動するサンプリング回路８から
なっている。また、垂直方向の走査回路６は、走査方向
の制御が可能な垂直シフトレジスタ９、シフトレジスタ
９の出力信号を画素部４を駆動するために必要な電圧に
変換するレベルシフタ１０、出力バッファ１１からなっ
ている。
【００１１】図３は、図１の水平シフトレジスタ７の回
路構成を示す回路図である。シフトレジスタ回路は、表
示制御回路３から、走査方向制御信号ＣＳ（１：右、
０：左）右および左走査開始パルス信号Ｒin、Ｌin、走
査クロック信号ＣＫを入力し、サンプリング回路８に対
してＣＳに応じた方向へ走査するサンプリングパルスを
出力する。
路構成を示す回路図である。シフトレジスタ回路は、表
示制御回路３から、走査方向制御信号ＣＳ（１：右、
０：左）右および左走査開始パルス信号Ｒin、Ｌin、走
査クロック信号ＣＫを入力し、サンプリング回路８に対
してＣＳに応じた方向へ走査するサンプリングパルスを
出力する。
【００１２】１つの画素に対応するシフトレジスタ回路
は、走査方向制御回路３０、シフトレジスタ回路３４お
よびサンプリング回路のドライブ用インバータ３８から
なる。走査方向制御回路３０は２つのアナログスイッチ
３１、３２からなり、左端のアナログスイッチ３１の入
力端子には右走査開始パルス信号Ｒinが入力されてい
る。またアナログスイッチ３２の入力端子には、右側の
シフトレジスタ回路ＳＲ１の出力線が接続されている。
２つのアナログスイッチ３１、３２の制御端子にはそれ
ぞれ逆極性で方向制御信号Ｒ（＝ＣＳ）およびＬ（＝Ｃ
Ｓの反転信号）が接続されており、一方のスイッチがオ
ンのときには他方のスイッチはオフ状態になっている。
は、走査方向制御回路３０、シフトレジスタ回路３４お
よびサンプリング回路のドライブ用インバータ３８から
なる。走査方向制御回路３０は２つのアナログスイッチ
３１、３２からなり、左端のアナログスイッチ３１の入
力端子には右走査開始パルス信号Ｒinが入力されてい
る。またアナログスイッチ３２の入力端子には、右側の
シフトレジスタ回路ＳＲ１の出力線が接続されている。
２つのアナログスイッチ３１、３２の制御端子にはそれ
ぞれ逆極性で方向制御信号Ｒ（＝ＣＳ）およびＬ（＝Ｃ
Ｓの反転信号）が接続されており、一方のスイッチがオ
ンのときには他方のスイッチはオフ状態になっている。
【００１３】２つのアナログスイッチ３１、３２の出力
端子は接続されて、シフトレジスタ回路ＳＲ０（３４）
のインバータ３５に入力されている。インバータ３５は
制御端子を有し、制御端子が１である場合には通常のイ
ンバータとして機能するが、制御端子が０である場合に
は出力端子がハイインピーダンス状態となり、入力と切
り離される。インバータ３５の出力はインバータ３６に
入力され、インバータ３６の出力はドライブ用インバー
タ３８に入力されると共にインバータ３７、右側のアナ
ログスイッチにも接続される。インバータ３７の出力は
インバータ３６の入力と接続されている。
端子は接続されて、シフトレジスタ回路ＳＲ０（３４）
のインバータ３５に入力されている。インバータ３５は
制御端子を有し、制御端子が１である場合には通常のイ
ンバータとして機能するが、制御端子が０である場合に
は出力端子がハイインピーダンス状態となり、入力と切
り離される。インバータ３５の出力はインバータ３６に
入力され、インバータ３６の出力はドライブ用インバー
タ３８に入力されると共にインバータ３７、右側のアナ
ログスイッチにも接続される。インバータ３７の出力は
インバータ３６の入力と接続されている。
【００１４】左端のシフトレジスタ回路ＳＲ０のインバ
ータ３５の制御端子には正位相のクロック信号ＣＫが入
力されており、またインバータ３７の制御端子には逆位
相のクロック信号ＣＫバーが入力されている。そしてそ
の右側のシフトレジスタ回路ＳＲ１の各インバータの制
御端子にはＳＲ０とは逆位相のクロック信号がそれぞれ
入力されている。このように、各シフトレジスタ回路に
は奇数番目と偶数番目で逆位相のクロック信号が入力さ
れている。
ータ３５の制御端子には正位相のクロック信号ＣＫが入
力されており、またインバータ３７の制御端子には逆位
相のクロック信号ＣＫバーが入力されている。そしてそ
の右側のシフトレジスタ回路ＳＲ１の各インバータの制
御端子にはＳＲ０とは逆位相のクロック信号がそれぞれ
入力されている。このように、各シフトレジスタ回路に
は奇数番目と偶数番目で逆位相のクロック信号が入力さ
れている。
【００１５】ＣＳが１（右方向へ走査）である場合、即
ちスイッチ３１がオンでスイッチ３２がオフの場合に、
Ｒinにスタートパルスが印加されたものとする。シフト
レジスタ回路ＳＲ０においては、クロックＣＫが１の期
間に、アナログスイッチ３１を経てパルス信号（１）が
インバータ３８の入力端子まで達し、次のクロックＣＫ
が０の期間においては、インバータ３５はハイインピー
ダンス状態となり、インバータ３６およびインバータ３
７によって状態１が保持される。
ちスイッチ３１がオンでスイッチ３２がオフの場合に、
Ｒinにスタートパルスが印加されたものとする。シフト
レジスタ回路ＳＲ０においては、クロックＣＫが１の期
間に、アナログスイッチ３１を経てパルス信号（１）が
インバータ３８の入力端子まで達し、次のクロックＣＫ
が０の期間においては、インバータ３５はハイインピー
ダンス状態となり、インバータ３６およびインバータ３
７によって状態１が保持される。
【００１６】右側のシフトレジスタ回路ＳＲ１において
は、クロックＣＫが０の期間においてシフトレジスタ回
路ＳＲ０の出力信号が出力端まで達し、次のクロックＣ
Ｋが１の期間において保持される。上記の動作がクロッ
クＣＫの反転ごとに繰り返され、スタートパルスがクロ
ックＣＫの半周期ごとにシフトレジスタ回路中をシフト
していく。そして、クロックＣＫ１周期分のパルスが各
サンプリング回路へ出力される。
は、クロックＣＫが０の期間においてシフトレジスタ回
路ＳＲ０の出力信号が出力端まで達し、次のクロックＣ
Ｋが１の期間において保持される。上記の動作がクロッ
クＣＫの反転ごとに繰り返され、スタートパルスがクロ
ックＣＫの半周期ごとにシフトレジスタ回路中をシフト
していく。そして、クロックＣＫ１周期分のパルスが各
サンプリング回路へ出力される。
【００１７】図２は、従来の走査方向制御回路３０の構
成を示す回路図である。走査方向制御回路３０は２つの
アナログスイッチ回路３１、３２からなり、アナログス
イッチ３１はＦＥＴ２０、２１により構成され、アナロ
グスイッチ３２はＦＥＴ２２、２３によって構成されて
いる。ＦＥＴ２０はＮチャンネルＭＯＳＦＥＴであり、
そのゲートは制御線Ｒに接続されている。またゲートに
反転の丸印を付したＦＥＴ２１はＰチャンネルＭＯＳＦ
ＥＴであり、ゲートは制御線Ｌに接続されている。ＦＥ
Ｔ２２、２３からなるアナログスイッチ３２の構成は、
アナログスイッチ３１とは上下のＦＥＴの極性が逆にな
っている。
成を示す回路図である。走査方向制御回路３０は２つの
アナログスイッチ回路３１、３２からなり、アナログス
イッチ３１はＦＥＴ２０、２１により構成され、アナロ
グスイッチ３２はＦＥＴ２２、２３によって構成されて
いる。ＦＥＴ２０はＮチャンネルＭＯＳＦＥＴであり、
そのゲートは制御線Ｒに接続されている。またゲートに
反転の丸印を付したＦＥＴ２１はＰチャンネルＭＯＳＦ
ＥＴであり、ゲートは制御線Ｌに接続されている。ＦＥ
Ｔ２２、２３からなるアナログスイッチ３２の構成は、
アナログスイッチ３１とは上下のＦＥＴの極性が逆にな
っている。
【００１８】制御線Ｒが１の場合にはＬは０である。従
って、ＦＥＴ２０および２１がオン状態、ＦＥＴ２２お
よび２３がオフ状態となり、信号線Ｒinがシフトレジス
タ回路ＳＲ０に接続される。また、制御線Ｒが０（Ｌが
１）の場合にはＦＥＴ２２および２３がオンとなり、Ｓ
Ｒ１の出力信号がＳＲ０に接続される。ここで、例えば
信号入力端子Ｒinから過大な電圧が印加されると、ＦＥ
Ｔ２０あるいは２１の特性が劣化あるいは破壊され、走
査不能になる初期故障が発生するものと推定される。そ
こで、本発明においては、この部分のＦＥＴに対して高
耐圧構造に変更する対策を施す。
って、ＦＥＴ２０および２１がオン状態、ＦＥＴ２２お
よび２３がオフ状態となり、信号線Ｒinがシフトレジス
タ回路ＳＲ０に接続される。また、制御線Ｒが０（Ｌが
１）の場合にはＦＥＴ２２および２３がオンとなり、Ｓ
Ｒ１の出力信号がＳＲ０に接続される。ここで、例えば
信号入力端子Ｒinから過大な電圧が印加されると、ＦＥ
Ｔ２０あるいは２１の特性が劣化あるいは破壊され、走
査不能になる初期故障が発生するものと推定される。そ
こで、本発明においては、この部分のＦＥＴに対して高
耐圧構造に変更する対策を施す。
【００１９】図６は、第１の実施例における走査方向制
御回路の端部の回路構成を示す回路図である。第１の実
施例においては、制御線Ｒinの信号入力回路となるアナ
ログスイッチを構成するＦＥＴ４０、４１をマルチゲー
ト構造とし、複数のＦＥＴのソース、ドレインを直列接
続したものと等価な高耐圧構造とする。このような構造
を採用することにより、制御線Ｒinに高電圧がかかった
場合に、各ゲート領域に相当するＦＥＴには電圧が分圧
されて印加されるので、劣化や破壊が起きにくくなる。
御回路の端部の回路構成を示す回路図である。第１の実
施例においては、制御線Ｒinの信号入力回路となるアナ
ログスイッチを構成するＦＥＴ４０、４１をマルチゲー
ト構造とし、複数のＦＥＴのソース、ドレインを直列接
続したものと等価な高耐圧構造とする。このような構造
を採用することにより、制御線Ｒinに高電圧がかかった
場合に、各ゲート領域に相当するＦＥＴには電圧が分圧
されて印加されるので、劣化や破壊が起きにくくなる。
【００２０】図４は、図６の回路図に対応する集積回路
のパターン構成を示す説明図である。図４の左上部にあ
るＦＥＴ４０および左下部にあるＦＥＴ４１は３本のゲ
ート電極パターンを有する高耐圧構造になっている。な
お、ゲートの個数は２個以上の任意の数を採用可能であ
る。このようなＴＦＴは従来と同様のプロセスにおいて
製造可能であり、例えばトップゲート型のポリシリコン
ＴＦＴの製造プロセスとして下記のようなプロセスを採
用可能である。基板としては例えば石英基板を採用し、
まず非晶質珪素膜を形成する。次に、非晶質珪素膜を結
晶化する。その後、島状半導体層を形成し、その上にゲ
ート絶縁膜となる酸化珪素膜を形成する。
のパターン構成を示す説明図である。図４の左上部にあ
るＦＥＴ４０および左下部にあるＦＥＴ４１は３本のゲ
ート電極パターンを有する高耐圧構造になっている。な
お、ゲートの個数は２個以上の任意の数を採用可能であ
る。このようなＴＦＴは従来と同様のプロセスにおいて
製造可能であり、例えばトップゲート型のポリシリコン
ＴＦＴの製造プロセスとして下記のようなプロセスを採
用可能である。基板としては例えば石英基板を採用し、
まず非晶質珪素膜を形成する。次に、非晶質珪素膜を結
晶化する。その後、島状半導体層を形成し、その上にゲ
ート絶縁膜となる酸化珪素膜を形成する。
【００２１】次に、ゲート電極となるアルミニウム膜を
形成し、電極パターンを形成する。その後、陽極酸化さ
せ、酸化珪素膜をエッチングする。次に、それぞれマス
クを形成してｎ−領域、ｐ−領域、更にｎ＋領域、ｐ＋
領域を形成する不純物イオンを順に添加する。以上の工
程により、全ての活性層が完成する。次に、加熱処理に
より不純物イオンの活性化を行い、層間絶縁層を形成し
て、ソース配線、ドレイン配線を形成してプロセスが完
了する。
形成し、電極パターンを形成する。その後、陽極酸化さ
せ、酸化珪素膜をエッチングする。次に、それぞれマス
クを形成してｎ−領域、ｐ−領域、更にｎ＋領域、ｐ＋
領域を形成する不純物イオンを順に添加する。以上の工
程により、全ての活性層が完成する。次に、加熱処理に
より不純物イオンの活性化を行い、層間絶縁層を形成し
て、ソース配線、ドレイン配線を形成してプロセスが完
了する。
【００２２】図５は、第２の実施例における集積回路の
パターン構成を示す説明図である。第１の実施例におい
てはマルチゲート構造によって高耐圧化を図っている
が、第２の実施例においては、ゲート電極パターンの幅
を広くすることによって、ゲート領域における電圧勾配
を緩やかにして高耐圧化を図っている。図５において、
制御線Ｒinの入力回路となるアナログスイッチを構成す
る、左上部にあるＦＥＴ５０および左下部にあるＦＥＴ
５１はゲート電極パターンの幅が他のＦＥＴより広い高
耐圧構造になっている。
パターン構成を示す説明図である。第１の実施例におい
てはマルチゲート構造によって高耐圧化を図っている
が、第２の実施例においては、ゲート電極パターンの幅
を広くすることによって、ゲート領域における電圧勾配
を緩やかにして高耐圧化を図っている。図５において、
制御線Ｒinの入力回路となるアナログスイッチを構成す
る、左上部にあるＦＥＴ５０および左下部にあるＦＥＴ
５１はゲート電極パターンの幅が他のＦＥＴより広い高
耐圧構造になっている。
【００２３】図７は、第３の実施例の構成を示す回路図
である。第３の実施例においては入力回路を構成するＦ
ＥＴ２０、２１と信号Ｒinの入力端子の間に抵抗を挿入
する。抵抗値としては波形がなまらない程度でなるべく
大きな値を採用する。この抵抗はＴＦＴの製造プロセス
中においてＴＦＴと同時に形成可能である。
である。第３の実施例においては入力回路を構成するＦ
ＥＴ２０、２１と信号Ｒinの入力端子の間に抵抗を挿入
する。抵抗値としては波形がなまらない程度でなるべく
大きな値を採用する。この抵抗はＴＦＴの製造プロセス
中においてＴＦＴと同時に形成可能である。
【００２４】以上、入力回路となるアナログスイッチ回
路を高耐圧化する３つの実施例を説明したが、例えば走
査方向の反転が必要ない用途に使用する場合には走査方
向制御用のアナログスイッチ回路は不要であり、シフト
レジスタ回路の端部が信号入力回路となる。この場合に
はシフトレジスタ回路の端部である信号入力回路を高耐
圧化する必要がある。この場合もやはり対策としては、
マルチゲート化、ゲート幅の拡張、抵抗の挿入などの高
耐圧化構造を採用する。
路を高耐圧化する３つの実施例を説明したが、例えば走
査方向の反転が必要ない用途に使用する場合には走査方
向制御用のアナログスイッチ回路は不要であり、シフト
レジスタ回路の端部が信号入力回路となる。この場合に
はシフトレジスタ回路の端部である信号入力回路を高耐
圧化する必要がある。この場合もやはり対策としては、
マルチゲート化、ゲート幅の拡張、抵抗の挿入などの高
耐圧化構造を採用する。
【００２５】更に、図３の回路構成において、例えばア
ナログスイッチ３１がオン状態である時に信号端子Ｒin
に高電圧が印加した場合には、シフトレジスタＳＲ０の
インバータ３５あるいは他方のアナログスイッチ３２に
も高電圧が印加する恐れがある。従って、端部の信号入
力回路のみならず、接続されている数段奥の回路まで高
耐圧化構造を採用することにより、初期故障の防止がよ
り確実に行われる。
ナログスイッチ３１がオン状態である時に信号端子Ｒin
に高電圧が印加した場合には、シフトレジスタＳＲ０の
インバータ３５あるいは他方のアナログスイッチ３２に
も高電圧が印加する恐れがある。従って、端部の信号入
力回路のみならず、接続されている数段奥の回路まで高
耐圧化構造を採用することにより、初期故障の防止がよ
り確実に行われる。
【００２６】以上、実施例を説明したが、更に以下のよ
うな変形例も考えられる。高耐圧化構造としては、実施
例において開示したようなマルチゲート化、ゲート幅の
拡張、抵抗の挿入の他、バッファゲート回路の挿入、ロ
ーパス特性を持つフィルタ回路の挿入あるいはコンデン
サの付加、ダイオードの直列回路、ツェナーダイオー
ド、その他の過電圧吸収素子の付加、抵抗による分圧な
どの対策を取ることも可能であり、各種の対策を組み合
わせて取ることもできる。
うな変形例も考えられる。高耐圧化構造としては、実施
例において開示したようなマルチゲート化、ゲート幅の
拡張、抵抗の挿入の他、バッファゲート回路の挿入、ロ
ーパス特性を持つフィルタ回路の挿入あるいはコンデン
サの付加、ダイオードの直列回路、ツェナーダイオー
ド、その他の過電圧吸収素子の付加、抵抗による分圧な
どの対策を取ることも可能であり、各種の対策を組み合
わせて取ることもできる。
【００２７】
【発明の効果】以上述べたように、本発明においては、
外部から信号が入力される回路あるいは該回路の薄膜ト
ランジスタのみを高い電圧に耐える構造とすることによ
って、外部からの高電圧駆動パルスや静電気、プラズマ
アンテナ効果による高電圧などによる素子の劣化を防止
し、走査不能となるような初期故障が発生しない表示パ
ネル駆動回路および表示パネルを提供することができる
という効果がある。また、構成が簡単で、回路の面積も
殆ど増加せず、更に、製造プロセスが複雑化することも
なく、従来と同様の工程で製造可能であるという効果が
ある。
外部から信号が入力される回路あるいは該回路の薄膜ト
ランジスタのみを高い電圧に耐える構造とすることによ
って、外部からの高電圧駆動パルスや静電気、プラズマ
アンテナ効果による高電圧などによる素子の劣化を防止
し、走査不能となるような初期故障が発生しない表示パ
ネル駆動回路および表示パネルを提供することができる
という効果がある。また、構成が簡単で、回路の面積も
殆ど増加せず、更に、製造プロセスが複雑化することも
なく、従来と同様の工程で製造可能であるという効果が
ある。
【図１】本発明が適用される、低温ポリシリコンＴＦＴ
を使用した液晶パネルの構成を示すブロック図である。
を使用した液晶パネルの構成を示すブロック図である。
【図２】従来の走査方向制御回路３０の構成を示す回路
図である。
図である。
【図３】図１の水平シフトレジスタ７の回路構成を示す
回路図である。
回路図である。
【図４】図６に対応する集積回路のパターン構成を示す
説明図である。
説明図である。
【図５】第２実施例の集積回路のパターン構成を示す説
明図である。
明図である。
【図６】第１の実施例における走査方向制御回路の端部
の回路構成を示す回路図である。
の回路構成を示す回路図である。
【図７】第３の実施例の構成を示す回路図である。
１…液晶パネル、２…画像信号処理回路、３…表示制御
回路、４…画素部、５…水平方向の走査回路、６…垂直
方向の走査回路、２０〜２３…ＦＥＴ（ＴＦＴ）、３０
…走査方向制御回路、３１、３２…アナログスイッチ、
３４…シフトレジスタ回路、４０、４１…マルチゲート
ＦＥＴ、５０、５１…拡張ゲートＦＥＴ、６０…抵抗
回路、４…画素部、５…水平方向の走査回路、６…垂直
方向の走査回路、２０〜２３…ＦＥＴ（ＴＦＴ）、３０
…走査方向制御回路、３１、３２…アナログスイッチ、
３４…シフトレジスタ回路、４０、４１…マルチゲート
ＦＥＴ、５０、５１…拡張ゲートＦＥＴ、６０…抵抗
───────────────────────────────────────────────────── フロントページの続き (72)発明者 高藤 裕 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内 (72)発明者 久保田 靖 大阪府大阪市阿倍野区長池町22番22号 シ ャープ株式会社内
Claims (7)
- 【請求項１】 表示パネル外部の回路と接続されている
信号入力回路を構成する薄膜トランジスタを、その他の
回路を構成する薄膜トランジスタよりも高耐圧の構造と
したことを特徴とするパネル上に設けられた表示パネル
駆動回路。 - 【請求項２】 前記信号入力回路は、水平および垂直の
走査用シフトレジスタ回路の端部であることを特徴とす
る請求項１に記載の表示パネル駆動回路。 - 【請求項３】 前記信号入力回路は、水平および垂直の
走査用シフトレジスタ回路の端部に設けられた走査方向
制御用の４個のアナログスイッチ回路であることを特徴
とする請求項１に記載の表示パネル駆動回路。 - 【請求項４】 前記高耐圧の構造は、マルチゲート構造
であることを特徴とする請求項１に記載の表示パネル駆
動回路。 - 【請求項５】 前記高耐圧の構造は、前記その他の回路
を構成する薄膜トランジスタよりもゲート幅が広いこと
であることを特徴とする請求項１に記載の表示パネル駆
動回路。 - 【請求項６】 表示パネル外部の回路と接続されている
信号入力回路とパネル上の信号入力端子の間に抵抗が挿
入されていることを特徴とするパネル上に設けられた表
示パネル駆動回路。 - 【請求項７】 画素用トランジスタと共に、請求項１な
いし６のいずれかに記載の表示パネル駆動回路を同一基
板上に一体形成した表示パネル。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29531397A JP3794802B2 (ja) | 1997-10-28 | 1997-10-28 | 表示パネル駆動回路および表示パネル |
| US09/176,193 US6603455B1 (en) | 1997-10-28 | 1998-10-21 | Display panel drive circuit and display panel |
| KR1019980045229A KR100698793B1 (ko) | 1997-10-28 | 1998-10-28 | 표시 패널 |
| US10/631,731 US7071912B2 (en) | 1997-10-28 | 2003-08-01 | Display panel drive circuit and display panel |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP29531397A JP3794802B2 (ja) | 1997-10-28 | 1997-10-28 | 表示パネル駆動回路および表示パネル |
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| Publication Number | Publication Date |
|---|---|
| JPH11133877A true JPH11133877A (ja) | 1999-05-21 |
| JP3794802B2 JP3794802B2 (ja) | 2006-07-12 |
Family
ID=17818999
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP29531397A Expired - Fee Related JP3794802B2 (ja) | 1997-10-28 | 1997-10-28 | 表示パネル駆動回路および表示パネル |
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| JP (1) | JP3794802B2 (ja) |
| KR (1) | KR100698793B1 (ja) |
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| JP2001100712A (ja) * | 1999-07-23 | 2001-04-13 | Semiconductor Energy Lab Co Ltd | 表示装置 |
| JP2005346053A (ja) * | 2004-05-31 | 2005-12-15 | Lg Philips Lcd Co Ltd | 駆動回路部一体型の液晶表示装置 |
| JP2007124428A (ja) * | 2005-10-31 | 2007-05-17 | Nec Electronics Corp | 電圧選択回路、液晶ディスプレイドライバ、液晶表示装置 |
| US8253699B2 (en) | 2007-06-28 | 2012-08-28 | Samsung Electronics Co., Ltd. | Display apparatus, method of driving the same, and sensing driver of display apparatus |
| US9117415B2 (en) | 1999-07-23 | 2015-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
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| JP4087620B2 (ja) * | 2002-03-01 | 2008-05-21 | 株式会社半導体エネルギー研究所 | 液晶表示装置の作製方法 |
| US8120798B2 (en) * | 2004-10-08 | 2012-02-21 | Sharp Laboratories Of America, Inc. | Methods and systems for providing access to remote, descriptor-related data at an imaging device |
| KR101240648B1 (ko) * | 2006-01-10 | 2013-03-08 | 삼성디스플레이 주식회사 | 유기 발광 표시 장치 및 그 제조 방법 |
| CN114927114B (zh) * | 2022-06-29 | 2024-04-09 | 高创(苏州)电子有限公司 | 显示装置输入电路、显示装置及其控制方法 |
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|---|---|---|---|---|
| JP2653099B2 (ja) * | 1988-05-17 | 1997-09-10 | セイコーエプソン株式会社 | アクティブマトリクスパネル，投写型表示装置及びビューファインダー |
| JP2619001B2 (ja) * | 1988-07-26 | 1997-06-11 | シャープ株式会社 | 表示装置の駆動方法 |
| JP2515887B2 (ja) * | 1989-08-04 | 1996-07-10 | 株式会社日立製作所 | マトリクス表示装置 |
| JP3243581B2 (ja) * | 1992-01-31 | 2002-01-07 | キヤノン株式会社 | アクティブマトリクス液晶光バルブ |
| DE69311930T2 (de) | 1992-01-31 | 1997-11-20 | Canon Kk | Flüssigkristall-Lichtventil mit aktiver Matrix und Treiberschaltung |
| US5497146A (en) * | 1992-06-03 | 1996-03-05 | Frontec, Incorporated | Matrix wiring substrates |
| JP2766442B2 (ja) * | 1992-06-03 | 1998-06-18 | 株式会社フロンテック | マトリクス配線基板 |
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| US6022458A (en) * | 1992-12-07 | 2000-02-08 | Canon Kabushiki Kaisha | Method of production of a semiconductor substrate |
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| JP3286152B2 (ja) * | 1995-06-29 | 2002-05-27 | シャープ株式会社 | 薄膜トランジスタ回路および画像表示装置 |
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| JP3593212B2 (ja) * | 1996-04-27 | 2004-11-24 | 株式会社半導体エネルギー研究所 | 表示装置 |
| JP2937161B2 (ja) | 1997-03-21 | 1999-08-23 | 株式会社日立製作所 | 液晶表示装置 |
-
1997
- 1997-10-28 JP JP29531397A patent/JP3794802B2/ja not_active Expired - Fee Related
-
1998
- 1998-10-21 US US09/176,193 patent/US6603455B1/en not_active Expired - Lifetime
- 1998-10-28 KR KR1019980045229A patent/KR100698793B1/ko not_active IP Right Cessation
-
2003
- 2003-08-01 US US10/631,731 patent/US7071912B2/en not_active Expired - Lifetime
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| US9117415B2 (en) | 1999-07-23 | 2015-08-25 | Semiconductor Energy Laboratory Co., Ltd. | Display device and method for operating the same |
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| KR100698793B1 (ko) | 2007-12-10 |
| US20040021628A1 (en) | 2004-02-05 |
| US7071912B2 (en) | 2006-07-04 |
| KR19990037433A (ko) | 1999-05-25 |
| US6603455B1 (en) | 2003-08-05 |
| JP3794802B2 (ja) | 2006-07-12 |
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