KR19990037433A

KR19990037433A - 표시 패널 구동 회로 및 표시 패널

Info

Publication number: KR19990037433A
Application number: KR1019980045229A
Authority: KR
Inventors: 장홍용; 요스케 츠카모토; 유타카 다카푸지; 야수시 구보타
Original assignee: 쓰지 하루오; 샤프 가부시끼가이샤; 야마자키 순페이; 한도타이 에네루기 겐큐쇼(주)
Priority date: 1997-10-28
Filing date: 1998-10-28
Publication date: 1999-05-25
Also published as: KR100698793B1; JPH11133877A; US20040021628A1; US7071912B2; US6603455B1; JP3794802B2

Abstract

간단한 구조로, 주사 불능이 되는 것 같은 초기 고장이 발생하지 않는 표시 패널 구동 회로 및 표시 패널을 제공하는 것을 목적으로 하며, 이를 해결하기 위하여, 본 발명의 표시 패널 구동 회로에 있어서는, 표시 패널 외부의 회로와 접속되어 있는 신호 입력 회로를 구성하는 박막 트랜지스터를 그 밖의 회로를 구성하는 박막 트랜지스터보다도 고내압의 구조로 한다. 구체적으로는 트랜지스터의 멀티 게이트화, 게이트 폭의 확장, 입력 단자와 트랜지스터의 사이에의 저항의 삽입 등의 대책을 강구한다. 본 발명에 있어서는, 외부로부터의 신호가 입력되는 회로 또는 상기 회로의 박막 트랜지스터만을 높은 전압에 견디는 구조로 함으로써, 간단한 구조로 고전압에 의한 트랜지스터의 열화를 방지하고, 초기 고장의 발생을 방지한다.

Description

표시 패널 구동 회로 및 표시 패널

<발명의 배경>

본 발명은, 표시 패널 구동 회로 및 표시 패널에 관한 것으로, 보다 구체적으로는 표시 패널 구동 회로의 박막 트랜지스터의 열화를 방지할 수 있는 표시 패널 구동 회로 및 표시 패널에 관한 것이다.

(종래의 기술)

근년에, 저온 폴리실리콘 TFT(박막 트랜지스터)를 사용한 LCD(liquid crystal display) 표시 패널이 제안되고 있다. 이러한 표시 패널은 화소용의 트랜지스터뿐만 아니라, 주사용의 시프트 레지스터나 샘플링 회로 등의 주변 구동 회로와 함께 하나의 공통 기판 상에 형성될 수 있다. 따라서, 외부로부터와 감소된 수의 신호선을 접속하는 것만으로 표시가 가능해지고, 부품점수의 감소나 신뢰성의 향상을 도모할 수 있다. 약 20 내지 40 유형의 대형 디스플레이용 패널도 검토되고 있다.

근년에는, 카메라 일체형 비디오 테이프 리코더(VTR)에 대형의 컬러 액정 패널을 장착하고, 모니터나 파인더(finder)로서 사용하기 위한 예가 보이고 있다. 이러한 카메라 일체형 VTR 중에는, 표시 패널을 수평인 축을 중심으로 회전시켜 그 위치를 바꾸도록 배치한 구조가 있다. 이런 경우에, 패널을 회전시키었을 때에 표시가 정상적으로 보이도록, 수평 및 수직인 주사 방향을 패널 방향에 따라서 변경할 필요가 있다. 이로 인해, 주사용 시프트 레지스터는, 예컨대 아날로그 스위치 회로를 사용한 주사 방향 제어 회로를 포함한다.

상기한 바와 같이, 주사 방향을 제어하는 구동 회로를 하나의 기판상에 형성한 표시 패널을 시험하였다. 외부로부터 주사 개시 펄스가 인가되는 신호 입력 회로의 TFT가 열화하고, 주사 불능이 되는 초기 고장이 발생한다고 하는 문제점이 확인되었다.

외부로부터 주사 개시 펄스가 인가되는 신호 입력 회로의 TFT가 열화하는 원인으로서는, 개시 펄스 구동 회로의 구동 능력이 크고, 또한 표시 패널과는 별도의 회로 보드에 설치되어 있고, 표시 패널과는 케이블이나 플렉시블 회로 보드 등에 의해서 접속되어 있기 때문에, 구동시 또는 주사 방향을 바꿀 때에, 배선의 인덕턴스 등의 영향에 의해서 고전압이 발생하고, 트랜지스터가 열화 또는 파손되는 것으로 추정된다. 또한, 외부로부터의 개시 펄스가 최초에 입력되는 아날로그 스위치 회로의 회로 구성이 게이트 입력 회로가 아닌 것도 열화하는 이유의 하나인 것으로 추정된다.

또한, 패널을 대형화한 경우에는, 특히 화소부의 지연 시간이 문제가 되므로, 배선(게이트)을 알루미늄 등의 저저항 재료로 형성할 필요가 있다. 그런데, 상기 표시 패널에 있어서는, 화소부와 주변 회로를 동일 공정으로 형성하기 때문에, 주변 회로의 배선도 같은 저저항 재료로 형성되게 된다. 이로 인하여, 주변 회로 소자의 정전 파괴가 일어나기 쉽게 된다고 하는 문제점이 있다.

나아가서는, 유리 기판 등의 절연성이 높은 기판을 사용한 경우에, TFT 제조 공정중 플라즈마 공정 동안 배선에 전계가 집중하여, 상기 배선에 접속되어 있는 소자가 손상되는, 이른바 플라즈마 안테나 효과가 발생한다고 하는 문제점도 있다. 이 현상은 특히 배선 패턴의 끝부나 불연속인 부분, 또는 큰 전극 면적에서 생기기 쉽지만, 개시 펄스 입력 단자의 패턴은 이 조건에 적합하다.

<발명의 개요>

본 발명의 목적은, 상기한 바와 같은 종래 기술의 문제점을 해결하며, 간단한 구조로, 주사 불능으로 되는 것 같은 초기 고장이 발생하지 않는 표시 패널 구동 회로 및 표시 패널을 제공하는 데에 있다.

본 발명의 표시 패널 구동 회로에 있어서, 표시 패널 외부의 회로와 접속되어 있는 신호 입력 회로를 구성하는 박막 트랜지스터를, 그 밖의 회로를 구성하는 박막 트랜지스터보다도 고내압의 구조로 한 것을 특징으로 한다.

본 발명에 있어서, 외부로부터 신호가 입력되는 회로 또는 상기 회로의 박막 트랜지스터만을 높은 전압에 견디는 구조로 함으로써, 간단한 구성으로 열화를 방지하며, 초기 고장의 발생을 방지하도록 작용한다.

도 1은 본 발명이 적용되는, 저온 폴리실리콘 TFT를 사용한 액정 패널의 구성을 나타내는 블록도.

도 2는 종래의 주사 방향 제어 회로(30)의 구성을 나타내는 회로도.

도 3은 도 1의 수평 시프트 레지스터(7)의 회로 구성을 나타내는 회로도.

도 4는 도 6에 대응하는 집적 회로의 패턴 구성을 나타내는 설명도.

도 5는 제 2 실시예의 집적 회로의 패턴 구성을 나타내는 설명도.

도 6은 제 1 실시예에 있어서의 주사 방향 제어 회로의 끝부의 회로 구성을 나타내는 회로도.

도 7은 제 3 실시예의 구성을 나타내는 회로도.

*도면 부호의 주요 부분에 대한 부호의 설명*

1… 액정 패널 2… 화상 신호 처리 회로

3… 표시 제어 회로 4… 화소부

5… 수평 방향의 주사 회로 6… 수직 방향의 주사 회로

20 내지 23… FET(TFT) 30… 주사 방향 제어 회로

31, 32… 아날로그 스위치 34… 시프트 레지스터 회로

40, 41… 멀티 게이트 FET 50, 51… 확장 게이트 FET

60… 저항

이하, 본 발명의 양호한 실시예를 도면을 참조하여 상세히 설명한다. 도 1은, 본 발명이 적용되는 저온 폴리실리콘 TFT를 사용한 액정 패널의 블록도이다. 액정 패널(1)에는, 매트릭스형상으로 배치된 화소용 TFT로 이루어지는 화소부(4), 역시 TFT에 의해 구성되어 있는 수평 방향의 주사 회로(5), 수직 방향의 주사 회로(6)가 일체로 형성되어 있다.

화상 신호 처리 회로(2)는, 예컨대 디지털 RGB 신호를 입력하고, 화소부(4)의 구동에 필요한 아날로그 RGB 신호를 출력한다. 표시 제어 회로(3)는 화상의 동기 신호나 주사 방향의 제어 신호를 입력하며, 수평 방향의 주사 회로(5), 수직 방향의 주사 회로(6)를 각각 제어한다. 또한, 화상 신호 제어 회로(2), 표시 제어 회로(3) 등은 예컨대 별도의 프린트 회로 보드에 설치되어 있고, 상기 회로 보드와 액정 패널과는, 케이블이나 플렉시블 프린트 회로 보드 등에 의해서 접속되어 있다.

수평 방향의 주사 회로(5)는, 주사 방향의 제어가 가능한 수평 시프트 레지스터(7) 및 화상 신호를 샘플링하여 화소부(4)를 구동하는 샘플링 회로(8)로 이루어지고 있다. 또한, 수직 방향의 주사 회로(6)는, 주사 방향의 제어가 가능한 수직 시프트 레지스터(9), 시프트 레지스터(9)의 출력 신호를 화소부(4)를 구동하기 위해서 필요한 전압으로 변환하는 레벨 시프터(10), 출력 버퍼(11)로 이루어져 있다.

도 3은, 도 1의 수평 시프트 레지스터(7)의 회로 구성을 나타내는 회로도이다. 시프트 레지스터 회로는, 표시 제어 회로(3)로부터 주사 방향 제어 신호 (CS)(1: 오른쪽, 0: 왼쪽), 오른쪽 및 왼쪽 주사 개시 펄스 신호(Rin, Lin), 주사 클록 신호(CK)를 입력하고, 샘플링 회로(8)에 대해서 CS에 따른 방향으로 주사하는 샘플링 펄스를 출력한다.

1개의 화소에 대응하는 시프트 레지스터 회로는, 주사 방향 제어 회로(30), 시프트 레지스터 회로(34) 및 샘플링 회로의 드라이브용 인버터(38)로 이루어진다. 주사 방향 제어 회로(30)는 2개의 아날로그 스위치(31, 32)로 이루어지고, 좌단의 아날로그 스위치(31)의 입력 단자에는 오른쪽 주사 개시 펄스 신호(Rin)가 입력된다. 또한 아날로그 스위치(32)의 입력 단자에는, 우측의 시프트 레지스터 회로(SR1)의 출력선이 접속되어 있다. 2개의 아날로그 스위치(31, 32)의 제어 단자에는 각각 역극성으로 방향 제어 신호(R(=CS) 및 L(=CS의 반전 신호))가 접속되어 있고, 한쪽의 스위치가 온일 때에는 다른 쪽의 스위치는 오프 상태로 된다.

2개의 아날로그 스위치(31, 32)의 출력 단자는 접속되며, 시프트 레지스터 회로(SR0(34))의 인버터(35)에 입력되어 있다. 인버터(35)는 제어 단자를 가지며, 제어 단자가 1인 경우에는 통상의 인버터로서 기능하지만, 제어 단자가 0인 경우에는 출력 단자가 하이 임피던스 상태로 되며, 입력과 분리된다. 인버터(35)의 출력은 인버터(36)에 입력되며, 인버터(36)의 출력은 드라이브용 인버터(38)에 입력되는 동시에 인버터(37) 우측의 아날로그 스위치에도 접속된다. 인버터(37)의 출력은 인버터(36)의 입력과 접속되어 있다.

우단의 시프트 레지스터 회로(SR0)의 인버터(35)의 제어 단자에는 정위상의 클록 신호(CK)가 입력되어 있고, 또한 인버터(37)의 제어 단자에는 역위상의 클록 신호(CK)가 입력되어 있다. 그리고 그 우측의 시프트 레지스터 회로(SR1)의 각 인버터의 제어 단자에는 SR0과는 역위상의 클록 신호가 각각 입력되어 있다. 이와 같이, 각 시프트 레지스터 회로에는 홀수 번째와 짝수 번째로 역위상의 클록 신호가 입력된다.

CS가 1(오른쪽 방향으로 주사)인 경우, 즉 스위치(31)가 온이고, 스위치(32)가 오프인 경우에, Rin에 개시 펄스가 인가된 것으로 한다. 시프트 레지스터 회로(SR0)에 있어서는, 클록(CK)이 1의 기간에, 아날로그 스위치(31)를 지나서 펄스 신호(1)가 인버터(38)의 입력 단자까지 도달하고, 다음 클록(CK)이 0의 기간에 있어서는, 인버터(35)는 하이 임피던스 상태로 되며, 인버터(36) 및 인버터(37)에 의해서 상태 1이 유지된다.

우측의 시프트 레지스터 회로(SR1)에 있어서는, 클록(CK)이 0의 기간에 있어서 시프트 레지스터 회로(SR0)의 출력 신호가 출력단까지 도달하고, 다음의 클록(CK)이 1의 기간에 있어서 유지된다. 상기의 동작이 클록(CK)의 반전마다 반복되고, 개시 펄스가 클록(CK)의 반주기마다 시프트 레지스터 회로 내를 시프트해 간다. 그리고, 클록(CK) 1주기분의 펄스가 각 샘플링 회로에 출력된다.

도 2는, 종래의 주사 방향 제어 회로(30)의 구성을 나타내는 회로도이다. 주사 방향 제어 회로(30)는 2개의 아날로그 스위치 회로(31, 32)로 이루어지고, 아날로그 스위치(31)는 FET(20, 21)에 의해 구성되며, 아날로그 스위치(32)는 FET(22, 23)에 의해서 구성된다. FET(20)는 N 채널 MOSFET이고, 그 게이트는 제어선(R)에 접속되어 있다. 또한 게이트에 반전의 둥근표를 붙인 FET(21)는 P채널 MOSFET이며, 게이트는 제어선(L)에 접속되어 있다. FET(22, 23)로 이루어지는 아날로그 스위치(32)의 구성은, 아날로그 스위치(31)와는 상하의 FET의 극성이 반대로 되어 있다.

제어선(R)이 1인 경우에는 L은 0이다. 따라서, FET(20 및 21)가 온 상태, FET(22 및 23)가 오프 상태로 되며, 신호선 Rin이 시프트 레지스터 회로(SR0)에 접속된다. 또한, 제어선(R)이 0(L이 1)인 경우에는 FET(22 및 23)가 온이 되고, SR1의 출력 신호가 SR0에 접속된다.

여기서, 예컨대 신호 입력 단자 Rin으로부터 과대한 전압이 인가되면, FET(20 또는 21)의 특성이 열화 또는 파괴되며, 주사 불능이 되는 초기 고장이 발생하는 것으로 추정된다. 그래서, 본 발명에 있어서는, 이 부분의 FET에 대하여 고내압 구조로 변경하는 대책을 실시한다.

도 6은, 제 1 실시예에 있어서의 주사 방향 제어 회로 끝부의 회로 구성을 나타내는 회로도이다. 제 1 실시예에 있어서는, 제어선 Rin의 신호 입력 회로가 되는 아날로그 스위치를 구성하는 FET(40, 41)를 멀티 게이트 구조로 하고, 복수의 FET의 소스, 드레인을 직렬 접속한 것과 등가인 고내압 구조로 한다. 이러한 구조를 채용함으로써, 제어선 Rin에 고전압이 걸린 경우에, 각 게이트 영역에 상당하는 FET에는 전압이 분압되어 인가되기 때문에, 열화나 파괴가 생기기 어렵다.

도 4는 도 6의 회로도에 대응하는 집적 회로의 패턴 구성을 나타내는 설명도이다. 도 4의 좌측 상부에 있는 FET(40) 및 좌측 하부에 있는 FET(41)는 3개의 게이트 전극 패턴을 갖는 고내압 구조로 되어 있다. 또한, 게이트의 개수는 2개 이상의 임의의 수를 채용 가능하다.

이러한 TFT는 종래와 같은 프로세스에 있어서 제조 가능하고, 예를 들면 톱 게이트형의 폴리실리콘 TFT의 제조 프로세스로서 하기와 같은 프로세스를 채용 가능하다. 기판으로서는 예를 들면 석영 기판을 채용하며, 우선 비정질 규소막을 형성한다. 다음에, 비정질 규소막을 결정화한다. 그 후, 섬모양 반도체층을 형성하고, 그 위에 게이트 절연막이 되는 산화 규소막을 형성한다.

다음에, 게이트 전극이 되는 알루미늄막을 형성하고, 전극 패턴을 형성한다. 그 후, 양극 산화시키고, 산화 규소막을 에칭한다. 다음에, 각각 마스크를 형성하여 n-영역, p-영역, 또한 n+영역, p+영역을 형성하는 불순물 이온을 차례로 첨가한다. 이상의 공정에 의해, 모든 활성층이 완성된다. 다음에, 가열 처리에 의해 불순물 이온의 활성화를 하고, 층간 절연층을 형성하고, 소스 배선, 드레인 배선을 형성하여 프로세스가 완료된다.

도 5는 제 2 실시예에 있어서의 집적 회로의 패턴 구성을 나타내는 설명도이다. 제 1 실시예에 있어서는 멀티 게이트 구조에 의해서 고내압화를 도모하고 있지만, 제 2 실시예에 있어서는, 게이트 전극 패턴의 폭을 넓게 함으로써, 게이트 영역에 있어서의 전압 기울기를 완만하게 하여 고내압화를 도모하고 있다. 도 5에 있어서, 제어선 Rin의 입력 회로가 되는 아날로그 스위치를 구성하는, 좌측 상부에 있는 FET(50) 및 좌측 하부에 있는 FET(51)는 게이트 전극 패턴의 폭이 다른 FET보다 넓은 고내압 구조로 되어 있다.

도 7은 제 3 실시예의 구성을 나타내는 회로도이다. 제 3 실시예에 있어서는 입력 회로를 구성하는 FET(20, 21)와 신호 Rim의 입력 단자 사이에 저항을 삽입한다. 저항치로서는 파형이 무디어지지 않을 정도로 가능한 한 큰 값을 채용한다. 이 저항은 TFT의 제조 프로세스중에 있어서 TFT와 동시에 형성 가능하다.

이상, 입력 회로가 되는 아날로그 스위치 회로를 고내압화하는 3개의 실시예를 설명하였지만, 예를 들면 주사 방향의 반전이 필요 없는 용도에 사용하는 경우에는, 주사 방향 제어용의 아날로그 스위치 회로는 불필요하고, 시프트 레지스터 회로의 끝부가 신호 입력 회로가 된다. 이 경우에는 시프트 레지스터 회로의 끝부인 신호 입력 회로를 고내압화할 필요가 있다. 이 경우도 역시 대책으로서는, 멀티 게이트화, 게이트 폭의 확장, 저항의 삽입 등의 고내압화 구조를 채용한다.

또한, 도 3의 회로 구성에 있어서, 예를 들면 아날로그 스위치(31)가 온 상태일 때에 신호 단자 Rin에 고전압이 인가한 경우에는, 시프트 레지스터(SR0)의 인버터(35) 또는 다른 쪽의 아날로그 스위치(32)에도 고전압이 인가할 우려가 있다. 그러나, 끝부의 신호 입력 회로뿐만 아니라, 접속되어 있는 수단속(數段奧, several-stage deeper)의 회로까지 고내압화 구조를 채용함으로써, 초기 고장의 방지가 보다 확실히 행하여진다.

이상, 실시예를 설명하였지만, 또한 아래와 같은 변형예도 고려된다. 고내압화 구조로서는, 실시예에 있어서 개시한 바와 같은 멀티 게이트화, 게이트 폭의 확장, 저항의 삽입 외에, 버퍼 게이트 회로의 삽입, 로우 패스 특성을 갖는 필터 회로의 삽입 또는 콘덴서의 부가, 다이오드의 직렬 회로, 제너 다이오드, 그 밖의 과전압 흡수 소자의 부가, 저항에 의한 분압 등의 대책을 취할 수도 있고, 각종의 대책을 조합해서 취할 수도 있다.

상기한 바와 같이, 본 발명에 있어서는, 외부로부터 신호가 입력되는 회로 또는 상기 회로의 박막 트랜지스터만을 높은 전압에 견디는 구조로 함으로써, 외부로부터의 고전압 구동 펄스나 정전기, 플라스마 안테나 효과에 의한 고전압 등에 의한 소자의 열화를 방지하고, 주사 불능이 되는 것 같은 초기 고장이 발생하지 않는 표시 패널 구동 회로 및 표시 패널을 제공할 수 있다고 하는 효과가 있다. 또한, 구성이 간단하고, 회로의 면적도 거의 증가하지 않고, 더욱, 제조 프로세스가 복잡화하는 일도 없고, 종래와 같은 공정에서 제조 가능하다고 하는 효과가 있다.

Claims

표시 패널 상에 설치하는 표시 패널 구동 회로에 있어서,

표시 패널 외부의 회로와 접속되어 있는 신호 입력 회로를 구성하는 박막 트랜지스터를, 그 밖의 회로를 구성하는 박막 트랜지스터보다도 고내압의 구조로 형성되는 것을 특징으로 하는 표시 패널 구동 회로.
제 1 항에 있어서, 상기 신호 입력 회로는, 수평/수직의 주사용 시프트 레지스터의 끝부에 있는 표시 패널 구동 회로.
제 1 항에 있어서, 상기 신호 입력 회로는 수평/수직의 주사용 시프트 레지스터 회로의 끝부에 설치된 주사 방향 제어용의 4개의 아날로그 스위치 회로를 갖는 표시 패널 구동 회로.
제 1 항에 있어서, 상기 고내압의 구조는 멀티 게이트 구조에 의해 형성되는 표시 패널 구동 회로.
제 1 항에 있어서, 상기 고내압의 구조는 상기 그 밖의 회로를 구성하는 상기 박막 트랜지스터보다도 게이트 폭이 넓은 것인 표시 패널 구동 회로.
패널 상에 설치되는 표시 패널 구동 회로에 있어서,

표시 패널 외부의 회로와 접속되어 있는 신호 입력 회로와 패널상의 신호 입력 단자 사이에 저항이 삽입되어 있는 것을 특징으로 하는 표시 패널 구동 회로.
화소용 트랜지스터와 함께, 제 1 항 내지 제 6 항중 어느 한 항에 기재된 표시 패널 구동 회로를 하나의 동일 기판상에 일체로 형성한 표시 패널.