KR100474056B1

KR100474056B1 - 회로기판 및 평면표시장치

Info

Publication number: KR100474056B1
Application number: KR10-2001-0030435A
Authority: KR
Inventors: 안도고타로; 아오키요시히로
Original assignee: 가부시끼가이샤 도시바
Priority date: 2000-05-31
Filing date: 2001-05-31
Publication date: 2005-03-08
Also published as: JP2002090708A; KR20010110159A; TW575757B

Abstract

회로기판은 주사선이 용량부하로서 형성된 어레이기판과, 주사선을 공통으로 구동하기 위해 주사선에 각각 접속되는 제1 및 제2주사선 드라이버를 구비한다. 제1 및 제2주사선 드라이버의 각각은 제1 및 제2전원단자(YGVDD,YGVSS)의 전위를 제어신호로서 선택적으로 출력하도록 제1 및 제2전원단자(YGVDD,YGVSS) 사이에 직렬로 접속되는 제1 및 제2스위치회로(S1,S2) 및 이 제어신호에 대응하여 주사선의전위를 설정하는 출력버퍼를 포함하고, 제1 및 제2스위치회로(S1,S2)의 구동능력이 서로 비균등하게 구성된다.

Description

회로기판 및 평면표시장치{CIRCUIT BOARD AND FLAT PANEL DISPLAY DEVICE}

본 발명은 복수의 신호선이 매트릭스형상으로 배치된 복수의 화소전극에 따라 형성되는 평면표시장치에 관한 것으로, 특히 평면표시장치에 있어서 용량부하로 되는 신호배선을 구동시키기 위해 신호배선의 단부에 접속되는 출력회로에 관한 것이다.

최근에는 액티브 매트릭스형 액정표시장치가 표시의 아름다움이나 제품의 신뢰성이 높음에 따라 노트형 PC나 휴대단말기기의 모니터 디스플레이로서 널리 이용되도록 되어 왔다. 이 액정표시장치는 일반적으로 복수의 화소전극이 매트릭스형상으로 배치되는 어레이기판과, 대향전극이 이들 복수의 회소전극에 대향하여 배치되는 대향기판 및, 이들 어레이기판 및 대향기판 사이에 유지되는 액정층으로 구성되는 평면표시장치이다. 어레이기판은 복수의 화소전극에 부가하여 이들 화소전극의 행에 따라 배치되는 복수의 주사선과, 이들 화소전극의 열에 따라 배치되는 복수의 신호선 및, 이들 주사선 및 신호선의 교차위치 부근에 배치되는 복수의 스위치소자를 구비한다. 각 스위치소자는 대응 주사선을 매개로 구동될 때 대응 신호선의 신호전압을 대응 화소전극에 인가하도록 접속된다. 이 스위치소자의 이용에 의해 인접 화소간의 크로스토크를 충분하게 절감하여 높은 콘트라스트의 화상을 얻을 수 있게 된다.

스위치소자는 일반적으로 아몰퍼스 실리콘의 반도체박막을 이용한 박막 트랜지스터로 구성된다. 최근에는 제조기술의 진보에 의해 아몰퍼스 실리콘 보다도 높은 캐리어 이동도를 갖는 폴리실리콘의 반도체박막을 저온에서 유리기판상에 형성할 수 있도록 되었다. 이 박막형성기술을 이용하면, 화소용 스위치소자만이 아니라 예컨대 주사선 드라이버 및 신호선 드라이버를 어레이기판에 조립하는 것이 가능하다.

그러나, 액정표시장치의 화면 크기는 현재 더욱 대형화하는 경향에 있다. 종래와 같이 12인치 정도이면, 단일 구동회로로 주사선 또는 신호선과 같은 신호배선을 충분하게 구동할 수 있다. 이 구동능력이 화면 크기의 대형화에 수반하여 신호배선의 부하용량의 증대에 의해 부족할 경우에는 1쌍의 드라이버를 신호배선의 양단에 접속한 양측 구동방식을 채용하는 움직임이 처음 나오고 있다. 그러나, 현재의 제조기술로 유리기판상에 특성이 양호한 폴리실리콘을 균일하게 형성하는 것은 곤란하다. 이 때문에, 유리기판상에 배치된 이들 드라이버의 출력 특성에 오차가 생기기 쉬웠다.

종래의 주사선 드라이버는 예컨대 도 5에 나타낸 바와 같이 구성되는 출력회로를 주사선 마다 구비한다. 이 출력회로에서는 NOR회로(1)가 주사신호(SEL)를 출력제어신호(SHUT)의 제어에 의해 선택적으로 출력한다. 이 주사신호가 NOR회로(1)로부터 출력되면, 레벨시프터(LS)에서 레벨시프트되고, 더욱이 인버터(2 및 3)를 매개로 1주사선(Y1)에 공급된다. 이 레벨시프터(LS)는 고레벨 전원전위(YVDD) 및 저레벨 전원전위(YVSS)간에서 변화하는 입력신호를 고레벨 전원전위(YGVDD) 및 저레벨 전원전위(YGVSS)간에서 변화하는 출력신호로 되도록 레벨시프트한다. 이 레벨시프터(LS)는 출력단에 접속되는 부하를 2개의 N채널 트랜지스터의 직렬회로 및 단일의 P채널 트랜지스터의 한쪽을 매개로 구동시킨다. 여기서, N채널 트랜지스터의 직렬회로와 P채널 트랜지스터는 서로 동일한 구동능력을 갖도록 구성되기 때문에, 출력단이 전원 투입 직후에 고레벨 전원전위(YGVDD) 및 저레벨 전원전위(YGVSS)의 어느쪽으로 설정되는가가 부정(不定)이다. 1쌍의 주사선 드라이버가 상기한 바와 같은 구성으로 주사선(Y1)의 양단에 각각 접속되고, 특성의 오차에 기인하여 전원 투입 직후에 각각 서로 다른 고레벨 전원전위(YGVDD) 및 저레벨 전원전위(YGVSS)를 주사선(Y1)의 양단에 설정하면, 단락전류가 이들 주사선 드라이버 및 주사선(Y1)을 매개로 흘러, 전원이 셧다운(shut down)되거나 또는 파괴되는 등 하여 액정표시장치의 동작에 현저한 결함을 초래하는 것이 있다.

이 문제는 예컨대 도 6에 나타낸 P채널 트랜지스터(3A) 및 N채널 트랜지스터(3B)로 구성되는 보호회로를 인버터(3)에 부가하는 것에 의해 회피할 수 있다. 이 경우, P채널 트랜지스터(3C)가 전원단자(YGVDD) 및 주사선(Y1)간에 있어서 P채널 트랜지스터(3A)와 직렬로 접속되고, N채널 트랜지스터(3D)가 주사선(Y1) 및 전원단자(YGVSS)간에 있어서 P채널 트랜지스터(3A)와 직렬로 접속된다. 주사신호(SEL)는 NOR회로(1)를 매개하지 않고서 레벨시프터(LS)에 공급되고, 레벨시스터(LS)의 출력신호는 P채널 트랜지스터(3C) 및 N채널 트랜지스터(3D)의 게이트전극에 각각 공급된다. 출력제어신호(SHUT)는 직접 N채널 트랜지스터(3B)의 게이트전극에 공급됨과 더불어 인버터(INV)를 매개로 P채널 트랜지스터(3A)의 게이트전극에 공급된다. 이와 같은 구성에서는 보호회로의 트랜지스터(3A 및 3B)가 출력제어신호(SHUT)의 제어에 의해 전원 투입으로부터 잠깐 오프상태로 유지되어, 단락전류가 흐르지 않도록 주사선(Y1)을 전기적인 부유상태로 한다. 그러나, 보호회로의 트랜지스터(3A 및 3B)는 주사선 드라이버중에서 가장 큰 회로소자인 최종 인버터(3)의 트랜지스터(3C 및 3D)와 동등의 크기인 것이 필요하다. 이 때문에, 액정표시장치의 표시영역을 에워싸는 테두리의 폭을 증대시키지 않고서 레이아웃하는 것이 어렵다.

본 발명은 상기한 점을 감안하여 발명된 것으로, 레이아웃상의 제약을 경감하여 전원투입 후의 신호배선에 원하지 않는 전하가 차지되는 것을 억제할 수 있는 회로기판 및 평면표시장치를 제공함에 그 목적이 있다.

또한, 전원투입 직후에 신호배선에 흐르는 단락전류를 방지할 수 있는 회로기판 및 평면표시장치를 제공함에 그 목적이 있다.

상기 목적을 달성하기 위한 본 발명에 의하면, 절연기판상에 형성된 신호배선과, 이 신호배선의 단부에 배치되어 입력신호를 레벨시프트해서 상기 신호배선을 향해 출력하는 레벨시프트회로를 포함하는 출력회로를 구비하고, 상기 출력회로는 상기 레벨시프트회로와 상기 신호배선의 사이에 삽입되어 서로 구동능력이 비균등인 제1회로소자 및 제2회로소자를 포함하며, 상기 제1회로소자는 직렬로 접속된 복수의 트랜지스터를 포함하고, 상기 제2회로소자는 병렬로 접속된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 회로기판이 제공된다.

더욱이 본 발명에 의하면, 제1 및 제2기판과, 이들 기판간에 배치되는 광변조층을 구비한 표시장치에 있어서, 상기 제1기판은 제1신호배선과, 이 제1신호배선과 거의 직교하여 배치되는 제2신호배선, 상기 제1신호배선과 상기 제2신호배선의 교점 부근에 배치되는 화소 트랜지스터, 이 화소 트랜지스터와 전기적으로 접속되는 화소전극 및, 적어도 상기 제1 및 제2신호배선의 한쪽의 신호배선의 단부에 배치되어 입력신호를 레벨시프트해서 상기 신호배선을 향해 출력하는 레벨시프트회로를 포함하는 출력회로를 갖춘 구동회로를 구비하고, 상기 출력회로는 상기 레벨시프트회로와 상기 신호배선의 사이에 삽입되어 서로 구동능력이 비균등인 제1회로소자 및 제2회로소자를 포함하며, 상기 제1회로소자는 직렬로 접속된 복수의 트랜지스터를 포함하고, 상기 제2회로소자는 병렬로 접속된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 평면표시장치가 제공된다.

더욱이 본 발명에 의하면, 절연기판상에 형성된 신호배선과, 이 신호배선의 단부에 배치되어 입력신호를 레벨시프트해서 상기 신호배선을 향해 출력하는 레벨시프트회로를 포함하는 출력회로를 구비하고, 상기 출력회로는 상기 레벨시프트회로와 상기 신호배선의 사이에 삽입되어 서로 ON 저항이 다른 제1회로소자 및 제2회로소자를 포함하며, 상기 제1회로소자는 직렬로 접속된 복수의 트랜지스터를 포함하고, 상기 제2회로소자는 병렬로 접속된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 회로기판이 제공된다.

더욱이 본 발명에 의하면, 절연기판상에 형성된 신호배선과, 이 신호배선의 단부에 배치되어 외부전압과 타이밍신호에 기초하여 상기 신호배선에 출력하는 전압을 설정하는 출력회로를 구비하고, 상기 출력회로는 상기 외부전압을 레벨시프트하는 레벨시프트회로를 구비하고, 더욱이 레벨시프트회로와 상기 신호배선의 사이에 삽입되어 서로 구동능력이 비균등인 제1회로소자 및 제2회로소자를 포함하며, 상기 제1회로소자는 직렬로 접속된 복수의 트랜지스터를 포함하고, 상기 제2회로소자는 병렬로 접속된 복수의 트랜지스터를 포함하며, 각 회로소자의 출력을 상기 신호배선으로 출력하는 것을 특징으로 하는 회로기판이 제공된다.

이들 회로기판 및 평면표시장치에서는 복수의 회로소자의 구동능력이 서로 비균등하게 구성된다. 이 구성에서는 출력회로의 전단의 특성에 오차가 있었던 경우에도 신호배선으로 원하는 전압의 출력이 가능하게 된다. 또한, 신호배선의 양측에 출력회로를 설치하는 경우에는 단락전류에 의한 오동작이나 수율의 저하를 방지할 수 있는 높은 신뢰성이 얻어진다. 더욱이, 큰 회로소자를 필요로 하지 않고서 구성할 수 있기 때문에, 레이아웃상의 제약을 경감할 수 있다.

(실시예)

이하, 예시도면을 참조하여 본 발명의 1실시예에 따른 액정표시장치를 상세히 설명한다.

도 1은 이 액정표시장치의 구성을 개략적으로 나타낸 것으로, 도 1a는 평면도, 도 1b는 단면도이다. 액정표시장치는 복수의 화소전극(EL)이 예컨대 대각(對角) 15인치의 표시영역에 매트릭스형상으로 배치되는 어레이기판(10)과, 대향전극이 이들 복수의 화소전극(EL)에 대향하여 배치되는 대향기판(20) 및, 이들 어레이기판(10) 및 대향전극(20)간에 끼워 지지되는 액정층(30)을 구비하는 평면표시장치이다. 액정층(30)은 어레이기판(10) 및 대향기판(20)의 간격을 밀봉재로 에워싼 셀에 액정 조성물을 주입하여 밀봉하는 것에 의해 얻어지고, 각 화소전극(EL)과 대향전극(CT)간의 전위차에 따라 투과광을 변조하는 광변조층을 구성한다. 또한, 대향기판(20)은 유리등의 절연성기판(21)상에 전체 화소에 공통으로 설치되는 대향전극(CT)을 구비하고 있다.

어레이기판(10)은 복수의 화소전극(EL)에 부가하여 이들 화소전극(EL)의 행에 따라 배치되는 복수의 주사선(Y), 이들 화소전극(EL)의 열에 따라 배치되는 복수의 신호선(X), 이들 주사선(Y) 및 신호선(X)의 교차위치 근방에 배치되는 복수의 화소용 스위치소자(SW), 각각 복수의 주사선(Y)을 구동하는 제1 및 제2주사선 드라이버(40) 및, 복수의 신호선(X)을 구동하는 신호선 드라이버(50)를 구비한다. 각 스위치소자(SW)는 대응 주사선(Y)을 매개로 구동된 때에 대응 신호선(X)의 전위를 대응 화소전극(EL)에 인가하도록 접속된다. 제1 및 제2주사선 드라이버(40) 및 신호선 드라이버(50)는 어레이기판(10)의 단부에 인접하여 복수의 화소전극(EL)의 외측영역에 배치된다. 제1 및 제2주사선 드라이버(40) 및 신호선 드라이버(50)는 스위치소자(SW)와 마찬가지로 폴리실리콘의 반도체박막을 이용하여 기판상에 일체적으로 구성된다.

도 2는 각 주사선 드라이버(40)의 구성을 나타낸다. 이 주사선 드라이버(40)는 시프트 레지스터(SR), m개의 레벨시프터(LS), m개의 2입력 NOR회로(41), m개의 인버터(42) 및, m개의 인버터(43)를 구비한다. 이 시프트 레지스터(SR)는 캐스케이드 접속된 m개의 플립플롭(FF1∼FFm)에 의해 구성되고, 수직주사개시펄스(STV)를 클럭신호에 동기하여 순차 시프트한다. 이들 플립플롭(FF1∼FFm)은 각각 수직주사개시펄스(STV)를 래치한 때에 출력단으로부터 주사신호(SEL)를 발생한다. 각 주사신호(SEL)는 레벨시프터(LS), NOR회로(41), 인버터(42), 인버터(43)를 매개로 대응 주사선(Y)에 공급된다. 레벨시프터(LS)는 도 5에 나타낸 바와 같은 종래와 마찬가지의 구조를 갖추고, 고레벨 전원전위(YVDD) 및 저레벨 전원전위(YVSS)간에서 변화하는 주사신호(SEL)를 고레벨 전원전위(YGVDD) 및 저레벨 전원전위(YGVSS)간에서 변화하는 주사신호로 되도록 레벨시프트한다. NOR회로(41)는 레벨시프터(LS)로부터 공급되는 주사신호(SEL)를 출력제어신호(SHUT)에 기초하여 선택적으로 출력한다. 이 출력제어신호(SHUT)는 수직주사개시신호(STV)의 입력전에 주사선 드라이버(40)의 회로소자를 리세트하기 위해 이용되는 신호이다.

도 3은 NOR회로(41)의 구성을 나타낸다. 이 NOR회로(41)는 고레벨 전원전위(YGVDD) 및 출력단(OUT)간에 있어서 서로 직렬로 접속되는 P채널 트랜지스터(41A 및 41B)로 구성되는 스위치회로(S1)와, 출력단(OUT) 및 저레벨 전원전위(YGVSS)간에 있어서 서로 병렬로 접속되는 N채널 트랜지스터(41C 및 41D)로 구성되는 스위치회로(S2)를 갖춘다. P채널 트랜지스터(41A) 및 N채널 트랜지스터(41C)의 게이트전극은 주사신호(SEL)를 수취하는 입력단(IN1)에 접속되고, P채널 트랜지스터(41B) 및 N채널 트랜지스터(41D)의 게이트전극은 출력제어신호(SHUT)를 수취하는 입력단(IN2)에 접속된다. 이들 트랜지스터(41A∼41D)의 각각은 도 4에 나타낸 바와 같이 2개의 게이트전극(G)이 폴리실리콘 반도체박막(PS)에 직교하도록 금속층(EG)으로부터 연장되어 나와 이 반도체박막(PS)에 게이트 절연막을 매개로 겹치는 2중 게이트 구조를 갖는다. 각 게이트전극(G)의 게이트폭(W)은 예컨대 9㎛로 설정되고, 게이트 길이(L)는 예컨대 6㎛로 설정된다. 트랜지스터(41A∼41D)가 상기한 바와 같이 접속된 경우, N채널 트랜지스터(41C 및 41D)의 W/L비는 P채널 트랜지스터(41A 및 41B)의 W/L비의 4배로 된다. 즉, 2개의 트랜지스터를 직렬로 접속한 스위치회로(S1)와 2개의 트랜지스터를 병렬로 접속한 스위치회로(S2)에 있어서, 각 스위치회로(S1,S2)를 구성하는 개개의 트랜지스터의 W/L비가 동일한 경우에는 스위치회로(S1)의 온저항은 스위치회로(S2)의 온저항의 4배로 된다.

즉, 스위치회로(S1)의 구동능력이 스위치회로(S2)의 구동능력의 1/4배로 되기 때문에, 입력단(IN1 및 IN2)의 전위가 불안정한 전원 투입 직후에 있어서 NOR회로(41)의 출력단이 저레벨 전원전위(YGVSS)로 되기 쉽게 되어 있다. NOR회로(41) 및 주사선(Y)간에는 출력버퍼로 되는 인버터(42 및 43)밖에 개재되어 있지 않기 때문에, 주사선(Y)의 양단 전위는 전원 투입 직후에 있어서 제1 및 제2주사선 드라이버(40)에 의해 공통으로 저레벨 전원전위(YGVSS)로 설정되어, 단락전류가 흐르는 것 없이 안정적으로 상승하는 것으로 된다.

이 액정표시장치에서는 제1 및 제2주사선 드라이버(40)가 신호배선의 양단에 각각 접속되는 양측 구동방식으로, 스위치회로(S1 및 S2)의 구동능력이 서로 비균등하게 구성된다. 이 구성에서는 제1 및 제2주사선 드라이버(40)의 특성에 오차가 있는 경우에도 신호배선으로 되는 주사선(Y)의 양단이 전원투입 직후에 다른 전위로 설정되지 않기 때문에, 단락전류가 이들 제1 및 제2주사선 드라이버(40) 및 주사선(Y)을 매개로 흐르지 않는다. 따라서, 이와 같은 단락전류에 의한 오동작이나 수율의 저하를 방지할 수 있는 높은 신뢰성이 얻어진다. 더욱이, 스위치회로(S1 및 S2)는 인버터(42 및 43)로 구성되는 출력버퍼의 전단에 배치되기 때문에 큰 회로소자를 필요로 하지 않고서 구성하는 것이 가능하다. 이 때문에 레이아웃상의 제약을 경감할 수 있다.

도 5에 나타낸 종래예에서는 레벨시프터(LS)가 2입력 NOR회로(1)의 후단에 접속된다. 이 레벨시프터(LS)는 본 실시형태의 2입력 NOR회로(41)와는 달리, 출력전위가 전원 투입 직후에 있어서 고레벨 전원전위(YGVDD) 및 저레벨 전원전위(YGVSS)의 특정의 한쪽으로 설정되기 쉬운 구조로 되어 있지 않다. 이 때문에, 전원투입 직후에 주사선의 양단 전위에 특성의 오차가 있는 1쌍의 주사선 드라이버에 의해 서로 다른 전위로 설정되어 단락전류가 흐를 가능성이 있다. 또한, 2입력 NOR회로(41)의 각 트랜지스터(41A∼41D)는 앞에 도 3에 나타낸 종래예의 최종 인버터(3)에 설치되는 보호회로의 트랜지스터(3A 및 3B)와 비교하여 약 1/10 정도의 크기로서, 용이하게 회로 레이아웃을 하는 것이 가능하여, 표시영역의 외측으로 되는 테두리의 폭을 증대할 필요가 없다. 주사선 드라이버(40)의 출력버퍼는 액정표시장치가 보다 고정밀하게 되는 등, 또는 보다 대형화하는 등 크게할 필요가 있다. 이 때문에, 도 3에 나타낸 보호회로의 트랜지스터(3A 및 3B)도 이에 수반하여 크게 되어 버린다. 본 실시형태의 액정표시장치에서는 이와 같은 경우에 NOR회로(41)의 트랜지스터(41A∼41D)를 크게 할 필요가 없다.

더욱이, 본 실시형태에서는 N채널 트랜지스터(41C 및 41D)의 W/L비는 P채널 트랜지스터(41A 및 41B)의 W/L비의 4배로 설정되었지만, 액정표시장치를 보다 안정적으로 상승하기 위해 이 4배 보다도 더 큰 값으로 하여도 된다.

본 실시형태에서는 스위치회로(S1,S2)를 구성하는 각 트랜지스터의 W/L비가 동일한 경우에 대해 설명했지만, 각 스위치회로(S1,S2)의 구동능력이 비균등하게 되는 범위로 적절히 설정하는 것이 가능하다. 또한, 스위치회로(S1)와 스위치회로(S2)의 온저항의 비율도 적절하게 설정하는 것이 가능하고, 폴리실리콘 반도체박막에 의한 트랜지스터 특성의 오차(약 30%)를 고려하여, 스위치회로(S1)의 온저항이 스위치회로(S2)의 온저항에 대해 3배 이상으로 하는 것이 바람직하고, 또한 인접하는 주사선간에서의 주사신호의 출력타이밍을 고려하여 스위치회로(S1)의 온저항이 스위치회로(S2)의 온저항에 대해 10배 이하로 설정하는 것이 바람직하다.

또한, 본 실시형태에서는 제1 및 제2주사선 드라이버(40)가 신호배선의 양단에 각각 접속되는 양측 구동방식에 대해 설명했지만, 본 발명은 제1 및 제2신호선 드라이버가 신호선(X)의 양단에 접속되는 양측 구동방식에도 적용할 수 있다.

또한, 본 실시형태에서는 신호배선의 양측으로부터 신호를 입력하는 경우에 대해 설명하였지만, 신호배선의 단부의 한쪽으로부터 신호를 입력하는 경우에도 본 발명을 적용할 수 있다. 이와 같은 구조로 하는 것으로 레이아웃상의 제약을 경감하여 신호배선에 원하지 않은 전위가 설정되는 것을 방지할 수 있다.

또한, 본 실시형태에서는 액정표시장치를 이용하여 설명하였지만, 대향하는 전극간에 광변조층으로서 광발광층을 구비한 자기발광형 표시장치등의 표시장치 전반에 본 발명을 적용할 수 있고, 예컨대 유기 일렉트로 루미네센스 표시장치에 적용하는 것이 가능하다.

이상 설명한 바와 같이 본 발명에 의하면, 레이아웃상의 제약을 경감하여 전원 투입 직후의 신호배선에 원하지 않는 전하가 차지되는 것을 억제할 수 있고, 또한 신호배선의 양측으로부터 동시에 전압을 출력하는 경우에 전원 투입후에 신호선에 흐르는 단락전류를 방지할 수 있는 회로기판 및 평면표시장치를 제공할 수 있다.

도 1은 본 발명의 1실시예에 따른 액정표시장치의 구성을 개략적으로 나타낸 평면도로서, 도 1a는 그 평면도, 도 1b는 단면도,

도 2는 도 1에 도시된 각 주사선 드라이버의 구성을 나타낸 회로도,

도 3은 도 2에 도시된 NOR회로의 구성을 나타낸 회로도,

도4 는 도 3에 도시된 트랜지스터의 2중 게이트 구조를 나타낸 평면도,

도 5는 종래의 주사선 드라이버의 출력회로의 구성을 개략적으로 나타낸 회로도,

도 6은 도 5에 도시된 최종 인버터에 부가된 보호회로를 나타낸 회로도이다.

1 --- NOR회로

2 --- 인버터

3 --- 인버터

3A --- P채널 트랜지스터

3B --- N채널 트랜지스터

3C --- P채널 트랜지스터

3D --- N채널 트랜지스터

10 --- 어레이기판

20 --- 대향기판

30 --- 액정층

40 --- 주사선 드라이버

41 --- NOR회로

41A --- P채널 트랜지스터

41B --- P채널 트랜지스터

41C --- N채널 트랜지스터

41D --- N채널 트랜지스터

42 --- 인버터

43 --- 인버터

50 --- 신호선 드라이버

SEL --- 주사신호

SHUT --- 출력제어신호

LS --- 레벨시프터

Y --- 주사선

YVDD --- 고레벨 전원전위

YVSS --- 저레벨 전원전위

YGVDD --- 고레벨 전원전위(전원단자)

YGVSS --- 저레벨 전원전위(전원단자)

INV --- 인버터

EL --- 화소전극

X --- 신호선

SW --- 스위치소자

SR --- 시프트 레지스터

FF1∼FFm --- 플립플롭

STV --- 수직주사개시펄스

S1 --- 스위치회로

S2 --- 스위치회로

IN1 --- 입력단

IN2 --- 입력단

G --- 게이트전극

PS --- 폴리실리콘 반도체박막

EG --- 금속층

W --- 게이트 폭

L --- 게이트 길이

Claims

절연기판상에 형성된 신호배선과, 이 신호배선의 단부에 배치되어 입력신호를 레벨시프트해서 상기 신호배선을 향해 출력하는 레벨시프트회로를 포함하는 출력회로를 구비하고,

상기 출력회로는 상기 레벨시프트회로와 상기 신호배선의 사이에 삽입되어 서로 구동능력이 비균등인 제1회로소자 및 제2회로소자를 포함하며,

상기 제1회로소자는 직렬로 접속된 복수의 트랜지스터를 포함하고, 상기 제2회로소자는 병렬로 접속된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 회로기판.
제1항에 있어서, 상기 출력회로는 상기 신호배선의 양단부에 배치되는 것을 특징으로 하는 회로기판.
제1항에 있어서, 상기 제1회로소자 및 상기 제2회로소자는 2전원단자간에 직렬로 접속되는 것을 특징으로 하는 회로기판.
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제1항에 있어서, 상기 복수의 트랜지스터는 구동능력이 서로 동일한 것을 특징으로 하는 회로기판.
제3항에 있어서, 상기 출력회로의 상기 제1회로소자를 구성하는 트랜지스터와 상기 제2회로소자를 구성하는 트랜지스터는 도전형이 다른 것을 특징으로 하는 회로기판.
제3항에 있어서, 상기 트랜지스터의 반도체막은 폴리실리콘 반도체박막이고, 상기 트랜지스터는 상기 절연기판과 일체적으로 형성되는 것을 특징으로 하는 회로기판.
제3항에 있어서, 상기 출력회로의 상기 제1회로소자의 온저항은 상기 제2회로소자의 온저항의 3∼10배로 되도록 설정되는 것을 특징으로 하는 회로기판.
제1 및 제2기판과, 이들 기판간에 배치되는 광변조층을 구비한 표시장치에 있어서,

상기 제1기판은 제1신호배선과, 이 제1신호배선과 거의 직교하여 배치되는 제2신호배선, 상기 제1신호배선과 상기 제2신호배선의 교점 부근에 배치되는 화소 트랜지스터, 이 화소 트랜지스터와 전기적으로 접속되는 화소전극 및, 적어도 상기 제1 및 제2신호배선의 한쪽의 신호배선의 단부에 배치되어 입력신호를 레벨시프트해서 상기 신호배선을 향해 출력하는 레벨시프트회로를 포함하는 출력회로를 갖춘 구동회로를 구비하고,

상기 출력회로는 상기 레벨시프트회로와 상기 신호배선의 사이에 삽입되어 서로 구동능력이 비균등인 제1회로소자 및 제2회로소자를 포함하며,

상기 제1회로소자는 직렬로 접속된 복수의 트랜지스터를 포함하고, 상기 제2회로소자는 병렬로 접속된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 평면표시장치.
제9항에 있어서, 상기 출력회로는 상기 제1 및 제2신호배선의 적어도 한쪽의 상기 신호배선의 양측 단부에 배치되는 것을 특징으로 하는 평면표시장치.
제10항에 있어서, 상기 구동회로는 상기 제1 및 제2신호배선의 적어도 한쪽의 상기 신호배선의 양측에 설치되고, 기판과 일체적으로 형성된 것을 특징으로 하는 평면표시장치.
제9항에 있어서, 상기 제1회로소자 및 상기 제2회로소자는 2전원단자간에 직렬로 접속되는 것을 특징으로 하는 평면표시장치.
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제9항에 있어서, 상기 복수의 트랜지스터는 구동능력이 서로 동일한 것을 특징으로 하는 평면표시장치.
제14항에 있어서, 상기 출력회로의 상기 제1회로소자를 구성하는 트랜지스터와 상기 제2회로소자를 구성하는 트랜지스터는 도전형이 다른 것을 특징으로 하는 평면표시장치.
절연기판상에 형성된 신호배선과, 이 신호배선의 단부에 배치되어 입력신호를 레벨시프트해서 상기 신호배선을 향해 출력하는 레벨시프트회로를 포함하는 출력회로를 구비하고,

상기 출력회로는 상기 레벨시프트회로와 상기 신호배선의 사이에 삽입되어 서로 ON 저항이 다른 제1회로소자 및 제2회로소자를 포함하며,

상기 제1회로소자는 직렬로 접속된 복수의 트랜지스터를 포함하고, 상기 제2회로소자는 병렬로 접속된 복수의 트랜지스터를 포함하는 것을 특징으로 하는 회로기판.
제16항에 있어서, 상기 출력회로는 상기 신호배선의 양단부에 배치되는 것을 특징으로 하는 회로기판.
절연기판상에 형성된 신호배선과, 이 신호배선의 단부에 배치되어 외부전압과 타이밍신호에 기초하여 상기 신호배선에 출력하는 전압을 설정하는 출력회로를 구비하고,

상기 출력회로는 상기 외부전압을 레벨시프트하는 레벨시프트회로를 구비하고, 더욱이 레벨시프트회로와 상기 신호배선의 사이에 삽입되어 서로 구동능력이 비균등인 제1회로소자 및 제2회로소자를 포함하며,

상기 제1회로소자는 직렬로 접속된 복수의 트랜지스터를 포함하고, 상기 제2회로소자는 병렬로 접속된 복수의 트랜지스터를 포함하며, 각 회로소자의 출력을 상기 신호배선으로 출력하는 것을 특징으로 하는 회로기판.
제18항에 있어서, 상기 출력회로는 상기 신호배선의 양단부에 배치되는 것을 특징으로 하는 회로기판.