KR100415618B1 - 쉬프트 레지스터 - Google Patents

쉬프트 레지스터 Download PDF

Info

Publication number
KR100415618B1
KR100415618B1 KR10-2001-0085229A KR20010085229A KR100415618B1 KR 100415618 B1 KR100415618 B1 KR 100415618B1 KR 20010085229 A KR20010085229 A KR 20010085229A KR 100415618 B1 KR100415618 B1 KR 100415618B1
Authority
KR
South Korea
Prior art keywords
control electrode
pull
transistor
clock signal
conductive path
Prior art date
Application number
KR10-2001-0085229A
Other languages
English (en)
Other versions
KR20030054816A (ko
Inventor
정훈
김기종
Original Assignee
엘지.필립스 엘시디 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지.필립스 엘시디 주식회사 filed Critical 엘지.필립스 엘시디 주식회사
Priority to KR10-2001-0085229A priority Critical patent/KR100415618B1/ko
Publication of KR20030054816A publication Critical patent/KR20030054816A/ko
Application granted granted Critical
Publication of KR100415618B1 publication Critical patent/KR100415618B1/ko

Links

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3648—Control of matrices with row and column drivers using an active matrix
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3674—Details of drivers for scan electrodes
    • G09G3/3677—Details of drivers for scan electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit

Landscapes

  • Engineering & Computer Science (AREA)
  • Chemical & Material Sciences (AREA)
  • Crystallography & Structural Chemistry (AREA)
  • Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • General Physics & Mathematics (AREA)
  • Theoretical Computer Science (AREA)
  • Liquid Crystal (AREA)
  • Control Of Indicators Other Than Cathode Ray Tubes (AREA)
  • Shift Register Type Memory (AREA)

Abstract

본 발명은 구동부의 면적을 줄일 수 있는 쉬프트레지스터에 관한 것이다.
본 발명에 따른 쉬프트레지스터는 폴리실리콘을 이용한 액정패널 상에 실장되어 액정패널의 신호라인들을 순차적으로 구동하기 위하여, 고전위 전압원, 저전위 전압원 및 다수개의 클럭신호 공급라인에 접속됨과 아울러 각 신호라인에 접속된 다수개의 스테이지들로 구성된 쉬프트레스터 회로에 있어서: 각 스테이지는 제1 클럭신호가 입력되는 입력단자와 출력단자에 직렬 접속된 도전통로와 그 도전통로를 제어하는 제어전극을 가지는 풀-업트랜지스터와, 저전위 전압원에 접속되는 제2 입력단자와 상기 출력단자에 접속된 도전통로와, 그 도전통로를 제어하는 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와, 스타트펄스와 제2 클럭신호에 응답하여 풀-업 트랜지스터의 제어전극을 제어하는 제1 제어부와 제3 클럭신호에 응답하여 풀-다운 트랜지스터의 제어전극을 제어하는 제2 제어부를 갖는 입력회로부와, 풀-업 트랜지스터의 제어전극과 출력단자 사이에 접속된 제1 캐패시터, 풀-업 트랜지스터의 제어전극과 저전위전압원 사이에 접속된 제2 캐패시터 및 풀-다운 트랜지스터의 제어전극과 저전위전압원 사이에 접속된 제3 캐패시터를 구비하며, 제1 내지 제3 캐패시터는 기판 상에 형성되는 활성층과, 활성층을 덮는 게이트절연막과, 게이트절연막 상에 형성되는 게이트배선층으로 형성되는 것을 특징으로 한다.

Description

쉬프트 레지스터{Shift Register}
본 발명은 액정표시장치에 관한 것으로, 특히 구동부의 면적을 줄일 수 있는 쉬프트레지스터에 관한 것이다.
통상의 액정표시장치는 전계를 이용하여 액정의 광투과율을 조절함으로써 화상을 표시하게 된다. 이를 위하여, 액정표시장치는 액정셀들이 매트릭스 형태로 배열되어진 액정패널과 이 액정패널을 구동하기 위한 구동회로를 구비한다. 액정패널에는 게이트라인들과 데이터라인들이 교차하게 배열되고 그 게이트라인들과 데이터라인들의 교차로 마련되는 영역에 액정셀들이 위치하게 된다. 이 액정패널에는 액정셀들 각각에 전계를 인가하기 위한 화소전극들과 공통전극이 마련된다. 화소전극들 각각은 스위칭 소자인 박막트랜지스터(Thin Film Transistor)의 소스 및드레인 단자들을 경유하여 데이터라인들 중 어느 하나에 접속된다. 박막트랜지스터의 게이트단자는 화소전압신호가 1라인분씩의 화소전극들에게 인가되게 하는 게이트라인들 중 어느 하나에 접속된다. 구동회로는 게이트라인들을 구동하기 위한 게이트 드라이버와, 데이터라인들을 구동하기 위한 데이터 드라이버와, 공통전극을 구동하기 위한 공통전압 발생부를 구비한다. 게이트 드라이버는 스캐닝신호를 게이트라인들에 순차적으로 공급하여 액정패널 상의 액정셀들을 1라인분씩 순차적으로 구동한다. 데이터 드라이버는 게이트라인들 중 어느 하나에 게이트신호가 공급될 때마다 데이터라인들 각각에 비디오신호를 공급한다. 공통전압 발생부는 공통전극에 공통전압신호를 공급한다. 이에 따라, 액정표시장치는 액정셀별로 비디오신호에 따라 화소전극과 공통전극 사이에 인가되는 전계에 의해 광투과율을 조절함으로써 화상을 표시한다.
이러한 액정표시장치에 이용되는 박막트랜지스터는 반도체층으로 아몰퍼스(Amorphous) 실리콘과 폴리(Poly) 실리콘을 사용하는가에 따라 아몰퍼스실리콘형과 폴리실리콘형으로 구분된다. 아몰퍼스실리콘형 박막트랜지스터는 아몰퍼스실리콘막이 비교적 균일성이 좋고 특성이 안정된 장점을 가지고 있으나 전하이동도가 비교적 작아 화소밀도를 향상시키는 경우에는 적용이 어려운 단점이 있다. 또한, 아몰퍼스실리콘형 박막트랜지스터를 사용하는 경우 상기 게이트드라이버와 데이터드라이버와 같은 주변 구동회로를 별도로 제작하여 액정패널에 실장시켜야 하므로 액정표시장치의 제조비용이 높다는 단점이 있다. 반면에, 폴리실리콘형 박막트랜지스터는 전하이동도가 높음에 따라 화소밀도 증가에 어려움이 없을 뿐만 아니라 주변 구동회로들을 액정패널 상에 내장하여 실장하게 되므로 제조단가를 낮출 수 있는 장점을 가지고 있다. 이에 따라, 폴리실리콘형 박막트랜지스터를 이용한 액정표시장치가 각광받고 있다.
도 1을 참조하면, 종래의 폴리실리콘을 이용한 액정표시장치는 화상표시부(10), 게이트 드라이버(6) 및 데이터 드라이버(8)가 형성된 액정패널(2)과, 게이트 드라이버(6) 및 데이터 드라이버(8)에 제어하기 위한 제어부(4)를 구비한다.
액정패널(2)에 포함되는 화상표시부(10)와 데이터드라이버(8) 및 게이트 드라이버(6)는 동일공정으로 형성된다. 이 경우, 액정패널(2)에 포함되는 박막트랜지스터들을 NMOS 또는 PMOS 박막트랜지스터, 즉 단일채널의 박막트랜지스터로만 구성하여 CMOS 박막트랜지스터로 구성하는 경우보다 제조단가를 절감할 수 있게 한다. CMOS 트랜지스터들을 이용하는 경우 P채널과 N채널을 모두 포함하므로 구동전압의 범위가 넓고 회로 집적화가 용이한 장점이 있으나, 공정수가 많아 제조단가가 높고 신뢰성이 떨어지는 단점이 있다. 따라서, 공정수를 줄여 제조단가를 낮추고 상대적으로 신뢰성이 높은 PMOS 또는 NMOS 트랜지스터만을 이용하려는 연구가 진행되고 있는 실정이다.
화상표시부(10)에는 액정셀들(Clc)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(Clc) 각각은 게이트라인(GL)과 데이터라인(DL)의 교차점에 접속된 스위칭소자로서 폴리실리콘을 이용한 박막트랜지스터(TFT)를 포함한다. 박막트랜지스터(TFT)가 아몰퍼스실리콘보다 전하이동도가 100배 정도 빠른 폴리실리콘을 이용함에 따라 응답속도가 빠르므로 액정셀들(Clc)은 점순차 방식으로 구동된다. 데이터라인들(DL)은 데이터드라이버(8)로부터 비디오신호를 공급받는다. 게이트라인들(GL)은 게이트드라이버(6)로부터 스캔펄스를 공급받는다.
제어부(4)는 외부로부터 자신에게 공급되는 비디오데이터들을 데이터 드라이버(8)로 전송함과 아울러 데이터드라이버(8) 및 게이트드라이버(6)에 필요한 구동제어신호들을 제공한다.
데이터 드라이버(8)는 데이터라인(DL)들에 출력단이 각각 접속된 다수의 쉬프트 레지스터들(도시하지 않음)로 구성되어 데이터라인(DL)에 데이터펄스를 순차적으로 공급한다.
게이트드라이버(6)는 게이트라인(GL)들에 출력단이 각각 접속된 다수의 쉬프트 레지스터들(도시하지 않음)로 구성된다. 쉬프트 레지스터들은 제어부(4)으로부터의 스타트펄스를 쉬프트시킴으로써 게이트라인(GL)들에 순차적으로 스캔펄스를 공급한다.
도 2에 도시된 게이트드라이버(6) 및 데이터드라이버(8)를 구성하는 쉬프트 레지스터의 제1 내지 제3 캐패시터(CB,CQ,CQB)는 게이트드라이버(6) 및 데이터드라이버(8)의 안정성을 기여하는 역할을 하게 된다.
이러한 제1 내지 제3 캐패시터(CB,CQ,CQB)를 갖는 쉬프트레지스터와, 액정패널(2)에 포함되는 화상표시부(10)를 형성하는 폴리실리콘을 이용한 박막트랜지스터기판(1)이 도 3에 도시되어 있다. 특히, 쉬프트레지스터의 캐패시터부(C)와 화상표시부(10)의 박막트랜지스터부(A)를 도시한 것이다.
도 3을 참조하면, 폴리 실리콘으로 형성되는 화상표시부(10)의 박막트랜지스터부(A)는 기판(1) 상에 형성된 버퍼절연막(12)과 층간절연막(20) 사이에 적층된 활성층(14), 게이트절연막(16) 및 게이트전극(18)과, 층간절연막(20) 상에 형성되는 소스전극(22) 및 드레인전극(24)을 구비한다.
게이트 드라이버(6) 및 데이터 드라이버(8)를 구성하는 쉬프트레지스터의 제1 내지 제3 캐패시터(CB,CQ,CQB)는 5000~10000Å의 두께를 갖는 층간절연막(20)을 사이에 두고 게이트전극(18)과 동일금속으로 형성되는 게이트배선층(17)과, 소스전극(22) 및 드레인전극(24)과 동일금속으로 형성되는 데이터배선층(23)으로 구성된다.
이 캐패시터부(C) 및 박막트랜지스터부(A)가 형성된 후 캐패시터부(C)와 박막트랜지스터부(A)를 덮도록 보호막(26)이 형성된다. 박막트랜지스터부(A) 상의 보호막(26)에는 접촉홀(30)이 형성되어 투명전극(28)과 드레인전극(24)이 전기적으로 접속된다. 또한, 소스전극(22) 및 드레인전극(24)은 층간절연막(20)을 관통하는 접촉홀을 통해 활성층(14)과 전기적으로 접속된다.
이와 같은 종래의 캐패시터부(C)의 제1 내지 제3 캐패시터(CB,CQ,CQB) 축적용량은 두께에 반비례하며 면적에 비례하게 된다. 제1 내지 제3 캐패시터(CB,CQ,CQB)의 축적용량을 증가시키기 위해서 제1 내지 제3 캐패시터(CB,CQ,CQB)의 면적을 크게 한다. 그러나, 게이트드라이버(6) 및 데이터드라이버(8)가 액정패널(2)에 차지하는 면적이 커져 상대적으로 화상표시부(10)의 면적이 작아지는 문제점이 있다. 이러한 문제점으로 인해 제1 내지 제3캐패시터(CB,CQ,CQB)의 하부전극인 게이트배선층(17)과, 상부전극인 데이터배선층(23) 사이에 형성되는 층간절연막(20)의 두께를 얇게 형성하여 제1 내지 제3 캐패시터(CB,CQ,CQB)의 축적용량을 증가시키게 된다. 그러나, 약 4000Å의 두께를 갖는 게이트전극(18)을 덮도록 형성되는 층간절연막(20)은 최소 4000Å이상으로 형성되어야 하므로 층간절연막(20)을 줄이는데는 한계가 있다. 그리고, 층간절연막(20)의 두께를 얇게 형성하면, 화상표시부의 소스 및 드레인전극(22,24)과 게이트전극(18)간에 거리가 가까워지게 된다. 거리가 가까워진 소스 및 드레인전극(22,24)과 게이트전극(18) 사이에서는 단락(short)이 발생하는 문제점이 있다. 이에 따라, 층간절연막(20)의 두께를 두껍게 형성하며 캐패시터(C)의 축적용량이 감소하게 될 뿐만 아니라 출력신호가 왜곡되거나 회로동작에 있어서 불량을 야기할 수 있는 문제점이 있다.
따라서, 본 발명의 목적은 구동부의 면적을 줄일 수 있는 쉬프트레지스터를 제공하는데 있다.
도 1은 종래의 액정표시장치를 나타내는 평면도.
도 2는 도 1에 도시된 게이트 드라이버를 구성하는 쉬프트 레지스터를 나타내는 평면도.
도 3은 도 1 및 도 2에 도시된 화상표시부의 박막트랜지스터부와 쉬프트 레지스터의 캐패시터부를 나타내는 단면도.
도 4는 본 발명의 실시 예에 따른 액정표시장치를 나타내는 평면도.
도 5는 도 4에 도시된 게이트드라이버를 구성하는 쉬프트 레지스터의 스테이지를 나타내는 평면도.
도 6은 도 5에 도시된 쉬프트 레지스터의 스테이지를 나타내는 회로도.
도 7은 도 6에 도시된 쉬프트 레지스터의 캐패시터부와 화상표시부의 박막트랜지스터부를 나타내는 단면도.
도 8은 도 6에 도시된 회로도의 동작파형을 나타내는 파형도.
< 도면의 주요 부분에 대한 부호의 설명 >
2,32 : 액정패널 4,34 : 제어부
6,36 : 게이트드라이버 8,38 : 데이터드라이버
10,40 : 화상표시부 12,42 : 버퍼절연막
14,44 : 활성층 16,46 : 게이트절연막
18,48 : 게이트전극 20,50 : 층간절연막
22,52 : 소스전극 24,54 : 드레인전극
26,56 : 보호층 28,58 : 투명전극
30,60 : 접촉홀
상기 목적을 달성하기 위하여, 본 발명에 따른 쉬프트레지스터는 폴리실리콘을 이용한 액정패널 상에 실장되어 액정패널의 신호라인들을 순차적으로 구동하기 위하여, 고전위 전압원, 저전위 전압원 및 다수개의 클럭신호 공급라인에 접속됨과아울러 각 신호라인에 접속된 다수개의 스테이지들로 구성된 쉬프트레스터 회로에 있어서: 각 스테이지는 제1 클럭신호가 입력되는 입력단자와 출력단자에 직렬 접속된 도전통로와 그 도전통로를 제어하는 제어전극을 가지는 풀-업트랜지스터와, 저전위 전압원에 접속되는 제2 입력단자와 상기 출력단자에 접속된 도전통로와, 그 도전통로를 제어하는 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와, 스타트펄스와 제2 클럭신호에 응답하여 풀-업 트랜지스터의 제어전극을 제어하는 제1 제어부와 제3 클럭신호에 응답하여 풀-다운 트랜지스터의 제어전극을 제어하는 제2 제어부를 갖는 입력회로부와, 풀-업 트랜지스터의 제어전극과 출력단자 사이에 접속된 제1 캐패시터, 풀-업 트랜지스터의 제어전극과 저전위전압원 사이에 접속된 제2 캐패시터 및 풀-다운 트랜지스터의 제어전극과 저전위전압원 사이에 접속된 제3 캐패시터를 구비하며, 제1 내지 제3 캐패시터는 기판 상에 형성되는 활성층과, 활성층을 덮는 게이트절연막과, 게이트절연막 상에 형성되는 게이트배선층으로 형성되는 것을 특징으로 한다.
상기 게이트절연막은 1000~2000Å정도의 두께인 것을 특징으로 한다.
상기 입력회로부의 제1 제어부는 스타트펄스의 입력단자와 풀-업 트랜지스터의 제어전극에 직렬접속된 도전통로와, 그 도전통로를 제어하기 위하여 스타트펄스 입력단자에 접속된 제어전극과, 제2 클럭신호에 접속된 제어전극을 각각 가지는 제1 및 제2 트랜지스터와, 풀-업 트랜지스터의 제어전극과 저전위 공급원에 접속된 도전통로와, 그 도전통로를 제어하기 위하여 풀-다운 트랜지스터의 제어전극에 접속된 제어전극을 가지는 제3 트랜지스터를 구비하는 것을 특징으로 한다.
상기 제2 제어부는 풀-다운 트랜지스터의 제2 제어전극과 고전위전압원에 직렬 접속된 도전통로와, 그 도전통로를 제어하기 위하여 스타트펄스 입력단자에 접속된 제어전극을 가지는 제4 트랜지스터를 구비하는 것을 특징으로 한다.
상기 스타트펄스와 제2 클럭신호는 동일한 위상을 가지고, 상기 제1 클럭신호는 제2 클럭신호보다 한 클럭 지연된 위상을 가지고, 제3 클럭신호는 제2 클럭신호보다 한 클럭 앞선 위상을 가지는 것을 특징으로 한다.
상기 목적 외에 본 발명의 다른 목적 및 특징들은 첨부한 도면들을 참조한 실시예에 대한 설명을 통하여 명백하게 드러나게 될 것이다.
이하, 도 4 내지 도 8을 참조하여 본 발명의 바람직한 실시 예에 대하여 설명하기로 한다.
도 4를 참조하면, 본 발명에 따른 폴리실리콘을 이용한 액정표시장치는 화상표시부(40), 게이트드라이버(36), 보조게이트드라이버(62) 및 데이터 드라이버(38)가 형성된 액정패널(32)과, 액정패널(32)과 전기적으로 접속되는 제어부(34)를 구비한다.
액정패널(32)에 포함되는 화상표시부(40)와 데이터드라이버(38), 게이트 드라이버(36) 및 보조게이트드라이버(62)는 동일공정으로 형성된다. 이 경우, 액정패널(32)에 포함되는 박막트랜지스터들을 NMOS 또는 PMOS 박막트랜지스터, 즉 단일채널의 박막트랜지스터로만 구성하여 CMOS 박막트랜지스터로 구성하는 경우보다 제조단가를 절감할 수 있게 한다. CMOS 트랜지스터들을 이용하는 경우 P채널과 N채널을 모두 포함하므로 구동전압의 범위가 넓고 회로 집적화가 용이한 장점이 있으나, 공정수가 많아 제조단가가 높고 신뢰성이 떨어지는 단점이 있다. 따라서, 공정수를 줄여 제조단가를 낮추고 상대적으로 신뢰성이 높은 PMOS 또는 NMOS 트랜지스터만을 이용하려는 연구가 진행되고 있는 실정이다.
화상표시부(40)에는 액정셀들(Clc)이 매트릭스 형태로 배열되어 화상을 표시한다. 액정셀들(Clc) 각각은 게이트라인(GL)과 데이터라인(DL)의 교차점에 접속된 스위칭소자로서 폴리실리콘을 이용한 박막트랜지스터(TFT)를 포함한다. 박막트랜지스터(TFT)가 아몰퍼스실리콘 보다 전하이동도가 100배 정도 빠른 폴리실리콘을 이용함에 따라 응답속도가 빠르므로 액정셀들(Clc)은 점순차 방식으로 구동된다. 데이터라인들(DL)은 데이터드라이버(38)로부터 비디오신호를 공급받는다. 게이트라인들(GL)은 게이트드라이버(36) 또는 보조게이트드라이버(62)로부터 스캔펄스를 공급받는다.
제어부(34)는 외부로부터 자신에게 공급되는 비디오데이터들을 데이터 드라이버(38)로 전송함과 아울러 데이터드라이버(38) 및 게이트드라이버(36)에 필요한 구동제어신호들을 제공한다.
게이트드라이버(36) 및 보조게이트드라이버(62)는 게이트라인들(GL)에 출력단이 각각 접속된 다수의 쉬프트 레지스터들로 구성된다. 쉬프트 레지스터들은 제어부(34)으로부터의 스타트펄스를 쉬프트시킴으로써 게이트라인들(GL)에 순차적으로 스캔펄스를 공급한다. 보조게이트드라이버(62)는 게이트드라이버(36)가 정상적으로 동작하는 경우에는 동작하지 않다가 게이트드라이버(36)에 불량이 발생한 경우, 보조게이트드라이버(62)가 게이트드라이버(36)의 역할을 하게 되어액정패널(32)의 안정성을 위해 형성된다.
데이터 드라이버(38)는 데이터라인(DL)들에 출력단이 각각 접속된 다수의 쉬프트 레지스터들로 구성되어 데이터라인(DL)에 데이터펄스를 순차적으로 공급한다.
이러한 게이트드라이버(36) 및 데이터드라이버(38)를 구성하는 제1 내지 제n 쉬프트레지스터(SR1 내지 SRn)은 도 5에 도시된 바와 같이 스타트펄스(SP) 입력라인에 종속 접속됨과 아울러 4상 클럭신호(C1 내지 C4) 공급라인 중 3개의 클럭신호 공급라인에 각각 접속된다. 4상 클럭신호(C1 내지 C4)는 순차적으로 한 클럭만큼씩 위상지연된 형태로 공급된다. 이러한 클럭신호들(C1 내지 C4) 중 3개의 클럭신호를 이용한 제1 내지 제n 쉬프트레지스터(SR1 내지 SRn)는 스타트펄스(SP)를 한 클럭만큼씩 쉬프트시켜 출력한다. 제1 내지 제n 쉬프트레지스터(SR1 내지 SRn)로부터 각각 출력되는 신호들(OP1 내지 OPn)은 다음단 쉬프트레지스터의 스타트펄스(SP)로 공급된다.
도 6은 도 5에 도시된 제1 쉬프트레지스터(SR1)의 상세한 회로구성을 나타낸 것이다.
도 6을 참조하면, 제1 쉬프트레지스터(SR1)는 스타트펄스(SP) 입력라인에 접속된 제1 NMOS 트랜지스터(T1)와, 제1 NMOS 트랜지스터(T1)과 제4 클럭신호(C4) 입력라인 및 Q노드 사이에 접속된 제2 NMOS 트랜지스터(T2)와, 제2 NMOS 트랜지스터(T2)와 QB노드 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제3 NMOS 트랜지스터(T3)와, 제2 공급전압(VDD) 입력라인과 제3 클럭신호(C3) 입력라인 및 QB노드 사이에 접속된 제4 NMOS 트랜지스터(T4)와, 제4 NMOS 트랜지스터(T4)와 스타트펄스(SP) 입력라인 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제5 NMOS 트랜지스터(T5)와, 제1 클럭신호(C1) 입력라인과 Q노드 및 출력라인 사이에 접속된 제6 NMOS 트랜지스터(T6)와, 출력라인과 QB노드 및 제1 공급전압(VSS) 입력라인 사이에 접속된 제7 NMOS 트랜지스터(T7)를 구비한다. 그리고, 제1 쉬프터 레지스터(SR1)는 제6 NMOS 트랜지스터(T6)의 게이트단자와 소스단자 사이, 즉 Q노드와 출력라인 사이에 접속된 제1 캐패시터(CB)와, 제7 NMOS 트랜지스터(T7)의 게이트단자와 소스단자 사이, 즉 QB노드와 제1 공급전압(VSS) 입력라인 사이에 접속된 제2 캐패시터(CQB)와, Q노드와 제1 공급전압(VSS) 입력라인 사이에 접속된 제3 캐패시터(CQ)를 추가로 구비한다.
이러한 제1 내지 제3 캐패시터(CB,CQB,CQ)를 구비하는 제1 쉬프트레지스터(SR1)와, 액정패널(32)에 포함되는 화상표시부(40)를 형성하는 폴리실리콘을 이용한 박막트랜지스터기판(41)이 도 7에 도시되어 있다. 특히, 게이트 및 데이터드라이버(36,38)의 캐패시터부(C)와 화상표시부(40)의 박막트랜지스터부(A)를 도시한 것이다.
도 7을 참조하면, 박막트랜지스터부(A)는 기판(41) 상에 형성된 버퍼절연막(42)과 층간절연막(50) 사이에 적층된 활성층(44), 게이트절연막(46) 및 게이트전극(48)과, 층간절연막(50) 상에 형성되는 소스전극(52) 및 드레인전극(54)을 구비한다.
캐패시터부(C)의 제1 내지 제3 캐패시터(CB,CQB,CQ)는 게이트절연막(46)을 사이에 두고 형성되는 게이트배선층(47)과 활성층(44)에 전압이 인가됨으로써 형성된다. 이 캐패시터부(C)와 박막트랜지스터부(A)가 형성된 후 박막트랜지스터부(A) 및 캐패시터부(C)를 덮도록 보호막(56)이 형성된다. 박막트랜지스터부(A)의 보호막(56)에는 접촉홀(30)이 형성되어 투명전극(58)과 드레인전극(54)이 전기적으로 접촉된다. 또한, 소스전극(52) 및 드레인전극(54)은 층간절연막(50)을 관통하는 접촉홀을 통해 활성층(44)과 전기적으로 접속된다.
캐패시터(C)부의 제1 내지 제3 캐패시터(CB,CQB,CQ)는 약 1000~2000Å의 두께를 갖는 게이트절연막(46)을 사이에 두고 게이트전극(48)과 활성층(44)으로 형성된다. 이에 따라, 종래의 약 5000~10000Å의 두께를 갖는 층간절연막(50)보다 두께가 작아짐에 따라 종래와 동일한 캐패시터의 용량값을 유지한다면 제1 내지 제3 캐패시터(C)의 면적이 종래보다 약 5배 정도 줄어든다. 결국 액정패널(32) 내의 구동회로인 게이트드라이버(36)와, 보조게이트드라이버(62) 및 데이터드라이버(38)가 차지하는 면적으로 줄어들게 된다.
이러한 제1 내지 제3 캐패시터(CB,CQB,CQ)를 가지는 제1 쉬프트레지스터(SR1)는 도 8에 도시된 바와 같이 순차적으로 한 클럭만큼씩 위상지연되는 형태를 가지는 제1 내지 제4 클럭신호(C1 내지 C4)가 공급된다. 여기서, 제4 클럭신호(C4)는 스타트펄스(SP)와 동기된 위상을 갖는다. 이러한 구동파형을 참조하여 제1 쉬프트레지스터(SR1)의 동작을 살펴보면 다음과 같다.
T1 기간에서 스타트펄스(SP)와 제4 클럭신호(C4)가 동시에 하이상태가 되면 제1 및 제2 NMOS 트랜지스터(T1, T2)가 턴-온되어 Q노드에는 소정의 전압이 충전된다. 이에 따라, Q노드에 게이트단자가 접속된 제6 NMOS 트랜지스터(T6)가 서서히턴-온된다. 아울러, 하이상태의 스타트펄스(SP)에 의해 제5 NMOS 트랜지스터(T5)가 턴-온되어 제1 공급전압(VSS) 입력라인으로부터의 약 11.5V의 전압이 QB노드에 충전된다. 이에 따라, QB노드에 게이트단자가 접속된 제3 및 제7 NMOS 트랜지스터(T3, T7)가 턴-오프된다. 이 결과, 턴-온된 제6 NMOS 트랜지스터(T6)를 통해 로우상태를 유지하는 제1 클럭신호(C1)의 전압이 제1 쉬프터레지스터(SR1)의 출력라인에 공급되어 출력라인은 로우상태로 충전된다.
T2 기간에서 스타트펄스(SP)와 제4 클럭신호(C4)가 로우상태가 되고 제1 클럭신호(C1)가 하이상태가 되면 제6 NMOS 트랜지스터(T6)의 게이트와 소오스 사이에 형성된 제1 캐패시터(CB)의 영향으로 부트스트래핑(Bootstrapping) 현상이 발생하여 Q노드는 -17V 정도까지 전압을 충전하게 되어 하이상태가 된다. 이러한 부트스트래핑 현상은 제1 내지 제3 NMOS 트랜지스터(T1 내지 T3)가 모두 턴-오프되어 Q노드가 플로팅상태이기 때문에 가능하다. 이에 따라, 제6 NMOS트랜지스터(T6)가 확실하게 턴-온되어 제1 클럭신호(C1)의 하이전압이 제1 쉬프터 레지스터(SR1)의 출력라인에 빠르게 충전되어 제1 쉬프터 레지스터(SR1)의 출력라인은 하이상태가 된다.
T3 기간에서 제1 클럭신호(C1)이 로우상태가 되고 제2 클럭신호(C2)가 하이상태가 되면 Q노드의 전압은 다시 소정의 전압으로 떨어지고 턴-온된 제6 NMOS 트랜지스터(T6)를 경유하여 제1 클럭신호(C1)의 로우상태의 전압이 제1 쉬프터레지스터(SR1)의 출력라인에 충전된다.
T4 기간에서 제3 클럭신호(C3)가 하이상태가 되면 제4 NMOS 트랜지스터(T4)가 턴-온되어 제2 공급전압(VDD)인 0V가 QB노드에 충전됨으로써 제3, 제7 NMOS 트랜지스터(T3, T7)가 턴-온된다. 턴-온된 제3 NMOS 트랜지스터(T3)를 경유하여 Q노드에 충전된 소정의 전압을 방전하게 되고, 턴-온된 제7 NMOS 트랜지스터(T7)을 경유하여 제1 쉬프터레지스터(SR1)의 출력라인은 로우상태를 유지하게 된다. 이 경우, 제2 캐패시터(CQB)는 제3 및 제7 NMOS 트랜지스터(T3, T7)의 누설전류에 의해 QB노드의 전압이 왜곡되는 것을 방지한다.
T5 기간에서 제4 클럭신호(C4)가 하이상태가 되면 제2 NMOS 트랜지스터(T2)가 턴-온된다. 그러나, 제1 및 제5 NMOS 트랜지스터(T2, T5)는 턴-오프 상태를 유지하므로 QB노드는 0V를 유지하게 된다.
이러한 제1 내지 제3 캐패시터(CB,CQB,CQ)는 활성층(44)과 게이트배선층(47)에 10V이상의 전압이 인가될 때 형성된다. 즉, 제1 캐패시터(CB)는 B노드에서의 -7.5V와 제1 공급전압(VSS)의 11.5V의 전압차가 발생하여 생성된다. 제2 캐패시터(CQB)는 QB노드에서의 -4V와 제1 공급전압(VSS)의 11.5V의 전압차가 발생하여 생성된다. 제3 캐패시터(CQ)는 Q노드에서의 -17V와 제1 공급전압(VSS)의 11.5V의 전압차가 발생하여 생성된다.
상술한 바와 같이, 본 발명에 따른 쉬프트레지스터는 게이트절연막을 사이에 두고 활성층과 게이트배선층으로 캐패시터를 형성함으로써 종래보다 캐패시터의 축적용량이 증가하게 된다. 이에 따라 종래와 동일한 캐패시터의 축적용량을 유지한다면 캐패시터의 면적을 줄일 수 있어 액정패널 내에 구동부의 면적을 감소시킬 수 있다. 구동부의 면적감소로 화상표시부의 면적이 증가하여 개구율을 높일 수 있다.
이상 설명한 내용을 통해 당업자라면 본 발명의 기술사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여 져야만 할 것이다.

Claims (5)

  1. 폴리실리콘을 이용한 액정패널 상에 실장되어 상기 액정패널의 신호라인들을 순차적으로 구동하기 위하여, 고전위 전압원, 저전위 전압원 및 다수개의 클럭신호 공급라인에 접속됨과 아울러 상기 각 신호라인에 접속된 다수개의 스테이지들로 구성된 쉬프트레스터 회로에 있어서: 상기 각 스테이지는
    제1 클럭신호가 입력되는 입력단자와 출력단자에 직렬 접속된 도전통로와 그 도전통로를 제어하는 제어전극을 가지는 풀-업트랜지스터와, 상기 저전위 전압원에 접속되는 제2 입력단자와 상기 출력단자에 접속된 도전통로와, 그 도전통로를 제어하는 제어전극을 가지는 풀-다운 트랜지스터를 포함하는 출력회로부와,
    스타트펄스와 제2 클럭신호에 응답하여 상기 풀-업 트랜지스터의 제어전극을 제어하는 제1 제어부와 제3 클럭신호에 응답하여 상기 풀-다운 트랜지스터의 제어전극을 제어하는 제2 제어부를 갖는 입력회로부와,
    상기 풀-업 트랜지스터의 제어전극과 상기 출력단자 사이에 접속된 제1 캐패시터, 상기 풀-업 트랜지스터의 제어전극과 상기 저전위전압원 사이에 접속된 제2 캐패시터 및 상기 풀-다운 트랜지스터의 제어전극과 상기 저전위전압원 사이에 접속된 제3 캐패시터를 구비하며,
    상기 제1 내지 제3 캐패시터는
    기판 상에 형성되는 활성층과,
    상기 활성층을 덮는 게이트절연막과,
    상기 게이트절연막 상에 형성되는 게이트배선층으로 형성되는 것을 특징으로 하는 쉬프트레지스터.
  2. 제 1 항에 있어서,
    상기 게이트절연막은 1000~2000Å정도의 두께인 것을 특징으로 하는 쉬프트레지스터.
  3. 제 1 항에 있어서,
    상기 입력회로부의 제1 제어부는
    상기 스타트펄스의 입력단자와 상기 풀-업 트랜지스터의 제어전극에 직렬접속된 도전통로와, 그 도전통로를 제어하기 위하여 상기 스타트펄스 입력단자에 접속된 제어전극과, 상기 제2 클럭신호에 접속된 제어전극을 각각 가지는 제1 및 제2 트랜지스터와,
    상기 풀-업 트랜지스터의 제어전극과 상기 저전위 공급원에 접속된 도전통로와, 그 도전통로를 제어하기 위하여 상기 풀-다운 트랜지스터의 제어전극에 접속된 제어전극을 가지는 제3 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트레지스터.
  4. 제 1 항에 있어서,
    상기 제2 제어부는
    상기 풀-다운 트랜지스터의 제2 제어전극과 상기 고전위전압원에 직렬 접속된 도전통로와, 그 도전통로를 제어하기 위하여 상기 스타트펄스 입력단자에 접속된 제어전극을 가지는 제4 트랜지스터를 구비하는 것을 특징으로 하는 쉬프트레지스터.
  5. 제 4 항에 있어서,
    상기 스타트펄스와 상기 제2 클럭신호는 동일한 위상을 가지고, 상기 제1 클럭신호는 상기 제2 클럭신호보다 한 클럭 지연된 위상을 가지고, 상기 제3 클럭신호는 상기 제2 클럭신호보다 한 클럭 앞선 위상을 가지는 것을 특징으로 하는 쉬프트레지스터.
KR10-2001-0085229A 2001-12-26 2001-12-26 쉬프트 레지스터 KR100415618B1 (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR10-2001-0085229A KR100415618B1 (ko) 2001-12-26 2001-12-26 쉬프트 레지스터

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2001-0085229A KR100415618B1 (ko) 2001-12-26 2001-12-26 쉬프트 레지스터

Publications (2)

Publication Number Publication Date
KR20030054816A KR20030054816A (ko) 2003-07-02
KR100415618B1 true KR100415618B1 (ko) 2004-01-24

Family

ID=32213538

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2001-0085229A KR100415618B1 (ko) 2001-12-26 2001-12-26 쉬프트 레지스터

Country Status (1)

Country Link
KR (1) KR100415618B1 (ko)

Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20200011570A (ko) 2009-06-25 2020-02-03 가부시키가이샤 한도오따이 에네루기 켄큐쇼 표시 장치
CN107016972B (zh) * 2017-04-25 2019-08-02 深圳市华星光电技术有限公司 Goa驱动电路和液晶显示面板
WO2022109769A1 (zh) * 2020-11-24 2022-06-02 京东方科技集团股份有限公司 移位寄存器电路、栅极驱动电路及其驱动方法、显示装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
EP0696803A2 (en) * 1994-08-12 1996-02-14 THOMSON multimedia S.A. A shift register useful as a select line scanner for a liquid crystal display
US5859630A (en) * 1996-12-09 1999-01-12 Thomson Multimedia S.A. Bi-directional shift register
KR20000026582A (ko) * 1998-10-21 2000-05-15 구본준, 론 위라하디락사 쉬프트 레지스터 회로
KR20010045445A (ko) * 1999-11-05 2001-06-05 구본준 쉬프트 레지스터

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
EP0696803A2 (en) * 1994-08-12 1996-02-14 THOMSON multimedia S.A. A shift register useful as a select line scanner for a liquid crystal display
US5859630A (en) * 1996-12-09 1999-01-12 Thomson Multimedia S.A. Bi-directional shift register
KR20000026582A (ko) * 1998-10-21 2000-05-15 구본준, 론 위라하디락사 쉬프트 레지스터 회로
KR20010045445A (ko) * 1999-11-05 2001-06-05 구본준 쉬프트 레지스터

Also Published As

Publication number Publication date
KR20030054816A (ko) 2003-07-02

Similar Documents

Publication Publication Date Title
US11361728B2 (en) Gate driving circuit and display apparatus having the same
JP4359038B2 (ja) レベル・シフタを内蔵したシフト・レジスタ
US7233308B2 (en) Shift register
US4532506A (en) Matrix display and driving method therefor
US6345085B1 (en) Shift register
KR100574363B1 (ko) 레벨 쉬프터를 내장한 쉬프트 레지스터
KR100832252B1 (ko) 펄스 출력 회로
CN101192391B (zh) 半导体电路、扫描电路及采用该扫描电路的显示装置
US9601073B2 (en) Shift register
KR100370332B1 (ko) 주사선 구동 회로를 갖는 평면 표시 장치, 및 그 구동 방법
JP2708006B2 (ja) 薄膜集積回路
CN110364125B (zh) 扫描驱动器
US20180149911A1 (en) Drive circuit of display device
US11823597B2 (en) Driving unit, gate driving circuit, array substrate, and display apparatus
KR20050070195A (ko) 쉬프트 레지스터
KR100896404B1 (ko) 레벨 쉬프터를 갖는 쉬프트 레지스터
US20240135898A1 (en) Display substrate and display device
KR100415618B1 (ko) 쉬프트 레지스터
KR100835518B1 (ko) 레벨 쉬프트 회로
JPH04251818A (ja) 液晶表示装置
KR20010110159A (ko) 회로기판 및 평면표시장치
JP2002280882A (ja) 信号波形成形回路、駆動回路及びこの駆動回路を備えた表示装置

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20121228

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20131227

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20141230

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20151228

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20161214

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20171218

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20181226

Year of fee payment: 16