JP3320957B2 - トランジスタ回路およびそれを用いる画像表示装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、ＣＭＯＳ構成のク
ロックトインバータに好適に実施されるトランジスタ回
路および前記ＣＭＯＳクロックトインバータを用いるＴ
ＦＴアクティブマトリクス型液晶表示装置などで実現さ
れる画像表示装置に関する。

【０００２】

【従来の技術】図８は、基本的なＣＭＯＳ（相補型金属
酸化膜半導体）構成のインバータ回路１の電気回路図で
ある。このインバータ回路１は、Ｐチャネルのトランジ
スタｔｐと、Ｎチャネルのトランジスタｔｎとが、ハイ
レベルＶｄｄの電源ラインとローレベルＶｓｓの電源ラ
インとの間に直列に介在されて構成されている。したが
って、トランジスタｔｐのソースは前記ハイレベルＶｄ
ｄの電源ラインに接続され、トランジスタｔｎのソース
は前記ローレベルＶｓｓの電源ラインに接続される。ま
た、トランジスタｔｐ，ｔｎのゲートには共通に入力信
号ＩＮが入力され、さらにまたドレインからは出力信号
ＯＵＴが導出される。

【０００３】このようなＣＭＯＳ構成のトランジスタ回
路を構成する場合には、負荷側にハイ側電位を書込む時
間と、ロー側電位を書込む時間とが等しくなるように設
計することが一般的である。このように書込み時間を等
しくすることは、ハイ側電位を書込むトランジスタｔｐ
のオン電流Ｉｐと、ロー側電位を書込むトランジスタｔ
ｎのオン電流Ｉｎとを等しくすることによって、すなわ
ちオン抵抗ＲｐとＲｎとを等しくすることによって実現
可能である。

【０００４】しかしながら、トランジスタｔｐとトラン
ジスタｔｎとの間には、キャリア移動度や閾値電圧の違
い等によって、単位チャネル幅Ｗ当りのオン電流、すな
わち駆動能力に差が生じてしまう。したがって、前記オ
ン電流Ｉｐ，Ｉｎを同一にするために、従来からＰチャ
ネルのトランジスタｔｐとＮチャネルのトランジスタｔ
ｎとのチャネル幅を、相互に同一の値にするのではな
く、異なる値が用いられている。

【０００５】図９は、上述のような従来技術の手法によ
って設計されたクロックトインバータ２の電気回路図で
ある。このクロックトインバータ２は、前記トランジス
タｔｐ，ｔｎに対応するトランジスタｔｒ２，ｔｒ３
と、クロック信号ＣＫおよびクロック反転信号ＣＫ_- に
よってそれぞれ駆動されるトランジスタｔｒ４，ｔｒ１
とを備えて構成されている。

【０００６】したがって、トランジスタｔｒ１のソース
はハイレベルＶｄｄの電源ラインに接続され、ドレイン
はトランジスタｔｒ２のソースに接続され、ゲートには
クロック反転信号ＣＫ_- が入力される。また、トランジ
スタｔｒ４のソースは前記ローレベルＶｓｓの電源ライ
ンに接続され、ドレインはトランジスタｔｒ３のソース
に接続され、ゲートにはクロック信号ＣＫが入力され
る。

【０００７】このクロックトインバータ２の場合には、
以下、Ｐチャネルのトランジスタｔｒ１，ｔｒ２と、Ｎ
チャネルのトランジスタｔｒ３，ｔｒ４との駆動能力の
比を１：２とする。したがって、トランジスタｔｒ１，
ｔｒ２と、トランジスタｔｒ３，ｔｒ４とを同一形状に
形成すると、トランジスタｔｒ１，ｔｒ２は、トランジ
スタｔｒ３，ｔｒ４の２倍のオン抵抗を有することにな
り、オン電流は１／２となる。

【０００８】このため、この図９で示すクロックトイン
バータ２では、トランジスタｔｒ３，ｔｒ４のチャネル
幅をＷとすると、トランジスタｔｒ１，ｔｒ２のチャネ
ル幅を２Ｗとしている。このようにして、全てのトラン
ジスタｔｒ１〜ｔｒ４が相互に等しいオン抵抗Ｒとなっ
て、上述のようにオン電流Ｉｐ，Ｉｎが相互に等しくな
るように構成されている。

【０００９】

【発明が解決しようとする課題】一方、消費電力につい
て考えてみると、トランジスタｔｒ１〜ｔｒ４の消費電
力Ｅは、動作周波数をｆとし、ソース−ドレイン間電圧
をＶとし、付加されている容量をＣとすると、 Ｅ＝ｆ・Ｃ・Ｖ² …（１） で表される。

【００１０】ここで、クロックトインバータ２が１段の
構成であるときには、上述のようにチャネル幅を２倍と
したことによって、クロックラインの有するゲート容量
は２倍となるけれども、たとえばチャネル幅／チャネル
長＝４／４（μｍ）のトランジスタのチャネル幅を８
（μｍ）とした場合の前記ゲート容量の増加分は数ｆＦ
と僅かな量であり、消費電力の増加は僅かである。

【００１１】しかしながら、上述のようなクロックトイ
ンバータ２は、単体で用いられることはなく、たとえば
シフトレジスタを実現する場合には、該クロックトイン
バータが数個使用されている。さらに画像表示装置の駆
動回路では、その解像度等にもよるけれども、前記シフ
トレジスタが数百個用いられている。したがって、上述
のように駆動能力の整合を得るためにＰチャネルのトラ
ンジスタのチャネル幅を２倍にすると、クロックライン
に付加されることになるゲート容量の増加分もクロック
トインバータ単体の場合に比べて数百倍となってしま
う。特に前記クロック信号は、前記駆動回路中で最も周
波数の高い信号であり、該クロックラインでの消費電力
が無視できない値となる。

【００１２】本発明の目的は、周辺回路との整合を保持
しつつ、消費電力を低減することができるトランジスタ
回路およびそれを用いる画像表示装置を提供することで
ある。

【００１３】

【課題を解決するための手段】請求項１の発明に係るト
ランジスタ回路は、ＣＭＯＳ構成のトランジスタ回路で
あって、ＣＭＯＳの一方のチャネル極性のトランジスタ
としてのチャネル極性およびチャネル長が等しいｎ個の
複数のトランジスタが直列接続された直列回路と、ＣＭ
ＯＳの他方のチャネル極性のトランジスタからなる回路
であって前記直列回路に接続される他極性回路とを、前
記直列回路と前記他極性回路との接続点から入力として
のハイレベルの電圧およびローレベルの電圧からなる駆
動信号に応じた出力としてのハイレベルの電圧またはロ
ーレベルの電圧が導出されるように、かつ、前記入力に
応じて選択される前記直列回路および前記他極性回路の
一方のみに電流が流れて前記出力が導出されるように備
え、前記直列回路および前記他極性回路のトランジスタ
のそれぞれのゲートに前記駆動信号が入力されるトラン
ジスタ回路において、前記直列回路のトランジスタのう
ち、最も高周波の前記駆動信号がゲートに入力されるト
ランジスタのチャネル幅を所定のチャネル幅のｘ倍（１
／ｎ＜ｘ＜１）とするとき、前記直列回路の残余のトラ
ンジスタのチャネル幅を前記所定のチャネル幅の（ｎ−
１）ｘ／（ｎｘ−１）倍に形成することを特徴とする。

【００１４】上記の構成によれば、他極性回路との整
合、たとえばこのようなチャネル幅の変更がＣＭＯＳ構
成のクロックトインバータのＰチャネル側に適用される
ときには、Ｎチャネル側の回路とのオン抵抗を一定に保
持して整合を保ったまま、直列回路のトランジスタのう
ちの最も高周波の駆動信号が入力されるトランジスタの
ゲート容量を削減し、消費電力を削減することができ
る。すなわち、たとえば前記クロックトインバータの構
成において、最も高周波の駆動信号としてのクロック信
号が入力されるトランジスタのチャネル幅を所定のチャ
ネル幅の２／３倍とし、これに対応して、直列回路のト
ランジスタのうちの残余のトランジスタである、データ
信号が入力されるトランジスタのチャネル幅を上記所定
のチャネル幅の２倍とすることによって、これら２つの
トランジスタによるオン抵抗の合成値を一定に保持した
まま、前記クロック信号が与えられるトランジスタのゲ
ート容量を２／３に減少することができる。

【００１５】また、最も高周波の駆動信号が入力される
トランジスタのチャネル幅を前記２／３倍とし、残余の
トランジスタのチャネル幅を２倍とする以外にも、該ト
ランジスタ回路のオン抵抗の合成値を一定に保ったま
ま、たとえば最も高周波の駆動信号が入力されるトラン
ジスタのチャネル幅が３／４倍に対して、残余のトラン
ジスタのチャネル幅が３／２倍等のように、種々の組合
わせを実現することができる。

【００１６】さらにまた請求項２の発明に係るトランジ
スタ回路は、ＣＭＯＳ構成のクロックトインバータから
なるトランジスタ回路であって、前記直列回路は前記ク
ロックトインバータの少なくともいずれか一方のチャネ
ル極性側に、各前記直列回路のチャネル極性に対する他
方のチャネル極性側の回路が前記他極性回路となるよう
に備えられ、前記最も高周波の前記駆動信号がクロック
信号であることを特徴とする。

【００１７】上記の構成によれば、ＣＭＯＳ構成のクロ
ックトインバータからなるトランジスタ回路のＮチャネ
ル側およびＰチャネル側の少なくともいずれか一方のチ
ャネル極性側に直列回路が備えられ、また、各直列回路
のチャネル極性に対する他方のチャネル極性側の回路が
他極性回路となる。したがってデータ信号が入力される
前記残余のトランジスタに対して、前記最も高周波の駆
動信号であるクロック信号が入力され、たとえば数百倍
の周波数で駆動されるトランジスタの消費電力を、前記
たとえば２／３倍などの倍率に対応した値に削減するこ
とができ、該トランジスタ回路の消費電力をほぼこの倍
率に対応した値に削減することができる。

【００１８】また請求項３の発明に係る画像表示装置
は、マトリクス状に配列された画素電極と、前記画素電
極を駆動するためのスイッチング素子と、前記スイッチ
ング素子を走査駆動する走査駆動回路と、前記走査駆動
回路によって走査されているスイッチング素子を介して
前記画素電極へ表示すべき画像に対応したレベルのデー
タ信号を与えてゆくデータ駆動回路とを備える画像表示
装置において、前記走査駆動回路またはデータ駆動回路
のうち、少なくともいずれか一方が前記請求項１または
２に記載のトランジスタ回路によって実現されることを
特徴とする。

【００１９】上記の構成によれば、液晶表示装置などの
マトリクス状に配列された画素電極を有する画像表示装
置の走査駆動回路またはデータ駆動回路のうち、少なく
ともいずれか一方において、前記トランジスタ回路がシ
フトレジスタなどに用いられる。したがって、効果的に
消費電力を削減することができる。

【００２０】さらにまた請求項４の発明に係る画像表示
装置は、前記走査駆動回路および前記データ駆動回路
が、前記画素電極およびスイッチング素子とともに同一
の絶縁性基板上にモノシリック形成されていることを特
徴とする。

【００２１】上記の構成によれば、前記シフトレジスタ
などを実現する前記トランジスタ回路が、画素電極およ
びそのスイッチング素子とともにモノシリック形成され
るので、該トランジスタ回路は電子移動度の低い多結晶
シリコンなどで実現されることになり、したがって本発
明を特に効果的に実施することができる。

【００２２】

【発明の実施の形態】本発明の実施の一形態について図
１〜図６に基づいて説明すれば以下のとおりである。

【００２３】図１は、本発明の実施の一形態のトランジ
スタ回路であるクロックトインバータ１１の電気回路図
である。このクロックトインバータ１１は、ハイレベル
Ｖｄｄの電源ラインと、ローレベルＶｓｓの電源ライン
との間に、トランジスタＴｒ１〜Ｔｒ４が直列に介在さ
れて構成されている。

【００２４】このクロックトインバータ１１は、ＣＭＯ
Ｓ構造のクロックトインバータであり、したがって前記
ハイレベルＶｄｄの電源ラインと、入力端子Ｐ１および
出力端子Ｐ２との間に介在されるトランジスタＴｒ１，
Ｔｒ２はＰチャネルであり、前記入力端子Ｐ１および出
力端子Ｐ２と、ローレベルＶｓｓの電源ラインとの間に
介在されるトランジスタＴｒ３，Ｔｒ４はＮチャネルで
ある。

【００２５】トランジスタＴｒ１のソースは前記ハイレ
ベルＶｄｄの電源ラインに接続され、ゲートには入力端
子Ｐ３からクロック反転信号ＣＫ_- が入力され、ドレイ
ンはトランジスタＴｒ２のソースに接続される。またト
ランジスタＴｒ４のソースはローレベルＶｓｓの電源ラ
インに接続され、ゲートには入力端子Ｐ４からクロック
信号ＣＫが入力され、ドレインはトランジスタＴｒ３の
ソースに接続される。トランジスタＴｒ２，Ｔｒ３のゲ
ートには前記入力端子Ｐ１への入力信号ＩＮが共通に入
力され、またドレインからは出力端子Ｐ２へ出力信号Ｏ
ＵＴが出力される。

【００２６】サンプリング信号である前記入力信号ＩＮ
は、後述するようにたとえば３１．５ｋＨｚであり、こ
れに対してクロック信号ＣＫおよびクロック反転信号Ｃ
Ｋ_-は、たとえば後述するように２５．２ＭＨｚであ
る。したがってトランジスタＴｒ２，Ｔｒ３に対して、
トランジスタＴｒ１，Ｔｒ４の駆動周波数が８００倍と
なる。また、ＰチャネルのトランジスタＴｒ１，Ｔｒ２
と、ＮチャネルのトランジスタＴｒ３，Ｔｒ４との駆動
能力の比を、１：２とする。すなわち、チャネル幅が等
しい同一のトランジスタサイズで、Ｐチャネルのトラン
ジスタＴｒ１，Ｔｒ２のオン抵抗は、Ｎチャネルのトラ
ンジスタＴｒ３，Ｔｒ４の２倍の値であるとする。

【００２７】したがって、本実施の一形態では、駆動周
波数が高く、かつゲート寄生容量が大きくなるトランジ
スタＴｒ１の消費電力の削減を図る。すなわち、従来の
設計手法では、トランジスタＴｒ３，Ｔｒ４のチャネル
幅をそれぞれＷとして、オン抵抗をそれぞれＲとし、こ
れに対してトランジスタＴｒ１，Ｔｒ２のチャネル幅を
それぞれ２Ｗとし、これによってオン抵抗をそれぞれＲ
としていたのに対して、本実施の一形態では、トランジ
スタＴｒ１のゲート幅を前記２Ｗの２／３倍とし、これ
に対してトランジスタＴｒ２のゲート幅を前記２Ｗの２
倍とする。したがって、トランジスタＴｒ１，Ｔｒ２の
オン抵抗は、それぞれ３Ｒ／２，Ｒ／２となり、オン抵
抗の合成値は、Ｎチャネル側と等しい２Ｒのままとな
る。

【００２８】したがって、前記式１から、トランジスタ
Ｔｒ２の消費電力は２倍となるけれども、トランジスタ
Ｔｒ１の消費電力は２／３倍となる。ここでまた、前記
式１から、トランジスタＴｒ１，Ｔｒ２の駆動周波数の
差から、トランジスタＴｒ１の消費電力はトランジスタ
Ｔｒ２のほぼ８００倍であり、したがってトランジスタ
Ｔｒ２の消費電力の増加分はほぼ無視することができ、
トランジスタＴｒ１，Ｔｒ２の直列回路における消費電
力は、従来手法による構成の場合の約６７％にまで削減
することができる。このようにして、Ｎチャネル側のト
ランジスタＴｒ３，Ｔｒ４の直列回路との整合を保ちつ
つ、クロックラインに付加されるゲート容量を低減し、
クロックラインにおける消費電力の低減を図ることがで
きる。以上のことは、トランジスタＴｒ３，Ｔｒ４につ
いても同様に適用することができる。

【００２９】図２は上述のようなクロックトインバータ
１１を備えて構成されるシフトレジスタＳＲｉ，ＳＲ
（ｉ＋１），…（以下、総称するときは参照符ＳＲで示
す）を備えるデータ駆動回路２１の電気的構成を示すブ
ロック図であり、図３はそのシフトレジスタＳＲの具体
的構成を示す電気回路図であり、図４はそのデータ駆動
回路２１がモノシリック形成される液晶表示装置２２の
電気的構成を示すブロック図である。

【００３０】液晶表示装置２２は、液晶を封止する一対
の絶縁性基板の一方に、走査信号線ＧＬｊ，ＧＬ（ｊ＋
１），…（以下、総称するときは参照符ＧＬで示す）
と、この走査信号線ＧＬに電気的に絶縁されて直交する
データ信号線ＳＬｉ，ＳＬ（ｉ＋１），…（総称すると
きには参照符ＳＬで示す）とが形成されるとともに、そ
れらの信号線ＧＬ，ＳＬによって区画された領域にＴＦ
Ｔ（薄膜トランジスタ）を備える画素アレイ２３が形成
されるＴＦＴアクティブマトリクス型の液晶表示装置で
ある。

【００３１】前記画素アレイ２３は、図５で示すよう
に、前記ＴＦＴ２４と、画素電極２５と、補助容量２６
とを備えて構成されている。前記ＴＦＴ２４のゲートは
前記走査信号線ＧＬに接続され、ソースは前記データ信
号線ＳＬに接続される。したがって、前記走査信号線Ｇ
Ｌへの走査信号によって該画素アレイ２３が選択される
と、ＴＦＴ２４が導通してデータ信号線ＳＬからの電荷
がＴＦＴ２４のドレインから画素電極２５および補助容
量２６に印加される。前記画素電極２５の対向電極２７
および補助容量２６の対向電極２８は、共通電極２９に
接続されている。したがって、前記ＴＦＴ２４のオン期
間に液晶容量３０および補助容量２６に書込まれた電荷
が次の走査タイミングまで保持されるとともに、前記電
荷によって液晶層の透過率または反射率が変調され、こ
うしてマトリクス配列されている画素アレイ２３によっ
て、画像表示が行われる。

【００３２】図４を参照して、前記走査信号線ＧＬに
は、シフトレジスタなどで実現される走査駆動回路３１
から、垂直同期信号に対応した走査開始信号ＳＰＧによ
ってリセットされ、１水平走査期間に対応した周期のク
ロック信号ＣＫＧおよびクロック反転信号ＣＫＧ_- に応
答して、前記各走査信号線ＧＬに、順次、走査信号が出
力されてゆく。前記クロック信号ＣＫＧおよびクロック
反転信号ＣＫＧ_- の周波数は、たとえば該液晶表示装置
２２がＶＧＡ（Video Graphics Array）仕様であるとき
には、 ５２５×６０＝３１．５（ｋＨｚ） となる。

【００３３】また前記データ駆動回路２１は、図２で示
すように、前記各データ信号線ＳＬに個別的に対応した
前記シフトレジスタＳＲおよびサンプルホールド回路Ｓ
Ｈｉ，ＳＨ（ｉ＋１），…（総称するときは参照符ＳＨ
で示す）を備えて構成されている。このデータ駆動回路
２１は、水平同期信号に対応したサンプリング開始信号
ＳＰＳに応答し、クロック信号ＣＫＳおよびクロック反
転信号ＣＫＳ_- のタイミングで、表示すべき画像のレベ
ルに対応したデータ信号ＤＡＴＡを取込んで、前記デー
タ信号線ＳＬへ、順次、出力してゆく。前記クロック信
号ＣＫＳおよびクロック反転信号ＣＫＳ_- は、たとえば
該液晶表示装置２２が、前記ＶＧＡ仕様であり、かつク
ロックラインが１系統であるときには、帰線期間を含め
て、 ８００×５２５×６０＝２５．２（ＭＨｚ） である。またこのＶＧＡ仕様の場合、データ信号線ＳＬ
は６４０本であり、走査信号線ＧＬは４８０本となる。

【００３４】前記データ駆動回路２１および走査駆動回
路３１は、前記絶縁性基板の相互に隣接した端面に臨ん
で、前記ＴＦＴ２４および画素電極２５などとともに、
同一工程でモノシリック形成される。これによって、該
液晶表示装置２２の小型軽量化、低コスト化および低消
費電力化が図られている。しかしながら、前記データ駆
動回路２１および走査駆動回路３１は、集積回路素子と
して前記絶縁性基板とは別体で実現されるときには、プ
ロセス温度が高く、駆動能力の高い単結晶シリコンで形
成可能であるけれども、このようにモノシリック形成さ
れる場合には、前記絶縁性基板として、たとえば６００
℃以下のプロセス温度で使用される安価な低融点ガラス
基板に対応して、多結晶シリコン薄膜で形成される。

【００３５】図２を参照して、前記各シフトレジスタＳ
Ｒは、前段からのサンプリング開始信号ＳＰＳを前記ク
ロック信号ＣＫＳおよびクロック反転信号ＣＫＳ_- に同
期して保持するクロックトインバータＣＩＮＶ１と、該
クロックトインバータＣＩＮＶ１の出力を反転して出力
するインバータＩＮＶと、該インバータＩＮＶの出力を
前記クロック信号ＣＫＳおよびクロック反転信号ＣＫＳ
_- のタイミングで保持して、インバータＩＮＶの入力側
に帰還するクロックトインバータＣＩＮＶ２とを備えて
構成されている。

【００３６】すなわち、クロックトインバータＣＩＮＶ
１は、図６（ｂ）で示されるクロック信号ＣＫＳおよび
図６（ｃ）で示されるクロック反転信号ＣＫＳ- に応答
して、図６（ｄ）で示すように導通／開放動作を行って
おり、またクロックトインバータＣＩＮＶ２は図６
（ｅ）で示すような導通／開放動作を行っている。ここ
で、図６（ａ）で示すサンプリング開始信号ＳＰＳが入
力されると、クロックトインバータＣＩＮＶ１は、時刻
ｔ１で示すクロック信号ＣＫＳの立上がりタイミング、
すなわちクロック反転信号ＣＫＳ_- の立下がりタイミン
グから、前記サンプリング開始信号ＳＰＳをラッチし、
したがってインバータＩＮＶの入力は、図６（ｆ）で示
すようにローレベルになる。

【００３７】前記クロックトインバータＣＩＮＶ１の導
通期間はクロックトインバータＣＩＮＶ２は開放してお
り、時刻ｔ２で示すクロックトインバータＣＩＮＶ２の
導通タイミングには前記クロックトインバータＣＩＮＶ
１の出力が開放となり、これに対してクロックトインバ
ータＣＩＮＶ２はインバータＩＮＶからのハイレベルの
出力をラッチしてローレベルの出力を導出し、これによ
ってインバータＩＮＶへの入力は、前記図６（ｆ）で示
すようにローレベルのままとなる。したがって、インバ
ータＩＮＶからの出力は、図６（ｇ）で示すようにな
る。こうして、１段のシフトレジスタＳＲｉによって前
記サンプリング開始信号ＳＰＳがクロック信号ＣＫＳお
よびクロック反転信号ＣＫＳ_- の半周期分だけ遅延され
て出力されることになる。

【００３８】次段のシフトレジスタＳＲ（ｉ＋１）で
は、図３で示すように、クロックトインバータＣＩＮＶ
１のトランジスタＴｒ１，Ｔｒ２およびクロックトイン
バータＣＩＮＶ２のトランジスタＴｒ３，Ｔｒ４にクロ
ック信号ＣＫＳが入力され、クロックトインバータＣＩ
ＮＶ１のトランジスタＴｒ３，Ｔｒ４およびクロックト
インバータＣＩＮＶ２のトランジスタＴｒ１，Ｔｒ２に
クロック反転信号ＣＫＳ_- が入力される。したがって、
該シフトレジスタＳＲ（ｉ＋１）からの出力は、図６
（ｈ）で示すようになる。

【００３９】一方、図２を参照して、各サンプルホール
ド回路ＳＨは、ＮＡＮＤゲート３２と、５つのインバー
タＩＮＶ２〜ＩＮＶ６と、出力回路３３とを備えて構成
されている。ＮＡＮＤゲート３２は、対応するシフトレ
ジスタ、たとえばＳＲｉと、次段のシフトレジスタ、し
たがってＳＲ（ｉ＋１）とからの出力がともにハイレベ
ルとなると、ローレベルの出力を導出する。前記ＮＡＮ
Ｄゲート３２の出力は、３つのインバータＩＮＶ２〜Ｉ
ＮＶ４を介して反転されて、ＣＭＯＳＦＥＴから成る出
力回路３３の一方のトランジスタ３３ａのゲートに入力
されるともに、２つのインバータＩＮＶ５，ＩＮＶ６を
介して前記出力回路３３の他方のトランジスタ３３ｂの
ゲートに入力される。トランジスタ３３ａのドレインお
よびトランジスタ３３ｂのソースは、共通に画像信号源
に接続される信号線３４に接続されており、またトラン
ジスタ３３ａのソースおよびトランジスタ３３ｂのドレ
インは、共通に前記データ信号線ＳＬｉに接続されてい
る。

【００４０】したがって、ＮＡＮＤゲート３２への２つ
の入力がともにハイレベルであって、該ＮＡＮＤゲート
３２がローレベルの出力を導出すると、トランジスタ３
３ａ，３３ｂが導通して、前記信号線３４からのデータ
信号ＤＡＴＡがデータ信号線ＳＬｉに出力されることに
なる。こうして、各サンプルホールド回路ＳＨからデー
タ信号線ＳＬへ、順次、表示すべき画像のレベルに対応
したデータ信号ＤＡＴＡが出力されることになる。

【００４１】したがって、このように構成される液晶表
示装置２２では、前記ＶＧＡ仕様の場合で、クロックラ
インに付加される容量は、６４０段分のクロックトイン
バータＣＩＮＶ１のゲート容量および配線等の寄生容量
の総和となり、かつこのクロックラインは、該液晶表示
装置２２内で最も高速で、最も大きな付加を駆動するも
のであり、前述のように該クロックラインにおける消費
電力を２／３とすることによって、該液晶表示装置２２
の消費電力を飛躍的に低減することができる。

【００４２】特に、成膜の温度が低く、前述のように大
型化および低コスト化に好都合な多結晶シリコンから成
るＴＦＴ液晶表示装置において、ドライバモノシリック
を実現するにあたって、トランジスタのチャネル幅が大
きく、すなわちゲート容量が増加してしまうのに対し
て、本発明を用いることで顕著な効果を得ることができ
る。

【００４３】本発明の実施の他の形態について、図７に
基づいて説明すれば以下のとおりである。

【００４４】図７は、本発明の実施の他の形態のトラン
ジスタ回路であるＮＯＲ回路４１の電気回路図である。
このＮＯＲ回路４１は、前記クロックトインバータ１１
のトランジスタＴｒ１，Ｔｒ４にそれぞれ対応するクロ
ックゲート用のトランジスタＴｒ１１，Ｔｒ１６と、論
理計算用のトランジスタＴｒ１２〜Ｔｒ１５とを備えて
構成されている。

【００４５】前記ハイレベルＶｄｄの電源ラインと出力
端子Ｐ１０との間には、３つのＰチャネルのトランジス
タＴｒ１１〜Ｔｒ１３が直列に接続されている。これに
対して、前記出力端子Ｐ１０と前記ローレベルＶｓｓの
電源ラインとの間には、ＮチャネルのトランジスタＴｒ
１４，Ｔｒ１５の並列回路と、Ｎチャネルの前記トラン
ジスタＴｒ１６とが直列に介在されている。

【００４６】トランジスタＴｒ１２，Ｔｒ１５のゲート
には、入力端子Ｐ１１からの第１の入力信号ＩＮ１が入
力され、これに対してトランジスタＴｒ１３，Ｔｒ１４
のゲートには、入力端子Ｐ１２からの第２の入力信号Ｉ
Ｎ２が入力される。トランジスタＴｒ１１のゲートに
は、入力端子Ｐ１３から前記クロック反転信号ＣＫ_- が
入力され、トランジスタＴｒ１６のゲートには、入力端
子Ｐ１４から前記クロック信号ＣＫが入力される。

【００４７】なお、クロック信号ＣＫおよびクロック反
転信号ＣＫ_- は、入力信号ＩＮ１，ＩＮ２によりも充分
高速であるとする。また、ＰチャネルのトランジスタＴ
ｒ１１〜Ｔｒ１３と、ＮチャネルのトランジスタＴｒ１
４〜Ｔｒ１６との駆動能力の比は、前記クロックトイン
バータ１１と同様に、１：２であるとする。

【００４８】このように構成されるＮＯＲ回路４１にお
いて、従来の手法では、トランジスタＴｒ１４〜Ｔｒ１
６のチャネル幅をＷとするとき、トランジスタＴｒ１１
〜Ｔｒ１３のチャネル幅は３Ｗとされる。これに対して
本発明では、トランジスタＴｒ１１のチャネル幅は１／
２倍の３Ｗ／２とされ、トランジスタＴｒ１２，Ｔｒ１
３のチャネル幅は２倍の６Ｗとされる。

【００４９】これによって、トランジスタＴｒ１１〜Ｔ
ｒ１３のオン抵抗は、２Ｒ／３から、トランジスタＴｒ
１１が４Ｒ／３へ、トランジスタＴｒ１２，Ｔｒ１３が
Ｒ／３となる。したがって、オン抵抗の合成値を２Ｒと
したままで、Ｎチャネル側と整合を保ちつつ、クロック
ラインに付加されるゲート容量を１／２倍とすることが
できる。

【００５０】このように本発明は、前記クロックトイン
バータ１１以外にも、同極性のトランジスタが直列接続
されて協働動作を行い、かつ駆動周波数が相互に異なる
ようなトランジスタ回路に好適に実施することができ
る。

【００５１】またその場合、ｎ個の直列接続されたトラ
ンジスタのうち、高周波駆動されるトランジスタのチャ
ネル幅を任意のｘ倍とすると、残余の低周波駆動される
トランジスタのチャネル幅を（ｎ−１）ｘ／（ｎｘ−
１）倍に形成することによって、オン抵抗を保持したま
ま、消費電力をほぼｘ倍に削減することができる。

【００５２】

【発明の効果】請求項１の発明に係るトランジスタ回路
では、以上のように、ＣＭＯＳ構成のトランジスタ回路
であって、ＣＭＯＳの一方のチャネル極性のトランジス
タとしてのチャネル極性およびチャネル長が等しいｎ個
の複数のトランジスタが直列接続された直列回路と、Ｃ
ＭＯＳの他方のチャネル極性のトランジスタからなる回
路であって前記直列回路に接続される他極性回路とを、
前記直列回路と前記他極性回路との接続点から入力とし
てのハイレベルの電圧およびローレベルの電圧からなる
駆動信号に応じた出力としてのハイレベルの電圧または
ローレベルの電圧が導出されるように、かつ、前記入力
に応じて選択される前記直列回路および前記他極性回路
の一方のみに電流が流れて前記出力が導出されるように
備え、前記直列回路および前記他極性回路のトランジス
タのそれぞれのゲートに前記駆動信号が入力されるトラ
ンジスタ回路において、前記直列回路のトランジスタの
うち、最も高周波の前記駆動信号がゲートに入力される
トランジスタのチャネル幅を所定のチャネル幅のｘ倍
（１／ｎ＜ｘ＜１）とするとき、前記直列回路の残余の
トランジスタのチャネル幅を前記所定のチャネル幅の
（ｎ−１）ｘ／（ｎｘ−１）倍に形成する。

【００５３】それゆえ、他の回路との整合を保ったま
ま、直列回路のトランジスタのうちの最も高周波の駆動
信号が入力されるトランジスタのゲート容量を削減し、
消費電力を削減することができる。

【００５４】また、種々のチャネル幅の組合わせを実現
することができる。

【００５５】さらにまた請求項２の発明に係るトランジ
スタ回路では、以上のように、ＣＭＯＳ構成のクロック
トインバータからなるトランジスタ回路であって、前記
直列回路は前記クロックトインバータの少なくともいず
れか一方のチャネル極性側に、各前記直列回路のチャネ
ル極性に対する他方のチャネル極性側の回路が前記他極
性回路となるように備えられ、前記最も高周波の前記駆
動信号がクロック信号である。

【００５６】それゆえ、データ信号が入力される前記残
余のトランジスタに対して、たとえば数百倍の周波数で
駆動される、最も高周波の駆動信号であるクロック信号
が入力されるトランジスタの消費電力を削減することが
でき、該トランジスタ回路の消費電力を、ほぼクロック
信号が入力されるトランジスタのチャネル幅の倍率に対
応した値に削減することができる。

【００５７】また請求項３の発明に係る画像表示装置で
は、以上のように、液晶表示装置などのマトリクス状に
配列された画素電極を有する画像表示装置の走査駆動回
路またはデータ駆動回路のうち、少なくともいずれか一
方に前記トランジスタ回路が用いられる。

【００５８】それゆえ、多段に構成される前記走査駆動
回路およびデータ駆動回路の消費電力を効果的に削減す
ることができる。

【００５９】さらにまた請求項４の発明に係る画像表示
装置では、以上のように、前記トランジスタ回路が、画
素電極およびそのスイッチング素子とともに、モノシリ
ック形成される。

【００６０】それゆえ、電子移動度の低い多結晶シリコ
ンなどで実現されることになる前記トランジスタ回路
に、本発明を特に効果的に実施することができる。

【図面の簡単な説明】

【図１】本発明の実施の一形態のトランジスタ回路であ
るクロックトインバータの電気回路図である。

【図２】前記クロックトインバータを有するシフトレジ
スタを備えるデータ駆動回路の電気的構成を示すブロッ
ク図である。

【図３】図２で示すシフトレジスタの具体的構成を示す
電気回路図である。

【図４】前記データ駆動回路がモノシリック形成される
液晶表示装置の電気的構成を示すブロック図である。

【図５】前記液晶表示装置における画素アレイの構成を
示す電気回路図である。

【図６】前記シフトレジスタの動作を説明するための波
形図である。

【図７】本発明の実施の他の形態のトランジスタ回路で
あるＮＯＲ回路の電気回路図である。

【図８】基本的なＣＭＯＳインバータの電気回路図であ
る。

【図９】典型的な従来技術のクロックトインバータの電
気回路図である。

【符号の説明】

１１ クロックトインバータ（トランジスタ回
路） ２１ データ駆動回路 ２２ 液晶表示装置（画像表示装置） ２３ 画素アレイ ２４ ＴＦＴ ２５ 画素電極 ２６ 補助容量 ３０ 液晶容量 ３１ 走査駆動回路 ４１ ＮＯＲ回路（トランジスタ回路） ＣＩＮＶ１ クロックトインバータ（トランジスタ回
路） ＣＩＮＶ２ クロックトインバータ（トランジスタ回
路） ＧＬ 走査信号線 ＳＨ サンプルホールド回路 ＳＬ データ信号線 ＳＲ シフトレジスタ Ｔｒ１ トランジスタ Ｔｒ２ トランジスタ Ｔｒ３ トランジスタ Ｔｒ４ トランジスタ Ｔｒ１１ トランジスタ Ｔｒ１２ トランジスタ Ｔｒ１３ トランジスタ Ｔｒ１４ トランジスタ Ｔｒ１５ トランジスタ Ｔｒ１６ トランジスタ

───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平４−28097（ＪＰ，Ａ) 特開 平７−239676（ＪＰ，Ａ) 特開 平６−3647（ＪＰ，Ａ) 特開 平１−289917（ＪＰ，Ａ) 特開 平６−244714（ＪＰ，Ａ) 特開 平２−350（ＪＰ，Ａ) 特開 昭61−151771（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G09G 3/00 - 3/38 G02F 1/133 H03K 3/26 - 3/36 H03K 19/00 - 19/096 G11C 19/00

Claims (4)

(57)【特許請求の範囲】
1. 【請求項１】ＣＭＯＳ構成のトランジスタ回路であっ
   て、ＣＭＯＳの一方のチャネル極性のトランジスタとし
   てのチャネル極性およびチャネル長が等しいｎ個の複数
   のトランジスタが直列接続された直列回路と、ＣＭＯＳ
   の他方のチャネル極性のトランジスタからなる回路であ
   って前記直列回路に接続される他極性回路とを、前記直
   列回路と前記他極性回路との接続点から入力としてのハ
   イレベルの電圧およびローレベルの電圧からなる駆動信
   号に応じた出力としてのハイレベルの電圧またはローレ
   ベルの電圧が導出されるように、かつ、前記入力に応じ
   て選択される前記直列回路および前記他極性回路の一方
   のみに電流が流れて前記出力が導出されるように備え、
   前記直列回路および前記他極性回路のトランジスタのそ
   れぞれのゲートに前記駆動信号が入力されるトランジス
   タ回路において、 前記直列回路のトランジスタのうち、最も高周波の前記
   駆動信号がゲートに入力されるトランジスタのチャネル
   幅を所定のチャネル幅のｘ倍（１／ｎ＜ｘ＜１）とする
   とき、前記直列回路の残余のトランジスタのチャネル幅
   を前記所定のチャネル幅の（ｎ−１）ｘ／（ｎｘ−１）
   倍に形成することを特徴とするトランジスタ回路。
2. 【請求項２】ＣＭＯＳ構成のクロックトインバータから
   なるトランジスタ回路であって、 前記直列回路は前記クロックトインバータの少なくとも
   いずれか一方のチャネル極性側に、各前記直列回路のチ
   ャネル極性に対する他方のチャネル極性側の回路が前記
   他極性回路となるように備えられ、前記最も高周波の前
   記駆動信号がクロック信号であることを特徴とする請求
   項１に記載のトランジスタ回路。
3. 【請求項３】マトリクス状に配列された画素電極と、前
   記画素電極を駆動するためのスイッチング素子と、前記
   スイッチング素子を走査駆動する走査駆動回路と、前記
   走査駆動回路によって走査されているスイッチング素子
   を介して前記画素電極へ表示すべき画像に対応したレベ
   ルのデータ信号を与えてゆくデータ駆動回路とを備える
   画像表示装置において、 前記走査駆動回路またはデータ駆動回路のうち、少なく
   ともいずれか一方が前記請求項１または２に記載のトラ
   ンジスタ回路によって実現されることを特徴とする画像
   表示装置。
4. 【請求項４】前記走査駆動回路および前記データ駆動回
   路が、前記画素電極およびスイッチング素子とともに同
   一の絶縁性基板上にモノシリック形成されていることを
   特徴とする請求項３記載の画像表示装置。