JPH1185114A - データ線駆動回路 - Google Patents
データ線駆動回路Info
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- JPH1185114A JPH1185114A JP9248753A JP24875397A JPH1185114A JP H1185114 A JPH1185114 A JP H1185114A JP 9248753 A JP9248753 A JP 9248753A JP 24875397 A JP24875397 A JP 24875397A JP H1185114 A JPH1185114 A JP H1185114A
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- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
- G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
- G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
- G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
- G09G3/3611—Control of matrices with row and column drivers
- G09G3/3685—Details of drivers for data electrodes
- G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
-
- G—PHYSICS
- G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
- G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
- G09G2300/00—Aspects of the constitution of display devices
- G09G2300/04—Structural and physical details of display devices
- G09G2300/0404—Matrix technologies
- G09G2300/0408—Integration of the drivers onto the display substrate
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- Chemical & Material Sciences (AREA)
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- Physics & Mathematics (AREA)
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- General Physics & Mathematics (AREA)
- Theoretical Computer Science (AREA)
- Liquid Crystal Display Device Control (AREA)
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
Abstract
(57)【要約】
【課題】 データ信号であるビデオ信号のサンプリング
のタイミングずれを極力抑え、表示品位を向上させる。 【解決手段】 クロック信号に従って順次サンプリング
パルスを発生するシフトレジスタ８と、シフトレジスタ
８の各段の出力に接続されたバッファ２０１，２０１・
・・と、バッファから出力されるサンプリングパルスに
応じてデータ信号をサンプリングするサンプリングスイ
ッチ６１，６２・・・とによりデータ線駆動回路９を構
成し、バッファには、シフトレジスタの出力をクロック
信号に同期させるための論理ゲートを設ける。
のタイミングずれを極力抑え、表示品位を向上させる。 【解決手段】 クロック信号に従って順次サンプリング
パルスを発生するシフトレジスタ８と、シフトレジスタ
８の各段の出力に接続されたバッファ２０１，２０１・
・・と、バッファから出力されるサンプリングパルスに
応じてデータ信号をサンプリングするサンプリングスイ
ッチ６１，６２・・・とによりデータ線駆動回路９を構
成し、バッファには、シフトレジスタの出力をクロック
信号に同期させるための論理ゲートを設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、アクティブマトリ
クスパネルに内蔵される駆動回路に係わり、特に多結晶
シリコンを用いた薄膜トランジスタ（以下、ＴＦＴとい
う）で形成されたデータ線駆動回路に関する。
クスパネルに内蔵される駆動回路に係わり、特に多結晶
シリコンを用いた薄膜トランジスタ（以下、ＴＦＴとい
う）で形成されたデータ線駆動回路に関する。
【０００２】
【従来の技術】多結晶シリコンを用いたＴＦＴを、マト
リクス配置された画素電極に対応して形成したアクティ
ブマトリクスパネルにおいては、マトリクス内でデータ
線及び走査線が直交配置されており、これらに各々デー
タ信号及び走査線信号を供給するデータ線駆動回路及び
走査線駆動回路は、パネルに内蔵されていた。
リクス配置された画素電極に対応して形成したアクティ
ブマトリクスパネルにおいては、マトリクス内でデータ
線及び走査線が直交配置されており、これらに各々デー
タ信号及び走査線信号を供給するデータ線駆動回路及び
走査線駆動回路は、パネルに内蔵されていた。
【０００３】このようなゲート線駆動回路の従来例を図
５に示す。図５において、１は画素部であり、複数本の
走査線１１，１２，・・・と複数本のデータ線２１，２
２，・・・が直交するように配置され、その交点近傍に
ＴＦＴ３１，３２，・・・が形成されている。各ＴＦＴ
のゲート電極は走査線に接続され、ドレイン電極がデー
タ線に接続されている。一方、ＴＦＴ３１，３２，・・
・の各ソース電極は、マトリクス状に配置された画素電
極４１，４２，・・・に接続され、対向電極ＣＯＭとの
間に液晶が狭持されている。尚、５１，５２，・・・は
補助容量を示す。
５に示す。図５において、１は画素部であり、複数本の
走査線１１，１２，・・・と複数本のデータ線２１，２
２，・・・が直交するように配置され、その交点近傍に
ＴＦＴ３１，３２，・・・が形成されている。各ＴＦＴ
のゲート電極は走査線に接続され、ドレイン電極がデー
タ線に接続されている。一方、ＴＦＴ３１，３２，・・
・の各ソース電極は、マトリクス状に配置された画素電
極４１，４２，・・・に接続され、対向電極ＣＯＭとの
間に液晶が狭持されている。尚、５１，５２，・・・は
補助容量を示す。
【０００４】走査線１１，１２，・・・には、図示しな
い走査線駆動回路から走査線信号が供給され、データ線
２１，２２，・・・には、データ信号であるビデオ信号
をサンプリングしてデータ線に供給するサンプリングス
イッチ６１，６２，・・・が各々挿入されている。８
は、このようなサンプリングスイッチ６１，６２，・・
・をオンさせるためのサンプリングパルスを生成するシ
フトレジスタであり、シフトレジスタ８の各段の出力は
インバータが複数段接続されたバッファ７１，７２に入
力され、このバッファから出力されるサンプリングパル
スが各サンプリングスイッチ６１，６２，・・・に入力
される。
い走査線駆動回路から走査線信号が供給され、データ線
２１，２２，・・・には、データ信号であるビデオ信号
をサンプリングしてデータ線に供給するサンプリングス
イッチ６１，６２，・・・が各々挿入されている。８
は、このようなサンプリングスイッチ６１，６２，・・
・をオンさせるためのサンプリングパルスを生成するシ
フトレジスタであり、シフトレジスタ８の各段の出力は
インバータが複数段接続されたバッファ７１，７２に入
力され、このバッファから出力されるサンプリングパル
スが各サンプリングスイッチ６１，６２，・・・に入力
される。
【０００５】シフトレジスタ８は、クロック信号ＣＬＫ
の立ち上がりに応じて動作するラッチ回路８１と、立ち
下がりで動作するラッチ回路８２が交互に接続されて構
成されており、初段の入力端子にはクロック信号ＣＬＫ
の約１周期分Ｈレベルとなるスタート信号ＳＴＨが入力
されている。クロック信号ＣＬＫは、各画素の液晶に対
する書き込みタイミングを決定するもので、ドットクロ
ックに同期している。
の立ち上がりに応じて動作するラッチ回路８１と、立ち
下がりで動作するラッチ回路８２が交互に接続されて構
成されており、初段の入力端子にはクロック信号ＣＬＫ
の約１周期分Ｈレベルとなるスタート信号ＳＴＨが入力
されている。クロック信号ＣＬＫは、各画素の液晶に対
する書き込みタイミングを決定するもので、ドットクロ
ックに同期している。
【０００６】より具体的には、ラッチ回路８１は、入力
信号が印加されるクロックドインバータ８１１と、その
出力が印加されるインバータ８１２と、このインバータ
８１２の入出力間に挿入されたクロックドインバータ８
１３とより成り、クロックドインバータ８１１はクロッ
ク信号ＣＬＫがＨレベルの期間オンし、クロックドイン
バータ８１３はクロック信号ＣＬＫがＬレベルの期間オ
ンする。ラッチ回路８２の構成もラッチ回路８１と同一
であるが、クロックドインバータ８２１はクロック信号
ＣＬＫがＬレベルの期間オンし、クロックドインバータ
８２３はクロック信号ＣＬＫがＨレベルの期間オンする
ようにしており、オンタイミングがラッチ回路８１とは
逆に設定されている。そして、シフトレジスタ８、バッ
ファ７１，７２，・・・、サンプリングスイッチ６１，
６２，・・・により、データ線駆動回路９を構成してい
る。
信号が印加されるクロックドインバータ８１１と、その
出力が印加されるインバータ８１２と、このインバータ
８１２の入出力間に挿入されたクロックドインバータ８
１３とより成り、クロックドインバータ８１１はクロッ
ク信号ＣＬＫがＨレベルの期間オンし、クロックドイン
バータ８１３はクロック信号ＣＬＫがＬレベルの期間オ
ンする。ラッチ回路８２の構成もラッチ回路８１と同一
であるが、クロックドインバータ８２１はクロック信号
ＣＬＫがＬレベルの期間オンし、クロックドインバータ
８２３はクロック信号ＣＬＫがＨレベルの期間オンする
ようにしており、オンタイミングがラッチ回路８１とは
逆に設定されている。そして、シフトレジスタ８、バッ
ファ７１，７２，・・・、サンプリングスイッチ６１，
６２，・・・により、データ線駆動回路９を構成してい
る。
【０００７】以上のように構成されているため、図６ア
に示すように、スタート信号ＳＴＨが入力されると、シ
フトレジスタ８の初段の出力であるサンプリングパルス
Ａ１はクロック信号ＣＬＫの立ち上がり後若干遅れて立
ち上がり（図６ウ）、その後、バッファ７１を通ること
により更に遅延されて図６エに示すタイミングで、クロ
ック信号ＣＬＫの１周期期間Ｈレベルとなる。そして、
この遅延されたサンプリングパルスＢ１がサンプリング
スイッチ６１を構成するＴＦＴのゲートに印加され、Ｂ
１がＨレベルの期間ビデオ信号がデータ線２１に供給さ
れる。同様に、クロック信号ＣＬＫの次の立ち下がり後
にシフトレジスタ８の次段からサンプリングパルスＡ２
が遅れて出力され（図６オ）、バッファ７２の通過によ
り更に遅延されて図６カに示すタイミングでサンプリン
グパルスＢ２がＨレベルとなる。これにより、サンプリ
ングスイッチ６２を介してビデオ信号がデータ線２２に
供給される。
に示すように、スタート信号ＳＴＨが入力されると、シ
フトレジスタ８の初段の出力であるサンプリングパルス
Ａ１はクロック信号ＣＬＫの立ち上がり後若干遅れて立
ち上がり（図６ウ）、その後、バッファ７１を通ること
により更に遅延されて図６エに示すタイミングで、クロ
ック信号ＣＬＫの１周期期間Ｈレベルとなる。そして、
この遅延されたサンプリングパルスＢ１がサンプリング
スイッチ６１を構成するＴＦＴのゲートに印加され、Ｂ
１がＨレベルの期間ビデオ信号がデータ線２１に供給さ
れる。同様に、クロック信号ＣＬＫの次の立ち下がり後
にシフトレジスタ８の次段からサンプリングパルスＡ２
が遅れて出力され（図６オ）、バッファ７２の通過によ
り更に遅延されて図６カに示すタイミングでサンプリン
グパルスＢ２がＨレベルとなる。これにより、サンプリ
ングスイッチ６２を介してビデオ信号がデータ線２２に
供給される。
【０００８】ところで、以上説明した構成では、サンプ
リングスイッチとしてＴＦＴ１個を用いた例を上げた
が、ＴＦＴ２個を用いたアナログスイッチを用いること
も多く、この場合の例を図７に示す。図７において、サ
ンプリングスイッチ９１，９２・・・は、Ｐチャンネル
とＮチャンネルの２個のＴＦＴより成るアナログスイッ
チで構成されており、バッファ１０１，１０２・・・の
構成が図５の例と異なる。データ線駆動回路９は、シフ
トレジスタ８、バッファ１０１，１０２，・・・、サン
プリングスイッチ９１，９２，・・・により構成されて
いる。
リングスイッチとしてＴＦＴ１個を用いた例を上げた
が、ＴＦＴ２個を用いたアナログスイッチを用いること
も多く、この場合の例を図７に示す。図７において、サ
ンプリングスイッチ９１，９２・・・は、Ｐチャンネル
とＮチャンネルの２個のＴＦＴより成るアナログスイッ
チで構成されており、バッファ１０１，１０２・・・の
構成が図５の例と異なる。データ線駆動回路９は、シフ
トレジスタ８、バッファ１０１，１０２，・・・、サン
プリングスイッチ９１，９２，・・・により構成されて
いる。
【０００９】この場合、２個のＴＦＴのゲート電極へは
極性が反対の信号を入力しなくてはならないため、バッ
ファには多くのインバータが必要となり、しかも２個の
ＴＦＴのオンオフタイミングを合わせるためには更に多
くのインバータが必要となる。従って、図８に示すよう
に、これらのインバータによりバッファ内では信号がか
なり遅延され、この遅延されたサンプリングパルスＢ１
及びＣ１，Ｂ２及びＣ２でサンプリングスイッチ９１，
９２・・・が各々オンオフされる。
極性が反対の信号を入力しなくてはならないため、バッ
ファには多くのインバータが必要となり、しかも２個の
ＴＦＴのオンオフタイミングを合わせるためには更に多
くのインバータが必要となる。従って、図８に示すよう
に、これらのインバータによりバッファ内では信号がか
なり遅延され、この遅延されたサンプリングパルスＢ１
及びＣ１，Ｂ２及びＣ２でサンプリングスイッチ９１，
９２・・・が各々オンオフされる。
【００１０】
【発明が解決しようとする課題】図５及び図７に示した
従来構成では、バッファ内の多くのインバータによって
シフトレジスタから出力されたサンプリングパルスがか
なり遅延される。更に、シフトレジスタそのものも多く
のインバータを含むためこれらによっても遅延量は増大
する。よって、画素の液晶にビデオ信号を書き込む本来
のタイミングでサンプリングスイッチを開閉できなくな
り、表示にむらが出て表示品位が低下する。しかも、Ｔ
ＦＴの特性のばらつきが大きいと遅延量のばらつきも大
きくなり、更に表示品位を悪化させることとなる。
従来構成では、バッファ内の多くのインバータによって
シフトレジスタから出力されたサンプリングパルスがか
なり遅延される。更に、シフトレジスタそのものも多く
のインバータを含むためこれらによっても遅延量は増大
する。よって、画素の液晶にビデオ信号を書き込む本来
のタイミングでサンプリングスイッチを開閉できなくな
り、表示にむらが出て表示品位が低下する。しかも、Ｔ
ＦＴの特性のばらつきが大きいと遅延量のばらつきも大
きくなり、更に表示品位を悪化させることとなる。
【００１１】また、従来例では、図６エ，カ、及び図８
エ，オ，キ，クに示すように、サンプリングパルスのＨ
レベル期間が隣接する画素で一部重複するので、この重
複期間では隣接するサンプリングスイッチが共にオンす
る。よって、この期間では、ビデオ信号ラインに複数の
データ線が接続されることとなり、ビデオ信号ラインの
抵抗及び寄生容量が増大し、ビデオ信号がなまるように
なる。従って、この影響によっても表示品位は低下す
る。
エ，オ，キ，クに示すように、サンプリングパルスのＨ
レベル期間が隣接する画素で一部重複するので、この重
複期間では隣接するサンプリングスイッチが共にオンす
る。よって、この期間では、ビデオ信号ラインに複数の
データ線が接続されることとなり、ビデオ信号ラインの
抵抗及び寄生容量が増大し、ビデオ信号がなまるように
なる。従って、この影響によっても表示品位は低下す
る。
【００１２】
【課題を解決するための手段】本発明は、画素電極に接
続された薄膜トランジスタにデータ線を介してデータ信
号を供給するデータ線駆動回路であって、クロック信号
に従って順次サンプリングパルスを発生するシフトレジ
スタと、該シフトレジスタの各段の出力に接続されたバ
ッファと、バッファから出力されるサンプリングパルス
に応じてデータ信号をサンプリングするサンプリングス
イッチとより成り、前記バッファは、前記シフトレジス
タの出力を前記クロック信号に同期させるための論理ゲ
ートを有することを特徴とする。
続された薄膜トランジスタにデータ線を介してデータ信
号を供給するデータ線駆動回路であって、クロック信号
に従って順次サンプリングパルスを発生するシフトレジ
スタと、該シフトレジスタの各段の出力に接続されたバ
ッファと、バッファから出力されるサンプリングパルス
に応じてデータ信号をサンプリングするサンプリングス
イッチとより成り、前記バッファは、前記シフトレジス
タの出力を前記クロック信号に同期させるための論理ゲ
ートを有することを特徴とする。
【００１３】また、本発明では、前記サンプリングスイ
ッチは、ＰチャンネルとＮチャンネルの２個の薄膜トラ
ンジスタより成るアナログスイッチで構成され、前記論
理ゲートは、前記シフトレジスタの出力及びその反転信
号を前記クロック信号に同期させるための２個の論理ゲ
ートにて構成されていることを特徴とする。
ッチは、ＰチャンネルとＮチャンネルの２個の薄膜トラ
ンジスタより成るアナログスイッチで構成され、前記論
理ゲートは、前記シフトレジスタの出力及びその反転信
号を前記クロック信号に同期させるための２個の論理ゲ
ートにて構成されていることを特徴とする。
【００１４】
【発明の実施の形態】図１は、本発明の第１の実施形態
を示す回路図であり、ここでは、サンプリングスイッチ
６１，６２を、図５と同様１個のＴＦＴで構成してい
る。図１に示す回路構成と図５の従来例との違いはバッ
ファの構成のみであり、その他の構成は図５と全く同一
であり、データ線駆動回路９は画素部１が形成されたア
クティブマトリクスパネルに内蔵されている。また、デ
ータ線駆動回路９及び画素部１内の各ＴＦＴは多結晶シ
リコンを用いて形成されている。
を示す回路図であり、ここでは、サンプリングスイッチ
６１，６２を、図５と同様１個のＴＦＴで構成してい
る。図１に示す回路構成と図５の従来例との違いはバッ
ファの構成のみであり、その他の構成は図５と全く同一
であり、データ線駆動回路９は画素部１が形成されたア
クティブマトリクスパネルに内蔵されている。また、デ
ータ線駆動回路９及び画素部１内の各ＴＦＴは多結晶シ
リコンを用いて形成されている。
【００１５】初段のバッファ２０１は、シフトレジスタ
８の初段の出力を入力するインバータ２１１と、このイ
ンバータ２１１の出力Ａ１とクロック信号ＣＬＫを入力
するＮＯＲゲート２１２より構成され、ＮＯＲゲート２
１２の出力がサンプリングスイッチ６１を構成するＴＦ
Ｔのゲート電極に入力されている。一方、次段のバッフ
ァ２０２は、シフトレジスタ８の次段の出力を入力する
インバータ２２１と、このインバータ２２１の出力Ａ２
とクロック信号ＣＬＫの反転信号を入力するＮＯＲゲー
ト２２２より構成され、ＮＯＲゲート２２２の出力がサ
ンプリングスイッチ６２を構成するＴＦＴのゲート電極
に入力されている。３段目以降は、バッファ２０１及び
バッファ２０２と同一構成のバッファが交互に接続され
ている。
８の初段の出力を入力するインバータ２１１と、このイ
ンバータ２１１の出力Ａ１とクロック信号ＣＬＫを入力
するＮＯＲゲート２１２より構成され、ＮＯＲゲート２
１２の出力がサンプリングスイッチ６１を構成するＴＦ
Ｔのゲート電極に入力されている。一方、次段のバッフ
ァ２０２は、シフトレジスタ８の次段の出力を入力する
インバータ２２１と、このインバータ２２１の出力Ａ２
とクロック信号ＣＬＫの反転信号を入力するＮＯＲゲー
ト２２２より構成され、ＮＯＲゲート２２２の出力がサ
ンプリングスイッチ６２を構成するＴＦＴのゲート電極
に入力されている。３段目以降は、バッファ２０１及び
バッファ２０２と同一構成のバッファが交互に接続され
ている。
【００１６】そこで、図２のアに示すようにスタート信
号ＳＴＨが入力されると、シフトレジスタ８の初段の出
力は、クロック信号ＣＬＫの立ち上がり後若干遅れて立
ち上がり、バッファ２０１内のインバータ２１１の出力
Ａ１は、図２ウに示すように更に遅延される。しかしな
がら、次段のＮＯＲゲート２１２にはインバータ２１１
の出力Ａ１と共にクロック信号ＣＬＫが入力されている
ので、図２エに示すようにインバータ２１１の出力Ａ１
とクロック信号ＣＬＫが共にＬレベルの期間のみサンプ
リングパルスＢ１はＨレベルとなる。つまり、ＮＯＲゲ
ート２１２によりインバータ２１１の出力Ａ１をクロッ
ク信号ＣＬＫに同期させることができる。そして、この
サンプリングパルスＢ１がＨレベルの期間のみサンプリ
ングスイッチ６１がオンして、ビデオ信号がデータ線２
１に供給される。
号ＳＴＨが入力されると、シフトレジスタ８の初段の出
力は、クロック信号ＣＬＫの立ち上がり後若干遅れて立
ち上がり、バッファ２０１内のインバータ２１１の出力
Ａ１は、図２ウに示すように更に遅延される。しかしな
がら、次段のＮＯＲゲート２１２にはインバータ２１１
の出力Ａ１と共にクロック信号ＣＬＫが入力されている
ので、図２エに示すようにインバータ２１１の出力Ａ１
とクロック信号ＣＬＫが共にＬレベルの期間のみサンプ
リングパルスＢ１はＨレベルとなる。つまり、ＮＯＲゲ
ート２１２によりインバータ２１１の出力Ａ１をクロッ
ク信号ＣＬＫに同期させることができる。そして、この
サンプリングパルスＢ１がＨレベルの期間のみサンプリ
ングスイッチ６１がオンして、ビデオ信号がデータ線２
１に供給される。
【００１７】つまり、シフトレジスタ８及びバッファ２
０１内のインバータ２１１によりサンプリングのタイミ
ングが遅延されても、ＮＯＲゲート２１２によりサンプ
リングタイミングが本来のタイミングに修正されるの
で、画素の液晶に対して正しい書き込みを行え、表示む
らを防止することができる。また、バッファ２０２内の
ＮＯＲゲート２２２により、シフトレジスタ８の次段の
出力もクロック信号ＣＬＫに同期がとられるため、図２
カに示すように、インバータ２２１の出力Ａ２とクロッ
ク信号ＣＬＫの反転信号が共にＬレベルの期間のみサン
プリングパルスＢ２はＨレベルとなる。
０１内のインバータ２１１によりサンプリングのタイミ
ングが遅延されても、ＮＯＲゲート２１２によりサンプ
リングタイミングが本来のタイミングに修正されるの
で、画素の液晶に対して正しい書き込みを行え、表示む
らを防止することができる。また、バッファ２０２内の
ＮＯＲゲート２２２により、シフトレジスタ８の次段の
出力もクロック信号ＣＬＫに同期がとられるため、図２
カに示すように、インバータ２２１の出力Ａ２とクロッ
ク信号ＣＬＫの反転信号が共にＬレベルの期間のみサン
プリングパルスＢ２はＨレベルとなる。
【００１８】この図１の構成では、図２エ、カに示すよ
うに各サンプリングスイッチをオンさせる期間は、独立
して重複することがなくなるので、ビデオ信号ラインに
接続される負荷が軽減され、ビデオ信号のなまりも少な
くなる。次に、図３に本発明の第２の実施形態を示す回
路図を示す。ここでは、サンプリングスイッチ９１，９
２を、図７と同様２個のＴＦＴよりなるアナログスイッ
チで構成している。図７の従来例との違いはバッファの
構成のみであり、その他の構成は図７と全く同一であ
り、データ線駆動回路９は画素部１が形成されたアクテ
ィブマトリクスパネルに内蔵されている。また、データ
線駆動回路９及び画素部１内の各ＴＦＴは多結晶シリコ
ンを用いて形成されている。
うに各サンプリングスイッチをオンさせる期間は、独立
して重複することがなくなるので、ビデオ信号ラインに
接続される負荷が軽減され、ビデオ信号のなまりも少な
くなる。次に、図３に本発明の第２の実施形態を示す回
路図を示す。ここでは、サンプリングスイッチ９１，９
２を、図７と同様２個のＴＦＴよりなるアナログスイッ
チで構成している。図７の従来例との違いはバッファの
構成のみであり、その他の構成は図７と全く同一であ
り、データ線駆動回路９は画素部１が形成されたアクテ
ィブマトリクスパネルに内蔵されている。また、データ
線駆動回路９及び画素部１内の各ＴＦＴは多結晶シリコ
ンを用いて形成されている。
【００１９】初段のバッファ３０１は、シフトレジスタ
８の初段のラッチ回路８１におけるクロックドインバー
タ８１１の出力Ａ１とクロック信号ＣＬＫを入力するＮ
ＯＲゲート３１１と、シフトレジスタ８の初段の出力Ｂ
１とクロック信号ＣＬＫの反転信号を入力するＮＡＮＤ
ゲート３１２とより構成され、ＮＯＲゲート３１１の出
力Ｃ１がサンプリングスイッチ９１を構成するＮチャン
ネルＴＦＴのゲート電極に入力され、 ＮＡＮＤゲート
３１２の出力Ｄ１がサンプリングスイッチ９１を構成す
るＰチャンネルＴＦＴのゲート電極に入力されている。
８の初段のラッチ回路８１におけるクロックドインバー
タ８１１の出力Ａ１とクロック信号ＣＬＫを入力するＮ
ＯＲゲート３１１と、シフトレジスタ８の初段の出力Ｂ
１とクロック信号ＣＬＫの反転信号を入力するＮＡＮＤ
ゲート３１２とより構成され、ＮＯＲゲート３１１の出
力Ｃ１がサンプリングスイッチ９１を構成するＮチャン
ネルＴＦＴのゲート電極に入力され、 ＮＡＮＤゲート
３１２の出力Ｄ１がサンプリングスイッチ９１を構成す
るＰチャンネルＴＦＴのゲート電極に入力されている。
【００２０】一方、次段のバッファ３０２は、シフトレ
ジスタ８の次段のラッチ回路８２におけるクロックドイ
ンバータ８２１の出力Ａ２とクロック信号ＣＬＫの反転
信号を入力するＮＯＲゲート３２１と、シフトレジスタ
８の次段の出力Ｂ２とクロック信号ＣＬＫを入力するＮ
ＡＮＤゲート３２２とより構成され、ＮＯＲゲート３２
１の出力Ｃ２がサンプリングスイッチ９２を構成するＮ
チャンネルＴＦＴのゲート電極に入力され、 ＮＡＮＤ
ゲート３２２の出力Ｄ２がサンプリングスイッチ９２を
構成するＰチャンネルＴＦＴのゲート電極に入力されて
いる。３段目以降は、バッファ３０１及びバッファ３０
２と同一構成のバッファが交互に接続されている。
ジスタ８の次段のラッチ回路８２におけるクロックドイ
ンバータ８２１の出力Ａ２とクロック信号ＣＬＫの反転
信号を入力するＮＯＲゲート３２１と、シフトレジスタ
８の次段の出力Ｂ２とクロック信号ＣＬＫを入力するＮ
ＡＮＤゲート３２２とより構成され、ＮＯＲゲート３２
１の出力Ｃ２がサンプリングスイッチ９２を構成するＮ
チャンネルＴＦＴのゲート電極に入力され、 ＮＡＮＤ
ゲート３２２の出力Ｄ２がサンプリングスイッチ９２を
構成するＰチャンネルＴＦＴのゲート電極に入力されて
いる。３段目以降は、バッファ３０１及びバッファ３０
２と同一構成のバッファが交互に接続されている。
【００２１】そこで、図４アに示すようにスタート信号
ＳＴＨが入力されると、シフトレジスタ８の初段の出力
Ａ１は、クロック信号ＣＬＫの立ち上がり後若干遅れて
立ち下がり、出力Ｂ１は図４エに示すように更に遅延さ
れる。しかしながら、ＮＯＲゲート３１１には出力Ａ１
と共にクロック信号ＣＬＫが入力され、 ＮＡＮＤゲー
ト３１２には出力Ｂ１と共にクロック信号ＣＬＫの反転
信号が入力されているので、図４オに示すように出力Ａ
１とクロック信号ＣＬＫが共にＬレベルの期間のみサン
プリングパルスＣ１はＨレベルとなり、図４カに示すよ
うに出力Ｂ１とクロック信号ＣＬＫの反転信号が共にＨ
レベルの期間のみサンプリングパルスＤ１はＬレベルと
なる。
ＳＴＨが入力されると、シフトレジスタ８の初段の出力
Ａ１は、クロック信号ＣＬＫの立ち上がり後若干遅れて
立ち下がり、出力Ｂ１は図４エに示すように更に遅延さ
れる。しかしながら、ＮＯＲゲート３１１には出力Ａ１
と共にクロック信号ＣＬＫが入力され、 ＮＡＮＤゲー
ト３１２には出力Ｂ１と共にクロック信号ＣＬＫの反転
信号が入力されているので、図４オに示すように出力Ａ
１とクロック信号ＣＬＫが共にＬレベルの期間のみサン
プリングパルスＣ１はＨレベルとなり、図４カに示すよ
うに出力Ｂ１とクロック信号ＣＬＫの反転信号が共にＨ
レベルの期間のみサンプリングパルスＤ１はＬレベルと
なる。
【００２２】つまり、ＮＯＲゲート２１１及びＮＡＮＤ
ゲート３１２によりシフトレジスタ８の初段の出力Ａ１
及びＢ１をクロック信号ＣＬＫに同期させることができ
る。そして、このサンプリングパルスＣ１がＨレベルで
Ｄ１がＬレベルの期間のみサンプリングスイッチ９１が
オンして、ビデオ信号がデータ線２１に供給される。つ
まり、シフトレジスタ８内のインバータによりサンプリ
ングのタイミングが遅延されても、ＮＯＲゲート３１１
及びＮＡＮＤゲート３１２によりサンプリングタイミン
グが本来のタイミングに修正されるので、画素の液晶に
対して正しい書き込みを行え、表示むらを防止すること
ができる。
ゲート３１２によりシフトレジスタ８の初段の出力Ａ１
及びＢ１をクロック信号ＣＬＫに同期させることができ
る。そして、このサンプリングパルスＣ１がＨレベルで
Ｄ１がＬレベルの期間のみサンプリングスイッチ９１が
オンして、ビデオ信号がデータ線２１に供給される。つ
まり、シフトレジスタ８内のインバータによりサンプリ
ングのタイミングが遅延されても、ＮＯＲゲート３１１
及びＮＡＮＤゲート３１２によりサンプリングタイミン
グが本来のタイミングに修正されるので、画素の液晶に
対して正しい書き込みを行え、表示むらを防止すること
ができる。
【００２３】また、バッファ３０２内のＮＯＲゲート３
２１及びＮＡＮＤゲート３２２により、シフトレジスタ
８の次段の出力Ａ２及びＢ２もクロック信号ＣＬＫに同
期がとられるため、図４ケ，コに示すように、出力Ａ２
とクロック信号ＣＬＫの反転信号が共にＬレベルの期間
のみサンプリングパルスＢ２はＨレベルとなり、出力Ｂ
２とクロック信号ＣＬＫが共にＨレベルの期間のみサン
プリングパルスＤ２はＨレベルとなる。
２１及びＮＡＮＤゲート３２２により、シフトレジスタ
８の次段の出力Ａ２及びＢ２もクロック信号ＣＬＫに同
期がとられるため、図４ケ，コに示すように、出力Ａ２
とクロック信号ＣＬＫの反転信号が共にＬレベルの期間
のみサンプリングパルスＢ２はＨレベルとなり、出力Ｂ
２とクロック信号ＣＬＫが共にＨレベルの期間のみサン
プリングパルスＤ２はＨレベルとなる。
【００２４】この図３の構成では、図４オ、カ，ケ，コ
に示すように、各サンプリングスイッチをオンさせる期
間は、独立して重複することがなくなるので、ビデオ信
号ラインに接続される負荷が軽減され、ビデオ信号のな
まりが少なくなる。尚、サンプリングスイッチをオンオ
フさせる駆動電流を得るために、図１及び図３に示した
バッファ内のＮＯＲゲート及びＮＡＮＤゲートの前後
に、必要に応じてインバータを追加してもよい。
に示すように、各サンプリングスイッチをオンさせる期
間は、独立して重複することがなくなるので、ビデオ信
号ラインに接続される負荷が軽減され、ビデオ信号のな
まりが少なくなる。尚、サンプリングスイッチをオンオ
フさせる駆動電流を得るために、図１及び図３に示した
バッファ内のＮＯＲゲート及びＮＡＮＤゲートの前後
に、必要に応じてインバータを追加してもよい。
【００２５】
【発明の効果】本発明によれば、サンプリングタイミン
グのずれを極力抑えることができ、しかも同時にオンさ
せるサンプリングスイッチの数を少なくできるので、表
示むらを無くして表示品位を向上させることが可能とな
る。
グのずれを極力抑えることができ、しかも同時にオンさ
せるサンプリングスイッチの数を少なくできるので、表
示むらを無くして表示品位を向上させることが可能とな
る。
【図１】本発明の第１の実施形態を示す回路図である。
【図２】本発明の第１の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図３】本発明の第２の実施形態を示す回路図である。
【図４】本発明の第２の実施形態の動作を説明するため
のタイミングチャートである。
のタイミングチャートである。
【図５】第１の従来例を示す回路図である。
【図６】第１の従来例の動作を説明するためのタイミン
グチャートである。
グチャートである。
【図７】第２の従来例を示す回路図である。
【図８】第２の従来例の動作を説明するためのタイミン
グチャートである。
グチャートである。
１ 画素部 ８ シフトレジスタ ９ データ線駆動回路 １１，１２ 走査線 ２１，２２ データ線 ３１，３２ 画素用ＴＦＴ ４１，４２ 画素電極 ６１，６２、９１，９２ サンプリングスイッチ ７１，７２、１０１，１０２ バッファ ２０１，２０２、３０１，３０２ バッファ ２１１，２２１ インバータ ２１２，２２２、３１１，３２１ ＮＯＲゲート ３１２，３２２ ＮＡＮＤゲート
Claims (2)
- 【請求項１】 画素電極に接続された薄膜トランジスタ
にデータ線を介してデータ信号を供給するデータ線駆動
回路であって、クロック信号に従って順次サンプリング
パルスを発生するシフトレジスタと、該シフトレジスタ
の各段の出力に接続されたバッファと、バッファから出
力されるサンプリングパルスに応じてデータ信号をサン
プリングするサンプリングスイッチとより成り、前記バ
ッファは、前記シフトレジスタの出力を前記クロック信
号に同期させるための論理ゲートを有することを特徴と
するデータ線駆動回路。 - 【請求項２】 前記サンプリングスイッチは、Ｐチャン
ネルとＮチャンネルの２個の薄膜トランジスタより成る
アナログスイッチで構成され、前記論理ゲートは、前記
シフトレジスタの出力及びその反転信号を前記クロック
信号に同期させるための２個の論理ゲートにて構成され
ていることを特徴とする請求項１記載のデータ線駆動回
路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248753A JPH1185114A (ja) | 1997-09-12 | 1997-09-12 | データ線駆動回路 |
| US09/150,960 US6157228A (en) | 1997-09-12 | 1998-09-10 | Data line driving circuit formed by a TFT based on polycrystalline silicon |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP9248753A JPH1185114A (ja) | 1997-09-12 | 1997-09-12 | データ線駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1185114A true JPH1185114A (ja) | 1999-03-30 |
Family
ID=17182870
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP9248753A Pending JPH1185114A (ja) | 1997-09-12 | 1997-09-12 | データ線駆動回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US6157228A (ja) |
| JP (1) | JPH1185114A (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081862A (ja) * | 1998-07-10 | 2000-03-21 | Toshiba Corp | 液晶表示装置駆動回路 |
| EP1089291A2 (en) * | 1999-09-29 | 2001-04-04 | TDK Corporation | Shift register and image display apparatus using the same |
Families Citing this family (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4043112B2 (ja) * | 1998-09-21 | 2008-02-06 | 東芝松下ディスプレイテクノロジー株式会社 | 液晶表示装置およびその駆動方法 |
| JP3469116B2 (ja) * | 1999-01-28 | 2003-11-25 | シャープ株式会社 | 表示用駆動装置およびそれを用いた液晶モジュール |
| US6476790B1 (en) * | 1999-08-18 | 2002-11-05 | Semiconductor Energy Laboratory Co., Ltd. | Display device and a driver circuit thereof |
| US6515648B1 (en) * | 1999-08-31 | 2003-02-04 | Semiconductor Energy Laboratory Co., Ltd. | Shift register circuit, driving circuit of display device, and display device using the driving circuit |
| US6492798B2 (en) * | 2001-04-27 | 2002-12-10 | Logicvision, Inc. | Method and circuit for testing high frequency mixed signal circuits with low frequency signals |
| JP3891070B2 (ja) * | 2002-08-09 | 2007-03-07 | セイコーエプソン株式会社 | タイミング調整回路、駆動回路、電気光学装置および電子機器 |
| JP2004317857A (ja) * | 2003-04-17 | 2004-11-11 | Nec Yamagata Ltd | 駆動回路及び表示装置 |
| US7804475B2 (en) * | 2006-02-09 | 2010-09-28 | Toppoly Optoelectronics Corp. | Systems for displaying images utilizing two clock signals |
| JP4884909B2 (ja) * | 2006-10-03 | 2012-02-29 | 株式会社 日立ディスプレイズ | 表示装置 |
| US7623110B2 (en) * | 2007-01-05 | 2009-11-24 | Tpo Displays Corp. | Systems for displaying images by utilizing horizontal shift register circuit for generating overlapped output signals |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0760301B2 (ja) * | 1992-12-02 | 1995-06-28 | 日本電気株式会社 | 液晶駆動回路 |
| JP3438190B2 (ja) * | 1994-03-14 | 2003-08-18 | 株式会社日立製作所 | Ｔｆｔディスプレイ装置 |
| JP3135810B2 (ja) * | 1995-01-31 | 2001-02-19 | シャープ株式会社 | 画像表示装置 |
| US5903234A (en) * | 1996-02-09 | 1999-05-11 | Seiko Epson Corporation | Voltage generating apparatus |
-
1997
- 1997-09-12 JP JP9248753A patent/JPH1185114A/ja active Pending
-
1998
- 1998-09-10 US US09/150,960 patent/US6157228A/en not_active Expired - Lifetime
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2000081862A (ja) * | 1998-07-10 | 2000-03-21 | Toshiba Corp | 液晶表示装置駆動回路 |
| EP1089291A2 (en) * | 1999-09-29 | 2001-04-04 | TDK Corporation | Shift register and image display apparatus using the same |
| EP1089291A3 (en) * | 1999-09-29 | 2001-09-19 | TDK Corporation | Shift register and image display apparatus using the same |
Also Published As
| Publication number | Publication date |
|---|---|
| US6157228A (en) | 2000-12-05 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20050426 |
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Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050510 |
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| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20050913 |