KR100255835B1 - 시프트 레지스터 및 화상 표시 장치 - Google Patents

Abstract

디지탈 신호를 클럭 신호에 동기하여 순차 전송하는 본 발명의 시프트 레지스터는 각각이 소정수의 연속하는 래치 회로를 각각 구비하고, 각각이 상기 클럭 신호에 따라 입력 신호에 대응하는 신호를 출력하는, 직렬 접속된 다수의 회로 블럭 및 상기 각 회로 블럭에 마련되어, 대응하는 회로 블럭의 래치 회로로의 클럭 신호의 공급을 제어하는 다수의 클럭 신호 제어 회로를 포함하며, 상기 대응회로의 래치회로로의 클럭 신호 제어 회로 각각에 의한 클럭 신호의 공급 제어는 상기 대응 회로 블럭의 전후 회로 블럭의 소정의 래치 회로에서의 출력 신호에 응답하여 실행된다.

Description

시프트 레지스터 및 화상 표시 장치

본 발명은 시프트 레지스터(shift register) 및 그것을 사용하는 화상 표시장치(image display apparatus)에 관한 것이다. 구체적으로, 본 발명은 시프트 레지스터를 구성하는 래치 회로(latch circuit)가 다수의 회로 블럭으로 분리되고 클럭 신호가 현재 디지털 신호를 전송하고 있는 회로 블럭내 래치 회로에만 선택적으로 공급되는 시프트 레지스터 및 그의 데이터 신호선 드라이버 등에 대하여 그러한 시프트 레지스터를 사용하는 액티브 매트릭스 화상 표시 장치에 관한 것이다.

시프트 레지스터는 여러 종류의 전자 장치에 널리 사용되고 있다. 이하, 화상 표시 장치의 드라이버에 사용되는 다수의 단(stage)을 갖는 종래 시프트 레지스터를 구체적으로 설명한다.

제18도는 종래 액티브 매트릭스 액정 표시 장치를 개략적으로 도시한 것이다. 액정 표시 장치(200)는 액정 패널(31), 데이터 신호선 드라이버(32) 및 주사 신호선 드라이버(33)를 포함한다. 액정 패널(31)은 글라스 등으로 이루어지고 서로 마주보게 배치되며 그들 사이에 액정이 개재하고 있는 한쌍의 투명 기판을 구비한다. 투명 기판중 하나에 있어서, M개의 데이터 신호선 SL₁내지 SL_M은 한 방향으로 주행하고, N 개의 주사 신호선 GL₁내지 GL_N은 데이터 신호선 SL₁내지 SL_M의 방향에 수직인 방향으로 주행한다. 각 데이터 신호선 SL_i(1≤i≤M ; i는 정수)와 각 주사 신호선 GLi(1≤j≤N ; j 는 정수)가 교차하는 곳에는 화소 PIX_i.j가 형성된다.

데이터 신호선 드라이버(32)는 데이터 클럭 신호 CKS 및 데이터 개시 신호 SPS에 따라 데이터 신호 DAT를 샘플링하고, 샘플링된 신호를 데이터 신호선 SL₁내지 SL_M으로 분배한다. 주사 신호선 드라이버(33)는 주사 클럭 신호 CKG 및 주사 개시 신호 SPG 에 따라 하나씩 순차적으로 주사 신호선 GL₁내지 GL₁를 주사하고, 데이터 신호선 SL₁내지 SL_M에 공급되는 데이터 신호 DAT 가 라이트되어야 하는 화소 PIX_l.j내지 PIX_M.j의 행을 선택한다.

제19도를 참조하면, 데이터 신호선 드라이버(32)는 점 순차 구동 방법 또는 선 순차 구동 방법에 의해 데이터 신호선 SL_i에 데이터 신호 DAT를 공급한다. 점 순차 구동 방법에 있어서, 데이터 신호 DAT 는 샘플링될 때마다 데이터 신호선 SL_i으로 공급된다. 선 순차 구동 방법에 있어서, 데이터 신호 DAT는 하나의 수평 주사 기간동안 순차 샘플링되어 홀드되고, 하나의 라인에 대응하는 샘플링된 순차 데이터 신호 DAT 는 한번에 데이터 신호선 SL₁내지 SL_M으로 공급된다. 상기 구동방법 중 어느 하나의 데이터 신호선 드라이버(32)는 시프트 레지스터를 사용한다. 이하, 회로 구성이 더 단순한 점 순차 구동 방법의 데이터 신호선 드라이버를 설명한다.

제19도를 참조하면, 데이터 신호선 드라이버(32)는 M 개의 래치 회로 LT₁내지 LT_M으로 구성된 시프트 레지스터(34)를 포함한다. 시프트 레지스터(34)는 데이터 클럭 신호 CKS 와 동기하여 래치 회로 LT₁내지 LT_M을 거쳐 데이터 개시 신호 SPS를 순차 전송한다. 데이터 개시 신호 SPS 는 매 수평 주사 기간마다 하나의 펄스를 구비하는 펄스 신호이다. 데이터 개시 신호 SPS는 대응하는 버퍼 회로 BUF₁내지 BUF_M을 거쳐 대응하는 샘플링 스위치 ASW₁내지 ASW_M의 제어 단자로의 병렬 래치 신호로서 래치 회로 LT₁내지 LT_M에서 출력된다. 각 버퍼 회로 BUF_i는 래치 회로 LT_i에 유지된 데이터 개시 신호 SPS를 증폭하고 필요하면 반전한다. 각 샘플링 스위치 ASW_i는 그의 제어 단자에서의 입력에 따라 회로를 온/오프하는 아날로그 스위치이다. 데이터 신호 DAT 는 샘플링 스위치 ASW₁내지 ASW_M을 거쳐 데이터 신호선 SL₁내지 SL_M으로 공급된다. 따라서, 데이터 신호선 드라이버(32)에서는 데이터 개시신호 SPS의 펄스가 수평 주사 기간마다 시프트 레지스터(34)의 래치 회로 LT₁내지 LT_M를 거쳐 순차 전송되어 대응하는 샘플링 스위치 ASW₁내지 ASW_M가 순차 온하는 것에 의해, 데이터 신호 DAT가 샘플링되어 대응하는 데이터신호선 SL₁내지 SL_M으로 공급된다.

주사 신호선 드라이버(33)는 시프트 레지스터 또는 카운터와 디코더의 조합을 사용하여 실현될 수 있다. 시프트 레지스터는 회로 구성이 더 단순하고 필요한 트랜지스터의 수가 더 적으므로 사용되는 일이 많다. 이하, 시프트 레지스터를 사용하는 주사 신호선 드라이버를 설명한다.

제20도를 참조하면, 주사 신호선 드라이버(33)는 N 개의 래치 회로 LT₁내지 LT_ㅜ으로 구성된 시프트 레지스터(35)를 포함한다. 시프트 레지스터(35)는 주사클럭 신호 CKG와 동기하여 래치 회로 LT₁내지 LT_M을 거쳐 주사 개시 신호 SPG를 순차 전송한다. 주사 개시 신호 SPG는 매 수직 주사 기간마다 하나의 펄스를 구비하는 펄스 신호이다. 주사 개시 신호 SPG는 대응하는 제1 버퍼 회로 BUF_1.1내지 BUF_1,N을 거쳐 대응하는 논리 게이트 LOG₁내지 LOG_N로의 병렬 래치 신호로서 래치 회로 LT₁내지 LT_N에서 출력된다. 논리 게이트 LOG₁내지 LOG_N는 주사를 제어하는 주사 제어 신호 GPS 도 수신한다. 논리 게이트 LOG₁내지 LOG_N의 출력은 대응하는 제2 버퍼 회로 BUF_2,1내지 BUF_2,N을 거쳐 대응하는 주사 신호선 GL₁내지 GL_N에 접속된다. 따라서, 주사 신호선 드라이버(33)에서는 주사 개시 신호 SPG의 펄스가 수직 주사 기간마다 시프트 레지스터(35)의 래치 회로 LT₁내지 LT_N를 거쳐 순차 전송되어 대응하는 주사 신호선 GL₁내지 GL_N이 순차 액티베이트된다.

제21도를 참조하면, 액정 패널(31)에서 데이터 신호선 SL_i와 주사 신호선 GL_j가 교차하는 곳에 형성된 화소 PIX_i.j는 스위칭 소자 SW 및 액정(LC) 커패시터 C₁및 축적 커패시터 C_s로 구성된 화소용량을 구비한다. 스위칭 소자 SW 는 투명기판중 하나에 형성된 MOSFET 형의 박막 트랜지스터(TFT)이다. 스위칭 소자 SW 의 게이트는 주사 신호선 GL_j와 접속된다. LC 커패시터 C₁는 투명기판 중 하나에 형성된 화소 PIX_i.j의 화소 전극과 다른 투명 기판에 형성된 공통 전극 사이에 액정을 사이에 두고 형성된다. 축적 커패시터 C_s는 필요에 따라 LC 커패시터 C₁에 저장된 전하를 보충하도록 형성된다. 축적 커패시터 C_s의 하나의 전극은 투명기판중 하나에 형성된다. LC 커패시터 C₁의 화소 전극 및 축적 커패시터 C_s의 이 전극은 스위칭 소자 SW 의 소스-드레인을 거쳐 데이터 신호선 SL_i와 접속된다. 이러한 구성에 의하면, 주사 신호선 GL_i가 주사 신호선 드라이버(33)의 주사에 의해 액티브로 될 때, 주사 신호선 GL_j에 대응하는 화소 PIX_l.j내지 PIX_M.j의 스위칭 소자 SW 가 온됨으로써, 데이터 신호선 드라이버(32)에서 데이터 신호선 SL₁내지 SL_M으로 공급된 데이터 신호 DAT 가 화소 PIX_l.j내지 PIX_M.j의 LC 커패시터 C₁및 축적 커패시터 C_s에 라이트된다. 따라서, 화소 PIX_i.j의 LC 커패시터 C₁에 인가된 전압은 LC 커패시터 C₁에 라이트된 데이터 신호 DAT 에 따라 변한다. 이것에 의해, 화소 PIX_i.j에서의 액정의 투과 및 반사를 제어할 수 있다. 이 방식으로, 액정 표시장치(200)(제18도)는 N×M 화소로 화상 표시를 실현할 수 있다.

종래 액정 표시 장치의 데이터 신호선 드라이버(32) 및 주사 신호선 드라이버(33)에 사용되는 시프트 레지스터(34) 및 (35)를 이하 상세히 설명한다.

제22도를 참조하면, 시프트 레지스터(34)또는 (35)에서, 개시 신호 ST(데이타 개시 신호 SPS 또는 주사 개시 신호 SPG)는 클럭 신호 CLK(데이타 클럭 신호 CKS 또는 주사 클럭 신호 CKG)뿐만 아니라 클럭 신호 CLK를 반전하여 얻은 클럭신호

에 따라 래치 회로 LT₁내지 LT_K(이 예에서는 K 개의 단이 있음)를 거쳐 순차 전송되어 출력 신호 OUT₁내지 OUT_K가 얻어진다.

제23도는 시프트 레지스터(34) 또는 (35)(제22도)의 두 개의 인접 래치 회로 LT_k와 LT_k+1(1≤k≤K : k 는 기수)의 구체예를 도시한 것이다. 전단 래치 회로 LT_k는 하나의 인버터(1) 및 두 개의 클럭 인버터(2),(3)을 구비하고, 후단 래치 회로 LT_k+1는 하나의 인버터(4) 및 두 개의 클럭 인버터(5),(6)을 구비한다. 클럭 인버터(2),(3),(5),(6)의 각각은 그의 제어 단자에서의 입력이 액티브일 때 정상 인버터로서 기능하지만 입력이 인액트브일때는 하이 임피던스를 출력하는 3단 버퍼이다. 래치 회로 LT_k와 LT_k+1에서, 인버터(1) 또는 (4)와 클럭 인버터(2) 또는 (5) 는 루프를 형성하도록 접속되어 플립플롭 회로를 구성한다. 개시 신호 ST는 클럭 인버터(3) 또는 (6)로 입력되어 인버터(1) 또는 (4)를 거쳐 다음 단으로 전송된다. 출력 신호 OUT_k또는 OUT_k+1은 클럭 인버터(3) 또는 (6)에서 얻어진다. 클럭신호 CLK 는 전단래치 회로 LT_k의 클럭 인버터(3)의 제어 단자 및 후단 래치 회로 LT_k+1의 클럭 인버터(5)의 제어 단자에 공급된다. 반전된 클럭 신호

는 전단 래치 회로 LT_k의 클럭 인버터(2)의 제어 단자 및 후단 래치 회로 LT_k+1의 클럭 인버터(6)의 제어 단자에 공급된다.

상기 구성에 의하면 래치회로 LT_k및 LT_k+1에서, 클럭 신호 CLK 가 액티브로 될 때, 전단 래치 회로 LT_k는 클럭 인버터(3)을 거쳐 개시 신호 ST를 수신하고, 후단 래치 회로 LT_k+1는 차단되어 인버터(4)와 클럭 인버터(5)로 구성된 플립플롭 회로가 차단되기 직전까지 입력되었던 개시 신호 ST를 유지한다. 반전된 클럭 신호

가 다음 1/2 사이클에서 액티브로 될 때, 전단 래치 회로 LT_k는 차단되어 인버터(1)와 클럭 인버터(2)로 구성된 플립플롭 회로가 차단되기 직전까지 입력되었던 개시 신호 ST를 유지하고, 다음 래치 회로 LT_k+1는 클럭 인버터(6)를 거쳐 전단 래치 회로 LT_k개에서 출력된 개시 신호 ST를 수신한다. 따라서, 래치 회로 LT_k및 LT_k+1는 클럭 신호 CLK 의 상승 및 하강에 응답하여, 전단래치 회로에서 수신한 개시 신호 ST를 순차 래치하고 래치된 신호를 다음 래치 회로에 전송한다.

시프트 레지스터(34) 또는 (35)는 수평 주사 기간 마다 또는 수직 주사 기간 마다 하나의 펄스만 전송한다. 따라서, 개시 신호 ST 의 전송에 필요한 전력소비(전력 단자에 대한 전력 소비)는 그렇게 크지 않다. 그러나, 클럭 신호 CLK 및

가 래치회로 LT_k및 LT_k+1의 클럭 인버터(2), (3),(5),(6)의 제어단자에 입력되어, 하나의 수평주사 기간 및 하나의 수직 주사 기간내에 반복해서 신호 레벨이 변경된다. 또한, 표시 장치에 사용된 시프트 레지스터(34) 또는 (35)의 다수의 단(래치 회로)은 상술한 바와 같이 매우 크다. 예를 들면, 640×640도트 VGA(video graphics array) 규격에 있어서, 데이터 신호선 드라이버(32)에는 640단이 필요하고 주사 신호선 드라이버(33)에는 480단이 필요하다. 1024×768도트 XGA(extended graphics array)규격에 있어서, 데이터 신호선 드라이버(32)에는 1024단이 필요하고 주사 신호선 드라이버(33)에는 768단이 필요하다.

따라서, 종래 시프트 레지스터(34) 또는 (35)에서는 대량의 전류가 흘러서 클럭 인버터(2),(3),(5),(6)의 게이트 용량 및 클럭 신호 CLK 에 대한 신호선의 기생 용량이 충전 또는 방전된다.

상술한 종래 액티브 매트릭스 액정 표시 장치에서, 화소 PIX_i.j의 스위치 소자 SW는 액정 패널(31)의 투명 기판 중 하나에 형성된 비정질 실리콘으로 이루어진 TFT 인 경우가 많다. 이 경우, 데이터 신호선 드라이버(32) 및 주사 신호선 드라이버(33)는 외부 집적회로(IC)로서 마련된다. 그러나, 액정 표시 장치의 화면크기가 커지고 있는 최근의 경향에 의하면, 데이터 신호선 드라이버(32) 및 주사 신호선 드라이버(33)의 IC에 대한 비용 저감과 그러한 IC의 탑재에 있어서의 신뢰성 향상 등의 요구가 있다. 이들 요구에 부합하기 위해, 액정 패널(31)의 투명 기판에 드라이버(32) 및 (33)을 일체로 형성하는 기술이 개발되었다. 이 기술에 따르면, 실리카 글라스 등의 내열성 투명 물질로 이루어진 기판에 형성된 다결정 실리콘층을 포함하는 TFT 는 화소 PIX_i.j의 스위치 소자 SW 뿐만아니라 드라이버 (32) 및(33)의 트랜지스터로서 사용된다. 또한, 글라스 변위점(약 60℃) 이하의 처리 온도에서 다결정 TFT를 글라스 기판에 형성하는 다른 기술도 연구되었다. 제24도는 이 기술을 채용하는 액정 표시 장치의 구성을 도시한 것이다. 액정 표시장치(300)는 화소 PIX_{1, 1}내지 PIX_{M. N}데이터 신호선 SL₁내지 SL_M및 주사 신호선 GL₁내지 GL_N과 함께 액정표시 패널(31)의 투명 기판에 일체로 형성된 데이터 신호선 드라이버(32a) 및 주사 신호선 드라이버(33a)를 포함한다. 외부에는 타이밍 신호 발생 회로(36) 및 전원 전압 발생 회로(37)만이 마련되어 있다. 이 경우와 같이 다결정 실리콘 TFT가 사용될 때, 데이터 신호선 구동 회로(32a)에 대하여 회로 구성이 더 단순한 상술한 점 순차 구동방법이 사용되는 일이 많다.

그러나, 다결정 실리콘 TFT는 단결정 실리콘 기판에 형성된 정상 IC 의 단결정 실리콘 트랜지스터와 비교할 때 열등한 소자 특성을 갖는다. 따라서, 큰 소자 크기가 요구되고 이것은 게이트 용량을 증가시킨다. 따라서, 종래 시프트 레지스터(34) 및 (35)(제22도)가 데이터 신호선 드라이버(32a) 및 주사 신호선 드라이버(33a)에 사용되면, 클럭 인버터(2),(3),(5),(6)의 게이트 용량이 증가한다. 이것은 전력 소비를 더욱 증가시키므로 바람직하지 않다.

상기 문제를 극복하기 위해, 일본국 특허 공보 63-50717호 및 일본국 특허 공개공보 63-271298호는 클럭 신호에 의한 전력 소비 증가를 억제하기 위해 개시신호의 펄스를 현재 전송하고 있는 회로 블럭에만 클럭 신호를 공급하기 위해 시프트 레지스터를 다수의 회로 블럭으로 분할하는 기술을 기재하고 있다.

구체적으로, 일본국 특허 공보 63-50717호에 기재된 기술에 따르면, 개시 신호는 주파수 분할기에 의해 처리된 클럭 신호와 동기하여 원래 시프트 레지스터를 분할함으로써 얻은 회로 블럭의 수에 대응하는 단을 갖는 선택용 시프트 레지스터를 통해 전송되므로, 클럭 신호를 요구하는 회로 블럭 만을 순차 선택할 수 있다. 또한, 이 공보는 클럭 신호를 카운트하는 카운터 및 카운터의 출력을 디코드하는 디코더에 의해 회로 블럭을 선택하는 기술도 기재하고 있다. 그러나, 이들 기술은 회로 블럭을 선택하기 위한 디코더 및 카운터 또는 선택용 시프트 레지스터 및 주파수 분할기를 부가적으로 요구하므로, 회로 크기 및 복잡도가 증가한다는 다른 문제를 발생시킨다.

일본국 특허 공개공보 63-271298호에 기재된 기술에 따르면, 클럭 신호가 시프트 레지스터를 분할함으로써 얻은 각 회로 블럭에 공급되는 타이밍은 전단 회로 블럭에서의 전송된 신호 출력에 따라 결정되지만, 클럭 신호의 공급이 종료하는 타이밍은 그 자체서의 전송된 신호 출력에 따라 결정된다. 그러나, 이 기술은 클럭 신호이 공급의 개시 및 종료 타이밍을 결정하기 위한 회로를 부가적으로 요구하므로 회로 크기가 증가하는 다른 문제를 발생시킨다.

디지털 신호를 클럭 신호에 동기하여 순차 전송하는 본 발명의 시프트 레지스터는 각각이 소정수의 연속하는 래치 회로를 각각 구비하고, 각각이 상기 클럭 신호에 따라 입력 신호에 대응하는 신호를 출력하는, 직렬 접속된 다수의 회로 블럭 및 상기 각 회로 블럭에 마련되어, 대응하는 회로 블럭의 래치 회로로의 클럭 신호의 공급을 제어하는 다수의 클럭 신호 제어 회로를 포함하며, 상기 대응 회로의 래치 회로로의 클럭 신호 제어 회로 각각에 의한 클럭 신호의 공급 제어는 상기 대응 회로 블럭의 전후 회로 블럭의 소정의 래치 회로에서의 출력 신호에 응답하여 실행된다.

본 발명의 하나의 실시예에서, 상기 클럭 신호 제어 회로의 각각은 상기 전단 회로 블럭의 래치 회로중 하나에서의 출력 신호에 응답하여 대응 회로 블럭의 래치 회로로의 클럭 신호의 공급을 개시하고, 후단 회로 블럭의 최초 래치 회로 하류측 래치 회로중 하나에서의 출력 신호에 응답하여 대응 회로 블럭의 래치 회로로의 클럭 신호의 공급을 정지한다.

본 발명의 다른 실시예에서, 래치 회로를 구성하는 트랜지스터는 다결정 실리콘층을 포함하는 박막 트랜지스터이다.

본 발명의 다른 특징에 따르면, 상기 시프트 레지스터를 사용하는 액티브 매트릭스 화상 표시 장치가 제공된다. 이 장치는 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하며, 상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상표시용 화상 데이터가 공급되는 액정 패널, 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사 신호선으로 상기 주사 신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 데이터 신호선 드라이버는 상기 데이터 신호선과 대응하여 상기 화상 데이터를 수신하기 위해 샘플링 신호를 순차 시프트하는 회로로서 시프트 레지스터를 구비한다.

또한, 상기 시프트 레지스터를 사용하는 본 발명의 액티브 매트릭스 화상표시 장치는 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하며, 상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급되는 액정 패널, 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사신호선으로 상기 주사 신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 주사 신호선 드라이버는 상기 주사 신호선과 대응하여 상기 주사 신호를 순차 시프트하는 회로로서 시프트 레지스터를 구비한다.

본 발명의 하나의 실시예에서, 데이터 신호선 드라이버 및 주사 신호선 드라이버 중 적어도 하나는 상기 화소를 구성하는 소자와 함께 드라이버를 구성하는 회로 소자로서 상기 액정 패널을 구성하는 기판에 형성된 소자를 구비한다.

본 발명의 다른 실시예에서, 래치 회로의 출력은 외부에서 입력된 초기화 신호에 의해 인액티베이트된다.

본 발명의 또 다른 실시예에서, 래치 회로의 각각은 동기 NAND 회로 또는 동기 NOR 회로를 구비하고, 상기 초기화 신호는 상기 동기 NAND 회로 또는 동기 NOR 회로로 입력된다.

본 발명의 또 다른 실시예에서, 클럭 신호 제어 회로의 각각은 제어 신호로서 대응 회로 블럭 전후의 회로 블럭의 래치 회로에서의 출력 신호에 관계없이 외부 초기화 신호의 입력에 응답하여 대응 회로 블럭의 래치 회로로 클럭 신호를 공급하는 논리 회로를 구비한다.

또한, 상기 시프트 레지스터를 사용하는 본 발명의 액티브 매트릭스 화상 표시 장치는 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하며, 상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급되는 액정 패널, 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사신호선으로 상기 주사 신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 데이터 신호선 드라이버는 상기 데이터 신호선과 대응하여 상기 화상 데이터를 수신하기 위해 샘플링 신호를 순차 시프트하는 회로로서 시프트 레지스터를 구비하고, 상기 화상 표시 장치가 온될 때 초기화 신호는 상기 시프트 레지스터로 입력된다.

또한, 상기 시프트 레지스터를 사용하는 본 발명의 액티브 매트릭스 화상 표시 장치는 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하며, 상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급되는 액정 패널, 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사 신호선으로 상기 주사 신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 주사 신호선 드라이버는 상기 주사 신호선과 대응하여 상기 주사 신호를 순차 시프트하는 회로로서 시프트 레지스터를 구비하고, 상기 화상 표시 장치가 온 될 때 초기화 신호는 상기 시프트 레지스터로 입력된다.

또한, 상기 시프트 레지스터를 사용하는 본 발명의 액티브 매트릭스 화상표시장치는 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하며, 상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급되는 액정 패널, 소정의 타이밍신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사신호선으로 상기 주사 신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 데이터 신호선 드라이버는 상기 데이터 신호선과 대응하여 상기 화상 데이터를 수신하기 위해 샘플링 신호를 순차 시프트하는 회로로서 시프트 레지스터를 구비하고, 상기 초기화 신호는 수직 주사 리트레이스 구간 마다 상기 시프트 레지스터로 입력된다.

또한, 상기 시프트 레지스터를 사용하는 본 발명의 액티브 매트릭스 화상표시 장치는 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하며, 상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급되는 액정 패널, 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사 신호선으로 상기 주사 신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 주사 신호선 드라이버는 상기 주사 신호선과 대응하여 상기 주사 신호를 순차 시프트하는 회로로서 시프트 레지스터를 구비하고, 상기 초기화 신호는 수직 주사 리트레이스 구간마다 상기 시프트 레지스터로 입력된다.

본 발명의 하나의 실시예에서 상기 주사 신호선 드라이버의 주사 개시 신호는 초기화 신호로서 사용된다.

따라서, 본 발명에 따르면, 시프트 레지스터를 구성하는 직렬 접속된 다수의 래치 회로는 소정수의 래치 회로를 각각 구비하는 다수의 회로 블럭으로 분할된다. 클럭 신호 제어 회로는 대응회로 블럭의 래치 회로로의 클럭 신호의 공급을 제어하기 위해 회로 블럭 각각에 마련된다. 이것은 클럭 신호를 래치 회로에 선택적으로 공급하는 것을 가능하게 하여, 클럭 신호가 동시에 공급되는 래치 회로의 수가 저감된다. 그 결과, 회로 블럭의 클럭 신호선의 기생 용량, 즉 래치 회로의 입력 게이트 용량 및 배선 용량을 구동하기 위해 필요한 전력 소비를 크게 줄일 수 있다.

클럭 신호 제어 회로의 각각은 대응 회로 블럭 전후의 회로 블럭의 래치회로에서의 출력에 따라 클럭 신호의 공급을 제어한다. 이것은 회로 블럭을 선택하는 회로를 마련할 필요성을 제거한다. 회로 블럭을 선택하는 신호가 시프트 레지스터 내부에서 발생되므로, 외부 선택 신호를 수신하기 위한 외부 단자가 필요없다.

전단 회로 블럭을 갖지 않는 최초 회로 블럭에 대응하는 클럭 신호 제어회로는 시프트 레지스터로의 입력 펄스 신호의 소정 신호 레벨로의 변경에 따라 클럭 신호의 공급을 개시할 수 있다. 또한, 다른 초기화 동작에 따라 클럭 신호의 공급을 개시할 수도 있다. 후단 회로 블럭을 갖지 않는 최종 회로 블럭에 대응하는 클럭 신호 제어 회로는 최종 회로 블럭에 이어서 마련된 추가 회로 블럭의 더미 래치 회로에서의 출력 신호에 따라 클럭 신호의 공급을 중단할 수 있다. 또한, 시프트 레지스터로의 입력 펄스 신호에 따라 클럭 신호의 공급을 중단할 수도 있다.

본 발명의 다른 실시예에서, 시프트 레지스터의 클럭 신호 제어 회로 각각은 후단 회로 블럭의 두 번째 래치 회로 또는 두 번째 래치 회로 하류측 래치 회로에서의 출력 신호에 따라 클럭 신호의 공급을 중단한다. 이것은 대응 회로 블럭의 최종 래치 회로에서의 출력 신호가 소정 레벨로 변환된 후 클럭 신호의 적어도 하나의 사이클동안의 전송 동작을 보장하므로, 최종 래치 회로에서의 출력 신호가 원래 레벨로 복귀하게 된다. 각 회로 블럭으로의 클럭 신호의 공급이 개시되는 타이밍은 적어도 현재 회로 블럭의 전송 동작이 전단 회로 블럭의 최종 래치 회로에서의 출력 신호가 소정의 레벨로 변경된 직후에 개시될 수 있도록 결정되어야 한다. 따라서, 클럭 신호의 공급은 클럭 신호 제어회로에서 신호 지연이 발생하지 않는 한, 전단 회로 블럭의 임의의 래치 회로에서의 출력 신호에 따라 개시될 수 있다.

본 발명의 또 다른 실시예에서, 시프트 레지스터의 회로 블럭의 래치 회로는 단결정 실리콘 트랜지스터와 비교하여 큰 게이트 용량 및 열등한 소자 특성을 갖는 다결정 실리콘 TFT 로 형성된다. 이것은 래치 회로에서의 전력 소비를 증가시킨다. 따라서, 각 회로 블럭이 선택적으로 구동되도록 시프트 레지스터를 다수의 회로 블럭으로 분할함으로써 전력 소비를 저감하는 본 발명의 효과는 특히 현저하다.

본 발명의 또 다른 실시예에서, 액티브 매트릭스 화상 표시 장치의 데이터 신호선 드라이버의 시프트 레지스터는 각 회로 블럭이 선택적으로 구동되도록 다수의 회로 블럭으로 분할 된다. 이것은 데이터 신호선 드라이버에 필요한 전력 소비를 저감하므로, 전력 소비가 저감된 액티브 매트릭스 화상 표시 장치를 실현할 수 있다.

본 발명의 또 다른 실시예에서, 액티브 매트릭스 화상 표시 장치의 주사신호선 드라이버의 시프트 레지스터는 각 회로 블럭이 선택적으로 구동되도록 다수의 회로 블럭으로 분할된다. 이것은 주사 신호선 드라이버에 필요한 전력 소비를 저감하므로, 전력 소비가 저감된 액태브 매트릭스 화상 표시 장치를 실현할 수 있다.

본 발명의 또 다른 실시예에서, 데이터 신호선 드라이버 및 주사 신호선 드라이버 중 적어도 하나를 구성하는 회로 소자는 화소와 함께 액정 패널의 기판에 형성된다. 이것은 화소 및 드라이버가 동일 공정에서 동일 기판에 형성되게 하므로, 드라이버 탑재에 필요한 비용을 저감시킬뿐만 아니라 탑재의 신뢰성도 향상시킨다.

본 발명의 또 다른 실시예에서, 시프트 레지스터의 래치 회로의 출력은 외부에서 공급되는 초기화 신호에 의해 인액티베이트된다. 이것은 장치가 온될 때 모호한 상태로 있을 수 있는 래치 회로의 내부 노드가 강제적으로 인액티베이트되게 한다. 그 결과, 장치가 온될 때 후단 회로 블럭의 특정 래치 회로의 출력으로 인해 클럭 신호 제어 회로가 리셋되는 것과 관련된 문제를 방지할 수 있으므로, 클럭 신호 제어 회로의 이러한 리셋으로 인한 오동작, 즉 시프트 레지스터의 전송 동작 고장을 방지할 수 있다.

본 발명의 또 다른 실시예에서, 래치 회로는 하나의 동기 NAND 회로 또는 동기 NOR 회로를 구비하고, 초기화 신호는 동기 NAND 회로 또는 동기 NOR 회로에 입력된다. 이것은 초기화 신호가 입력되고 있는 기간 동안 래치 회로의 출력 및 내부 노드가 강제로 인액티브로 유지되게 한다. 그 결과, 장치가 온될 때 클럭 신호 제어 회로의 리셋으로 인한 오동작, 즉 시프트 레지스터의 전송 동작 고장을 방지할 수 있다.

본 발명의 또 다른 실시예에서, 클럭 신호 제어 회로는 제어 신호에 관계없이 초기화 신호의 입력에 응답하여 대응 회로 블럭의 래치 회로에 클럭 신호를 공급하는 논리 회로를 구비한다. 따라서, 클럭 신호 제어 회로는 초기화 신호가 래치 회로에 공급되고 있는 기간 동안 클럭 신호 제어 회로는 강제적으로 액티브를 유지한다. 그 결과, 다수의 래치 회로를 갖는 시프트 레지스터는 정상 시프트 동작을 실행할 수 있어 래치 회로의 내부 노드가 초기화된다.

본 발명의 또 다른 실시예에서, 장치가 온될 때 초기화 신호가 시프트 레지스터로 입력되므로, 장치가 온 될 때 시프트 레지스터의 오동작을 방지할 수 있다.

본 발명의 또 다른 실시예에서, 초기화 신호는 수직 주사 리트레이스 구간 마다 시프트 레지스터로 입력된다. 이것은 장치가 온될 때 초기화 시호가 시프트 레지스터로 입력되는 구성에 필요한 장치의 액티베이션(즉, 파워 온)을 검출하는 수단을 마련할 필요성을 없게 한다. 이것은 구성을 단순화하며, 장치가 온될 때 시프트 레지스터이 오동작을 방지한다.

본 발명의 또 다른 실시예에서, 주사 신호선 드라이버의 주사 개시 신호는 초기화 신호로서 사용된다. 이것은 장치가 온될 때 초기화 신호가 시프트 레지스터로 입력되는 구성에 필요한 장치의 액티베이션(즉, 파워 온)을 검출하는 수단뿐만 아니라 초기화 신호로서의 새로운 동기 신호의 마련 필요성을 제거한다. 이것은 구성을 단수화하며, 장치가 온될 때 시프트 레지스터의 오동작을 방지한다.

따라서, 본 명세서에 설명되는 본 발명은 (1) 회로 블럭으로 공급된 클럭신호를 제어함으로써 전력 소비 증가를 억제하고 클럭 신호의 제어로 인해 회로 규모가 과도하게 증가하는 것을 방지할 수 있는 시프트 레지스터가 제공되고, (2) 그러한 시프트 레지스터를 사용하는 화상 표시 장치가 제공되는 효과가 있다.

본 발명의 상기 및 그 밖의 목적과 새로운 특징은 본 명세서의 기술 및 첨부 도면에 의해 더욱 명확하게 될 것이다.

제1도는 본 발명에 따른 실시예 1의 시프트 레지스터를 개략적으로 도시한 블럭도.

제2도는 실시예 1의 시프트 레지스터를 더욱 상세히 도시한 블럭도.

제3도는 실시예 1의 시프트 레지스터의 두 개의 인접 래치 회로의 블럭도.

제4도는 실시예 1의 시프트 레지스터의 클럭 신호 제어 회로의 블럭도.

제5도는 실시예 1의 시프트 레지스터의 동작을 설명하는 파형도.

제6도는 본 발명에 따른 실시예 2의 시프트 레지스터를 도시한 블럭도.

제7도는 실시예 1 또는 2의 시프트 레지스터의 트랜지스터로서 사용되는 다결정 실리콘 박막 트랜지스터의 종단면도.

제8도는 본 발명에 따른 실시예 3, 7, 8 또는 9의 액티브 매트릭스 화상 표시 장치를 개략적으로 도시한 블럭도.

제9도는 본 발명에 따른 실시예 4의 액티브 매트릭스 화상 표시 장치를 개략적으로 도시한 블럭도.

제10도는 본 발명에 따른 실시예 5 내지 9의 시프트 레지스터에 공통인 기본 원리를 설명하는 도면.

제11도는 본 발명에 따른 실시예 5의 시프트 레지스터의 블럭도.

제12도는 실시예 5의 시프트 레지스터의 두 개의 인접 래치 회로를 도시한 도면.

제13도는 본 발명에 따른 실시예 6의 시프트 레지스터의 블럭도.

제14도는 실시예 6의 시프트 레지스터의 클럭 신호 제어 회로의 블럭도.

제15도는 본 발명에 따른 실시예 7의 화상 표시 장치의 초기화 신호의 파형을 도시한 도면.

제16도는 본 발명에 따른 실시예 8의 화상 표시 장치의 초기화 신호의 파형을 도시한 도면.

제17도는 본 발명에 따른 실시예 9의 화상 표시 장치의 초기화 신호의 파형을 도시한 도면.

제18도는 종래 액티브 매트릭스 화상 표시 장치를 개략적으로 도시한 블럭도.

제19도는 종래 화상 표시 장치의 데이터 신호선 드라이버의 블럭도.

제20도는 종래 화상 표시 장치의 주사 신호선 드라이버의 블럭도.

제21도는 종래 액티브 매트릭스 화상 표시 장치의 액정 패널의 화소 구성을 도시한 도면.

제22도는 종래 화상 표시 장치의 데이터 신호선 드라이어버 및 주사 신호선 드라이버에 사용되는 시프트 레지스터의 블럭도.

제23도는 종래 시프트 레지스터의 두 개의 인접 래치 회로의 블럭도.

제24도는 다른 종래 액티브 매트릭스 화상 표시 장치를 개략적으로 도시한 도면.

* 도면의 주요부분에 대한 부호의 설명

BLK : 회로 블럭 CRL : 클럭 신호 제어 회로

LT : 래치 회로 32c, 32d : 데이터 신호선 드라이버

33c, 33d : 주사 신호선 드라이버 36 : 타이밍 신호 발생 회로

37 : 전원 전압 발생 회로

이하, 본 발명을 첨부 도면을 참조하면서 예를 들어 설명한다.

[실시예 1]

제1도는 본 발명에 따른 실시예 1의 시프트 레지스터의 블럭도이다. 제2도는 이 시프트 레지스터를 더욱 상세히 도시한 블럭도이다.

이 실시예에서, 1비트 시프트 레지스터는 m 개의 래치 회로를 각각 포함하는 n 개의 회로 블럭으로 분할된다. 시프트 레지스터내 회로 블럭의 수 및 각 회로 블럭내 래치 회로의 수는 조건으로서 지정되지 않는다. 하나의 회로 블럭의 래치 회로의 수는 다른 회로 블럭의 래치 회로의 수와 다를 수 있다. 또한, 본 발명은 다비트 시프트 레지스터에도 적용 가능하다.

제1도를 참조하면, 시프트 레지스터(101)는(래치 회로의) n 개의 회로 블럭 BLK₁내지 BLK_N, (래치 회로의) 하나의 추가 회로 블럭 BLK_X, 클럭 신호 제어 회로 CRL₁내지 CRL_n및 추가 회로 블럭 BLK_k에 대응하는 추가 클럭 신호 제어 회로 CRL_x를 포함한다.

n 개의 회로 블럭 BLK₁내지 BLK_n은 직렬로 접속되고, 개시 신호 ST 는 제1회로 블럭 BLK₁의 입력에 공급된다. 추가 회로 블럭 BLK_k는 최종 회로 블럭 BLK_n의 출력에 접속된 래치 회로의 작은 군이다. 개시 신호 ST 가 이 실시예의 시프트 레지스터를 통해 직렬로 전송된후 다음 회로에 의해 사용되는 경우, 다음 회로는 최종 회로 블럭 BLK_n의 출력에 접속되어야 한다.

시프트 레지스터의 클럭 신호 CLK 는 클럭 신호 제어 회로 CRL₁내지 CRL_n및 추가 클럭 신호 제어 회로 CRL_x로 공급되고, 내부 클럭 신호 CKI₁내지 CKI_n및 CKI_x와 이들 신호를 반전하여 얻은

내지

및

로 변환되어 대응회로 블럭 BLK₁내지 BLK_k및 추가 회로 블럭 BLK_x로 공급된다. 클럭 신호 제어회로 CRL₁내지 CRL_n및 추가 클럭신호 제어 회로 CRL_x의 각각은 세트 단자 SET 및 리셋 단자 RESET를 갖는다. 클럭 신호 제어 회로 CRL₁내지 CRL_n및 추가 클럭신호 제어 회로 CRL_x각각의 세트 단자 SET 는 대응하는 회로 블럭 전단의 회로 블럭 BLK₁내지 BLK_n중 하나에서의 병렬 출력중 하나를 수신한다. 클럭 신호 제어회로 CRL₁내지 CRL_n각각의 리셋 단자 RESET 는 대응 회로 블럭 후단의 회로 블럭 BLK₂내지 BLK_n및 추가 회로 블럭 BLK_k중 하나에서의 병렬 출력중 하나를 수신한다. 제1 클럭 신호 제어 회로 CRL₁의 세트 단자 SET 및 추가 클럭 신호 제어 회로 CRL_x의 리셋단자 RESET는 개시 신호 ST를 수신한다.

제2도를 참조하면, 회로 블럭 BLK₁내지 BLK_n각각은 직렬 접속된 m 개의 래치 회로 LT₁내지 LT_m을 구비한다. 내부 클럭 신호 CKI₁내지 CKI_n및 반전된 내부 클럭 신호

내지

는 클럭 신호 제어회로 CRL₁내지 CRL_n에서 대응하는 회로 블럭 BLK₁내지 BLK_n내 래치 회로 LT₁내지 LT_m으로 공급된다. 제1 회로 블럭 BLK₁의 래치 회로 LT₁내지 LT_m의 출력은 출력신호 OUT_1,1내지 OUT_1,m으로서 외부로 공급된다. 이것은 또 다른 회로 블럭 BLK₂내지 BLK_n의 래치 회로 LT₁내지 LT_m에도 인가된다. 따라서, n×m 비트 출력신호 OUT_1.1내지 OUT_n,m은 시프트 레지스터의 병렬 출력으로서 외부로 공급된다. 추가 회로 블럭 BLK_x는 직렬로 접속된 두 개의 래치 회로 LT₁및 LT₂만 포함하고, 이 래치 회로는 추가 클럭 신호 제어 회로 CRL_x에서 공급된 내부 클럭 신호 CKI_x및 반전된 내부 클럭 신호

를 수신한다.

제2도에서, 클럭 신호 제어 회로 CRL₁내지 CRL_n및 추가 클럭신호 제어회로 CRL_x각각의 세트 단자 SET 는 회로 블럭 BLK₁내지 BLK_n중 전단회로 블럭의 마지막 래치 회로 LT_m에서 출력 신호OUT_i,m(1≤i≤n;i는 정수)을 수신한다. 세트 단자 SET 는 전단회로 블럭의 래치 회로 LT₁내지 LT_m-1에서 출력 신호 OUT_i.1내지 OUT_{i.m-1 m}중 어느 하나도 수신한다.

클럭 신호 제어 회로 CRL₁내지 CRL_n의 각각의 리셋 단자 RESET는 다음 대응 회로 블럭 BLK₂내지 BLK_N에서 출력 신호 OUT_i,2또는 추가 회로 블럭 BLK_x의 래치 회로 LT₂에서 출력 신호 OUT_x를 수신한다. 리셋 단자 RESET 는 후단 회로 블럭의 래치 회로 LT₃내지 LT_m에서 출력 신호 OUT_i.3내지 OUT_i.m중 어느 하나도 수신한다. 그러나, 이 경우, 추가 회로 블럭 BLK_x의 래치 회로의 수는 3개이상으로 증가한다.

제3도는 두 개의 인접 래치 회로 LT_j및 LT_j+1의 구체적 구성을 도시한 것이다. 이들 래치 회로 LT_j및 LT_j+1의 구성은 클럭 신호 CLK 및

대신, 클럭 인버터(2), (3),(5),(6)의 제어단자에 내부 클럭 신호 CK_i및

가 입력되는 것을 제외하고는 제23도에 도시한 래치 회로 LT_k및 LT_k+1(1≤k≤K; k는 기수)의 구성과 동일하다. 출력 신호 OUT_i.j및 OUT_{i, j+1}는 각각 래치 회로 LT_j및 LT_j+1의 클럭 인버터(3) 및 (6)의 출력에서 얻는다. 출력 신호 OUT_i.j및 OUT_i,j+1는 인버터(1) 및 (4)의 출력에서도 얻을 수 있다. 추가 회로 블럭 BLK_x내 래치회로 LT₁및 LT₂의 구성은 상술한 바와 같다. 특히, 추가 클럭 신호 제어회로 CRL_x에서의 내부 클럭 신호 CKI_x및

는 클럭 인버터(2), (3),(5),(6)의 제어단자로 입력된다.

따라서, 상기 구성을 갖는 래치 회로 LT_j및 LT_j+1는 내부클럭 신호 CKI_i의 상승 및 하강에 응답하여, 전단 래치 회로에서 수신된 개시 신호를 순차 래치하여 다음 래치 회로로 래치된 신호를 전송한다.

제4도는 이 실시예의 시프트 레지스터의 각 클럭 신호 제어 회로 CRL_i의 구성을 도시한 것이다. 클럭 신호 제어 회로 CRL_i는 플립플롭 회로(7), NAND 게이트(8), 및 인버터(9)를 구비한다. 플립플롭 회로(7)는 두 개의 NOR 게이트(10) 및 (11) 각각의 입력과 다른 NOR 게이트(10)또는 (11)의 출력을 상호접속함으로써 얻은 RS 플립플롭 회로를 구비한다. NOR 게이트(10)의 다른 입력은 세트 단자 SET 와 접속되고, NOR 게이트(11)의 다른 입력은 리셋 단자 RESET와 접속된다. 블럭 선택 신호 SB_i는 인버터(12)를 거쳐 NOR 게이트(10)의 출력에서 얻어진다. 이 구성에 의하면, 세트 단자 SET 에서의 입력이 일단 액티브로 되면, 블럭 선택 신호 SB_i는 액티브로 된다. 블럭 선택 신호 SB_i의 액티브 상태는 세트 단자 SET 에서의 입력이 인액티브 상태로 복귀할 때까지도 유지된다. 리셋 단자 RESET 에서의 입력이 일단 액티브로 되면, 블럭 선택 신호 SB_i는 인액티브로 된다. 블럭 선택 신호 SB_i의 인액티브 상태는 리셋 단자 RESET 에서의 입력이 인액티브 상태로 복귀한 후에도 유지된다.

블럭 선택 신호 SB_i는 클럭 신호 CLK 와 NAND 게이트(8)로 입력된다. NAND 게이트(8)는 인버터(9)를 거쳐 내부 클럭 신호 CKI_i및 반전된 내부 클럭 신호

를 출력한다. 따라서, 클럭 신호 제어 회로 CRL_i는 세트 단자 SET 에서의 입력이 액티브로 될 때부터 리셋 단자 RESET 에서의 입력이 액티브로 될 때까지의 기간동안만 내부 클럭 신호 CK_i및 반전된 내부 클럭 신호

를 클럭 신호 CLK 로서 공급한다. 다른 기간 동안, 내부 클럭 신호 CK_i및

는 상이한 고정 신호 레벨로 유지된다. 고정 신호 레벨로 내부 클럭 신호 CK_i및

를 유지하면, 회로 블럭 BLK_i의 고장을 일으키는 노이즈 등에 의해 내부 노드에서의 전위 레벨이 가변하는 것이 방지된다. 추가 클럭 신호 제어 회로 CRL_X는 상술한 클럭신호 제어 회로 CRL_i와 동일한 구성을 갖는다.

이하, 상기 구성을 갖는 시프트 레지스터의 동작을 설명한다.

제5도는 이 실시예의 시프트 레지스터의 동작을 설명하는 타이밍도이다. 다음의 설명에서는 회로 블럭 BLK_i가 16개 래치 회로(m=16)로 구성되고, 클럭 신호 CLK 가 1:1의 듀티비를 갖는 연속 펄스를 구비하며, 개시신호 ST 가 클럭 신호 CLK 의 8n(=n·m/2)보다 약간 긴 사이클을 갖고 클럭 신호 CLK 의 하나의 사이클에 대응하는 기간(이하, 이 기간을 기간 T 라 함)동안 하이 레벨로 상승하는 것으로 가정한다. 이 타이밍도는 간략화를 위해 반전된 내부 클럭 신호

내지

및

를 생략하고, 내부 클럭 신호 CKI₁내지 CKI_n및 CKI_x만을 도시한다.

개시신호 ST 가 하이로 상승할 때, 클럭 신호 제어 회로 CRL₁의 세트단자 SET는 하이(액티브)로 되고 조금후 블럭 선택 신호 SB₁은 하이(액티브)로 된다. 이것은 클럭 신호 CLK 의 내부 클럭 신호 CKI₁로서의 회로 블럭 BLK₁로의 공급을 개시시킨다. 내부 클럭 신호 CKI₁이 시간 t₁에서 처음 상승할 때, 회로 블럭 BLK₁의 제1 래치 회로 LT₁에서의 출력 신호 OUT_{1, 1}은 하이(액티브)로 된다. 내부 클럭 신호 CKI₁이 시간 t₂에서 하강할 때, 회로 블럭 BLK₁의 제2 래치 회로 LT₂에서의 출력 신호 OUT_{1, 2}은 하이(액티브)로 된다. 출력 신호 OUT_{1, 1}및 OUT_1,2는 각각 기간 T 의 경과후 로우 레벨로 하강한다. 이 방식으로, 출력 신호 OUT_{1, 3}내지 OUT_1,16은 내부 클럭 신호 CKI₁이 상승하고 하강할때마다 기간 T 동안 순차 하이로 된다.

출력 신호 OUT_{1, 16}이 시간 t₃에서 하이로 될 때, 클럭 신호 제어회로 CRL₂의 세트 단자 SET는 하이로 되고, 조금후 블럭 선택 신호 SB₂도 하이로 된다. 이 것은 클럭 신호 CLK 의 내부 클럭 신호 CKI₂로서의 회로 블럭 BLK₂로의 공급을 개시시킨다. 내부 클럭 신호 CKI₂이 처음 상승할 때, 회로 블럭 BLK₂의 제1 래치 회로 LT₁에서의 출력신호 OUT_{2, 1}은 하이로 된다. 내부 클럭 신호 CKI₂이 시간 t₄에서 하강할 때, 회로 블럭 BLK₂의 제2 래치회로 LT₂에서의 출력 신호 OUT_{2, 2}은 하이(액티브)로 된다. 그후, 클럭 신호 제어 회로 CRL₁의 리셋 단자 RESET 가 하이로 되고, 조금 후 블럭 선택 신호 SB₁이 로우 레벨로 복귀한다. 이것은 또 내부 클럭 신호 CKI₁을 고정 로우 레벨로 하여, 클럭 신호 CLK 의 회로 블럭 BLK₁로의 공급을 중단시킨다. 시간 t₃후 내부 클럭 신호 CKI₁의 하나 이상의 펄스가 회로 블럭 BLK₁로 공급되는 것에 주의한다. 따라서, 회로 블럭 BLK₁내 마지막 래치 회로 LT₁₆에서의 출력 신호 OUT_{1, 16}는 시간 t₃에서 기간 T 의 경과후 시간 t₄에서 로우 레벨로 정상 복귀한다. 이 방식으로, 회로 블럭 BLK₁은 블럭 선택 신호 SB₁이 하이로 되는 개시신호 ST의 펄스 수신과 거의 동시에 전송 동작을 시작하고 이 펄스의 전송 종료와 거의 동시에 전송 동작을 중단한다.

상기 동작은 내부 클럭 신호 CKI₂내지 CKI_n의로서 회로 블럭 BLK₂내지 BLK_n으로 클럭 신호 CLK를 반복해서 순차 공급하기 위한 것이다. 마지막 회로 블럭 BLK_n내 마지막 래치 회로 LT₁₆에서의 출력 신호 OUT_{n, 16}이 시간 t₅에서 하이로 될 때, 추가 클럭 신호 제어 회로 CRL_x의 세트 단자 SET는 하이로 되고, 조금후 블럭 선택 신호 SB_x도 하이로 된다. 이것은 내부 클럭 신호 CKI_x로서 추가 회로 블럭 BLK_x로의 클럭 신호 CLK 의 공급을 개시한다. 추가 회로 블럭 BLK_x내의 제2 래치 회로 LT₂에서의 출력 신호 OUT_x(제5도에는 도시하지 않음)가 하이로 될 때, 클럭 신호 제어 회로 CRL_n의 리셋 단자 RESET는 하이로 되고, 조금후 블럭 선택 신호 SB_n은 로우 레벨로 복귀한다. 이것은 내부 클럭 신호 CIK_n을 고정된 로우 레벨로 하여, 마지막 회로 블럭 BLK_n으로의 클럭 신호 CLK의 공급을 중단시킨다.

내부 클럭 신호 CKI_n의 하나 이상의 펄스가 시간 t₅후 회로 블럭 BLK_n으로 공급되므로, 회로 블럭 BLK_n내의 마지막 래치 회로 LT₁₆에서의 출력 신호 OUT_{n, 16}은 시간 t₅에서 기간 T 의 경과후, 로우 레벨로 정상 복귀한다. 추가 회로 블럭 BLK_x는 마지막 회로 블럭 BLK_n의 전송 동작을 완전히 종료하기 위해 마련된 것이다. 내부 클럭 신호 CKI_x가 상승 및 하강을 여러번 반복한 후, 개시 신호 ST 는 다시 하이 레벨로 상승한다. 그후, 추가 클럭 신호 제어 회로 CRL_x의 리셋 단자 RESET 가 하이로 되고, 조금후, 블럭 선택 신호 SB_x는 로우 레벨로 복귀한다. 이것은 내부 클럭 신호 CKI_x를 고정된 로우 레벨로 하여, 추가 회로 블럭 BLK_x로의 클럭 신호 CLK의 공급을 종료시킨다. 상기 동작은 이 방식으로 반복된다.

상술한 바와 같이, 이 실시예의 시프트 레지스터에 따르면, 클럭 신호 CLK 는 개시 신호 ST 의 하이 레벨 펄스부가 현재 전송되고 있는 회로 블럭 BLK_i에만 공급된다. 즉, 클럭 신호 CLK 는 전체 시프트 레지스터의 약 1/n 에 대응하는 래치회로 LT₁내지 LT_m에만 공급된다. 따라서, 신호선의 기생 용량 및 클럭 인버터 (2),(3),(5),(6)의 게이트 용량 등에 필요한 전력 소비를 크게 줄일 수 있다.

각 회로 블럭으로의 클럭 신호 CLK 의 공급이 시작되고 종료되는 타이밍은 전단 및 후단의 대응하는 회로 블럭 BLK₁내지 BLK_n및 추가 회로 블럭 BLK_x내의 래치 회로 LT_m및 LT₂의 출력에서 얻어진다. 따라서, 클럭 신호 CLK 의 공급은 추가 검출 회로를 마련할 필요없이 단순한 구성의 클럭 신호 제어 회로 CRL₁내지 CRL_n및 추가 클럭 신호 제어회로 CRL_x에 의해서만 제어될 수 있으므로 회로 크기가 과도하게 증가하는 것을 방지할 수 있다. 또한, 클럭 신호 CLK 의 공급을 제어하기 위한 큰 회로가 요구되지 않으므로, 탑재시 신뢰성이 향상되고 제조 비용도 형편좋게 저감할 수 있다.

이 실시예에서는 추가 회로 블럭 BLK_x가 마지막 회로 블럭 BLK_n의 하류측에 마련되었다. 그러나, 이것은 절대 필요한 것은 아니다.

[실시예 2]

제6도는 본 발명에 따른 실시예 2의 시프트 레지스터를 도시한 것이다. 이 실시예의 시프트 레지스터(102)의 구성은 시프트레지스터(101)의 추가 회로 블럭 BLK_x가 생략된 것을 제외하고는 실시예 1의 시프트 레지스터(101)와 동일하다. 이러한 생략에 의해, 회로 크기의 증가를 더욱 방지할 수 있다.

실시예 2에서, 개시 신호 ST는 클럭 신호 제어 회로 CRL_n의 리셋 단자 RESET 로 입력된다. 실시예에 1에서는 최종 회로 블럭 BLK_n의 전송 동작이 종료한후, 개시신호 ST가 다시 하이로 될 때까지 클럭 신호 CLK가 추가 회로 블럭 BLK_x내의 래치 회로 LT₁및 LT₂에만 공급된다. 그러나, 실시예 2에서는 전송 동작이 종료한 후에도 클럭 신호 CLK 가 최종 회로 블럭 BLK_n내의 래치 회로 LT₁내지 LT_m에 계속 공급된다. 따라서, 개시 신호 ST 의 사이클이 긴 경우, 전력 소비의 절약 효과가 다소 줄어든다.

실시예 1 및 2에서, 전단 회로 블럭 BLK_i-i내의 최종 래치 회로 LT_m에서의 출력 신호 OUT_{i-1, m}는 회로 블럭 BLK_i에 대응하는 클럭 신호 제어 회로 CRL_i의 세트 단자 SET 로 입력된다. 또한, 회로 블럭 BLK_i-1내의 래치 회로 LT_m의 상류측 래치회로 LT_j에서의 출력 신호 OUT_{i-1, j}를 사용해도 좋다. 그러한 더 빠른 출력 신호를 사용하면 클럭 신호 제어회로 CRL_i에서의 신호지연이 클럭 신호 CLK의 사이클과 비교해서 충분히 짧지 않는 경우에 효과적이다. 그 결과, 그러한 더 빠른 출력 신호를 사용하면, 전단 회로 블럭 BLK_i-1의 최종 래치 회로 LT_m에서의 출력 신호 OUT_{i-1, m}이 하이 레벨인 동안 회로 블럭 BLK_i의 전송동작을 개시할 수 있는 것이 보장된다. 그러나, 불필요하게 더 빠른 단에 위치하는 래치 회로 LT_j에서의 출력 신호 OUT_{i-1, j}를 사용하면 회로 블럭 BLK_i의 전송 동작이 불필요하게 빨리 개시되어 전력 소지 절약 효과가 차단되는 원인으로 되는 것에 주의한다.

실시예 1 및 2의 시프트 레지스터에서, 후단 회로 블럭 BLK_i+1내의 제2 래치회로 LT₂에서의 출력 신호 OUT_{i+1, 2}는 회로 블럭 BLK_i에 대응하는 클럭 신호 제어회로 CRL_i의 리셋 단자 RESET 로 입력된다. 또한, 회로 블럭 BLK_i+1내의 래치 회로 LT₂의 하류측 래치 회로 LT_j에서의 출력 신호 LUT_{i+1, j}를 사용해도 좋다. 그러한 더 늦은 출력 신호를 사용하면, 개시 신호 ST가 클럭 신호 CLK 의 하나의 사이클에 걸쳐 하이 레벨로 유지되거나 또는 개시 신호 ST 가 하나의 사이클 내에 다수의 하이 레벨 펄스부를 갖는 경우에 효과적이다. 그 결과, 더 늦은 신호를 사용하면, 개시 신호 ST의 모든 펄스부가 전송될 수 있는 것이 보장된다. 그러나, 불필요하게 더 늦은 단에 위치하는 래치 회로 LT_j에서의 출력 신호 OUT_{i+1, j}를 사용하면, 회로 블럭 BLK_i의 전송 동작의 종료가 불필요하게 늦어져서 전력 소비 절약 효과가 차단되는 것에 주의한다. 또한 상술한 바와 같이, 개시 신호 ST 의 펄스부가 길거나 또는 개시신호 STR 가 다수의 하이 레벨 펄스부를 갖는 경우, 그러한 펄스부는 하나의 회로 블럭에 대응하는 기간 보다 더 짧아야 하고 개시 신호 ST의 로우 레벨부는 적어도 하나의 회로 블럭에 대응하는 기간 동안 유지되어야 한다.

실시예 1 및 2의 시프트 레지스터는 단결정 실리콘 트랜지스터를 사용할 때도 효과적이지만 다결정 실리콘 TFT를 사용할 때 특히 효과적이다. 그 이유는 다결정 실리콘 TFT 가 단결정 실리콘 트랜지스터와 비교하여 열등한 소자 특성을 가지므로, 폴리 실리콘 TFT 에는 더 큰 소자 크기가 요구되어 회로 용량이 증가하기 때문이다. 또한, 열등한 소자 특성 때문에, 다결정 실리콘 TFT 에는 더 높은 구동 전압이 요구되어, 클럭 신호 CLK 에 필요한 전력 소비가 증가한다.

제7도를 참조하면, 다결정 실리콘 TFT 는 실리콘 산화막(22)을 거쳐 절연성 투명기판(21)에 형성된 다결정 실리콘 박막(23)을 포함한다. 게이트 산화막으로 되는 실리콘 산화막(24)을 거쳐 다결정 실리콘 박막(23) 상에는 게이트 전극(25)이 형성된다. 최종 구조의 전면은 보호막으로서 실리콘 산화막(26)으로 덮인다. 소스 전극(27) 및 드레인 전극(28)은 다결정 실리콘 박막(23)의 소스 영역(23a) 및 드레인 영역(23b) 와 접촉하도록 실리콘 산화막(24) 및 (26)을 거쳐 형성된다.

[실시예 3]

실시예 3에서는 본 발명에 따른 액티브 매트릭스 화상 표시 장치가 설명된다. 실시예 3의 화상 표시 장치에서는 실시예 1 또는 2의 시프트 레지스터 (101) 또는 (102)가 제8도에 도시한 액티브 매트릭스 액정 표시 장치(400)의 데이터 신호선 드라이버(32c) 및 주사 신호선 드라이버(33c)중 적어도 하나의 시프트 레지스터에 사용된다.

이 실시예의 화상 표시 장치의 시프트 레지스터에 따르면, 개시 신호의 하나의 펄스만이 하나의 수평 주사 기간 또는 하나의 수직 수평 기간에 전송되므로, 언제라도 실질적으로 하나의 회로 회로 블럭 BLK_i만이 전송동작을 요구한다. 이것은 드라이버에서의 전력 소비를 절약한다. 드라이버(32c) 및 (33c) 의 각각이 단결정 실리콘 기판에 IC 로서 형성되므로, 시프트 레지스터는 단결정 실리콘 트랜지스터로 구성된다.

이 실시예의 액티브 매트릭스 화상 표시 장치에서, 데이터 신호선 드라이버(32c)의 데이터 클럭 신호 CKS 는 주사 신호선 드라이버(33c)의 주사 클럭 신호 CKG 보다 더 높은 수백에서 약 일천배(VGA 규격에 대하여 640배, XGA 규격에 대하여 1024배)의 주파수를 갖는다. 따라서, 각 회로 블럭을 선택적으로 구동하도록 회로 블럭으로 분할되는 본 발명에 따른 시프트 레지스터를 갖는 데이터 신호선드라이버(32c)를 마련함으로써 현저한 효과를 얻을 수 있다. 또한, 주사 신호선 드라이버(33c)의 시프트 레지스터가 다수의 단(VGA 규격에 대하여 480단, XGA 규격에 대하여 768단)을 가지므로, 각 회로 블럭을 선택적으로 구동하도록 회로 블럭으로 분할되는 본 발명에 따른 시프트 레지스터를 갖는 주사 신호선 드라이버(33c)를 마련함으로써 전력 소비의 절약 효과를 충분히 얻을 수 있다.

[실시예 4]

실시예 4에서는 본 발명에 따른 다른 액티브 매트릭스 화상 표시 장치가 설명된다.

실시예 4의 화상 표시 장치에서는 실시예 1 또는 2의 시프트 레지스터(101) 또는 (102)가 제9도에 도시한 액티브 매트릭스 액정 표시 장치(500)의 데이터 신호선 드라이버(32d) 및 주사 신호선 드라이버(33d) 중 적어도 하나의 시프트 레지스터로서 사용된다.

이 실시예의 화상 표시 장치에 따르면, 데이터 신호선 드라이버(32d) 및 주사 신호선 드라이버(33d)는 화소를 구성하는 소자와 함께, 액정 패널(31)을 구성하는 기판중 하나에 형성된다. 시프트 레지스터는 액정 패널(31)의 투명기판에 형성된 다결정 실리콘 TFT 로 구성된다.

실시예 4에서, 각 회로 블럭내 래치 회로는 상술한 바와 같이 단결정 실리콘 트랜지스터와 비교하여 더 큰 게이트 용량을 갖고 열등한 소자 특성을 갖는 다결정 실리콘 TFT 로 구성되므로, 큰 전력 소비를 요구한다. 따라서, 실시예 3에서 설명한 효과에 부가하여, 각 회로 블럭을 선택적으로 구동하도록 회로 블럭으로 분할되는 본 발명에 따른 시프트 레지스터를 사용하는 이 실시예의 화상 표시 장치는 더욱 현저하게 전력 소비의 절약 효과를 얻을 수 있다.

[실시예 5]

다음의 실시예 5 내지 9는 본 발명의 공통 기본 원리 중 하나에 따른 것이다. 이하, 이 원리를 제10도를 참조하여 설명한다.

실시예 1 및 2의 시프트 레지스터의 각 래치 회로는 제3도에서 볼 때 정귀환을 실행하도록 구성된다. 따라서, 래치 회로의 출력은 장치가 온될 때 그의 내부상태에 따라 액티브될 것이다.

실시예 1 및 2에서, 각 클럭 신호 제어 회로는 대응 회로 블럭으로의 클럭 신호의 공급이 전단 및 후단 회로 블럭내 특정 래치 회로에서의 출력 펄스를 사용하여 개시 및 종료되는 가를 제어한다. 따라서, 장치가 온될 때 이 제어를 위해 사용되는 후단 회로 블럭내 특정 래치 회로가 액티브이면, 클럭 신호 제어 회로는 리셋 신호를 연속해서 수신한다. 이것은 클럭 신호가 대응 회로 블럭으로 입력하는 것을 차단한다. 그 결과, 개시 신호는 시프트 레지스터내 이 회로 블럭의 하류측 회로 블럭을 통해 더 이상 전송되지 않는다.

상기 문제를 극복하기 위해, 시프트 레지스터를 구성하는 모든 래치 회로의 출력은 적어도 장치가 온될 때 강제적으로 인액티브로 되어야 한다.

제10도에서, 회로부 B₁내지 B_n및 B_x는 각각 제1도에 도시한 클럭 신호 제어 회로 CRL₁내지 CRL_n및 CRL_x와 회로 블럭 BLK₁내지 BLK_n및 BLK_x를 공동으로 포함한다. 제10도에 도시한 본 발명의 시프트 레지스터(100a)에서, 초기와 신호 INIT 는 회로부에 포함된 모든 래치 회로의 출력이 강제로 인액티브로 되도록 회로부 B₁내지 B_n및 B_x으로 입력된다. 또한, 모든 클럭 신호 제어 회로가 초기화 신호 INIT 에 응답하여 대응회로 블럭으로 클럭 신호를 공급하게 해도 좋다. 이 구성에 의하면, 상기 오동작을 방지할 수 있다.

제11도는 본 발명에 따른 실시예 5의 시프트 레지스터의 블럭도이다. 제12도는 제11도의 시프트 레지스터를 구성하는 회로 블럭내 두 개의 인접 래치 회로 LT'_j내지 LT'_j+1의 구성을 도시한 것이다.

제11도를 참조하면, 이 실시예의 시프트 레지스터(105)는 제1도에 도시한 시프트 레지스터(101)의 회로 블럭 BLK₁내지 BLK_n및 BLK_x대신, 회로 블럭 BLK'₁내지 BLK'_n및 BLK'_x를 구비하고, 이들은 개시 신호 ST 에 부가하여 초기화 신호 INIT 와 내부 클럭 신호 CKI₁내지 CKI_nCKI_x

내지

및

를 수신한다. 초기화 신호 INIT 의 수신에 의해, 각 회로 블럭내 래치 회로의 출력은 강제적으로 인액티베이트된다.

제1도에 도시한 시프트 레지스터(101)의 회로 블럭 BLK_i와 달리, 각 회로 블럭 BLK'_i(1≤i≤n; n은 정수)는 직렬 접속된 m 개의 래치 회로로 구성된다. 제12도를 참조하면, 두 개의 인접 래치 회로 LT'_j및 LT'_j+1는 각각 인버터(1), (4), 클럭 인버터(3), (6)(동기 인버터), 클럭 NAND 회로(동기 NAND 회로)(2a), (5a)를 구비한다. 동기 신호로서, 내부 클럭 신호 CK_i는 클럭 인버터(3) 및 클럭 NAND 회로(5a)로 입력되고, 반전된 내부 클럭 신호

는 클럭 인버터(6) 및 클럭 NAND 회로 (2a)에 입력된다. 즉, 래치회로 LT'_j및 LT'_j+1에서, 제3도에 도시한 래치 회로 LT_j및 LT_j+1내의 플립플롭을 구성하는 클럭 인버터(2) 및 (5)는 클럭 NAND 회로 (2a) 및 (5a)로 치환되어 있다.

상기 구성에 의하면, 모든 래치 회로의 출력은 모든 래치 회로에 초기화신호(이 경우, 부 논리 신호)를 공급함으로써 적어도 장치가 온될 때 인액티베이트 될 수 있다. 그 결과, 리셋 신호가 전단 회로 블럭 BLK'_i-1에 대응하는 클럭 신호 제어회로 CRL_i+1로 연속 입력되는 것과 관련된 상술한 문제를 극복할 수 있으므로, 상기 오동작을 방지할 수 있다.

실시예 5에서, 시프트 레지스터(105)의 주사 펄스(개시 신호 ST)는 정 논리이고, 개시 신호 INIT 는 부 논리이다. 시프트 레지스터(105)의 주사 펄스(개시 신호 ST)가 부 논리(반대 부호)일 때, 클럭 NAND 회로는 클럭 NOR 회로(동기 NOR 회로)로 치환되어야 하고 정논리의 초기화 신호를 사용해야 한다. 이 경우, 부가적으로 상술한 것과 동일한 효과를 얻을 수 있다.

[실시예 6]

제13도는 본 발명에 따른 실시예 6의 시프트 레지스터의 블럭도이다. 제14도는 제13도의 시프트 레지스터의 클럭 신호 제어 회로 구성을 상세히 도시한 것이다.

제13도를 참조하면, 이 실시예의 시프트 레지스터(106)는 제1도에 도시한 시프트 레지스터(101)의 클럭 신호 제어 회로 CRL₁내지 CRL_n및 CRL_x대신, 클럭 신호 제어회로 CRL'₁내지 CRL'_n및 CRL'_x를 구비하고, 이들은 클럭 신호 CLK 에 부가하여 초기화 신호 INIT를 수신한다. 초기화 신호 INIT 수신시, 클럭 신호 제어회로 CRL₁내지 CRL_n및 CRL_x는 세트단자 SET 및 리셋 단자 RESET 의 상태에 관계없이 모든 래치 회로에 클럭 신호가 공급될 수 있는 상태로 된다.

제14도를 참조하면, 각 클럭 신호 제어 회로 CRL'_i는 NAND 회로(12a)가 인버터 (12) 대신에 마련된 점에서 제4도에 도시한 실시예 1의 시프트 레지스터(101)의 클럭 신호 제어 회로 CRL_i와 다르다. 즉 클럭 신호 제어 회로 CRL'_i는 플립플롭 회로(7), NAND 게이트(8) 및 인버터 (9)를 구비한다. 플립플롭 회로(7)는 두 개의 NOR 게이트(10) 및 (11) 각각의 입력과 다른 NOR 게이트(10) 또는 (11)의 출력을 상호 접속함으로써 얻은 RS 플립플롭 회로를 구비한다. NOR 게이트(10)의 다른 입력은 세트 단자 SET 와 접속되고, NOR 게이트(11)의 다른 입력은 리셋 단자 RESET와 접속된다. NAND 회로(12a)는 NOR 게이트(10)의 출력, 초기화 신호 INIT, 및 클럭 선택 신호 SBi를 수신한다. 이 경우, 부 논리 초기화 신호

가 사용된다. 추가 클럭 신호 제어 회로 CRL'_x는 클럭 신호 제어 회로 CRL'_i와 동일한 구성을 갖는다.

상기 구성에 의하면, 적어도 장치가 온될 때 초기화 신호(이 경우, 부 논리 신호)가 모든 클럭 신호 제어 회로 CRL'₁내지 CRL'_n및 CRL'_x에 입력되므로 플립플롭 회로(7)가 세트 또는 리셋 상태인 가에 관계없이 클럭 신호가 모든 래치 회로에 공급될 수 있다.

상기 상태하에서 펄스 신호 (개시 신호 ST)를 전송함으로, 모든 래치 회로의 출력은 하나의 주사 기간후 인액티베이트된다. 따라서, 다음 주사 기간에 있어서, 시프트 레지스터를 통한 개시 신호의 전송 고장과 관련된 상기 문제를 방지할 수 있다.

실시예 6에서는 실시예 5와 달리 일반적인 래치 회로를 사용할 수 있다. 따라서, 실시예 6의 시프트 레지스터는 동작 속도면에서 실시예 5 이상의 효과가 있다.

실시예 5에서는 초기화 신호가 래치 회로에만 입력되지만, 실시예 6에서는 초기화 신호가 클럭 신호 제어 회로에만 입력된다. 또한, 초기화 신호는 래치 회로 및 클럭 신호 제어 회로 모두에 입력될 수 있으므로, 모든 래치 회로 및 모든 클럭 신호 제어 회로의 출력은 클럭 신호가 대응 래치 회로로 공급될 수 있는 상태에 놓이게 된다.

[실시예 7]

제15도는 본 발명에 따른 실시예 7의 화상 표시 장치를 설명하는 타이밍도이다.

실시예 7의 화상 표시 장치에서는 제8도에 도시한 액티브 매트릭스 액정 표시 장치(400)의 데이터 신호선 드라이버(32c)의 시프트 레지스터로서 실시예 5 또는 6의 시프트 레지스터(105)(제11도) 또는 (106)(제13도)이 사용된다. 실시예 7의 화상 표시 장치는 제15도에 도시한 파형을 갖는 초기화 신호 INIT를 사용하고, 이 신호 파형은 장치가 온된후 첫 번째 수평 기간동안 액티브(로우)로 된다.

상기 초기화 신호의 입력에 의해, 시프트 레지스터의 모든 래치 회로의 출력은 장치가 온된 후 첫 번째 수평 주사 기간동안 인액티베이트된다. 이것에 의해 장치가 인액티베이트될 때까지 시프트 레지스터가 다른 수평 주사 기간에 정상 동작하게 된다.

실시예 7에서는 실시예 5 또는 6의 시프트 레지스터(105) 또는 (106)가 데이터 신호선 드라이버(32c)에 적용되었다. 시프트 레지스터(105) 또는 (106)는 액정 표시장치(400)의 주사 신호선 드라이버(33c)에도 적용될 수 있다. 이 경우, 초기화 신호 INIT 는 장치가 온된 후, 첫 번째 수평 주사 기간 동안만 액티브(로)로 되는 부 논리 신호이어야 한다. 상술한 것과 동일한 효과를 얻을 수 있다.

[실시예 8]

제16도는 본 발명에 따른 실시예 8의 화상 표시 장치를 설명하는 타이밍도이다.

실시예 8의 화상 표시 장치에서는 제8도에 도시한 액티브 매트릭스 액정 표시 장치(400)의 데이터 신호선 드라이버(32c)의 시프트 레지스터로서 실시예 5 또는 6의 시프트 레지스터(105) 또는 (106)이 사용된다. 실시예 8의 화상 표시 장치는 제16도에 도시한 파형을 갖는 초기화 신호 INIT를 사용하고, 이 신호는 부 논리 신호이어야 하고 매 수직 주사 기간후 수직 주사 리트레이스 구간에 있어 첫 번째 수평 주사 기간 동안만 액티브(로우)이다.

상기 초기화 신호의 입력에 의해, 시프트 레지스터의 모든 래치 회로의 출력은 수직 주사 리트레이스 구간 마다 첫 번째 수직 주사 기간 동안 인액티베이트 된다. 이것에 의해, 장치가 온된 후 시프트 레지스터가 실질적으로 정상적으로 동작하게 된다.

따라서, 실시예 8에서는 장치가 온될 때뿐만 아니라 매 수직 주사 기간후에도 초기화 신호가 시프트 레지스터로 입력된다. 이러한 구성에 의하면, 장치가 온될 때만 시프트 레지스터로 초기화 신호가 입력되는 구성에 요구되는 장치의 액티베니션(즉, 파워 온)을 검출하는 메카니즘이 필요없다. 이것은 시프트 레지스터의 주변 구성도 단순화시킨다.

실시예 8에서는 실시예 5 또는 6의 시프트 레지스터(105) 또는 (106)이 데이터 신호선 드라이버(32c)에 인가되었다. 시프트 레지스터(105) 또는 (106)는 액정 표시 장치(400)의 주사 신호선 드라이버(33c)에도 적용될 수 있다. 이 경우, 상술한 것과 동일한 효과를 얻을수 있다.

[실시예 9]

제17도는 본 발명에 따른 실시예 9의 화상 표시 장치를 설명하는 타이밍도이다.

실시예 9의 화상 표시 장치에서는 제8도에 도시한 액티브 매트릭스 액정 표시 장치(400)의 데이터 신호선 드라이버(32c) 및/또는 주사 신호선 드라이버(33c)의 시프트 레지스터로서 실시예 5 또는 6의 시프트 레지스터(105) 또는 (106)이 사용된다. 실시예 9의 화상 표시 장치는 수평 주사용 초기화 신호 INIT 로서 수직 주사용 개시 펄스(주사 개시 신호 SPG)를 사용한다.

제17도에 도시한 바와 같이, 부 논리 초기화 신호 INIT의 하강 타이밍 t₀는 수직 주사에 대하여 클럭 신호 CKG 의 상승(또는 하강)타이밍 t₁에 앞서고, 초기화 신호 INIT 의 상승 타이밍 t₃은 수직 주사에 대하여 클럭 신호 CKG 의 하강(또는 상승) 타이밍 t₂다음이다. 이러한 설정은 실시예 7에서 모든 래치 회로의 내부 노드를 인액티베이트하기 위해 초기화 신호가 하나의 수평 주사 기간(즉, 주사 신호선 드라이버의 클럭신호 CKG 의 1/2 사이클)이상으로 연속입력되는 것이 보장되어야 하기 때문에 필요하다.

초기화 신호가 입력되면, 모든 래치 회로의 출력은 하나의 수평 주사 기간내에 인액티베이트될 수 있다. 따라서, 시프트 레지스터는 장치가 온된 후 실질적으로 정상적으로 동작할 수 있다.

초기화 신호로서 수직 주사 개시 신호 SPG를 사용하는 것에 의해, 실시예 7에서와 같이 장치의 액티베이션(즉, 파워 온)을 검출하기 위한 메카니즘과 실시예 7 및 8에서와 같은 새로운 초기화 신호가 필요없게 된다. 이것은 시프트 레지스터의 주변 구성을 단순화 시킨다.

따라서, 본 발명에 따르면, 전송 동작을 현재 요구하는 시프트 레지스터의 회로 블럭에만 클럭 신호가 순차 공급된다. 따라서, 신호선의 기생용량 및 래치 회로의 게이트 용량에 필요한 전력 소비를 클럭 신호가 전체 시프트 레지스터에 공급되는 경우와 비교해서 크게 줄일 수 있다. 또한, 각 회로 블럭으로의 클럭 신호의 공급을 전단 및 후단 회로 블럭에서의 출력 신호에 따라 단순한 구성을 갖는 대응 클럭 신호 제어 회로에 의해 제어할 수 있다. 이것은 시프트 레지스터의 크기가 과도하게 증가하는 것을 방지한다.

높은 품질의 화상을 표시할 수 있는 전력 소비가 저감된 화상 표시 장치는 본 발명의 시프트 레지스터를 종래 액티브 매트릭스 화상 표시 장치의 데이터 신호선 드라이버 및/또는 주사 신호선 드라이버에 적용함으로써 실현될 수 있다.

본 발명에 따르면, 시프트 레지스터의 모든 래치 회로의 출력은 초기화 신호를 공급함으로써 강제적으로 인액티베이트된다. 이러한 구성에 의하면, 현재 회로 블럭내 특정 래치 회로에서의 출력으로 인해 장치가 온될 때 전단 회로 블럭에 대응하는 클럭 신호 제어 회로가 리셋되는 상술한 문제를 방지할 수 있으므로, 이러한 클럭 신호 제어 회로의 리셋으로 인한 오동작, 즉 시프트 레지스터를 통한 개시 신호의 전송 고장을 방지할 수 있다.

본 발명에 따르면, 시프트 레지스터의 모든 클럭 신호 제어 회로는 클럭 신호가 대응 회로 블럭에 공급될 수 있는 상태에 놓이게 된다. 이러한 구성에 의하면, 상기 문제를 방지할 수 있다.

이상, 본 발명자에 의해 이루어진 발명을 상기 실시예에 따라 구체적으로 설명하였지만, 본 발명은 상기 실시예에 한정되는 것은 아니고, 그 요지를 이탈하지 않는 범위내에서 여러 가지로 변경가능한 것은 물론이다.

Claims (16)

1. 클럭 신호에 동기하여 디지털 신호를 순차 전송하는 시프트 레지스터에 있어서, 각각이 소정수의 연속하는 래치 회로-상기 래치 회로의 각각은 상기 클럭 신호에 따라 입력 신호에 대응하는 신호를 출력함-를 각각 구비하고, 직렬 접속된 다수의 회로 블럭; 및 상기 각 회로 블럭 마다 대응하는 상기 회로 블럭내의 상기 래치 회로도의 상기 클럭 신호의 공급을 제어하도록 제공된 다수의 클럭 신호 제어 회로를 포함하고, 상기 클럭 신호 제어 회로 각각에 의한 상기 대응 회로 블럭내의 상기래치 회로로의 클럭 신호의 공급 제어는, 상기 대응 회로 블럭의 전후 회로 블럭내의 소정의 래치 회로로부터의 출력 신호에 응답하여 실행되는 것을 특징으로 하는 시프트 레지스터.
2. 제1항에 있어서, 상기 클럭 신호 제어 회로의 각각은 상기 전단 회로 블럭의 래치 회로중 하나로부터의 출력 신호에 응답하여 대응 회로 블럭내의 래치 회로로의 클럭 신호의 공급을 개시하고, 상기 후단 회로 블럭의 최초 래치 회로의 하류측(downstream) 래치 회로 중 하나로부터의 출력신호에 응답하여 대응 회로 블럭내의 래치 회로로의 클럭 신호와 공급을 종료하는 것을 특징으로 하는 시프트 레지스터.
3. 제1항에 있어서, 상기 래치 회로에 포함된 트랜지스터는 다결정 실리콘층을 포함하는 박막 트랜지스터인 것을 특징으로 하는 시프트 레지스터.
4. 제1항에 따른 시프트 레지스터를 사용하는 액티브 매트릭스 화상 표시 장치에 있어서, 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상가 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하는 액정 패널-상기 주사 신호선으로부터 공급되는 주사 신호에 동기하여 상기 데이터 신호선으로부터 상기 화소로 화상표시용 화상 데이터가 공급됨-; 소정의 타이밍 신호에 동기하여 상기 화상 데이터를 상기 다수의 데이터 신호선에 순차 출력하는 데이터 신호선 드라이버; 및 소정의 타이밍 신호에 동기하여 상기 주사 신호를 상기 다수의 주사 신호선에 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 데이터 신호선 드라이버는 상기 데이터 신호선과 대응하여 상기 화상 데이터를 수신하기 위해 샘플링 신호를 순차 시프트하는 회로로서 상기 시프트 레지스터를 구비하는 것을 특징으로 하는 액티브 매트릭스 표시 장치.
5. 제1항에 따른 시프트 레지스터를 사용하는 액티브 매트릭스 화상 표시 장치에 있어서, 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하는 액정 패널- 상기 주사 신호선으로부터 공급되는 주사 신호에 동기하여 상기 데이터 신호선으로부터 상기 화소로 화상 표시용 화상 데이터가 공급됨-; 소정의 타이밍 신호에 동기하여 상기 화상 데이터를 상기 다수의 데이터 신호선에 순차 출력하는 데이터 신호선 드라이버; 및 소정의 타이밍 신호에 동기하여 상기 주사 신호를 상기 다수의 주사 신호선에 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 주사 신호선 드라이버는 상기 주사 신호선과 대응하여 상기 주사 신호를 순차 시프트하는 회로로서 상기 시프트 레지스터를 구비하는 것을 특징으로 하는 액티브 매트릭스 화상표시 장치.
6. 제4항에 있어서, 상기 데이터 신호된 드라이버 및 주사 신호선 드라이버 중 하나는 상기 화소를 구성하는 소자와 함께 상기 드라이버를 구성하는 회로 소자로서, 상기 액정 패널을 구성하는 기판에 형성된 소자를 구비하는 것을 특징으로 하는 액티브 매트릭스 화상 표시 장치.
7. 제5항에 있어서, 상기 데이터 신호선 드라이버 및 주사 신호선 드라이버 중 적어도 하나는 상기 화소를 구성하는 소자와 함께 상기 드라이버를 구성하는 회로 소자로서 상기 액정 패널을 구성하는 기판에 형성된 소자를 구비하는 것을 특징으로 하는 액티브 매트릭스 화상 표시 장치.
8. 제1항에 있어서, 상기 래치 회로의 출력은 외부에서 입력된 초기화 신호에 의해 인액티베이트(inactivate)되는 것을 특징으로 하는 시프트 레지스터.
9. 제8항에 있어서, 상기 래치 회로의 각각은 하나의 동기 NAND 회로 또는 동기 NOR 회로를 구비하고, 상기 초기화 신호는 상기 동기 NAND 회로 또는 동기 NOR 회로로 입력되는 것을 특징으로 하는 시프트 레지스터.
10. 제1항에 있어서, 상기 클럭 신호 제어 회로의 각각은 제어 신호로서 대응 회로 블럭 전후의 회로 블럭의 래치 회로로부터의 출력 신호에 관계없이 외부 초기화 신호의 입력에 응답하여 대응 회로 블럭의 래치 회로로 클럭 신호를 공급하는 논리 회로를 구비하는 것을 특징으로 하는 시프트 레지스터.
11. 제8항에 따른 시프트 레지스터를 사용하는 액티브 매트릭스 화상 표시 장치에 있어서, 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행헤 대하여 배치된 다수의 주사 신호선을 구비하는 액정 패널-상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급됨-; 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버; 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사 신호선으로 상기 주사신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 데이터 신호선 드라이버는 상기 데이터 신호선과 대응하여 상기 화상 데이터를 수신하기 위해 샘플링 신호를 순차 시프트하는 회로로서 상기 시프트 레지스터를 구비하고, 상기 화상 표시 장치가 온될 때 초기화 신호는 상기 시프트 레지스터로 입력되는 것을 특징으로 하는 액티브 매트릭스 화상 표시 장치.
12. 제8항에 따른 시프트 레지스터를 사용하는 액티브 매트릭스 화상 표시장치에 있어서, 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하는 액 정 패널-상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급됨-; 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버; 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사 신호선으로 상기 주사신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 주사 신호선 드라이버는 상기 주사 신호선과 대응하여 상기 주사 신호를 순차 시프트하는 회로로서 상기 시프트 레지스터를 구비하고, 상기 화상 표시 장치가 온될 때 초기화 신호는 상기 시프트 레지스터로 입력되는 것을 특징으로 하는 액티브 매트릭스 화상 표시 장치.
13. 제8항에 따른 시프트 레지스터를 사용하는 액티브 매트릭스 화상 표시장치에 있어서, 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하는 액정 패널-상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급됨-; 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버; 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사 신호선으로 상기 주사신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 데이터 신호선 드라이버는 상기 데이타 신호선과 대응하여 상기 화상 데이터를 수신하기 위해 샘플링 신호를 순차 시프트하는 회로로서 상기 시프트 레지스터를 구비하고, 상기 초기화 신호는 수직 주사 리트레이스 구간마다 상기 시프트 레지스터로 입력되는 것을 특징으로 하는 액티브 매트릭스 화상 표시 장치.
14. 제8항에 따른 시프트 레지스터를 사용하는 액티브 매트릭스 화상 표시장치에 있어서, 행렬로 배열된 다수의 화소, 상기 화소의 열에 대하여 배치된 다수의 데이터 신호선 및 상기 화소의 행에 대하여 배치된 다수의 주사 신호선을 구비하는 액정 패널-상기 주사 신호선에서 공급되는 주사 신호에 동기하여 상기 데이터 신호선에서 상기 화소로 화상 표시용 화상 데이터가 공급됨-; 소정의 타이밍 신호에 동기하여 상기 다수의 데이터 신호선으로 상기 화상 데이터를 순차 출력하는 데이터 신호선 드라이버; 및 소정의 타이밍 신호에 동기하여 상기 다수의 주사 신호선으로 상기 주사신호를 순차 출력하는 주사 신호선 드라이버를 포함하며, 상기 주사 신호선 드라이버는 상기 주사 신호선과 대응하여 상기 주사 신호를 순차 시프트하는 회로로서 상기 시프트 레지스터를 구비하고, 상기 초기화 신호는 수직 주사 리트레이스 구간마다 상기 시프트 레지스터로 입력되는 것을 특징으로 하는 액티브 매트릭스 화상 표시 장치.
15. 제13항에 있어서, 상기 주사 신호선 드라이버의 주사 개시 신호는 상기 초기화 신호로서 사용되는 것을 특징으로 하는 액티브 매트릭스 화상 표시 장치.
16. 제14항에 있어서, 상기 주사 신호선 드라이버의 주사 개시 신호는 상기 초기화 신호로서 사용되는 것을 특징으로 하는 액티브 매트릭스 화상 표시장치.

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