JP5410848B2 - 表示装置 - Google Patents
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Description
図1は、本発明の第1の実施形態における液晶表示装置の構成を示すブロック図である。本実施形態の液晶表示装置1は、画像描画部2から画像データ3と同期データ4とを受け取り、画像データ3と同期データ4に応答して画像を表示するように構成されている。同期データ4は、液晶表示装置1において垂直同期信号を生成するために使用される垂直同期データVsyncと、水平同期信号を生成するために使用される水平同期データHsyncと、クロック信号を生成するために使用されるクロックデータCLKを含んでいる。
(1)当該データドライバ8及び当該データドライバ8よりも右に位置するデータドライバ8の外部接続バス23の各信号線、及び
(2)当該データドライバ8及び当該データドライバ8よりも右に位置するデータドライバ8のうちの隣接する2つのデータドライバ8を接続する各配線
の電圧レベルを固定することができる。外部接続バス23の各信号線及び隣接する2つのデータドライバ8を接続する各配線の電圧レベルが固定されることにより、各信号線及び各配線の駆動のための電力が不要になり、液晶表示装置1の消費電力が低減される。
図5は、本発明の第2の実施形態の液晶表示装置1の構成、特に、各データドライバ8の構成を示す図である。第2の実施形態のデータドライバ8の構成は、第1の実施形態とほぼ同様である。相違点は、第2の実施形態のデータドライバ8では、展開画像データのデータレジスタ部25への転送に、内部バス24に加えて外部接続バス23も使用されることである。詳細には、本実施形態では、圧縮画像データIN_D0〜IN_D11は12ビットデータであり、圧縮画像データIN_D0〜IN_D11から生成される展開画像データExt_Data0〜Ext_Data23は24ビットデータである。一方、外部接続バス23及び内部バス24は、いずれも12本の信号線で構成されており、データレジスタ部25のラッチ回路311〜31nのそれぞれが、外部接続バス23及び内部バス24の両方に接続されている。展開部22から隣接するデータドライバ8への圧縮画像データIN_D0〜IN_D11の転送には外部接続バス23のみが使用され、展開部22からデータレジスタ部25への展開画像データExt_Data0〜Ext_Data23の転送には外部接続バス23と内部バス24の両方が使用される。このような構成は、内部バス24の信号線の数を低減する為に有効である。
(1)当該データドライバ8よりも右に位置するデータドライバ8の外部接続バス23の各信号線、及び
(2)当該データドライバ8及び当該データドライバ8よりも右に位置するデータドライバ8のうちの隣接する2つのデータドライバ8を接続する各配線
の電圧レベルを固定することができる。外部接続バス23の各信号線及び隣接する2つのデータドライバ8を接続する各配線の電圧レベルが固定されることにより、各信号線及び各配線の駆動のための電力が不要になり、液晶表示装置1の消費電力が低減される。
(装置構成)
第3の実施形態では、複数の画素からなるブロックを単位として圧縮処理を行うブロック符号化によって圧縮画像データ10が生成される。本実施形態では、各ブロックが同一の水平ラインに位置する1行4列の画素で構成される。ただし、1つのブロックに含まれる画素の数は、4以外であってもよい。例えば、各ブロックが1行m列(mは、4以上の整数)の画素で構成されてもよい。ブロック符号化の採用に伴い、図1に図示されているタイミングコントローラ6の圧縮部6aがブロック符号化に対応するように構成される。
図11は、第3の実施形態における液晶表示装置の全体動作を示すタイミングチャートである。図11には、ある一のデータドライバ8(対象データドライバ8)の動作が示されているが、全てのデータドライバ8が同様に動作することに留意されたい。
1.圧縮/展開方式の概要と回路構成
以下では、第3の実施形態におけるタイミングコントローラ6の圧縮部6aの複数画素画像圧縮回路42とデータドライバ8のブロック展開部22Aの複数画素画像展開回路53の構成、及び、これらの回路で行われる圧縮/展開方式を説明する。
・可逆圧縮
・(1×4)画素圧縮
・(2+1×2)画素圧縮
・(2×2)画素圧縮
・(4×1)画素圧縮
のいずれかで圧縮する。
以下では、上記の5つの圧縮方式のうちから実際に使用される圧縮方式を選択する動作について説明する。以下の説明では、図13に示されているように、1行4列の画素のうちの左端の画素を画素A、左から2番目の画素を画素B、右から2番目の画素を画素C、右端の画素を画素Dという。また、画素A、B、C、DのRサブピクセルの階調値をそれぞれ、RA、RB、RC、RDと記載し、画素A、B、C、DのGサブピクセルの階調値をそれぞれ、GA、GB、GC、GDと記載し、画素A、B、C、DのBサブピクセルの階調値をそれぞれ、BA、BB、BC、BDと記載する。
(1) 4画素の各色の階調値が同一(図15A)
対象ブロックの4画素の画像データが下記条件(1a)を満足する場合、可逆圧縮が行われる。
条件(1a):
RA=RB=RC=RD,
GA=GB=GC=GD,
BA=BB=BC=BD.
この場合、対象ブロックの4画素の画像データのデータ値は3種類である。
対象ブロックの4画素の画像データが下記条件(2a)を満足する場合にも可逆圧縮が行われる。
条件(2a):
RA=GA=BA,
RB=GB=BB,
RC=GC=BC,
RD=GD=BD.
この場合、対象ブロックの4画素の画像データのデータ値は4種類である。
下記の3つの条件(3a)〜(3c)のいずれかを満足する場合にも可逆圧縮が行われる:
条件(3a): GA=GB=GC=GD=BA=BB=BC=BD.
条件(3b): BA=BB=BC=BD=RA=RB=RC=RD.
条件(3c): RA=RB=RC=RD=GA=GB=GC=GD.
この場合、対象ブロックの4画素の画像データのデータ値は5種類である。
更に、下記の3つの条件(4a)〜(4c)のいずれかを満足する場合にも可逆圧縮が行われる:
条件(4a):
GA=GB=GC=GD,
RA=BA,
RB=BB,
RC=BC,
RD=BD.
条件(4b):
BA=BB=BC=BD.
RA=GA,
RB=GB,
RC=GC,
RD=GD.
条件(4c)
RA=RB=RC=RD.
GA=BA,
GB=BB,
GC=BC,
GD=BD.
この場合、対象ブロックの4画素の画像データのデータ値は5種類である。
ケースA:4画素のうちの任意の組み合わせの画素の画像データの間の相関性が低い。
ケースB:2画素の画像データの間に高い相関性があり、かつ、他の2画素の画像データは、先の2画素と相関性が低く、且つ、互いに相関性が低い。
ケースC:2画素の画像データの間に高い相関性があり、かつ、他の2画素の画像データの間に高い相関性がある。
ケースD:4画素の画像データの間に高い相関性がある。
i∈{A,B,C,D}
j∈{A,B,C,D}
i≠j
なるi、jの全ての組み合わせについて下記条件(A)が成立しない場合、形状認識部61は、ケースAに該当する(即ち、4画素のうちの任意の組み合わせの画素の画像データの間の相関性が低い)と判断する(ステップS02)。
条件(A):
|Ri―Rj|≦Th1,且つ
|Gi―Gj|≦Th1,且つ
|Bi―Bj|≦Th1,
ケースAに該当する場合、形状認識部61は、(1×4)画素圧縮を行うと決定する。
条件(B1):
|RA―RB|≦Th2,且つ
|GA―GB|≦Th2,且つ
|BA―BB|≦Th2,且つ
|RC―RD|≦Th2,且つ
|GC―GD|≦Th2,且つ
|BC―BD|≦Th2.
条件(B2):
|RA―RC|≦Th2,且つ
|GA―GC|≦Th2,且つ
|BA―BC|≦Th2,且つ
|RB―RD|≦Th2,且つ
|GB―GD|≦Th2,且つ
|BB―BD|≦Th2.
条件(B3):
|RA―RD|≦Th2,且つ
|GA―GD|≦Th2,且つ
|BA―BD|≦Th2,且つ
|RB―RC|≦Th2,且つ
|GB―GC|≦Th2,且つ
|BB―BC|≦Th2.
条件(C):
max(RA,RB,RC,RD)−min(RA,RB,RC,RD)<Th3,且つ
max(GA,GB,GC,GD)−min(GA,GB,GC,GD)<Th3,且つ
max(BA,BB,BC,BD)−min(BA,BB,BC,BD)<Th3.
続いて、可逆圧縮、(1×4)画素圧縮、(2+1×2)画素圧縮、(2×2)画素圧縮、(4×1)画素圧縮、及び、これらの圧縮方式によって圧縮された圧縮画像データの展開方式について説明する。
本実施形態では、可逆圧縮は、対象ブロックの画素の画像データのデータ値を並び替えることによって行われる。図16は、可逆圧縮によって生成された可逆圧縮データのフォーマットを示す図である。本実施形態では、可逆圧縮データは、48ビットデータであり、圧縮種類認識ビットと、色種類データと、画像データ#1〜#5と、パディングデータとで構成される。
図17Aは、(1×4)画素圧縮を説明する概念図であり、図18は、(1×4)圧縮データのフォーマットを示す概念図である。上述のように、(1×4)画素圧縮は、4画素のうちの任意の組み合わせの画素の画像データの間の相関性が低い場合に採用される圧縮方式である。図18に示されているように、本実施形態では、(1×4)圧縮データが、圧縮種類認識ビットと、画素Aの画像データに対応するRA、GA、BAデータと、画素Bの画像データに対応するRB、GB、BBデータと、画素Cの画像データに対応するRC、GC、BCデータと、画素Dの画像データに対応するRD、GD、BDデータとで構成される。(1×4)圧縮データは、48ビットデータである。ここで、圧縮種類認識ビットとは、圧縮に使われた圧縮方式の種類を示すデータであり、(1×4)圧縮データでは、1ビットが圧縮種類認識ビットに割り当てられる。本実施形態では、(1×4)圧縮データの圧縮種類認識ビットの値は「0」である。
図19Aは、(2+1×2)画素圧縮を説明する概念図であり、図20Aは、(2+1×2)圧縮データのフォーマットを示す概念図である。上述のように、(2+1×2)画素圧縮は、2画素の画像データの間に高い相関性があり、かつ、他の2画素の画像データは、先の2画素と相関性が低く、且つ、互いに相関性が低い場合に採用される。図20Aに示されているように、本実施形態では、(2+1×2)圧縮データが、圧縮種類認識ビットと、選択データと、R代表値、G代表値、B代表値、大小認識データ、β比較結果データ、Ri、Gi、Biデータ、及びRj、Gj、Bjデータで構成される。(2+1×2)圧縮データは、上述の(1×4)圧縮データと同様に48ビットデータである。
・画素A、C
・画素B、D
・画素A、B
・画素C、D
・画素B、C
・画素A、D
選択データは、3ビットによって、画像データの間の相関性が高い2画素が、これらの6つの組み合わせのいずれであるかを示している。
Rave=(RA+RB+1)/2,
Gave=(GA+GB+1)/2,
Bave=(BA+BB+1)/2.
画素A、Bの組み合わせ:00x
画素A、Cの組み合わせ:010
画素A、Dの組み合わせ:011
画素B、Cの組み合わせ:100
画素B、Dの組み合わせ:101
画素C、Dの組み合わせ:11x
図21Aは、(2×2)画素圧縮を説明する概念図であり、図22Aは、(2×2)圧縮データのフォーマットを示す概念図である。上述のように、(2×2)画素圧縮は、2画素の画像データの間に高い相関性があり、かつ、他の2画素の画像データの間に高い相関性がある場合に使用される圧縮方式である。図22Aに示されているように、本実施形態では、(2×2)圧縮データが48ビットデータであり、圧縮種類認識ビットと、選択データと、R代表値#1と、G代表値#1と、B代表値#1と、R代表値#2と、G代表値#2と、B代表値#2と、大小認識データと、β比較結果データとで構成される。
・画素A、Bの相関性が高く、画素C、Dの相関性が高い
・画素A、Cの相関性が高く、画素B、Dの相関性が高い
・画素A、Dの相関性が高く、画素B、Cの相関性が高い
選択データは、2ビットによって、これらの3つの組み合わせのいずれであるかを示している。
Rave1=(RA+RB+1)/2,
Gave1=(GA+GB+1)/2,
Bave1=(BA+BB+1)/2,
Rave2=(RA+RB+1)/2,
Gave2=(GA+GB+1)/2,
Bave1=(BA+BB+1)/2.
・画素A、Bの相関性が高く、画素C、Dの相関性が高い:0x
・画素A、Cの相関性が高く、画素B、Dの相関性が高い:10
・画素A、Dの相関性が高く、画素B、Cの相関性が高い:11
図23Aは、(4×1)画素圧縮を説明する概念図であり、図24は、(4×1)圧縮データのフォーマットを示す概念図である。上述のように、(4×1)画素圧縮は、対象ブロックの4画素の画像データの間に高い相関性がある場合に使用される圧縮方式である。図24に示されているように、本実施形態では、(4×1)圧縮データが48ビットデータであり、圧縮種類認識ビットと、下記の7つのデータ:Ymin、Ydist0〜Ydist2、アドレスデータ、Cb’、Cr’とで構成される。
Ymin=YD=4,
Ydist0=(YA−Ymin)>>2=(48−4)>>2=11,
Ydist1=(YB−Ymin)>>2=(28−4)>>2=6,
Ydist2=(YC−Ymin)>>2=(16−4)>>2=3,
ここで、「>>2」は、2ビットの切捨て処理を示す演算子である。アドレスデータには、輝度データYDが最小である旨が記載される。
Cr’=(CrA+CrB+CrC+CrD)>>1
=(2+1−1+1)>>1=1,
Cb’=(CbA+CbB+CbC+CbD)>>1
=(−2−1+1−1)>>1=−1,
ここで、「>>1」は、1ビットの切捨て処理を示す演算子である。以上で、(4×1)圧縮データの生成が完了する。
YA’=Ydist0×4+Ymin=44+4=48,
YB’=Ydist1×4+Ymin=24+4=28,
YC’=Ydist2×4+Ymin=12+4=16,
YD’=Ymin=4.
以下では、(1×4)画素圧縮、(2+1×2)画素圧縮、(2×2)画素圧縮で使用される誤差データαの算出について説明する。
α=Q×2, (ビット切捨て処理のビット数が5)
α=Q, (ビット切捨て処理のビット数が4)
α=Q/2, (ビット切捨て処理のビット数が3)
・対象の2画素が画素A、Bの場合:Q抽出画素は画素A
・対象の2画素が画素A、Cの場合:Q抽出画素は画素A
・対象の2画素が画素A、Dの場合:Q抽出画素は画素A
・対象の2画素が画素B、Cの場合:Q抽出画素は画素B
・対象の2画素が画素B、Dの場合:Q抽出画素は画素B
・対象の2画素が画素C、Dの場合:Q抽出画素は画素B
Q=15, (x1=y1=「0」)
Q=01, (x1=「1」,y1=「0」)
Q=07, (x1=「0」,y1=「1」)
Q=13. (x1=y1=「1」)
α=Q/2, (ビット切捨て処理のビット数が3)
α=Q/4, (ビット切捨て処理のビット数が2)
α=Q/8. (ビット切捨て処理のビット数が1)
Q=13,
α=13/2=6.
以上に説明されている圧縮方式において留意すべき事項の一つは、各圧縮画像データにおける圧縮種類認識ビットのビット数の配分である。本実施形態では、圧縮画像データが48ビットで固定であるのに対し、圧縮種類認識ビットは1〜4ビットの間で可変である。詳細には、本実施形態では、(1×4)画素圧縮、(2+1×2)画素圧縮、(2×2)画素圧縮、(4×1)ビット圧縮の圧縮種類認識ビットは、下記のとおりである:
(1×4)画素圧縮 :「0」 (1ビット)
(2+1×2)画素圧縮:「10」 (2ビット)
(2×2)画素圧縮 :「110」 (3ビット)
(4×1)ビット圧縮 :「1110」 (4ビット)
対象ブロックの画素の画像データの間の相関性が低いほど圧縮種類認識ビットに割り当てられるビット数が少なく、対象ブロックの画素の画像データの間の相関性が高いほど圧縮種類認識ビットに割り当てられるビット数が多いことに留意されたい。
2:画像描画部
3:画像データ
4:同期データ
5:液晶表示パネル
6:タイミングコントローラ
7:ゲートドライバ
8:データドライバ
9:ゲート側制御信号
10:圧縮画像データ
11:データ側制御信号
21:シフトレジスタ部
21A:遅延機能付きシフトレジスタ部
22:展開部
22A:ブロック展開部
23:外部接続バス
24:内部バス
25:データレジスタ部
26:ラッチ部
27:レベルシフタ部
28:D/Aコンバータ部
29:バッファ部
30:セレクタ
311〜31n:ラッチ回路
32:スイッチ
33:展開回路
34:セレクタ
41:シリアルパラレル変換回路
42:複数画素画像圧縮回路
43:パラレルシリアル変換回路
51:スイッチ
52:シリアルパラレル変換回路
53:複数画素画像展開回路
54:パラレルシリアル変換回路
55:セレクタ
56:遅延回路
61:形状認識部
62:可逆圧縮部
63:(1×4)画素圧縮部
64:(2+1×2)画素圧縮部
65:(2×2)画素圧縮部
66:(4×1)画素圧縮部
71:元データ復元部
72:(1×4)画素展開部
73:(2+1×2)画素展開部
74:(2×2)画素展開部
75:(4×1)画素展開部
76:画像データ選択部
101:液晶表示装置
102:画像描画部
103:画像データ
104:同期データ
105:液晶表示パネル
106:タイミングコントローラ
107:ゲートドライバ
108:データドライバ
109:ゲート側制御信号
110:画像データ
111:データ側制御信号
Claims (1)
- 表示パネルと、
カスケード接続された第1〜第nドライバ(nは2以上の整数)と、
前記第1ドライバに圧縮画像データを送信するコントローラ
とを具備し、
前記第1〜第(n−1)ドライバのうちの第iドライバ(iは、1以上n−1以下の整数)は、
前記表示パネルを駆動する駆動回路部と、
前記第1〜第nドライバのうちの第(i+1)ドライバへのデータ転送が可能に構成された第1バスと、
前記駆動回路部へのデータ転送が可能な第2バスと、
前記圧縮画像データを前記第1〜第nドライバのうちの第(i−1)ドライバ又は前記コントローラから受け取る展開部
とを備え、
前記第iドライバの前記展開部は、受け取った前記圧縮画像データが前記第iドライバに対応する圧縮画像データではない場合、前記第1バスを用いて前記圧縮画像データを前記第(i+1)ドライバに転送し、受け取った前記圧縮画像データが前記第iドライバに対応する圧縮画像データである場合、前記圧縮画像データを展開して展開画像データを生成し、前記展開画像データを前記第2バスを用いて前記駆動回路部に供給し、
前記駆動回路部は、前記展開画像データに応答して前記表示パネルを駆動し、
前記第1バス、前記第2バス及び前記展開部は、単位時間当たりの前記展開部から前記駆動回路部へのデータ転送可能量のほうが、単位時間当たりの前記展開部から前記第(i+1)ドライバへのデータ転送可能量よりも大きくなるように構成され、
前記第iドライバの前記第1バスは、前記第(i+1)ドライバへのデータ転送に加えて前記駆動回路部へのデータ転送が可能に構成されており、
前記第iドライバにおける前記展開部から前記駆動回路部への前記展開画像データの転送には、前記第1バス及び前記第2バスの両方が使用される
表示装置。
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