KR20180024973A - 타이밍 컨트롤러 및 이를 포함하는 표시 장치 - Google Patents

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Abstract

타이밍 컨트롤러 및 이를 포함하는 표시 장치가 제공된다. 타이밍 컨트롤러는 비트 선택부, 오차 산출부 및 디더링부를 포함한다. 비트 선택부는 복수의 서브 화소에 대한 n+m bit의 입력 영상 데이터의 m bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성된다. 오차 산출부는 비트 선택부에 의해 고정된 고정 데이터 값과 비트 선택부에 의해 고정되기 이전의 입력 영상 데이터의 m bit의 데이터 값의 오차를 산출하도록 구성된다. 디더링부는 오차가 보정되도록 디더링된 n bit 출력 영상 데이터를 생성하도록 구성된다.

Description

타이밍 컨트롤러 및 이를 포함하는 표시 장치{TIMING CONTROLOR AND DISPLAY DEVICE INCLUDING THE SAME}
본 발명은 타이밍 컨트롤러 및 이를 포함하는 표시 장치에 관한 것으로서, 보다 상세하게는 우수한 화상 품질을 제공할 수 있는 타이밍 컨트롤러 및 이를 포함하는 표시 장치에 관한 것이다.
정보화 사회가 발전함에 따라 화상을 표시하기 위한 표시 장치에 대한 요구가 다양한 형태로 증가하고 있으며, 근래에는 액정 표시 장치(Liquid Crystal Display Device), 플라즈마 표시 장치(Plasma Display Panel), 유기 발광 표시 장치 (Organic Light Emitting Display Device) 등과 같은 여러 가지 표시 장치가 활용되고 있다.
이러한 표시장치는 데이터 라인들과 게이트 라인들이 형성되고, 데이터 라인들과 게이트 라인들이 서로 교차하는 지점에 배치된 서브 화소들을 구비하는 표시 패널을 포함하고, 데이터 라인들로 데이터 전압을 공급하는 데이터 구동 집적 회로와, 게이트 라인들로 스캔 전압을 공급하는 게이트 구동 집적 회로와, 데이터 구동 집적 회로 및 게이트 구동 집적 회로를 제어하는 타이밍 컨트롤러 등을 포함한다.
표시 장치에서 데이터 구동 집적 회로는 타이밍 컨트롤러부터 소정의 bit로 된 영상 데이터를 수신하여 이를 아날로그 전압에 해당하는 데이터 전압으로 변환하여 해당 서브 화소로 제공한다.
이때, 영상 데이터의 bit 수가 많아지게 되면, 해당 서브 화소에서 표현되는 컬러 깊이(depth)가 깊어져 화상 품질을 높일 수 있다. 고품질의 컬러 깊이를 구현하기 위해, 즉, 높은 bit 수의 컬러 깊이를 구현하기 위해, 데이터 집적 회로의 처리 가능 bit 수도 원하는 컬러 깊이에 해당하는 bit 수만큼 되어야 한다. 예를 들어, 1024 계조(gray)를 갖는 고품질 컬러 깊이를 구현하기 위해서는 데이터 구동 집적 회로의 처리 가능 bit 수는 10 bit가 되어야 한다. 따라서, 우수한 컬러 깊이를 구현하고자 하는 경우, 데이터 구동 집적 회로의 내부 구성들의 사이즈는 커질 수밖에 없고, 이로 인해, 데이터 구동 집적 회로 자체의 사이즈는 커진다.
또한, 데이터 구동 집적 회로는 타이밍 컨트롤러부터 원하는 컬러 깊이에 해당하는 bit 수만큼의 영상 데이터를 수신해야만 하기 때문에, 타이밍 컨트롤러 및 데이터 구동 집적 회로 간의 데이터 전송량도 그만큼 많아질 수밖에 없는 문제점도 있다.
본 발명이 해결하고자 하는 과제는 높은 bit 수를 갖는 영상 데이터를 처리 가능 bit 수가 낮은 데이터 구동 집적 회로를 사용하여 구현할 수 있도록 함으로써, 높은 화상 품질을 제공하면서도 데이터 전송량 및 데이터 집적 회로의 사이즈를 줄일 수 있는 타이밍 컨트롤러 및 이를 포함하는 표시 장치를 제공하는 것이다.
또한, 본 발명이 해결하고자 하는 과제는 높은 bit 수를 갖는 영상 데이터를 처리하는 과정에서 영상 데이터의 특정 bit의 데이터 값을 고정함으로 인해 발생되는 오차를 보정함으로써, 높은 bit 수를 갖는 영상 데이터에 의해 구현되는 컬러와 실질적으로 동일한 컬러의 영상을 구현할 수 있는 타이밍 컨트롤러 및 이를 포함하는 표시 장치를 제공하는 것이다.
본 발명의 과제들은 이상에서 언급한 과제들로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 타이밍 컨트롤러는 비트 선택부, 오차 산출부 및 디더링부를 포함한다. 비트 선택부는 복수의 서브 화소에 대한 n+m bit의 입력 영상 데이터의 m bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성된다. 오차 산출부는 비트 선택부에 의해 고정된 고정 데이터 값과 비트 선택부에 의해 고정되기 이전의 입력 영상 데이터의 m bit의 데이터 값의 오차를 산출하도록 구성된다. 디더링부는 오차가 보정되도록 디더링된 n bit의 출력 영상 데이터를 출력하도록 구성된다. 본 발명의 일 실시예에 따른 타이밍 컨트롤러는 오차 산출부 및 디더링부를 구비하므로, 입력 영상 데이터의 m bit 데이터 값이 고정 데이터 값으로 고정되더라도 이로 인한 오차가 보정될 수 있으며, 디더링된 출력 영상 데이터는 입력 영상 데이터에 대응되는 컬러 깊이를 정확하게 표현할 수 있다.
전술한 바와 같은 과제를 해결하기 위하여 본 발명의 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동 집적 회로, 타이밍 컨트롤러를 포함한다. 표시 패널은 복수의 서브 화소를 포함한다. 데이터 구동 집적 회로는 복수의 서브 화소와 연결된다. 타이밍 컨트롤러는 데이터 구동 집적 회로에 출력 영상 데이터를 전송하도록 구성된다. 타이밍 컨트롤러는 복수의 서브 화소에 대한 입력 영상 데이터의 특정 bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성된 비트 선택부, 비트 선택부에 의해 고정된 고정 데이터 값과 비트 선택부에 의해 고정되기 이전의 입력 영상 데이터의 특정 bit의 데이터 값을 서로 비교하여 오차를 산출하도록 구성된 오차 산출부, 및 산출된 오차가 보상되도록 디더링된 출력 영상 데이터를 생성하도록 구성된 디더링부를 포함한다. 데이터 구동 집적 회로는 출력 영상 데이터를 저장하는 래치부, 출력 영상 데이터를 아날로그 전압으로 전환하도록 구성된 디지털 아날로그 컨버터(Digital Analogue Converter; DAC), 및 비트 선택부에 의해 고정된 고정 데이터 값을 아날로그 전압으로 전환하여 복수의 서브 화소 각각에 전달하도록 구성된 고정 전압 출력부를 포함한다.
기타 실시예의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명은 n+m bit의 영상 데이터가 갖는 컬러 깊이를 이보다 낮은 bit 수를 갖는 n bit의 영상 데이터로 구현하도록 함으로써, 타이밍 컨트롤러와 데이터 구동 집적 회로 사이의 데이터 전송량을 감소시키고, 데이터 구동 집적 회로의 사이즈를 감소시킬 수 있는 효과가 있다.
또한, 본 발명은 n+m bit의 영상 데이터의 특정 m bit 데이터 값을 고정하는 과정에서 오차가 발생되더라도, 오차를 산출하고 산출된 오차를 보정함으로써, n+m bit의 영상 데이터로 구현되는 영상과 거의 동일한 컬러 깊이를 갖는 영상을 n bit 영상 데이터로 구현할 수 있는 효과가 있다.
본 발명에 따른 효과는 이상에서 예시된 내용에 의해 제한되지 않으며, 더욱 다양한 효과들이 본 명세서 내에 포함되어 있다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 영상 데이터가 표시 패널로 제공되는 과정을 설명하기 위한 개략적인 블록도이다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 타이밍 컨트롤러를 설명하기 위한 개략적인 블록도이다.
도 4는 도 3의 디더링부의 오차 보정 방법을 설명하기 위한 예시도이다.
도 5는 도 3의 타이밍 컨트롤러에서 출력되는 데이터 패킷의 개략적인 예시도이다.
도 6는 본 발명의 일 실시예에 따른 표시 장치의 데이터 구동 집적 회로를 설명하기 위한 개략적인 블록도이다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 계조에 따른 계조 변화율을 나타내는 그래프이다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 계조에 따른 계조 변화율의 오차를 나타내는 그래프이다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 타이밍 컨트롤러를 도시한 개략적인 블록도이다.
도 10은 도 9의 타이밍 컨트롤러의 고정 데이터 값 결정 방법 및 오차 보정 방법을 설명하기 위한 예시도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예들을 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다.
본 발명의 실시예를 설명하기 위한 도면에 개시된 형상, 크기, 비율, 각도, 개수 등은 예시적인 것이므로 본 발명이 도시된 사항에 한정되는 것은 아니다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다. 또한, 본 발명을 설명함에 있어서, 관련된 공지 기술에 대한 구체적인 설명이 본 발명의 요지를 불필요하게 흐릴 수 있다고 판단되는 경우 그 상세한 설명은 생략한다. 본 명세서 상에서 언급된 '포함한다', '갖는다', '이루어진다' 등이 사용되는 경우 '~만'이 사용되지 않는 이상 다른 부분이 추가될 수 있다. 구성 요소를 단수로 표현한 경우에 특별히 명시적인 기재 사항이 없는 한 복수를 포함하는 경우를 포함한다.
구성 요소를 해석함에 있어서, 별도의 명시적 기재가 없더라도 오차 범위를 포함하는 것으로 해석한다.
위치 관계에 대한 설명일 경우, 예를 들어, '~상에', '~상부에', '~하부에', '~옆에' 등으로 두 부분의 위치 관계가 설명되는 경우, '바로' 또는 '직접'이 사용되지 않는 이상 두 부분 사이에 하나 이상의 다른 부분이 위치할 수도 있다.
소자 또는 층이 다른 소자 또는 층 '위 (on)'로 지칭되는 것은 다른 소자 바로 위에 또는 중간에 다른 층 또는 다른 소자를 개재한 경우를 모두 포함한다.
비록 제1, 제2 등이 다양한 구성요소들을 서술하기 위해서 사용되나, 이들 구성요소들은 이들 용어에 의해 제한되지 않는다. 이들 용어들은 단지 하나의 구성요소를 다른 구성요소와 구별하기 위하여 사용하는 것이다. 따라서, 이하에서 언급되는 제1 구성요소는 본 발명의 기술적 사상 내에서 제2 구성요소일 수도 있다.
명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
도면에서 나타난 각 구성의 크기 및 두께는 설명의 편의를 위해 도시된 것이며, 본 발명이 도시된 구성의 크기 및 두께에 반드시 한정되는 것은 아니다.
본 발명의 여러 실시예들의 각각 특징들이 부분적으로 또는 전체적으로 서로 결합 또는 조합 가능하고, 기술적으로 다양한 연동 및 구동이 가능하며, 각 실시예들이 서로에 대하여 독립적으로 실시 가능할 수도 있고 연관 관계로 함께 실시할 수도 있다.
이하, 첨부된 도면을 참조하여 본 발명의 다양한 실시예들을 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 표시 장치의 개략적인 블록도이다. 도 1을 참조하면, 표시 장치(100)는 표시패널(110), 데이터 구동 집적 회로(120), 게이트 구동 집적 회로(130) 및 타이밍 컨트롤러(140)를 포함한다.
표시 패널(110)은 복수의 서브 화소(SP)를 포함한다. 복수의 서브 화소(SP)는 로우(row) 방향 및 컬럼(column) 방향으로 배열되어 매트릭스(matrix) 형태로 배치된다. 예를 들어, 도 1에 도시된 바와 같이, 복수의 서브 화소(SP)는 k개의 로우와 l개의 컬럼으로 배열될 수 있다. 복수의 서브 화소(SP) 중 로우 방향으로 배열된 서브 화소(SP)의 그룹을 로우 서브 화소(R1 내지 Rk)로 정의하며, 컬럼 방향으로 배열된 서브 화소(SP)의 그룹을 컬럼 서브 화소(C1 내지 Cl)로 정의한다.
복수의 서브 화소(SP)는 각각 특정 컬러의 빛을 구현한다. 예를 들어, 복수의 서브 화소(SP)는 적색을 구현하는 적색 서브 화소, 녹색을 구현하는 녹색 서브 화소 및 청색을 구현하는 청색 서브 화소로 구성될 수 있다. 이 경우, 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소의 그룹이 하나의 화소로 지칭될 수 있다.
표시 패널(110)의 복수의 서브 화소(SP)는 각각 게이트 라인(GL1 내지 GLk) 및 데이터 라인(DL1 내지 DLl)과 연결된다. 예를 들어, 1 로우 서브 화소(R1)는 제1 게이트 라인(GL1)에 연결되고, 1 컬럼 서브 화소(C1)는 제1 데이터 라인(DL1)에 연결된다. 마찬가지로 2 내지 k 로우 서브 화소(R2 내지 Rk)는 제2 내지 제k 게이트 라인(GL2 내지 GLk)와 각각 연결되며, 2 내지 l 컬럼 서브 화소(C2 내지 Cl)은 제2 내지 제l 데이터 라인(DL2 내지 DLl)과 각각 연결된다. 복수의 서브 화소(SP)는 게이트 라인(GL1 내지 GLk)으로부터 전달되는 게이트 전압과 데이터 라인(DL1 내지 DLl)으로부터 전달되는 데이터 전압에 기초하여 동작하도록 구성된다.
타이밍 컨트롤러(140)는, 데이터 구동 집적 회로(120) 및 게이트 구동 집적 회로(130)로 각종 제어신호(DCS, GCS)를 공급하여, 데이터 구동 집적 회로(120) 및 게이트 구동 집적 회로(130)를 제어한다.
타이밍 컨트롤러(140)는, 각 프레임에서 구현하는 타이밍에 따라 스캔을 시작하고, 외부의 호스트 시스템(10)으로부터 수신되는 영상 데이터(Data)를 데이터 구동 집적 회로(120)에서 처리 가능한 데이터 신호 형식에 맞게 전환하여 출력 영상 데이터(Data')를 출력하고, 스캔에 맞춰 적당한 시간에 데이터 구동을 통제한다.
타이밍 컨트롤러(140)는 외부 호스트 시스템(10)으로부터 수신된 입력 영상 데이터(Data)의 특정 bit에 대응되는 데이터 값을 고정 데이터 값으로 고정하여, 유사 제어 데이터(Pseudo Control Data)를 생성한다. 타이밍 컨트롤러(140)는 유사 제어 데이터를 출력 영상 데이터(Data')와 함께, 데이터 구동 집적 회로(120)로 출력한다. 타이밍 컨트롤러(140)를 통해 고정 데이터 값이 결정되는 세부적인 과정은 후술하기로 한다.
또한, 타이밍 컨트롤러(140)는, 입력 영상 데이터(Data)와 함께, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블(DE: Data Enable) 신호, 클럭 신호(CLK) 등을 포함하는 각종 타이밍 신호들을 외부의 호스트 시스템(10)으로부터 수신한다.
타이밍 컨트롤러(140)는, 호스트 시스템(10)으로부터 입력 영상 데이터(Data)를 수신하여, 데이터 구동 집적 회로(120)에서 처리 가능한 데이터 신호 형식에 맞게 전환하여 출력 영상 데이터(Data')를 출력하는 것 이외에, 데이터 구동 집적 회로(120) 및 게이트 구동 집적 회로(130)를 제어하기 위하여, 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 클럭 신호(CLK) 등의 타이밍 신호를 입력받아, 각종 제어 신호들(DCS, GCS)을 생성하여 데이터 구동 집적 회로(120) 및 게이트 구동 집적 회로(130)로 출력한다.
예를 들어, 타이밍 컨트롤러(140)는, 게이트 구동 집적 회로(130)를 제어 하기 위하여, 게이트 스타트 펄스(Gate Start Pulse; GSP), 게이트 쉬프트 클럭(Gate Shift Clock; GSC), 게이트 출력 인에이블 신호(Gate Output Enable; GOE) 등을 포함하는 각종 게이트 제어 신호(Gate Control Signal; GCSs)들을 출력한다.
여기서, 게이트 스타트 펄스는 게이트 구동 집적 회로(130)를 구성하는 하나 이상의 게이트 회로의 동작 스타트 타이밍을 제어한다. 게이트 쉬프트 클럭은 하나 이상의 게이트 회로에 공통으로 입력되는 클럭 신호로서, 스캔 신호(게이트 펄스)의 쉬프트 타이밍을 제어한다. 게이트 출력 인에이블 신호는 하나 이상의 게이트 회로의 타이밍 정보를 지정하고 있다.
또한, 타이밍 컨트롤러(140)는, 데이터 구동 집적 회로(120)를 제어하기 위하여, 소스 스타트 펄스(Source Start Pulse; SSP), 소스 샘플링 클럭(Source Sampling Clock; SSC), 소스 출력 인에이블 신호(Souce Output Enable; SOE) 등을 포함하는 각종 데이터 제어 신호(Data Control Signal; DCSs)들을 출력한다.
여기서, 소스 스타트 펄스는 데이터 구동 집적 회로(120)를 구성하는 하나 이상의 데이터 회로의 데이터 샘플링 시작 타이밍을 제어한다. 소스 샘플링 클럭은 데이터 회로 각각에서 데이터의 샘플링 타이밍을 제어하는 클럭 신호이다. 소스 출력 인에이블 신호는 데이터 구동 집적 회로(120)의 출력 타이밍을 제어한다.
타이밍 컨트롤러(140)는, 데이터 구동 집적 회로(120)가 본딩된 소스 인쇄 회로 기판과 가요성 플랫 케이블(Flexible Flat Cable; FFC) 또는 가요성 인쇄 회로(Flexible Printed Circuit; FPC) 등의 연결 매체를 통해 연결된 컨트롤 인쇄 회로 기판(Control Printed Circuit Board)에 배치될 수 있다.
컨트롤 인쇄 회로 기판에는, 표시 패널(110), 데이터 구동 집적 회로(120) 및 게이트 구동 집적 회로(130) 등으로 각종 전압 또는 전류를 공급해주거나 공급할 각종 전압 또는 전류를 제어하는 전원 컨트롤러가 더 배치될 수 있다. 전원 컨트롤러는 전원 관리 집적 회로(Power Management IC; PMIC)로 지칭될 수 있다.
상술한 소스 인쇄 회로 기판과 컨트롤 인쇄 회로 기판은, 하나의 인쇄 회로 기판으로 구성될 수도 있다.
게이트 구동 집적 회로(130)는, 타이밍 컨트롤러(140)의 제어에 따라, 온(On) 전압 또는 오프(Off) 전압의 스캔 신호를 게이트 라인(GL1 내지 GLk)으로 순차적으로 공급하여 게이트 라인(GL1 내지 GLk)을 순차적으로 구동한다.
게이트 구동 집적 회로(130)는, 구동 방식에 따라서, 표시 패널(110)의 일 측에만 위치할 수도 있고, 경우에 따라서는, 양측에 위치할 수도 있다.
게이트 구동 집적 회로(130)는 테이프 오토메티드 본딩(Tape Automated Bonding; TAB) 방식 또는 칩 온 글래스(Chip On Glass; COG) 방식으로 표시 패널(110)의 본딩 패드(Bonding Pad)에 연결되거나, GIP(Gate In Panel) 타입으로 구현되어 표시 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시 패널(110)에 집적화되어 배치될 수도 있다.
게이트 구동 집적 회로(130)는 쉬프트 레지스터, 레벨 쉬프터 등을 포함한다.
데이터 구동 집적 회로(120)는, 특정 게이트 라인이 열리면, 타이밍 컨트롤러(140)로부터 수신한 출력 영상 데이터(Data')를 아날로그 형태의 데이터 전압으로 변환하여 데이터 라인(DL1 내지 DLl)으로 공급함으로써, 데이터 라인(DL1 내지 DLl)을 구동한다.
데이터 구동 집적회로(120)는, 테이프 오토메티드 본딩 방식 또는 칩 온 글래스 방식으로 표시 패널(110)의 본딩 패드에 연결되거나, 표시 패널(110)에 직접 배치될 수도 있으며, 경우에 따라서, 표시 패널(110)에 집적화되어 배치될 수도 있다.
또한, 데이터 구동 집적 회로(120)는 칩 온 필름(Chip On Film; COF) 방식으로 구현될 수 있다. 이 경우, 데이터 구동 집적 회로(120)의 일 단은 적어도 하나의 소스 인쇄 회로 기판(Source Printed Circuit Board)에 본딩되고, 타 단은 표시 패널(110)에 본딩된다.
데이터 구동 집적 회로(120)는, 레벨 쉬프터, 래치부 등의 다양한 회로를 포함하는 로직부와, 디지털 아날로그 컨버터(DAC: Digital Analog Converter)와, 출력 버퍼 등을 포함할 수 있다. 이에 대한 세부적인 내용은 후술한다.
도 2는 본 발명의 일 실시예에 따른 표시 장치의 영상 데이터가 표시 패널로 제공되는 과정을 설명하기 위한 개략적인 블록도이다.
도 2를 참조하면, 타이밍 컨트롤러(140)는 외부 호스트 시스템으로부터 입력 영상 데이터(Data)를 수신하며, 입력 영상 데이터(Data)가 데이터 구동 집적 회로(120)에서 처리될 수 있도록 입력 영상 데이터(Data)를 변환하여 출력 영상 데이터(Data')를 생성하고, 입력 영상 데이터(Data)의 특정 bit에 대응되는 유사 제어 데이터(PC)를 생성하여 데이터 구동 집적 회로(120)로 전달한다.
입력 영상 데이터(Data)는 고품질의 영상 데이터로서 높은 컬러 깊이(Color Depth)를 갖는 영상에 대한 정보를 포함한다. 여기서 "컬러 깊이"는 컬러의 표현력, 레졸루션(resolution) 또는 휘도 표현력 또는 계조 표현력이라고 할 수 있다. 컬러 깊이가 우수한 영상에 대한 입력 영상 데이터(Data)는 보다 높은 컬러 깊이에 대한 정보를 포함하므로, 많은 정보량을 가지며, 높은 bit 수를 갖는다. 구체적으로, 입력 영상 데이터(Data)는 n+m bit (예를 들어, 10 bit, 12 bit)일 수 있다.
출력 영상 데이터(Data')는 데이터 구동 집적 회로(120)에서 처리 가능한 신호 형식의 데이터를 의미하며, 외부 호스트 시스템(10)으로부터 수신된 입력 영상 데이터(Data)보다 낮은 bit 수를 갖는다. 예를 들어, 출력 영상 데이터(Data')는 n bit일 수 있다. 출력 영상 데이터(Data')는 입력 영상 데이터(Data)보다 낮은 bit 수를 가지므로, 데이터의 크기가 감소될 수 있고, 타이밍 컨트롤러(140)에서 데이터 구동 집적 회로(120)로 전송되는 데이터 량이 감소될 수 있다. 이에, 타이밍 컨트롤러(140)와 데이터 구동 집적 회로(120) 사이의 데이터 전송이 신속하고 효율적으로 이루어질 수 있다.
유사 제어 데이터(PC)는 타이밍 컨트롤러(140)에서 선택된 고정 데이터 값을 갖는다. 유사 제어 데이터(PC)는 m bit의 데이터이며, 외부 호스트 시스템으로부터 수신된 입력 영상 데이터(Data)의 특정 m bit에 대응된다. 유사 제어 데이터(PC)는 타이밍 컨트롤러(140)에서 데이터 구동 집적 회로(120)로 전달되는 데이터 패킷(data packet)의 제어 패킷(control packet) 부분에 삽입되어 데이터 구동 집적 회로(120)로 전달된다.
데이터 구동 집적 회로(120)는 타이밍 컨트롤러(140)로부터 수신된 출력 영상 데이터(Data') 및 유사 제어 데이터(PC)를 아날로그 형태의 데이터 전압(Vdata)으로 전환하여 표시 패널(110)로 전달한다. 구체적으로 데이터 구동 집적 회로(120)는 영상 정보를 포함하는 n bit의 출력 영상 데이터(Data')와 m bit의 유사 제어 데이터(PC)를 수신하여 이를 아날로그 형태의 데이터 전압(Vdata)로 변환하여 이를 정해진 타이밍에 각각의 데이터 라인(DL1 내지 DLl)에 제공한다. 데이터 전압(Vdata)은 n bit의 출력 영상 데이터(Data')와 m bit의 유사 제어 데이터(PC)에 기초하여 생성되므로, 최종적으로 표시 패널(110)은 n+m bit의 컬러 깊이를 갖는 영상을 표시할 수 있다.
도 3은 본 발명의 일 실시예에 따른 표시 장치의 타이밍 컨트롤러를 설명하기 위한 개략적인 블록도이다. 도 3을 참조하면, 타이밍 컨트롤러(140)는 비트 선택부(141), 오차 산출부(143) 및 디더링(dithering)부(145)를 포함한다.
비트 선택부(141)는 복수의 서브 화소에 대한 n+m bit의 입력 영상 데이터(Data)의 특정 m bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성된다. 앞서 언급한 바와 같이, 입력 영상 데이터(Data)는 외부 호스트 시스템(10)으로부터 수신되며, 표시 패널(110)의 복수의 서브 화소(SP)들 각각에 대한 계조 정보를 포함하고, n+m bit으로 구성된다. 비트 선택부(141)는 복수의 서브 화소(SP)에 대한 입력 영상 데이터(Data)에서 특정 m bit에 대응되는 데이터 값을 특정 고정 데이터 값으로 고정한다. 여기서, 특정 m bit는 복수의 서브 화소(SP)들 각각에 대한 입력 영상 데이터(Data)의 최하위 비트(Least Significant Bit; LSB)일 수 있다. 예를 들어, 입력 영상 데이터(Data)가 10 bit로 구성되고, 최하위 비트가 2 bit로 구성된다면, 비트 선택부(141)는 10 bit의 입력 영상 데이터(Data) 중 8 bit의 데이터 값은 고정하지 않고, 최하위 2 bit 데이터 값을 고정시킨다. 구체적으로, 입력 영상 데이터(Data)의 데이터 값이 1000 0000 10 인 경우, 비트 선택부(141)는 상위 8 bit의 데이터 값인 1000 0000 은 고정하지 않고, 하위 2 bit 데이터 값이 10을 특정의 고정 데이터 값으로 고정한다. 예를 들어, 제1 서브 화소에 대한 입력 영상 데이터(Data)의 데이터 값이 1000 0000 10 이고, 제2 서브 화소에 대한 입력 영상 데이터(Data)의 데이터 값이 1000 0010 11 이고, 제3 서브 화소에 대한 입력 영상 데이터(Data)의 데이터 값이 1110 0111 00 인 경우, 비트 선택부(141)는 제1 서브 화소, 제2 서브 화소 및 제3 서브 화소의 최하위 bit의 데이터 값을 01로 고정시킬 수 있다. 이 경우, 제1 서브 화소에 대한 입력 영상 데이터는 1000 0000 01 로 변환되며, 제2 서브 화소에 대한 입력 영상 데이터는 1000 0010 01로 변환되고, 제3 서브 화소에 대한 입력 영상 데이터는 1110 0111 01로 변환된다.
비트 선택부(141)는 복수의 서브 화소(SP)에 대한 입력 영상 데이터(Data)의 m bit 데이터 값의 경향(trand)을 분석하여 고정 데이터 값을 결정한다. 예를 들어, 비트 선택부(141)는 복수의 서브 화소(SP)에 대한 입력 영상 데이터(Data)의 m bit 데이터 값의 최빈값, 평균값 또는 중간값을 입력 영상 데이터(Data)의 고정 데이터 값으로 결정할 수 있다. 구체적으로, k 번째 로우에 배열된 k 로우 서브 화소(Rk)에 대한 입력 영상 데이터(Data)의 최하위 2 bit 데이터 값이 01 01 01 00 10 11 이라면, 비트 선택부(141)는 가장 많은 빈도수를 갖는 01을 k 로우 서브 화소(Rk)의 고정 데이터 값으로 결정할 수 있다. 그러나, 이에 한정되는 것은 아니며, 01 01 01 00 10 11 의 중간값인 10을 고정 데이터 값으로 결정할 수도 있고, 평균값인 01을 고정 데이터 값으로 결정할 수 있다.
이 경우, 동일한 k 번째 로우에 배열된 k 로우 서브 화소에 대한 고정 데이터 값은 동일한 하나의 값으로 고정될 수 있다. 즉, k 로우 서브 화소에 대한 고정 데이터 값이 01로 결정된 경우, k 번째 로우에 배열된 모든 k 로우 서브 화소에 대한 입력 영상 데이터(Data)의 최하위 2 bit 데이터 값은 01로 고정된다.
이 경우, 비트 선택부(141)는 k 번째 로우에 배열된 k 로우 서브 화소(Rk)에 대한 모든 영상 데이터의 최하위 2 bit 데이터 값을 참조하지 않고 k 로우 서브 화소(Rk) 중 임의로 선택된 몇 개의 서브 화소에 대한 영상 데이터 만을 참조하여 고정 데이터 값을 결정할 수 있다. 예를 들어, 비트 선택부(141)는 k 번째 로우에 배열된 k 로우 서브 화소(Rk) 중 최초 6개의 서브 화소에 대한 영상 데이터의 최하위 2 bit 데이터 값의 최빈값, 중간값 또는 평균값을 고정 데이터 값으로 결정할 수 있다.
몇몇 실시예에서, 비트 선택부(141)는 k 번째 로우에 배열된 k 로우 서브 화소(Rk)에 대한 영상 데이터의 m bit 데이터 값에 기초하여 k+1 번째 로우에 배열된 k+1 로우 서브 화소에 대한 영상 데이터의 고정 데이터 값을 결정할 수 있다. 예를 들어, 비트 선택부(141)는 k 번재 로우에 배열된 k 로우 서브 화소(Rk) 중 최초 6개의 서브 화소에 대한 영상 데이터의 최하위 2 bit 데이터 값의 최빈값, 중간값 또는 평균값을 산출하여 k+1 번째 로우에 배열된 k+1 로우 서브 화소에 대한 영상 데이터의 고정 데이터 값으로 결정할 수 있다. 이 경우, k+1 로우 서브 화소에 대한 고정 데이터 값을 결정하기 위해 k+1 로우 서브 화소에 대한 영상 데이터의 m bit 데이터 값을 참조할 필요가 없으므로, 고정 데이터 값 결정이 보다 원할하고 빠르게 수행될 수 있다.
몇몇 실시예에서, 비트 선택부(141)는 각각의 로우 별로 입력 영상 데이터(Data)의 최하위 2 bit 데이터 값을 참조하여 고정 데이터 값을 결정하지 않고, 1 번째 로우에 배열된 1 로우 서브 화소(R1)에 대한 고정 데이터를 롤링(rolling)하여 2 번째 로우에 배열된 2 로우 서브 화소(R2) 및 3 번째 로우에 배열된 3 로우 서브 화소(R3)에 대한 고정 데이터 값을 결정하도록 구성될 수 있다. 구체적으로, 1 로우 서브 화소(R1)에 대한 영상 데이터(Data)의 최하위 2 bit의 최빈값이 01이라고 가정하면, 비트 선택부(141)는 1 로우 서브 화소(R1)에 대한 영상 데이터(Data)의 고정 데이터 값을 01로 결정하고, 2 로우 서브 화소(R2) 대한 영상 데이터(Data)의 고정 데이터 값을 10으로 결정하고, 3 로우 서브 화소(R3)에 대한 영상 데이터(Data)의 고정 데이터 값을 11로 결정할 수 있다. 비트 선택부(141)는 00 01 10 11이 모든 로우 서브 화소에서 균일한 분포로 반복될 수 있도록 00 01 10 11을 롤링하여 고정 데이터 값을 결정할 수 있다. 이 경우, 1 로우 서브 화소에 대한 고정 데이터 값이 결정됨에 따라 나머지 로우 서브 화소에 대한 고정 데이터 값이 자동으로 결정되므로, 고정 데이터 값을 결정하는 과정이 빠르고 원할하게 수행될 수 있다.
오차 산출부(143)는 비트 선택부(141)에 의해 고정된 고정 데이터 값과 비트 선택부(141)에 의해 고정되기 이전의 입력 영상 데이터(Data)의 m bit 데이터 값 사이의 오차를 산출하도록 구성된다. 구체적으로, 오차 산출부(143)는 비트 선택부(141)로부터 유사 제어 데이터(PC)를 수신하고, 고정되기 이전의 입력 영상 데이터(Data)를 수신한다. 유사 제어 데이터(PC)의 데이터 값은 고정 데이터 값을 의미하므로, 유사 제어 데이터(PC)를 통해 오차 산출부(143)는 비트 선택부(141)에 의해 고정된 고정 데이터 값을 알 수 있다.
오차 산출부(143)는 비트 선택부(141)에 의해 고정되기 이전의 입력 영상 데이터(Data)의 m bit 데이터 값과 비트 선택부(141)에 의해 고정된 고정 데이터 값의 차이값을 오차로 산출하도록 구성된다. 예를 들어, 복수의 서브 화소에 대한 10 bit의 입력 영상 데이터(Data)의 데이터 값이 1000 0000 01 이고, 2 bit의 유사 제어 데이터(PC)의 데이터 값이 00 인 경우, 오차 산출부(143)는 10 bit의 입력 영상 데이터(Data)의 최하위 2 bit 데이터 값 01과 유사 제어 데이터(PC)의 고정 데이터 값 00의 차이값을 산출한다. 이 경우, 01 - 00 = +01 이므로, 오차 산출부(143)에 의해 산출된 오차는 +01이 된다. 오차 산출부(143)는 10 bit의 입력 영상 데이터(Data)의 최하위 2 bit 데이터 값 01과 고정 데이터 값 00의 차이값인 +01을 오차 데이터(Error Data)로 출력한다.
오차 산출부(143)에 의해 출력되는 오차 데이터(Error Data)는 양(positive)의 부호 또는 음(negative)의 부호를 갖는다. 예를 들어, 상술한 바와 같이, 10 bit의 입력 영상 데이터(Data)의 최하위 2 bit 데이터 값이 01 이고, 고정 데이터 값이 00인 경우, 오차 데이터(Error Data)는 +01이므로, 양의 부호를 갖는다. 그러나, 10 bit의 입력 영상 데이터(Data)의 최하위 2 bit 데이터 값이 01 이고, 고정 데이터 값이 10인 경우, 오차 데이터(Error Data)는 -01이므로, 음의 부호를 갖는다.
디더링부(145)는 오차 산출부(143)에서 산출된 오차가 보정되도록 디더링된 출력 영상 데이터(Data')를 생성한다. 구체적으로, 디더링부(145)는 오차 산출부(143)로부터 오차 데이터(Error Data)를 수신하고, 비트 선택부(141)로부터 n bit 영상 데이터(n bit Data)를 수신한다. n bit 영상 데이터(n bit Data)는 n+m bit 의 입력 영상 데이터(Data)에서 m bit를 제외한 데이터를 의미하며, n bit의 bit수를 갖는다. 예를 들어, 외부 호스트 시스템(10)으로부터 수신된 입력 영상 데이터(Data)가 1000 0000 10 인 경우, n bit 영상 데이터(n bit Data)는 최하위 2 bit 데이터 10을 제외한 1000 0000이 된다.
디더링부(145)는 외부 호스트 시스템(10)으로부터 수신된 n+m bit의 입력 영상 데이터(Data)에 대응되는 컬러가 n bit 영상 데이터(n bit Data)로 구현될 수 있도록 n bit 영상 데이터(n bit Data)를 디더링한다. 이 경우, 디더링부(145)는 n bit 영상 데이터(n bit Data)를 디더링함에 있어서, 오차 산출부(143)에서 산출된 오차를 보상한다. 디더링부(145)의 디더링 방법을 보다 상세하게 설명하기 위해 도 4를 함께 참조한다.
도 4는 도 3의 디더링부의 오차 보정 방법을 설명하기 위한 예시도이다. 도 4는 10 bit의 입력 영상 데이터에서 최하위 2 bit 데이터가 고정된 예를 도시한다. 또한, 10 bit의 입력 영상 데이터에 의해 표현되는 영상은 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소가 모두 동일한 계조로 구동되는 단일 색상의 솔리드 패턴(solid pattern) 영상인 경우를 가정한다. 설명의 편의를 위해 10 bit의 입력 영상 데이터에 의해 표현되는 계조는 8 bit 영상 데이터에 의해 표현되는 계조에 대응되는 정수부분과 8 bit 영상 데이터에 의해 표현되지 못하는 계조에 대응되는 소수점 부분으로 구성된다고 가정한다. 즉, 8 bit 영상 데이터에 의해 표현될 수 있는 계조는 0 gray 내지 255 gray 인바, 10 bit 입력 영상 데이터에서 정수부분은 0 내지 255의 값을 가지며, 10 bit 입력 영상 데이터에서 소수점 부분은 10 bit - 8 bit = 2 bit의 데이터 값 00, 01, 10, 11에 대응되는 0.00, 0.25, 0.50 및 0.75의 값을 갖는다.
도 4를 참조하면, 외부 호스트 시스템으로부터 수신된 10 bit 입력 영상 데이터(Real 10 bit Data)는 1000 0000 00이며, 최하위 2 bit 데이터(LSB 2 bit Data)는 00 이다. 비트 선택부(141)에 의해 최하위 2 bit 데이터(LSB 2 bit Data)는 고정 데이터 값인 01로 고정된다. 이에, 입력 영상 데이터(Data)는 8 bit로 감소되며, 8 bit 영상 데이터(8 bit Data) 1000 0000과 고정 데이터 값 01을 갖는 2 bit 유사 제어 데이터(PC)를 사용하여 10 bit 컬러 깊이를 갖는 영상이 표현된다. 그러나, 이 경우, 8 bit 영상 데이터(8 bit Data)와 유사 제어 데이터(PC)가 결합된 데이터 1000 0000 01은 10 bit의 입력 영상 데이터(Real 10 bit Data) 1000 0000 00과 비교하여 최하위 2 bit 데이터 값이 01만큼 더 증가되었다. 따라서, 8 bit 영상 데이터(8 bit Data) 1000 0000과 유사 제어 데이터(PC) 01을 기초로 영상이 구현될 경우, 10 bit 입력 영상 데이터(Real 10 bit Data) 1000 0000 00에 기초한 영상과 비교하여 최하위 2 bit 01에 대응되는 계조의 차이가 발생될 수 있다. 따라서, 계조의 차이를 최소화하기 위해서는 유사 제어 데이터(PC)에 의해 발생된 오차 01을 제거 해야한다.
이를 위해, 오차 산출부(143)는 10 bit 입력 영상 데이터(Real 10 bit Data)의 최하위 2 bit 데이터 값(LSB 2 bit Data)과 유사 제어 데이터(PC)의 고정 데이터 값 사이의 오차를 산출한다. 구체적으로, 오차 산출부(143)는 10 bit 입력 영상 데이터(Real 10 bit Data)의 최하위 2 bit 데이터 값(LSB 2 bit Data)과 유사 제어 데이터(PC)의 고정 데이터 값의 차이값을 산출하여 오차 데이터(Error Data)를 생성한다. 상술한 예에 의하면, 10 bit 입력 영상 데이터(Real 10 bit Data)의 최하위 2 bit 데이터 값(LSB 2 bit Data)은 00이고, 유사 제어 데이터(PC)의 고정 데이터 값은 01이므로, 오차 데이터(Error Data)는 00 - 01 = -01이 된다.
디더링부(145)는 유사 제어 데이터(PC)에 의한 오차를 보정하도록 오차 산출부(143)에서 산출된 오차 데이터(Error Data)를 반영하여 디더링된 n bit 출력 영상 데이터(Data')를 생성한다. 구체적으로, 디더링부(145)는 10 bit의 입력 영상 데이터(Rea 10 bit Data)에서 최하위 2 bit 데이터(LSB 2 bit Data)가 제거된 8 bit 영상 데이터(8 bit Data) 1000 0000에 오차 산출부(143)에서 산출된 오차 데이터(Error Data) -01이 결합된 10 bit 데이터에 대응되는 컬러가 표현하도록 8 bit 영상 데이터를 디더링한다. 다시 말해, 디더링부(145)에 의해 출력되는 디더링된 8 bit 출력 영상 데이터(Data')는 10 bit 데이터 0111 1111 11에 대응되는 컬러를 표현하며, 10 bit 데이터 0111 1111 11은 8 bit 영상 데이터(8 bit Data) 1000 0000과 오차 데이터(Error Data) -01의 결합 데이터에 대응된다. 즉, 0111 1111 11 (10 bit) = 1000 0000 (8 bit) + -01 (2 bit)이다. 여기서, 10 bit 데이터 0111 1111 11은 외부 호스트 시스템(10)으로부터 수신된 10 bit 입력 영상 데이터(Real 10 bit Data)와 상이한 데이터를 의미하며, 오차 데이터(Error Data)가 적용되어 유사 제어 데이터(PC)에 의한 오차가 보정된 10 bit 데이터를 의미한다. 설명의 편의를 위해, 이하에서는, 10 bit 데이터를 "보정 10 bit 데이터"로 지칭한다.
디더링부(145)는 보정 10 bit 데이터 0111 1111 11에 대응되는 컬러가 8 bit 영상 데이터로 표현될 수 있도록 8 bit 영상 데이터를 디더링한다. 8 bit 영상 데이터의 디더링은 시간적(temporal) 또는 공간적(spatial) 방식으로 수행될 수 있다. 도 4는 공간적 방식으로 디더링이 수행되는 예를 도시한다. 공간적 방식의 디더링은 서로 인접하는 4개의 화소의 컬러를 섞어 8 bit의 영상 데이터로는 표현할 수 없는 중간 컬러를 표현한다. 예를 들어, 회색의 솔리드 패턴 영상의 경우, 8 bit의 영상 데이터는 127 계조의 회색 및 128 계조의 회색만 표현할 수 있을 뿐, 127.25, 127.50 및 127.75 계조의 회색은 표현할 수 없다. 그러나, 디더링을 통해 127.25, 127.50 및 127.75의 계조의 회색이 표현될 수 있다. 구체적으로, 보정 10 bit 데이터 0111 1111 11은 127.75 계조에 대응된다. 디더링부(145)는 서로 인접하는 4개의 화소에 대한 계조를 제어함으로써, 127.75 계조를 표현한다. 즉, 4개의 화소 중 3개의 화소는 128 계조의 회색을 표현하도록 구동하고, 1개의 화소는 127 계조의 회색을 표현하도록 구동한다. 이 경우, 4개의 화소는 128 + 128 + 128 + 127의 평균값인 127.75 계조의 회색으로 시인될 수 있다.
한편, 시간적 방식의 디더링은 127.75 계조의 회색을 표현하기 위해, 특정 화소가 128 계조의 회색을 표시하는 시간과 127 계조의 회색을 표시하는 시간의 비가 3:1로 제어된다. 이 경우, 특정 화소의 계조는 짧은 시간 안에 미세하게 변하므로, 특정 화소는 127.75 계조의 회색으로 시인될 수 있다.
도 4에 도시된 바와 같이, 디더링부(145)가 공간적 디더링 방식으로 디더링을 수행하는 경우, 디더링부(145)는 보정 10 bit 데이터 0111 1111 11에 대응되는 127.75의 계조가 표현되도록 4개의 화소들에 대한 8 bit 출력 영상 데이터를 생성한다. 즉, 디더링부(145)는 4개의 화소들 중 3개의 화소는 128 계조의 회색을 표시하고, 1개의 화소는 127 계조의 회색을 표시하도록 각 화소에 대응되는 8 bit 출력 영상 데이터(Data')를 생성한다.
한편, 앞서 언급한 바와 같이, 10 bit 보정 데이터 0111 1111 11은 10 bit의 입력 영상 데이터(Real 10 bit Data) 1000 0000 00에서 최하위 2 bit Data(LSB 2 bit Data)를 제거한 8 bit 데이터(8 bit Data) 1000 0000과 오차 산출부(143)에서 산출된 오차 데이터(Error Data) -01의 결합 데이터를 의미한다. 그러나, 일반적으로 디더링부(145)는 음의 부호를 갖는 오차 데이터(Error Data)에 대해 디더링을 수행할 수 없으므로, -01의 오차 데이터(Error Data)는 -0000 0001 (8 bit) + 11 (2 bit)로 전환되어 적용될 수 있다. 즉, 8 bit 영상 데이터(8 bit Data)에서 최하위 1비트의 데이터 값에 -1을 적용하고, 오차 데이터(Error Data)를 +11로 변환하여 10 bit 보정 데이터가 생성되고, 10 bit 보정 데이터에 대한 디더링이 수행한다. 즉, 10 bit 보정 데이터는 0111 1111 11 (10 bit) = 0111 1111 (8 Bit) + 11 (2 bit)에 대응된다. 디더링부(145)에 디더링된 8 bit 영상 데이터는 10 bit 보정 데이터 0111 1111 11에 대응되는 컬러를 표현하며, 디더링부(145)는 4개의 화소중 3개의 화소는 128 계조의 회색을 표현하고, 1개의 화소는 127 계조의 회색을 표현하도록 각각의 화소에 대한 8 bit 출력 영상 데이터(Data')를 생성한다.
한편, 앞서 언급한 바와 같이, 디더링부(145)에 의해 디더링된 8 bit 출력 영상 데이터(Data')는 10 bit 입력 영상 데이터(Real 10 bit Data)와 비교하여 오차 데이터(Error Data)에 상응하는 차이를 갖는다. 그러나, 이는 유사 제어 데이터(PC)가 적용됨에 따라 상쇄되며, 표시 패널(110)에서 표현되는 컬러는 10 bit 입력 영상 데이터(Real 10 bit Data)에 의해 표현되는 컬러와 동일해진다. 예를 들어, 1 번째 로우에 배열된 1 로우 서브 화소(R1)의 경우, 디더링부(145)에 의해 디더링된 8 bit 출력 영상 데이터(Data')는 127.75 계조의 회색에 대응된다. 즉, 4개의 화소 중 3개의 화소는 128 계조의 회색을 표현하며, 1개의 화소는 127 계조의 회색을 표현한다. 그러나, 유사 제어 데이터(PC)의 고정 데이터 값이 01이므로, 데이터 구동 집적 회로(120)에서 유사 제어 데이터(PC)가 아날로그 전압으로 변환되면서 0.25 계조에 대응되는 데이터 전압(Vdata)이 보충될 수 있다. 따라서, 데이터 구동 집적 회로(120)를 출력되는 데이터 전압(Vdata)은 128 계조의 회색에 대응되며, 이는 10 bit 입력 영상 데이터(Real 10 bit Data)에 의해 표현되는 컬러와 동일하다. 즉, 데이터 구동 집적 회로(120)는 8 bit 출력 영상 데이터(Data')와 유사 제어 데이터(PC)를 아날로그 전압으로 변환하여 데이터 전압(Vdata)을 생성하며, 데이터 전압(Vdata)은 8 bit 출력 영상 데이터(Data')와 유사 제어 데이터(PC)가 결합된 10 bit 영상 데이터 1000 0000 00에 대응된다. 데이터 구동 집적 회로(120)를 통해 데이터 전압(Vdata)이 생성되는 과정은 도 6을 참조하여 세부적으로 후술한다.
마찬가지 방법으로 디더링부(145)는 2번째 로우에 배열된 2 로우 서브 화소(R2), 3번째 로우에 배열된 3 로우 서브 화소(R3) 및 4번째 로우에 배열된 4 로우 서브 화소(R4)에 대한 출력 영상 데이터(Data')를 생성한다. 즉, 디더링부(145)는 2 로우 서브 화소(R2)에 대한 8 bit 영상 데이터(8 bit Data) 1000 0000과 오차 산출부(143)에서 산출된 오차 데이터(Error Data) 00을 결합한 10 bit 보정 데이터 1000 0000 00에 대응되는 컬러를 표현하도록 디더링된 8 bit 출력 영상 데이터(Data')를 생성한다. 즉, 4개의 화소들이 모두 128 계조의 회색을 표현하도록, 4개의 화소들 각각에 대한 8 bit 출력 영상 데이터(Data')가 생성된다. 디더링된 8 bit 영상 데이터(Data')는 2 bit 유사 제어 데이터(PC)와 함께 데이터 집적 회로(120)로 전송되며, 아날로그 전압으로 변환되어 표시 패널(110)에 제공된다. 이 경우, 2 bit 유사 제어 데이터(PC)는 01의 고정 데이터 값을 가지므로, 디더링된 8 bit 출력 영상 데이터(Data')와 유사 제어 데이터(PC)에 의해 최종적으로 1000 0000 01에 대응되는 컬러가 표시된다. 또한, 디더링부(145)는 오차 데이터(Error Data) 00을 반영하여 3 로우 서브 화소(R3)에 대한 디더링된 8 bit 출력 영상 데이터(Data')를 생성하며, 오차 데이터(Error Data) 01을 반영하여 4 로우 서브 화소(R4)에 대한 디더링된 8 bit 출력 영상 데이터(Data')를 생성한다.
다시 도 3을 참조하면, 디더링부(145)에서 생성된 8 bit 출력 영상 데이터(Data') 및 2 bit의 유사 제어 데이터(PC)는 데이터 구동 집적 회로(120)로 전송된다. 유사 제어 데이터(PC)는 타이밍 컨트롤러(140)에서 생성되는 데이터 패킷의 제어 패킷에 삽입되어 전송될 수 있다. 이를 보다 세부적으로 설명하기 위해 도 5를 함께 참조한다.
도 5는 도 3의 타이밍 컨트롤러에서 출력되는 데이터 패킷의 개략적인 예시도이다. 도 5를 참조하면, 데이터 패킷은 제어 패킷(CTR)과 RGB 데이터(RGB DATA)로 구성된다. RGB 데이터(RGB DATA)는 적색 서브 화소에 대한 8 bit 출력 영상 데이터(n bit R DATA), 녹색 서브 화소에 대한 8 bit 출력 영상 데이터(n bit G DATA) 및 청색 서브 화소에 대한 8 bit 출력 영상 데이터(n bit B DATA)를 포함한다. 몇몇 실시예에서, RGB 데이터(RGB DATA)는, 4 bit의 유닛 인터벌(UI: Unit Interval) 비트를 더 포함할 수 있다.
컨트롤 패킷(CTR)은 적색 서브 화소에 대한 8 bit 출력 영상 데이터(n bit R DATA), 녹색 서브 화소에 대한 8 bit 출력 영상 데이터(n bit G DATA) 및 청색 서브 화소에 대한 8 bit 출력 영상 데이터(n bit B DATA) 각각에 공통으로 추가되는 2 bit의 유사 제어 데이터(PC)를 포함한다.
데이터 구동 집적 회로(120)는 데이터 패킷의 RGB 데이터(RGB DATA)와 컨트롤 패킷(CTR)의 유사 제어 데이터(PC)를 각각 아날로그 전압으로 변환하여 각각의 데이터 라인에 전달한다. 이에, 표시 패널(110)의 서브 화소들은 10 bit 데이터에 대응되는 데이터 전압(Vdata)의 계조를 표시하고, 이로써, 8 bit의 출력 영상 데이터로 10 bit의 컬러 깊이가 구현된다. 특히, 2 bit의 유사 제어 데이터(PC)는 RGB 데이터(RGB DATA)에 포함되지 않고, 데이터 구동 집적 회로(120)에 각종 제어 신호를 전달하기 위한 제어 패킷(CTR) 내에 삽입되어 전송되므로, 타이밍 컨트롤러(140)에서 데이터 구동 집적 회로(120) 사이의 데이터 전송량은 8 bit의 영상 데이터를 전송하는 경우와 실질적으로 동일하게 유지될 수 있다.
도 6는 본 발명의 일 실시예에 따른 표시 장치의 데이터 구동 집적 회로를 설명하기 위한 개략적인 블록도이다. 도 6을 참조하면, 데이터 구동 집적 회로(120)는 래치부(121), 레벨 쉬프터(123), 디지털 아날로그 컨버터(Digital Analogue Convertor; DAC)(125) 및 고정 전압 출력부(122)를 포함한다.
래치부(121)는 타이밍 컨트롤러(140)의 디더링부(145)를 통해 디더링된 출력 영상 데이터(Data')를 저장하며, 레벨 쉬프터(123)는 디더링된 출력 영상 데이터(Data')를 처리한다. 앞서 언급한 바와 같이, 디더링된 출력 영상 데이터(Data')는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 각각에 대한 8 bit 출력 영상 데이터를 포함하므로, 래치부(121) 및 레벨 쉬프터(123)는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 각각에 대응되는 8 bit 래치부(121) 및 8 bit 레벨 쉬프터(123)로 구성된다.
디지털 아날로그 컨버터(125)는 래치부(121) 및 레벨 쉬프터(123)에 의해 처리된 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소 각각에 대한 8 bit 출력 영상 데이터를 아날로그 전압으로 전환하도록 구성된다. 디지털 아날로그 컨버터(125)는 8 bit 출력 영상 데이터의 데이터 값에 대응되는 감마 전압을 생성하도록 8 bit 저항 스트링(n bit R-String)을 포함한다.
고정 전압 출력부(122)는 제어 패킷내에 삽입된 유사 제어 데이터(PC)의 고정 데이터 값을 아날로그 전압으로 전환하도록 구성된다. 앞서 언급한 바와 같이, 유사 제어 데이터(PC)는 타이밍 컨트롤러(140)의 비트 선택부(141)에 의해 결정된 고정 데이터 값을 갖는다. 유사 제어 데이터(PC)가 2 bit의 bit 수를 갖는 경우, 고정 전압 출력부(122)는 2 bit의 데이터를 아날로그의 고정 전압으로 전환하도록 2 bit 저항 스트링(m bit R-String)을 포함한다.
디지털 아날로그 컨버터(125)를 통해 생성된 감마 전압 및 고정 전압 출력부(122)를 통해 생성된 고정 전압은 결합되어 증폭기(Amp) 및 출력 버퍼를 통해 각각의 데이터 라인(DL1 내지 DLl)에 데이터 전압(Vdata)으로 제공된다. 표시 패널(110)의 복수의 서브 화소(SP)는 각각 데이터 라인(DL1 내지 DLl)과 연결되므로, 데이터 라인(DL1 내지 DLl)을 통해 제공되는 데이터 전압(Vdata)에 대응되는 계조의 빛을 방출한다.
앞서 언급한 바와 같이, 본 발명의 일 실시예에 따른 표시 장치(100)는 n+m bit의 입력 영상 데이터(Data)를 처리하여 n bit의 출력 영상 데이터(Data')와 m bit의 유사 제어 데이터(PC)를 생성하도록 구성된 타이밍 컨트롤러(140) 및 n bit의 출력 영상 데이터(Data')와 m bit의 유사 제어 데이터(PC)를 아날로그 전압으로 변환하여 데이터 전압(Vdata)을 생성하는 데이터 구동 집적 회로(120)를 포함한다. m bit의 유사 제어 데이터(PC)는 타이밍 컨트롤러(140)의 비트 선택부(141)에 의해 결정된 고정 데이터 값을 가지며, 데이터 패킷의 제어 패킷(CTR) 내에 삽입되어 전송된다. n bit의 출력 영상 데이터(Data')는 외부 호스트 시스템(10)에서 수신되는 n+m bit의 입력 영상 데이터(Data)보다 낮은 bit 수를 가지므로, 타이밍 컨트롤러(140)에서 전송되는 데이터 량은 n+m bit의 입력 영상 데이터(Data)를 직접 전송하는 경우에 비해 감소될 수 있다.
이 경우, 데이터 구동 집적 회로(120)에서 처리되는 데이터 량이 감소될 수 있고, 이에, 데이터 구동 집적 회로(120)의 구성 회로들의 사이즈가 감소될 수 있다. 즉, 데이터 구동 집적 회로(120)의 처리 가능 bit 수는 외부 호스트 시스템(10)에서 수신되는 n+m bit의 입력 영상 데이터(Data)보다 낮을 수 있다. 구체적으로, 데이터 구동 집적 회로(120)의 래치부(121), 레벨 쉬프터(123) 및 디지털 아날로그 컨버터(125)는 각각 n+m bit 보다 낮은 n bit 회로들로 구성될 수 있으며, 데이터 구동 집적 회로(120)의 전체 사이즈가 감소될 수 있다. 이에, 표시 장치(100)의 소형화가 가능해지고, 고성능의 회로를 탑재할 필요가 없으므로, 표시 장치(100)의 제조 단가가 감소될 수 있다.
특히, 타이밍 컨트롤러(140)의 비트 선택부(141)는 특정 로우에 배열된 로우 서브 화소들 중에서 특정 서브 화소를 선택하고, 특정 서브 화소에 대한 n+m bit 입력 영상 데이터(Data)의 m bit 데이터 값을 참조하여 유사 제어 데이터(PC)의 고정 데이터 값을 선택할 수 있다. 이 경우, 특정 로우에 배열된 모든 로우 서브 화소들에 대한 n+m bit 영상 데이터(Data)를 참조할 필요가 없으므로, 특정 로우에 배열된 로우 서브 화소들에 대한 n+m bit 영상 데이터(Data)를 저장하기 위한 라인 메모리(line memory)가 생략될 수 있다. 이에, 타이밍 컨트롤러(140)의 사이즈가 더욱 감소될 수 있다.
또한, 타이밍 컨트롤러(140)는 n+m bit의 입력 영상 데이터(Data)로 구현될 수 있는 컬러를 구현 하도록 디더링된 n bit의 출력 영상 데이터(Data')를 생성하는 디더링부(145)를 포함한다. 이에, n+m bit의 입력 영상 데이터(Data)로 구현될 수 있는 컬러 깊이가 n+m bit 보다 낮은 bit 수를 갖는 n bit의 출력 영상 데이터(Data')를 통해 표현될 수 있다. 특히, 타이밍 컨트롤러(140)는 디더링부(145)의 디더링시 유사 제어 데이터(PC)에 의한 오차가 보상되도록 오차 데이터(Error Data)를 생성하는 오차 산출부(143)를 포함한다. 유사 제어 데이터(PC)는 타이밍 컨트롤러(140)의 비트 선택부(141)에 의해 고정된 고정 데이터 값을 가지므로, 외부 호스트 시스템(10)으로부터 수신된 원본 n+m bit 입력 영상 데이터(Data)와 비교하여 m bit 부분에 오차가 발생될 수 있다. 그러나, 본 발명의 일 실시예에 따른 표시 장치(100)는 n+m bit 입력 영상 데이터(Data)의 m bit 데이터 값과 유사 제어 데이터(PC)의 고정 데이터 값의 차이값을 산출하여 오차 데이터(Error Data)를 산출하는 오차 산출부(143)를 포함하며, 오차 데이터(Error Data)를 디더링에 반영하는 디더링부(145)를 포함한다. 이에, 유사 제어 데이터(PC)에 의한 오차가 디더링으로 보정될 수 있고, 데이터 구동 집적 회로(120)를 통해 출력되는 데이터 전압(Vdata)은 외부 호스트 시스템(10)으로부터 수신되는 n+m bit 입력 영상 데이터(Data)에 대응될 수 있다. 이에, 유사 제어 데이터(PC)에 의한 오차는 현저하게 감소될 수 있다. 상술한 오차 감소 효과를 설명하기 위해 도 7 및 도 8을 참조한다.
도 7은 본 발명의 일 실시예에 따른 표시 장치의 계조에 따른 계조 변화율을 나타내는 그래프이다. 도 7의 그래프는 적색 서브 화소, 녹색 서브 화소 및 청색 서브 화소가 모두 동일한 계조를 갖는 단색 솔리드 패턴의 10 bit 입력 영상 데이터를 사용하여 측정되었다. 도 7의 그래프에서 가로축은 계조(Gray)를 나타내며, 세로축은 계조의 변화율(GMA difference)을 나타내며, 계조의 변화율(GMA difference)은 하기 [수학식 1]로 정의된다.
Figure pat00001
상기 [수학식 1]에서 G(n)은 n 계조에서의 휘도값을 의미하며, G(n-1)은 n-1 계조에서의 휘도값을 의미한다. G(Max)는 최대 계조(예를 들어, 1023 계조)에서의 휘도값을 의미한다. 도 7의 그래프에서 10 bit의 입력 영상 데이터는 디더링된 8 bit의 출력 영상 데이터와 2 bit의 유사 제어 데이터로 변환되어 8 bit 데이터 처리 능력을 갖는 데이터 구동 집적 회로에 제공되었다. 도 7에서 비교예는 오차 산출부를 구비하지 않은 타이밍 컨트롤러를 포함하는 표시 장치에서의 계조의 변화율(GMA difference)을 의미하며, 실시예는 오차 산출부를 구비하는 타이밍 컨트롤러를 포함하는 본 발명의 일 실시예에 따른 표시 장치에서의 계조의 변화율(GMA difference)을 의미한다. 한편, Real 10 bit는 10 bit의 영상 데이터가 디더링 없이 10 bit의 데이터 처리 능력을 갖는 데이터 구동 집적 회로에 제공되는 경우, 표시 장치에서의 계조의 변화율(GMA difference)를 의미한다.
도 7을 참조하면, 본 발명의 실시예에 따른 표시 장치에서의 계조 변화율(GMA difference)은 10 bit의 입력 영상 데이터를 디더링 없이 표시하는 Real 10 bit 표시 장치의 계조 변화율(GMA difference)과 거의 동일한 것을 알 수 있다. 이에 반해, 오차 산출부가 없는 비교예에 따른 표시 장치의 계조 변화율(GMA difference)은 Real 10 bit 표시 장치의 계조 변화율(GMA difference)과 많은 차이가 있음을 알 수 있다. 비교예에 따른 표시 장치는 유사 제어 데이터에 의한 오차를 산출하지 않으며, 디더링시 오차 데이터를 적용하지 않으므로, 디더링된 8 bit의 출력 영상 데이터와 Real 10 bit의 영상 데이터는 큰 차이를 가질수 있다. 이에 반해, 본 발명의 일 실시예에 따른 표시 장치는 오차 산출부에서 산출된 오차 데이터가 디더링부의 디더링 시 적용되므로, 유사 제어 데이터에 의한 오차는 최소화될 수 있다.
도 8은 본 발명의 일 실시예에 따른 표시 장치의 계조에 따른 계조 변화율의 오차를 나타내는 그래프이다. 도 8의 그래프는 도 7의 그래프와 동일한 조건에서 측정되었으며, 도 8의 그래프에서 가로축은 계조(Gray)를 나타내고, 세로축은 하기 [수학식 2]로 정의되는 계조 변화율의 오차(GMA difference error)를 나타낸다.
Figure pat00002
상기 [수학식 2]에서 Real 10 bit GMA difference는 10 bit의 입력 영상 데이터를 디더링없이 10 bit의 데이터 처리 능력을 갖는 데이터 구동 집적 회로에 직접 제공함으로써, 구현된 영상의 계조 변화율을 의미하며, GMA difference는 10 bit의 입력 영상 데이터를 디더링된 8 bit의 출력 영상 데이터와 2 bit의 유사 제어 데이터로 분할하여 8 bit의 데이터 처리 능력을 갖는 데이터 구동 집적 회로에 제공함으로써, 구현된 영상의 계조 변화율을 의미한다. 도 8의 그래프에서 비교예는 도 7과 동일하게 오차 산출부를 구비하지 않은 타이밍 컨트롤러를 포함하는 표시 장치를 통해 측정된 계조 변화율의 오차이며, 실시예는 오차 산출부를 구비하는 타이밍 컨트롤러를 포함하는 본 발명의 일 실시예에 따른 표시 장치를 통해 측정된 계조 변화율의 오차를 의미한다.
도 8을 참조하면, 비교예에 따른 표시 장치는 계조가 증가함에 따라 계조 변화율의 오차가 점점 크게 증가됨을 알 수 있으며, 실시예에 따른 표시 장치는 계조의 변화에도 불구하고, 계조 변화율의 오차가 거의 발생되지 않음을 알 수 있다. 비교예에 따른 표시 장치는 디더링시 오차 데이터가 반영되지 않으므로, 10 bit의 입력 영상 데이터의 계조값이 변함에 따라 유사 제어 데이터에 의한 오차가 크게 작용될 수 있다. 이에 반해, 실시예에 따른 표시 장치는 디더링시 오차 데이터가 반영되므로, 10 bit의 입력 영상 데이터의 계조값이 변하더라도 유사 제어 데이터에 의한 오차가 보상되며, 10 bit의 입력 영상 데이터와 실질적으로 동일한 컬러 깊이를 갖는 영상이 구현될 수 있다.
도 9는 본 발명의 다른 실시예에 따른 표시 장치의 타이밍 컨트롤러를 도시한 개략적인 블록도이다. 본 발명의 다른 실시예에 따른 표시 장치의 타이밍 컨트롤러(940)는 본 발명의 일 실시예에 따른 표시 장치(100)의 타이밍 컨트롤러(140)와 비교하여 메모리부(942)를 더 포함하는 것을 제외하고는 실질적으로 동일한 바, 이에 대한 중복된 설명은 생략한다.
도 9를 참조하면, 타이밍 컨트롤러(940)의 메모리부(942)는 외부 호스트 시스템으로부터 수신된 n+m bit 입력 영상 데이터 중 특정 로우에 배열된 로우 서브 화소에 대한 n+m bit 입력 영상 데이터(R1)를 저장한다. 구체적으로, 메모리부(942)는 복수의 서브 화소 중 k 번째 로우에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터를 저장한다. 이하에서는 설명의 편의를 위해 k=1 인 경우를 가정하여 설명한다. 즉, 메모리부(942)는 1번째 로우에 배열된 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)를 저장하는 라인 메모리(line memory)로 구성될 수 있다.
앞서 언급한 바와 같이, 타이밍 컨트롤러(940)의 비트 선택부(941)는 복수의 서브 화소에 대한 n+m bit 입력 영상 데이터의 특정 m bit의 데이터 값을 참조하여 복수의 서브 화소데 대한 고정 데이터 값을 결정한다. 이 경우, 고정 데이터 값은 복수의 서브 화소의 로우 별로 결정될 수 있다. 구체적으로, 타이밍 컨트롤러(940)는 외부 호스트 시스템으로부터 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)를 수신하며, 비트 선택부(941)는 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 특정 m bit의 데이터 값을 참조하여 고정 데이터 값을 결정한다. 구체적으로, 비트 선택부(941)는 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 최하위 m bit 데이터 값의 최빈값, 중간값 또는 평균값을 산출하여 이를 고정 데이터 값으로 결정할 수 있다. 예를 들어, 1 로우에 배열된 서브 화소가 12개이고, 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 최하위 2 bit 데이터 값이 00, 01, 01, 00, 11, 01, 01, 00, 01, 11, 10, 01 인 경우, 비트 선택부(941)는 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 최하위 2 bit 데이터 값의 최빈값 01을 고정 데이터 값으로 결정할 수 있다. 비트 선택부(941)는 상술한 방법으로 결정된 고정 데이터 값을 갖는 유사 제어 데이터(PC)를 생성한다.
몇몇 실시예에서, 비트 선택부(941)는 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 m bit 데이터 값과의 오차가 최소가되는 오차 최소값을 고정 데이터 값으로 결정할 수 있다. 예를 들어, 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 최하위 2 bit 데이터 값이 00, 00, 00, 00, 01, 01, 01, 01, 10, 10, 10, 10 인 경우, 비트 선택부(941)는 상기 최하위 2 bit 데이터 값들과 차이값이 최소가 될 수 있는 01을 고정 데이터 값으로 결정할 수 있다. 이 경우, 오차 산출부(943)를 통해 산출된 오차 데이터는 -01, -01, -01, -01, 00, 00, 00, 00, 01, 01, 01, 01이 되므로, 추후 디더링부(945)에서 디더링된 n bit 출력 영상 데이터(R1 Data')를 생성하는 경우, 유사 제어 데이터(PC)에 의한 오차가 최소화될 수 있다.
한편, 비트 선택부(941)에서 고정 데이터 값이 결정되는 동안 1 로우 서브 화소에 대한 n+m bit 입력 영상 데이터(R1 Data)는 메모리부(942)에 저장될 수 있다. 예를 들어, 비트 선택부(941)가 1 로우 서브 화소에 대한 n+m bit 입력 영상 데이터(R1 Data)를 수신하면서 고정 데이터 값을 결정하고, 1 로우 서브 화소에 대한 n+m bit 입력 영상 데이터(R1 Data)는 비트 선택부(941)를 거쳐 메모리부(942)에 저장될 수 있다.
오차 산출부(943)는 메모리부(942)에 저장된 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 m bit 데이터 값과 비트 선택부(941)에서 생성된 유사 제어 데이터(PC)의 고정 데이터 값의 차이값을 산출하여 오차 데이터(Error Data)를 생성한다. 예를 들어, 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 최하위 2 bit 데이터 값이 00, 01, 01, 00, 11, 01, 01, 00, 01, 11, 10, 01 이고, 비트 선택부(941)에 의해 유사 제어 데이터(PC)의 고정 데이터 값이 최빈값 01로 선택된 경우, 오차 산출부(943)는 메모리부(942)에 저장된 1 로우 서브 화소에 대한 입력 영상 데이터(R1 Data)의 m bit 데이터 값을 독출하여 유사 제어 데이터(PC)의 고정 데이터 값과의 차이값을 산출한다. 이 경우, 오차 데이터(Error Data)는 -01, 00, 00, -01, +10, 00, 00, -01, 00, +10, +01, 00으로 결정될 수 있다.
디더링부(945)는 오차 산출부(943)로부터 오차 데이터(Error Data)를 수신하고, 메모리부(942)로부터 1 로우 서브 화소에 대한 n bit 영상 데이터(n bit R1 Data)를 수신한다. n bit 영상 데이터(n bit R1 Data)는 메모리부(942)에 저장된 1 로우 서브 화소에 대한 n+m bit 영상 데이터(R1 Data)에서 m bit을 제외한 n bit 데이터를 추출함으로써 얻어질 수 있다. 디더링부(945)는 오차 데이터(Error Data)를 n bit 영상 데이터(n bit R1 Data)에 반영하여 디더링된 n bit의 출력 영상 데이터(R1 Data')를 생성한다. 디더링부(945)에서 생성된 n bit 출력 영상 데이터(R1 Data')는 유사 제어 데이터(PC)와 함께 데이터 구동 집적 회로로 출력된다.
1 로우 서브 화소에 대한 n bit 출력 영상 데이터(R1 Data') 및 유사 제어 데이터(PC)가 출력된 이후, 마찬가지 방법으로, 2 로우 서브 화소에 대한 n bit 출력 영상 데이터 및 유사 제어 데이터가 생성될 수 있으며, 3 로우 서브 화소에 대한 n bit 출력 영상 데이터 및 유사 제어 데이터가 생성될 수 있다.
도 10은 도 9의 타이밍 컨트롤러의 고정 데이터 값 결정 방법 및 오차 보정 방법을 설명하기 위한 예시도이다. 도 10을 참조하면, 타이밍 컨트롤러(940)에 의한 고정 데이터 값의 결정 및 오차 보정은 각각의 로우 별로 수행될 수 있다.
예를 들어, 10 bit의 컬러 깊이를 갖는 10 bit 영상(1070)을 본 발명의 다른 실시예에 따른 표시 장치로 표시하는 경우, 타이밍 컨트롤러(940)의 비트 선택부(941)는 1 로우 서브 화소(R1)에 대한 10 bit 입력 영상 데이터를 수신하고, 1 로우 서브 화소(R1)에 대한 10 bit 입력 영상 데이터의 최하위 2 bit 데이터 값의 경향을 참조하여 고정 데이터 값을 결정한다. 예를 들어, 1 로우 서브 화소(R1)에 대한 10 bit 입력 영상 데이터의 최하위 2 bit 데이터 값의 최빈값 00이 고정 데이터 값으로 결정될 수 있다. 고정 데이터 값 00은 1 로우 서브 화소(R1)에 대한 유사 제어 데이터(PC)로 출력된다.
한편, 타이밍 컨트롤러(940)의 비트 선택부(941)에 의해 1 로우 서브 화소(R1)에 대한 고정 데이터 값이 결정되는 동안 10 bit 입력 영상 데이터는 타이밍 컨트롤러(940)의 메모리부(942)에 저장된다.
타이밍 컨트롤러(940)의 오차 산출부(943)는 비트 선택부(941)에서 생성된 유사 제어 데이터(PC)와 메모리부(941)에 저장된 10 bit 입력 영상 데이터의 최하위 2 bit 데이터 값을 비교하여 오차 데이터(Error Data)를 생성한다. 예를 들어, 오차 산출부(943)는 1 로우 서브 화소(R1)에 대한 10 bit 입력 영상 데이터의 최하위 2 bit 데이터 값과 유사 제어 데이터(PC)의 고정 데이터 값의 차이값을 산출하여 차이값 +01을 오차 데이터(Error Data)로 생성한다.
타이밍 컨트롤러(940)의 디더링부(945)는 오차 산출부(943)에서 산출된 오차 데이터(Error Data)를 반영하여 8 bit의 출력 영상 데이터(R1 Data')를 생성한다. 예를 들어, 디더링부(945)는 1 로우 서브 화소(R1)에 대한 오차 데이터(Error Data)를 반영하여 디더링을 수행하고, 디더링된 8 bit 출력 영상 데이터(R1 Data')를 출력한다. 이 경우, 8 bit 출력 영상 데이터(R1 Data')는 10 bit 입력 영상 데이터의 최하위 2 bit 데이터와 유사 제어 데이터(PC) 사이의 오차가 보정된 데이터이므로, 8 bit 출력 영상 데이터(R1 Data')와 유사 제어 데이터(PC)가 결합되는 경우, 10 bit 입력 영상 데이터에 의한 영상(1070)과 실질적으로 동일한 컬러 깊이를 갖는 영상이 구현될 수 있다.
이후, 2 로우 서브 화소(R2)에 대한 10 bit 입력 영상 데이터가 비트 선택부(941)로 수신되며, 비트 선택부(941)는 2 로우 서브 화소(R2)에 대한 유사 제어 데이터(PC)를 생성한다. 이 경우, 메모리부(942)에는 2 로우 서브 화소(R2)에 대한 10 bit 입력 영상 데이터가 새롭게 저장될 수 있다. 비트 선택부(941)로부터 유사 제어 데이터(PC) 생성이 완료되면, 오차 산출부(943)는 메모리부(942)에 저장된 2 로우 서브 화소(R2)에 대한 10 bit 입력 영상 데이터의 최하위 2 bit 데이터 값과 유사 제어 데이터(PC)의 고정 데이터 값의 차이값을 산출하여 오차 데이터(Error Data)를 생성한다. 오차 산출부(943)에서 2 로우 서브 화소에 대한 오차 데이터(Error Data) 생성이 완료되면, 디더링부(945)는 메모리부(942)에 저장된 2 로우 서브 화소(R2)에 대한 10 bit 입력 영상 데이터에서 8 bit 데이터를 추출하여, 오차 데이터(Error Data)를 결합하고, 디더링된 8 bit 출력 영상 데이터를 생성한다. 8 bit 출력 영상 데이터에는 오차 산출부(943)에서 산출된 오차 데이터(Error Data)가 적용되었으므로, 8 bit 출력 영상 데이터와 유사 제어 데이터(PC)에 의해 구현되는 영상은 10 bit 입력 영상 데이터에 의한 영상과 실질적으로 동일한 컬러 깊이를 갖는다.
마찬가지 방법으로, 3 로우 서브 화소(R3)에 대한 8 bit 출력 영상 데이터 및 유사 제어 데이터(PC)가 생성되고, 4 로우 서브 화소(R4)에 대한 8 bit 출력 영상 데이터 및 유사 제어 데이터(PC)가 생성되고, 5 로우 서브 화소(R5)에 대한 8 bit 출력 영상 데이터 및 유사 제어 데이터(PC)가 순차적으로 생성된다.
몇몇 실시예에서, 비트 선택부(941)는 1 로우 서브 화소(R1)에 대한 n+m bit 입력 영상 데이터에 기초하여 2 로우 서브 화소(R2)에 대한 유사 제어 데이터(PC)를 결정할 수 있다. 예를 들어, 1 로우 서브 화소(R1)에 대한 10 bit 입력 영상 데이터의 최하위 2 bit 데이터 값의 최빈값이 10인 경우, 비트 선택부(941)는 2 로우 서브 화소(R2)에 대한 유사 제어 데이터(PC)를 10으로 선택할 수 있다. 이 경우, 비트 선택부(941)는 2 로우 서브 화소(R2)에 대해서는 고정 데이터 값을 결정할 필요가 없으므로, 비트 선택부(941)의 사용 빈도가 감소되고, 타이밍 컨트롤러(940)의 처리 속도가 좀더 향상될 수 있다.
몇몇 실시예에서, 비트 선택부(941)는 1 로우 서브 화소(R1)에 대한 유사 제어 데이터(PC)를 롤링하는 방식으로 2 로우 서브 화소(R2) 내지 5 로우 서브 화소(R5)에 대한 유사 제어 데이터(PC)를 생성할 수 있다. 예를 들어, 1 로우 서브 화소(R1)에 대한 유사 제어 데이터(PC)가 00으로 결정된 경우, 2 로우 서브 화소(R2)에 대한 유사 제어 데이터(PC)는 01로, 3 로우 서브 화소(R3)에 대한 유사 제어 데이터(PC)는 10으로, 4 로우 서브 화소(R4)에 대한 유사 제어 데이터(PC)는 11으로, 5 로우 서브 화소(R5)에 대한 유사 제어 데이터(PC)는 다시 00으로 생성될 수 있다. 이 경우, 1 로우 서브 화소(R1)에 대한 유사 제어 데이터(PC)가 결정되면, 2 로우 내지 5 로우 서브 화소(R2 내지 R5)에 대한 유사 제어 데이터(PC)가 자동으로 생성되므로, 비트 선택부(941)의 사용 빈도가 감소될 수 있고, 타이밍 컨트롤러(940)의 처리 속도가 좀더 향상될 수 있다.
본 발명의 다른 실시예에 따른 표시 장치의 타이밍 컨트롤러(940)는 특정 로우에 배열된 로우 서브 화소에 대한 입력 영상 데이터를 저장하는 메모리부(942)를 포함한다. 이 경우, 비트 선택부(941)는 특정 로우에 배열된 로우 서브 화소에 대한 입력 영상 데이터를 모두 참조하여 유사 제어 데이터(PC)를 생성할 수 있고, 오차 산출부(943)는 메모리부(942)에 저장된 로우 서브 화소에 대한 입력 영상 데이터와 유사 제어 데이터(PC)로부터 오차 데이터(Error Data)를 생성할 수 있다. 즉, 비트 선택부(941)는 로우 서브 화소에 대한 입력 영상 데이터를 모두 참조하여 유사 제어 데이터(PC)를 결정할 수 있으므로, 로우 서브 화소에 대한 입력 영상 데이터의 경향이 반영된 유사 제어 데이터(PC)가 생성될 수 있으며, 유사 제어 데이터(PC)에 의한 오차 보정이 보다 용이하게 수행될 수 있다. 특히, 비트 선택부(941)는 로우 서브 화소에 대한 영상 데이터의 m bit 데이터 값과의 오차가 최소가 되는 오차 최소값을 고정 데이터 값으로 결정할 수 있다. 이 경우, 유사 제어 데이터(PC)에 의한 오차는 최소화될 수 있고, 디더링부(945)가 오차 데이터(Error Data)를 반영하여 n bit 출력 영상 데이터를 디더링하는 경우, 디더링이 보다 수월하게 수행될 수 있다.
본 발명의 실시예들에 따른 타이밍 컨트롤러 및 이를 포함하는 표시 장치는 다음과 같이 설명될 수 있다.
본 발명의 일 실시예에 따른 타이밍 컨트롤러는 비트 선택부, 오차 산출부 및 디더링부를 포함한다. 비트 선택부는 복수의 서브 화소에 대한 n+m bit의 입력 영상 데이터의 m bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성된다. 오차 산출부는 비트 선택부에 의해 고정된 고정 데이터 값과 비트 선택부에 의해 고정되기 이전의 입력 영상 데이터의 m bit의 데이터 값의 오차를 산출하도록 구성된다. 디더링부는 오차가 보정되도록 디더링된 n bit의 출력 영상 데이터를 출력하도록 구성된다. 본 발명의 일 실시예에 따른 타이밍 컨트롤러는 오차 산출부 및 디더링부를 구비하므로, 영상 데이터의 m bit 데이터 값이 고정 데이터 값으로 고정되더라도 이로 인한 오차가 보정될 수 있으며, 디더링된 출력 영상 데이터는 원본 영상 데이터에 대응되는 컬러 깊이를 정확하게 표현할 수 있다.
본 발명의 다른 특징에 따르면, 비트 선택부는 복수의 서브 화소 중 k 번째 로우(row)에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터의 최하위 m bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 타이밍 컨트롤러는 k 번째 로우에 배열된 k로우 서브 화소에 대한 입력 영상 데이터를 저장하도록 구성된 메모리부를 더 포함할 수 있다. 비트 선택부는 메모리부에 저장된 k 로우 서브 화소에 대한 입력 영상 데이터의 m bit의 데이터 값의 최빈값, 중간값 또는 평균값을 k 로우 서브 화소에 대한 고정 데이터 값으로 결정하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 비트 선택부는 k 로우 서브 화소에 대한 입력 영상 데이터의 m bit의 데이터 값과의 오차가 최소가 되는 오차 최소값을 k 로우 서브 화소에 대한 고정 데이터 값으로 결정하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 비트 선택부는 k 번째 로우에 배열된 k 로우 서브 화소 중에서 선택된 특정 서브 화소에 대한 입력 영상 데이터의 m bit의 데이터 값에 기초하여 k 로우 서브 화소에 대한 고정 데이터 값을 결정하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 비트 선택부는 k 번째 로우에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터의 m bit의 데이터 값에 기초하여, k+1번째 로우에 배열된 k+1 로우 서브 화소에 대한 고정 데이터 값을 결정하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 비트 선택부는 k 번째 로우에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터의 m bit 데이터 값에 기초하여 k 로우 서브 화소에 대한 고정 데이터 값을 결정하고, k+1 번째 로우에 배열된 k+1 로우 서브 화소에 대한 고정 데이터 값은 k 로우 서브 화소에 대한 고정 데이터 값을 롤링(rolling)하여 결정하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 오차 산출부는 비트 선택부에 의해 고정되기 이전의 입력 영상 데이터의 m bit 데이터 값과 비트 선택부에 의해 고정된 고정 데이터 값의 차이값을 오차로 산출하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 디더링 부는 오차가 음(negative)의 값을 갖는 경우, 오차가 양(positive)의 값을 갖도록 n bit의 출력 영상 데이터를 보정하도록 구성될 수 있다.
본 발명의 일 실시예에 따른 표시 장치는 표시 패널, 데이터 구동 집적 회로, 타이밍 컨트롤러를 포함한다. 표시 패널은 복수의 서브 화소를 포함한다. 데이터 구동 집적 회로는 복수의 서브 화소와 연결된다. 타이밍 컨트롤러는 데이터 구동 집적 회로에 출력 영상 데이터를 전송하도록 구성된다. 타이밍 컨트롤러는 복수의 서브 화소에 대한 입력 영상 데이터의 특정 bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성된 비트 선택부, 비트 선택부에 의해 고정된 고정 데이터 값과 비트 선택부에 의해 고정되기 이전의 입력 영상 데이터의 특정 bit의 데이터 값을 서로 비교하여 오차를 산출하도록 구성된 오차 산출부, 및 산출된 오차가 보상되도록 디더링된 출력 영상 데이터를 생성하도록 구성된 디더링부를 포함한다. 데이터 구동 집적 회로는 출력 영상 데이터를 저장하는 래치부, 출력 영상 데이터를 아날로그 전압으로 전환하도록 구성된 디지털 아날로그 컨버터(Digital Analogue Converter; DAC), 및 비트 선택부에 의해 고정된 고정 데이터 값을 아날로그 전압으로 전환하여 복수의 서브 화소 각각에 전달하도록 구성된 고정 전압 출력부를 포함한다.
본 발명의 다른 특징에 따르면, 입력 영상 데이터는 n+m bit로 구성되고, 출력 영상 데이터는 n bit로 구성되고, 비트 선택부는 입력 영상 데이터의 최하위 m bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성되며, 고정 전압 출력부는 입력 영상 데이터의 최하위 m bit에 대응되는 고정 데이터 값을 아날로그 전압으로 전환하도록 구성된 m bit 저항 스트링(R-string)을 포함할 수 있다.
본 발명의 또 다른 특징에 따르면, 타이밍 컨트롤러는 복수의 서브 화소 중 k 번째 로우(row)에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터를 저장하도록 구성된 메모리부를 더 포함하고, 타이밍 컨트롤러의 비트 선택부는 k 로우 서브 화소에 대한 입력 영상 데이터의 최하위 m bit의 데이터 값의 최빈값, 평균값 또는 중간값을 k 로우 서브 화소에 대한 고정 데이터 값으로 결정하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 타이밍 컨트롤러는 복수의 서브 화소 중 k 번째 로우에 배열된 k 로우 서브 화소에서 선택된 특정 서브 화소에 대한 입력 영상 데이터의 최하위 m bit 데이터 값의 최빈값, 평균값 또는 중간값을 k 로우 서브 화소에 대한 고정 데이터 값으로 결정하도록 구성될 수 있다.
본 발명의 또 다른 특징에 따르면, 타이밍 컨트롤러의 디더링부는 n bit 디더링부로 구성되고, 데이터 구동 집적 회로의 래치부 및 디지털 아날로그 컨버터는 각각 n bit 래치부 및 n bit 디지털 아날로그 컨버터로 구성될 수 있다.
이상 첨부된 도면을 참조하여 본 발명의 실시예들을 더욱 상세하게 설명하였으나, 본 발명은 반드시 이러한 실시예로 국한되는 것은 아니고, 본 발명의 기술사상을 벗어나지 않는 범위 내에서 다양하게 변형 실시될 수 있다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 그러므로, 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 호스트 시스템
100: 표시 장치
110: 표시 패널
120: 데이터 구동 집적 회로
121: 래치부
122: 고정 전압 출력부
123: 레벨 쉬프터
125: 디지털 아날로그 컨버터
130: 게이트 구동 집적 회로
140, 940: 타이밍 컨트롤러
141, 941: 비트 선택부
143, 943: 오차 산출부
145, 945: 디더링부
942: 메모리부

Claims (14)

  1. 복수의 서브 화소에 대한 n+m bit의 입력 영상 데이터의 m bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성된 비트 선택부;
    상기 비트 선택부에 의해 고정된 상기 고정 데이터 값과 상기 비트 선택부에 의해 고정되기 이전의 상기 입력 영상 데이터의 상기 m bit의 데이터 값의 오차를 산출하도록 구성된 오차 산출부;
    상기 오차가 보정되도록 디더링된 n bit의 출력 영상 데이터를 출력하도록 구성된 디더링부를 포함하는, 타이밍 컨트롤러.
  2. 제1항에 있어서,
    상기 비트 선택부는 상기 복수의 서브 화소 중 k 번째 로우(row)에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터의 최하위 m bit의 데이터 값을 상기 고정 데이터 값으로 고정하도록 구성된, 타이밍 컨트롤러.
  3. 제2항에 있어서,
    상기 k 번째 로우에 배열된 상기 k로우 서브 화소에 대한 입력 영상 데이터를 저장하도록 구성된 메모리부를 더 포함하고,
    상기 비트 선택부는 상기 메모리부에 저장된 상기 k 로우 서브 화소에 대한 입력 영상 데이터의 상기 m bit의 데이터 값의 최빈값, 중간값 또는 평균값을 상기 k 로우 서브 화소에 대한 상기 고정 데이터 값으로 결정하도록 구성된, 타이밍 컨트롤러.
  4. 제3항에 있어서,
    상기 비트 선택부는 상기 k 로우 서브 화소에 대한 입력 영상 데이터의 m bit의 데이터 값과의 오차가 최소가 되는 오차 최소값을 상기 k 로우 서브 화소에 대한 상기 고정 데이터 값으로 결정하도록 구성된, 타이밍 컨트롤러.
  5. 제2항에 있어서,
    상기 비트 선택부는 상기 k 번째 로우에 배열된 k 로우 서브 화소 중에서 선택된 특정 서브 화소에 대한 입력 영상 데이터의 m bit의 데이터 값에 기초하여 상기 k 로우 서브 화소에 대한 상기 고정 데이터 값을 결정하도록 구성된, 타이밍 컨트롤러.
  6. 제2항에 있어서,
    상기 비트 선택부는 상기 k 번째 로우에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터의 m bit의 데이터 값에 기초하여, k+1번째 로우에 배열된 k+1 로우 서브 화소에 대한 상기 고정 데이터 값을 결정하도록 구성된, 타이밍 컨트롤러.
  7. 제2항에 있어서,
    상기 비트 선택부는 k 번째 로우에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터의 m bit 데이터 값에 기초하여 상기 k 로우 서브 화소에 대한 상기 고정 데이터 값을 결정하고, k+1 번째 로우에 배열된 k+1 로우 서브 화소에 대한 상기 고정 데이터 값은 상기 k 로우 서브 화소에 대한 상기 고정 데이터 값을 롤링(rolling)하여 결정하도록 구성된, 타이밍 컨트롤러.
  8. 제1항에 있어서,
    상기 오차 산출부는 상기 비트 선택부에 의해 고정되기 이전의 상기 입력 영상 데이터의 m bit 데이터 값과 상기 비트 선택부에 의해 고정된 상기 고정 데이터 값의 차이값을 상기 오차로 산출하도록 구성된, 타이밍 컨트롤러.
  9. 제8항에 있어서,
    상기 디더링 부는 상기 오차가 음(negative)의 값을 갖는 경우, 상기 오차가 양(positive)의 값을 갖도록 상기 n bit의 출력 영상 데이터를 보정하도록 구성된, 타이밍 컨트롤러.
  10. 복수의 서브 화소를 포함하는 표시 패널;
    상기 복수의 서브 화소와 연결된 데이터 구동 집적 회로;
    상기 데이터 구동 집적 회로에 출력 영상 데이터를 전송하도록 구성된 타이밍 컨트롤러를 포함하고,
    상기 타이밍 컨트롤러는,
    상기 복수의 서브 화소에 대한 입력 영상 데이터의 특정 bit의 데이터 값을 고정 데이터 값으로 고정하도록 구성된 비트 선택부;
    상기 비트 선택부에 의해 고정된 상기 고정 데이터 값과 상기 비트 선택부에 의해 고정되기 이전의 상기 입력 영상 데이터의 상기 특정 bit의 데이터 값을 서로 비교하여 오차를 산출하도록 구성된 오차 산출부; 및
    산출된 오차가 보상되도록 디더링된 상기 출력 영상 데이터를 생성하도록 구성된 디더링부를 포함하고,
    상기 데이터 구동 집적 회로는,
    상기 출력 영상 데이터를 저장하는 래치부;
    상기 출력 영상 데이터를 아날로그 전압으로 전환하도록 구성된 디지털 아날로그 컨버터(Digital Analogue Converter; DAC); 및
    상기 비트 선택부에 의해 고정된 상기 고정 데이터 값을 아날로그 전압으로 전환하여 상기 복수의 서브 화소 각각에 전달하도록 구성된 고정 전압 출력부를 포함하는, 표시 장치.
  11. 제10항에 있어서,
    상기 입력 영상 데이터는 n+m bit로 구성되고,
    상기 출력 영상 데이터는 n bit로 구성되고,
    상기 비트 선택부는 상기 입력 영상 데이터의 최하위 m bit의 데이터 값을 상기 고정 데이터 값으로 고정하도록 구성되며,
    상기 고정 전압 출력부는 상기 입력 영상 데이터의 최하위 m bit에 대응되는 상기 고정 데이터 값을 아날로그 전압으로 전환하도록 구성된 m bit 저항 스트링(R-string)을 포함하는, 표시 장치.
  12. 제11항에 있어서,
    상기 타이밍 컨트롤러는 상기 복수의 서브 화소 중 k 번째 로우(row)에 배열된 k 로우 서브 화소에 대한 입력 영상 데이터를 저장하도록 구성된 메모리부를 더 포함하고,
    상기 타이밍 컨트롤러의 상기 비트 선택부는 상기 k 로우 서브 화소에 대한 입력 영상 데이터의 최하위 m bit의 데이터 값의 최빈값, 평균값 또는 중간값을 상기 k 로우 서브 화소에 대한 상기 고정 데이터 값으로 결정하도록 구성된, 표시 장치.
  13. 제11항에 있어서,
    상기 타이밍 컨트롤러는 상기 복수의 서브 화소 중 k 번째 로우에 배열된 k 로우 서브 화소에서 선택된 특정 서브 화소에 대한 입력 영상 데이터의 최하위 m bit 데이터 값의 최빈값, 평균값 또는 중간값을 상기 k 로우 서브 화소에 대한 상기 고정 데이터 값으로 결정하도록 구성된, 표시 장치.
  14. 제11항에 있어서,
    상기 타이밍 컨트롤러의 상기 디더링부는 n bit 디더링부로 구성되고,
    상기 데이터 구동 집적 회로의 상기 래치부 및 상기 디지털 아날로그 컨버터는 각각 n bit 래치부 및 n bit 디지털 아날로그 컨버터로 구성된, 표시 장치.
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JP2016242906A JP6396978B2 (ja) 2016-08-31 2016-12-15 タイミングコントローラ及び表示装置
EP16206689.8A EP3291213B1 (en) 2016-08-31 2016-12-23 Display device including a timing controller
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Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10915337B2 (en) * 2017-10-18 2021-02-09 Bank Of America Corporation Computer architecture for emulating correlithm object cores in a correlithm object processing system
US10810026B2 (en) * 2017-10-18 2020-10-20 Bank Of America Corporation Computer architecture for emulating drift-away string correlithm objects in a correlithm object processing system
US10824452B2 (en) * 2017-10-18 2020-11-03 Bank Of America Corporation Computer architecture for emulating adjustable correlithm object cores in a correlithm object processing system
US10719339B2 (en) * 2017-10-18 2020-07-21 Bank Of America Corporation Computer architecture for emulating a quantizer in a correlithm object processing system
US10810028B2 (en) * 2017-10-18 2020-10-20 Bank Of America Corporation Computer architecture for detecting members of correlithm object cores in a correlithm object processing system
US10789081B2 (en) * 2017-10-18 2020-09-29 Bank Of America Corporation Computer architecture for emulating drift-between string correlithm objects in a correlithm object processing system
JP7113282B2 (ja) * 2018-02-28 2022-08-05 パナソニックＩｐマネジメント株式会社 映像表示システムおよび映像表示方法
US11087660B2 (en) 2018-10-03 2021-08-10 Himax Technologies Limited Timing controller and operating method thereof
TWI683299B (zh) * 2018-10-18 2020-01-21 奇景光電股份有限公司 時序控制器
CN111161659A (zh) * 2018-11-08 2020-05-15 奇景光电股份有限公司 时序控制器

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030063100A1 (en) * 2001-09-28 2003-04-03 Silicon Integrated Systems Corp., Apparatus and method for dithering in image processing and computer graphics systems
KR20120089556A (ko) * 2010-12-16 2012-08-13 애플 인크. 시공간 컬러 휘도 디더링 기술들
KR20130107958A (ko) * 2012-03-23 2013-10-02 엘지디스플레이 주식회사 액정표시장치

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3409927B2 (ja) * 1994-11-02 2003-05-26 株式会社日立製作所 液晶ドライバの階調制御方式
JP3354741B2 (ja) * 1995-04-17 2002-12-09 富士通株式会社 中間調表示方法及び中間調表示装置
JP4016493B2 (ja) * 1998-08-05 2007-12-05 三菱電機株式会社 ディスプレイ装置及びその多階調化回路
JP2003316334A (ja) 2002-04-26 2003-11-07 Hitachi Ltd 表示装置及び表示用駆動回路
JP4103740B2 (ja) 2003-09-10 2008-06-18 セイコーエプソン株式会社 画像表示装置、画像表示方法及び画像表示プログラム
JP4201338B2 (ja) 2004-02-03 2008-12-24 シャープ株式会社 画像処理装置、画像処理方法、画像表示装置、携帯用情報機器、制御プログラムおよび可読記録媒体
JP4947620B2 (ja) * 2006-02-17 2012-06-06 ルネサスエレクトロニクス株式会社 表示装置、データドライバ、及び表示パネル駆動方法
US8121237B2 (en) * 2006-03-16 2012-02-21 Rambus Inc. Signaling system with adaptive timing calibration
JP2008299270A (ja) * 2007-06-04 2008-12-11 Sharp Corp 表示装置の駆動装置、電子機器
KR101437869B1 (ko) 2007-11-15 2014-09-05 삼성디스플레이 주식회사 데이터 처리장치, 이를 포함하는 액정표시장치 및 그제어방법
KR102134030B1 (ko) 2014-10-23 2020-07-15 엘지디스플레이 주식회사 영상 변환 장치 및 이를 구비하는 디스플레이 장치
KR101815895B1 (ko) * 2015-05-29 2018-01-09 엘지디스플레이 주식회사 데이터 드라이버, 표시장치 및 데이터 구동 방법

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20030063100A1 (en) * 2001-09-28 2003-04-03 Silicon Integrated Systems Corp., Apparatus and method for dithering in image processing and computer graphics systems
KR20120089556A (ko) * 2010-12-16 2012-08-13 애플 인크. 시공간 컬러 휘도 디더링 기술들
KR20130107958A (ko) * 2012-03-23 2013-10-02 엘지디스플레이 주식회사 액정표시장치

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