KR102660304B1

KR102660304B1 - 표시 장치

Info

Publication number: KR102660304B1
Application number: KR1020190134862A
Authority: KR
Inventors: 정해인; 김진성; 구성조; 문명국
Original assignee: 엘지디스플레이 주식회사
Priority date: 2019-10-28
Filing date: 2019-10-28
Publication date: 2024-04-25
Also published as: KR20210050359A

Abstract

표시 장치는, 표시 패널, 데이터 구동 회로, 게이트 구동 회로 및 타이밍 컨트롤러를 포함한다. 타이밍 컨트롤러는, 2개 계조의 영상 데이터를 시간적으로 및/또는 공간적으로 분산시켜 픽셀들이 표현하는 계조를 미세하게 조절하는 변조 패턴으로 입력 영상 데이터를 변조하여 패널 내부 인터페이스를 통해 상기 소스 드라이브 IC에 전달하고, 제1 소스 드라이브 IC가 담당하는 제1 영역의 영상 데이터의 계조가 같을 때, 제1 영역의 처음 소정 개수의 픽셀 라인의 제1 영상 데이터를 제1 소스 드라이브 IC에 전송한 후 제1 영역의 나머지 픽셀 라인의 제2 영상 데이터의 전송을 중지하고, 제1 영상 데이터에 적용한 제1 변조 패턴을 근거로 제2 변조 패턴을 생성하여 제1 소스 드라이브 IC에 전송할 수 있다.

Description

표시 장치{DISPLAY DEVICE}

이 명세서는 표시 장치에 관한 것으로, 더욱 상세하게는 저속 구동 때 데이터 전송 없이 화면의 계조를 미세하게 조정하는 표시 장치와 방법에 관한 것이다.

표시 장치에는 액정 표시 장치(Liquid Crystal Display, LCD), 전계 발광 표시 장치(Electroluminescence Display), 전계 방출 표시 장치(Field Emission Display, FED), 양자점 표시 장치(Quantum Dot Display Panel: QD) 등이 있다. 전계 발광 표시 장치는 발광층의 재료에 따라 무기 발광 표시 장치와 유기 발광 표시 장치로 나눠진다.

휴대용 정보 기기에는 액정 패널과 유기 발광 표시 패널이 주로 사용되고 있는데, 소비 전력 관점에서는 백라이트 유닛을 사용하지 않는 유기 발광 표시 장치가 유리하다.

표시 장치에서, 특히 휴대용 정보 기기의 표시 장치에서, 소비 전력을 줄이기 위한 방안으로 여러 가지가 알려져 있다. 그 중 하나가 소스 드라이브 IC가 담당하는 영역에 같은 영상 데이터가 입력될 때, 타이밍 컨트롤러는 해당 영역에 대한 영상 데이터를 해당 소스 드라이브 IC에 전송할 때 해당 영상 데이터의 처음만을 전송하고 나머지 영상 데이터를 전송하는 것을 중지하고, 해당 소스 드라이브 IC는 전송된 영상 데이터를 반복하여 표시하여 해당 영역을 표시하는 기술로, 저전력 전송 구동(Low Power Tx Driving, LPTD) 기법이라 불린다.

한편, 화면에

어떤 색상이나 계조 레벨을 표시할 수 없는 경우, 표시할 수

있는 색상들의 화소를 모아 되도록 비슷한 색상이나 계조

레벨을 만들어 내는

한편, 화면에 어떤 색상이나 계조 레벨을 표시할 수 없을 때 표시할 수 있는 색상이나 계조의 픽셀을 모아 되도록 비슷한 색상이나 계조 레벨을 만드는 데이터 변조 기법이 있는데, 이러한 변조 기법은 두 계조의 영상 데이터를 시간적으로 및/또는 공간적으로 분산시켜 픽셀들이 표현하는 계조를 미세하게 조절하고, FRC(Frame Rate Control)로 불린다. 몇 개의 픽셀들을 모아 계조를 미세하게 조절하기 때문에, 비용 증가 없이 화면에 표시되는 색 깊이를 키울 수 있는 장점이 있다.

FRC 기법은, 색 깊이를 키우기 위해 프레임마다 픽셀들의 계조를 미세하게 조절하기 때문에, 타이밍 컨트롤러에서 소스 드라이브 IC에 전달하는 영상 데이터를 프레임마다 바꾼다. 따라서, 소스 드라이브 IC가 자신이 담당하는 영역에 같은 계조의 영상 데이터를 표시하더라도, 타이밍 소비 전력을 줄이기 위해 컨트롤러와 소스 드라이브 IC 사이에 데이터 전송을 중지시키는 LPTD 기법에서는 FRC 기법을 채용할 수 없다.

이 명세서에 개시된 실시예는 이러한 상황을 감안한 것으로, 이 명세서의 목적은 표시 장치에서 데이터 전송 없이 화면에 표시할 영상 데이터를 미세하게 조절하는 데에 있다.

이 명세서의 다른 목적은, 복잡한 로직 추가 없이 영상 데이터의 계조를 미세하기 조절하기 위한 패턴을 출력 채널마다 적용하는 구성을 제공하는 데 있다.

일 실시예에 따른 표시 장치는, 복수의 데이터 라인, 복수의 게이트 라인 및 복수의 픽셀을 구비하는 표시 패널; 채널 단위로 영상 데이터를 데이터 전압으로 변환하여 데이터 라인을 통해 복수의 픽셀에 공급하는 하나 이상의 소스 드라이브 IC를 포함하는 데이터 구동 회로; 복수의 게이트 라인 중 데이터 전압을 공급할 픽셀들에 연결되는 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로; 및 2개 계조의 영상 데이터를 시간적으로 및/또는 공간적으로 분산시켜 픽셀들이 표현하는 계조를 미세하게 조절하는 변조 패턴으로 입력 영상 데이터를 변조하여 패널 내부 인터페이스를 통해 소스 드라이브 IC에 전달하고, 제1 소스 드라이브 IC가 담당하는 제1 영역의 영상 데이터의 계조가 같을 때, 제1 영역의 처음 소정 개수의 픽셀 라인의 제1 영상 데이터를 제1 소스 드라이브 IC에 전송한 후 제1 영역의 나머지 픽셀 라인의 제2 영상 데이터의 전송을 중지하고, 제1 영상 데이터에 적용한 제1 변조 패턴을 근거로 제2 변조 패턴을 생성하여 제1 소스 드라이브 IC에 전송하는 타이밍 컨트롤러를 포함하여 구성되는 것을 특징으로 한다.

따라서, LPTD 기능을 켠 상태에서도 FRC 구동이 가능하게 되어, 소스 드라이브 IC로 데이터를 전송하지 않아 소비 전력을 줄이면서 계조를 풍부하게 표현할 수 있게 된다.

또한, 복잡한 로직 추가 없이 간단한 구성으로 RFC 패턴을 출력 채널에 적용할 수 있게 된다.

도 1은 표시 패널을 복수 개의 소스 드라이브 IC가 분할하여 구동하는 것을 도시한 것이고,
도 2와 도 3은 FRC의 동작 원리를 도시한 것이고,
도 4는 표시 장치를 기능 블록으로 도시한 것이고,
도 5는 OLED 표시 패널에 포함된 픽셀의 등가 회로를 도시한 것이고,
도 6은 액정 표시 패널에 포함된 픽셀의 등가 회로를 도시한 것이고,
도 7은 하위 3비트에 대한 FRC 패턴을 도시한 것이고,
도 8은 LPTD 기능이 적용될 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에 적용되는 FRC 패턴을 참조하여 소스 드라이브 IC가 LPTD 기능이 적용될 동일 계조 영역의 영상 데이터에 적용할 RFC 패턴 데이터를 결정하는 예를 도시한 것이고,
도 9(a)는 LPTD 기능이 사용된 동일 계조 영역에 계조 010을 표현하기 위한 다른 FRC 패턴 데이터를 도시한 것이고,
도 9(b)는 계조 100을 표현하기 위한 FRC 패턴 데이터를 도시한 것이고,
도 10은 FRC 패턴을 픽셀 라인마다 적용하기 위한 라인 펄스를 타이밍 컨트롤러에서 데이터 구동 회로에 전달하기 위한 구성을 도시한 것이고,
도 11은 라인 펄스에 동기하여 FRC 패턴을 픽셀 라인마다 변경하는 예를 도시한 것이고,
도 12는 FRC 패턴을 소정 개수의 출력 채널 단위와 소정 개수의 수평 라인 단위로 반복하는 예를 도시한 것이고,
도 13은 데이터 구동 회로의 구체적인 구성을 도시한 것이고,
도 14는 각 출력 채널 단위로 RFC 패턴 데이터에 따라 영상 데이터를 합산/감산/유지하기 위한 구성을 도시한 것이다.

이하 첨부된 도면을 참조하여 바람직한 실시예들을 상세히 설명한다. 명세서 전체에 걸쳐서 동일한 참조 번호들은 실질적으로 동일한 구성 요소들을 의미한다. 이하의 설명에서, 이 명세서 내용과 관련된 공지 기능 혹은 구성에 대한 구체적인 설명이 불필요하게 내용 이해를 흐리게 하거나 방해할 수 있다고 판단되는 경우, 그 상세한 설명을 생략한다.

먼저, LPTD 기법에 대해 간단히 설명한다.

일반적인 표시 장치는 타이밍 컨트롤러, 데이터 구동 회로, 게이트 구동 회로 및 패널을 포함하여 구성되는데, 타이밍 컨트롤러는 소스(또는 호스트)로부터 비디오 데이터(또는 영상 데이터)와 타이밍 신호를 수신하고 이를 가공하여 데이터 구동 회로와 게이트 구동 회로에 영상 신호와 제어 신호로 제공하고, 데이터 구동 회로와 게이트 구동 회로는 데이터 라인과 게이트 라인을 통해 패널에 포함된 픽셀에 직접 연결되어 픽셀을 통해 영상을 표시한다.

호스트와 타이밍 컨트롤러는 Vx1과 같은 시스템 인터페이스에 따른 배선 라인으로 연결되고, 타이밍 컨트롤러와 데이터 구동 회로는 EPI(Embedded clock P-P Interface)와 같은 패널 내부 인터페이스에 따른 배선 라인 쌍으로 연결되고, 타이밍 컨트롤러와 게이트 구동 회로는 소정 개수의 라인으로 연결되고, 데이터 구동 회로와 게이트 구동 회로는 패널의 해상도에 대응되는 개수의 라인으로 패널과 물리적으로 직접 연결된다.

데이터 구동 회로는 소정 개수, 예를 들어 4개나 6개의 소스 드라이브 IC로 구성된다. 소스 드라이브 IC는 EPI 인터페이스와 같은 패널 내부 인터페이스(Intra Panel Interface)를 통해 타이밍 컨트롤러로부터 클럭 신호, 제어 신호 및 영상 데이터를 수신한다. 타이밍 컨트롤러와 각 소스 드라이브 IC는 EPI 배선 쌍을 통해 1:1로, 즉 점-대-점(Point-to-point) 형태로 연결된다. 소스 드라이브 IC는 타이밍 컨트롤러가 제공하는 신호로부터 클럭을 복원하여 내부 클럭의 위상과 주파수를 고정하여 락 신호를 출력하고, 타이밍 컨트롤러는 마지막 소스 드라이브 IC로부터 락 신호가 수신된 후에 컨트롤 데이터와 비디오 데이터를 포함하는 데이터 패킷을 소스 드라이브 IC로 전송한다.

타이밍 컨트롤러는 입력 영상의 비디오 데이터와 제어 데이터를 직렬 데이터로 바꾸어 복수 개의 전송부(Tx port)에 분배하는데, 패널의 데이터 구동 회로에 포함된 소스 드라이브 IC 개수만큼의 전송부(Tx port)가 타이밍 컨트롤러에 있다. 타이밍 컨트롤러의 각 전송부(Tx port)는 하나의 소스 드라이브 IC의 수신부에 EPI 인터페이스로 연결되어 비디오 데이터와 제어 데이터를 전송하고, 소스 드라이브 IC의 수신부는 수신되는 데이터를 비디오 데이터와 제어 데이터로 분리하고 비디오 데이터를 픽셀에 공급한다.

타이밍 컨트롤러는, LPTD 기능이 온인 상태에서 호스트로부터 소정 영역에 표시할 비디오 데이터가 같은 계조로 입력되는 경우, 이를 감지하여 해당 영역을 담당할 소스 드라이브 IC에 일부 비디오 데이터를 전송하지 않을 수 있고, 전송부마다 별개로 데이터 전송 On/Off(EPI Tx On/Off)가 가능하다. 즉, 화면을 몇 개의 영역으로 나누어 각 영역을 별개의 소스 드라이브 IC가 구동할 때, 같은 계조의 비디오 데이터가 입력되는 영역을 담당하는 소스 드라이브 IC에 대응하는 전송부의 데이터 전송을 중지시키고(EPI Tx Off), 다른 영역을 담당하는 소스 드라이브 IC에 대응하는 전송부에 대해서는 데이터 전송을 계속할 수 있다(EPI Tx On).

도 1은 표시 패널을 복수 개의 소스 드라이브 IC가 분할하여 구동하는 것을 도시한 것이다.

도 1에서, 제1 소스 드라이브 IC(SD-IC#1)가 타이밍 컨트롤러의 제1 전송부로부터 제1 영역(Area#1)의 영상 데이터를 받아 제1 영역(Area#1)의 픽셀들에 영상 데이터를 공급하고, 제2 소스 드라이브 IC(SD-IC#2)가 타이밍 컨트롤러의 제2 전송부로부터 제2 영역(Area#2)의 영상 데이터를 받아 제2 영역(Area#2)의 픽셀들에 영상 데이터를 공급하고, 제3 소스 드라이브 IC(SD-IC#3)가 타이밍 컨트롤러의 제3 전송부로부터 제3 영역(Area#1)의 영상 데이터를 받아 제3 영역(Area#3)의 픽셀들에 영상 데이터를 공급하고, 제4 소스 드라이브 IC(SD-IC#4)가 타이밍 컨트롤러의 제4 전송부로부터 제4 영역(Area#4)의 영상 데이터를 받아 제4 영역(Area#4)의 픽셀들에 영상 데이터를 공급한다.

도 1에서는, 제4 영역의 제4-2 영역(Area#(4-2))의 픽셀들(제4 소스 드라이브 IC(SD-IC#4)가 담당하는 가로 방향의 모든 픽셀과 소정 개수의 픽셀 라인의 픽셀들)에는 모두 같은 계조의 영상 데이터가 제4 소스 드라이브 IC(SD-IC#4)에 공급된다고 가정한다.

타이밍 컨트롤러는, 전력 소비를 줄이기 위해 LPTD 기능이 온인 상태에서, 같은 계조를 표시할 제(4-2) 영역(Area#(4-2))의 첫 번째 픽셀 라인의 영상 데이터를 제(4-2) 영역(Area#(4-2))을 담당하는 제4 소스 드라이브 IC(SD-IC#4)에 전송한 후 제(4-2) 영역(Area#(4-2))의 나머지 영상 데이터를 전송해야 하는 기간 동안 제4 전송부의 데이터 전송 동작을 중지시킨다(EPI Tx Off). 제4 소스 드라이브 IC(SD-IC#4)는, 해당 기간에 락 신호를 Low로 변경하고, 제(4-2) 영역(Area#(4-2))의 첫 번째 픽셀 라인의 영상 데이터를 메모리(또는 채널 입력 버퍼)에 유지하여, 제(4-2) 영역(Area#(4-2))의 픽셀 라인이 바뀌더라도 메모리에 저장된 영상 데이터를 반복하여 출력할 수 있다.

타이밍 컨트롤러는, 제(4-2) 영역(Area#(4-2))과 다른 계조의 영상 데이터, 즉 제(4-3) 영역(Area#(4-3))의 영상 데이터가 호스트로부터 전송되면, 제(4-2) 영역(Area#(4-2))의 마지막 픽셀 라인(또는 마지막 몇 개의 픽셀 라인)의 영상 데이터를 제4 소스 드라이브 IC(SD-IC#4)에 보내야 할 기간에 클럭 트레이닝 패턴(Clock Training Pattern)을 전달하여, 제4 소스 드라이브 IC(SD-IC#4)를 깨워(Wake up) 다음 픽셀 라인의 영상 데이터, 즉 제(4-3) 영역(Area#(4-3))의 영상 데이터를 받을 수 있도록 한다.

다음으로, 영상 데이터를 시간적으로 및/또는 공간적으로 분산시켜 픽셀이 표현하는 계조를 미세하게 조절하는 데이터 변조 기법, 즉 FRC 기법에 대해 간단하게 설명하는데, 도 2와 도 3은 FRC의 동작 원리를 도시한 것이다.

도 2에서는 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여 FRC 보상값을 시간적으로 분산하고 있다. 도 2의 (a)와 같이 4 개의 프레임 기간 중 1개의 프레임 기간에만 FRC 보상값 '1'을 픽셀 어레이의 서브 픽셀에 기입하면, 시청자는 4 프레임 기간 동안 그 서브 픽셀의 계조를 1/4 계조(25% 휘도)로 인식한다. 비슷하게, 도 2의 (b)와 (c)와 같이, 4 개의 프레임 기간 중 각각 2개와 3개의 프레임 기간에 FRC 보상값 '1'을 서브 픽셀에 기입하면, 시청자는 4 프레임 기간 동안 그 서브 픽셀의 계조를 1/2 계조(50% 휘도)와 3/4 계조(75% 휘도)로 인식한다. 도 2의 (a) 내지 (c)에서 FRC 보상값 '1'을 픽셀 어레이의 서브 픽셀에 기입할 순서를 바꿀 수 있다.

도 3에서는 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여 보상값을 공간적으로 분산한 디더링(Dithering) 방법을 설명한다. 디더링 방법은 1 계조 미만의 소수 계조로 휘도를 미세하게 조정하기 위하여, 다수의 서브 픽셀들(D1~D4)을 포함한 일정한 크기의 디더 마스크(Dither mask) 내에서 FRC 보상값이 기입되는 서브 픽셀들의 개수를 조절하여 보상값을 공간적으로 분산시킨다. 도 3의 (a)와 같이 2ㅧ2 서브 픽셀들을 포함하는 디더 마스크를 가정할 때, 그 디더 마스크 내에서 1 개의 서브 픽셀(D1)에 FRC 보상값 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 1/4 계조(25%)로 인식한다. 도 3의 (b)와 같이 디더 마스크 내에서 2 개의 서브 픽셀들(D2, D3)에 FRC 보상값 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 1/2 계조(50%)로 인식한다. 그리고 도 3의 (c)와 같이 디더 마스크 내에서 3개의 서브 픽셀들(D2~D4)에 FRC 보상값 '1'을 기입하면 시청자는 그 디더 마스크의 계조를 3/4 계조(75%)로 인식한다. 도 3의 (a) 내지 (c)에서 FRC 보상값 '1'을 기입할 서브 픽셀의 조합을 바꿀 수 있다.

일반적으로, 표시 장치에 적용되는 FRC는 도 2의 시간적 분산 방법과 도 3의 공간적 분산 방법을 함께 적용하여 구현될 수 있다.

FRC 기법으로 표시 장치를 구동할 때, 하나의 소스 드라이브 IC가 담당하는 영역 또는 그 일부에서 같은 계조의 영상 데이터를 복수 개의 픽셀 라인에 걸쳐 표시하는 경우라도 타이밍 컨트롤러가 소스 드라이브 IC에 보내는 데이터에 변동이 있기 때문에, 복수 개의 픽셀 라인에 연속으로 같은 계조의 영상 데이터를 전송하는 경우에 사용하는 LPTP 기능을 사용할 수 없다.

최근 휴대용 전자 기기, 모니터 또는 TV 화면에 일부 영역에만 같은 계조의 영상을 표시하면서 FRC 기법의 사용이 많아지는 추세인데, 전력 소모를 더 줄이기 위해 같은 계조의 영상을 표시하는 영역에도 LPTD 기능을 활용할 필요가 있다.

타이밍 컨트롤러가 일부 영역(도 1에서 제(4-1) 영역(Area#(4-1))에는 FRC 기법을 적용하면서 소스 드라이브 IC에 영상 데이터를 공급하고 다른 영역(도 1에서 제(4-2) 영역(Area#(4-2))에는 같은 계조의 영상 데이터 공급하면서 LPTD 기능을 적용하는 경우를 생각한다. 소스 드라이브 IC가 제(4-2) 영역에 LPTD 기능과 함께 FRC 기법을 추가로 적용할 때, 제(4-1) 영역에 표시할 영상 데이터는 타이밍 컨트롤러가 미리 FRC 패턴을 적용하여 전송하기 때문에, 제(4-2) 영역의 영상 데이터에 임의의 FRC 패턴을 적용하면 제(4-1) 영역과 제(4-2) 영역 경계에 FRC 패턴의 불일치에 의해 계조 단차가 발생하여 사용자 눈에 띌 가능성이 있다.

이 명세서에서는, FRC 기법을 사용하는 영역에도 LPTD 기능을 적용할 수 있도록, EPI 컨트롤 패킷을 이용하여 FRC 구동을 위한 데이터 변조 패턴(또는 FRC 패턴)을 전달하고, FRC 패턴을 라인마다 적용하기 위해 별도의 라인을 통해 타이밍 컨트롤러가 소스 드라이브 IC로 라인 펄스를 전달하고, 소스 드라이브 IC의 각 채널마다 합산기를 추가하여 복잡한 로직 없이 픽셀에 인가하는 데이터에 FRC 패턴을 적용할 수 있도록 한다.

도 4는 표시 장치를 기능 블록으로 도시한 것이다.

도 4의 표시 장치는, 표시 패널(10), 타이밍 컨트롤러(11), 데이터 구동 회로(12), 게이트 구동 회로(13) 및 전원부(16)를 구비할 수 있다.

표시 패널(10)에서 입력 영상이 표현되는 화면(AA)에는 열(Column) 방향(또는 수직 방향)으로 배열되는 다수의 데이터 라인들(14)과 행(Row) 방향(또는 수평 방향)으로 배열되는 다수의 게이트 라인들(15)이 교차하고, 교차 영역마다 픽셀들(PXL)이 매트릭스 형태로 배치되어 픽셀 어레이를 형성한다.

표시 패널(10)은, 픽셀 구동 전압(또는 고전위 전원 전압(Vdd)(을 픽셀들(PXL)에 공급하기 위한 제1 전원 라인, 저전위 전원 전압(Vss) 또는 공통 전압(Vcom)을 픽셀들(PXL)에 공급하기 위한 제2 전원 라인 등을 더 포함할 수 있다. 제1 및 제2 전원 라인은 전원부(16)에 연결된다.

표시 패널(10)의 픽셀 어레이 위에 터치 센서들이 배치될 수 있다. 터치 입력은 별도의 터치 센서들을 이용하여 센싱 되거나 픽셀들을 통해 센싱 될 수 있다. 터치 센서들은 온-셀(On-cell type) 또는 애드 온 타입(Add on type)으로 표시 패널(PXL)의 화면(AA) 위에 배치되거나 픽셀 어레이에 내장되는 인-셀(In-cell type) 터치 센서들로 구현될 수 있다.

픽셀 어레이에서, 같은 수평 라인에 배치되는 픽셀(PXL)은 데이터 라인들(14) 중 어느 하나, 게이트 라인들(15) 중 어느 하나 중 어느 하나에 접속되어 픽셀 라인을 형성한다. 픽셀(PXL)은, 게이트 라인(15)을 통해 인가되는 스캔 신호에 응답하여 데이터 라인(14)과 전기적으로 연결되어 데이터 전압을 입력 받고 데이터 전압에 상응하는 계조를 표현한다. 같은 픽셀 라인에 배치된 픽셀들(PXL)은 같은 게이트 라인(15)으로부터 인가되는 스캔 신호에 따라 동시에 동작한다.

하나의 픽셀 유닛은 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀을 포함하는 3개의 서브 픽셀 또는 적색 서브픽셀, 녹색 서브픽셀, 청색 서브픽셀, 백색 서브픽셀을 포함한 4개의 서브픽셀로 구성될 수 있으나, 그에 한정되지 않는다. 이하에서 픽셀은 서브픽셀을 의미한다.

도 5는 OLED 표시 패널에 포함된 픽셀의 등가 회로를 도시한 것이고, 도 6은 액정 표시 패널에 포함된 픽셀의 등가 회로를 도시한 것으로, 표시 패널(10)에 도 5의 액정 표시 패널이 적용되거나 도 6의 OLED 표시 패널이 적용될 수 있다.

표시 패널(10)이 OLED 패널인 경우, R/G/B 또는 R/W/B/G 서브픽셀 각각은, 도 5와 같이, 고전위 전원 전압(Vdd) 라인과 저전위 전원 전압(Vss) 라인 사이에 접속된 발광 소자(OLED)와, 데이터 라인(14) 및 게이트 라인(15)과 접속되고 OLED 소자를 구동하는 픽셀 회로를 구비한다. 픽셀 회로는 적어도 스위칭 트랜지스터(ST), 구동 트랜지스터(DT) 및 스토리지 커패시터(Cst)를 포함한다. 스위칭 트랜지스터(ST)는 게이트 라인(15)으로부터의 스캔 펄스에 응답하여 데이터 라인(14)으로부터의 데이터 전압을 스토리지 커패시터(Cst)에 충전하고, 구동 트랜지스터(DT)는 스토리지 커패시터(Cst)에 충전된 전압에 따라 OLED로 공급되는 전류를 제어하여 OLED의 발광량을 조절한다.

표시 패널(10)이 액정 패널인 경우, R/G/B 또는 R/W/B/G 서브픽셀 각각은, 도 6과 같이, 데이터 라인(14)과 게이트 라인(15)에 접속된 스위칭 트랜지스터(ST), 및 스위칭 트랜지스터(ST)에 병렬로 접속된 액정 커패시터(Clc)와 스토리지 커패시터(Cst)를 구비한다. 액정 커패시터(Clc)는 스위칭 트랜지스터(ST)를 통해 픽셀 전극에 공급된 데이터 전압과 공통 전극에 공급된 공통 전압(Vcom)과의 차 전압을 충전하고 충전된 전압에 따라 액정을 구동하여 광투과율을 조절한다. 스토리지 커패시터(Cst)는 액정 커패시터(Clc)에 충전된 전압을 안정적으로 유지시킨다.

타이밍 컨트롤러(11)는 외부 호스트 시스템(미도시)으로부터 전달되는 영상 데이터(RGB)를 데이터 구동 회로(12)의 각 소스 드라이브 IC에 공급하는데, 영상 데이터를 그대로 전송하거나 FRC 패턴을 적용하여 변조한 영상 데이터(RGB')를 전송할 수도 있다.

타이밍 컨트롤러(11)는 호스트 시스템으로부터 수직 동기 신호(Vsync), 수평 동기 신호(Hsync), 데이터 인에이블 신호(DE), 도트 클럭(DCLK) 등의 타이밍 신호를 입력 받아 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작 타이밍을 제어하기 위한 제어 신호들을 생성한다. 제어 신호들은 게이트 구동 회로(13)의 동작 타이밍을 제어하기 위한 게이트 타이밍 제어 신호(GCS)와 데이터 구동 회로(12)의 동작 타이밍을 제어하기 위한 데이터 타이밍 제어 신호(DCS)를 포함한다.

데이터 구동 회로(12)는, 데이터 제어 신호(DCS)를 기반으로, 타이밍 컨트롤러(11)로부터 입력되는 디지털 비디오 데이터(RGB)를 아날로그 데이터 전압으로 변환하고, 데이터 전압을 출력 채널과 데이터 라인들(14)을 거쳐 픽셀들(PXL)로 공급한다. 데이터 전압은 픽셀이 표현할 계조에 대응되는 값일 수 있다. 데이터 구동 회로(12)는 복수 개의 소스 드라이브 IC로 구성될 수 있다.

게이트 구동 회로(13)는, 게이트 제어 신호(GCS)를 기반으로 스캔 신호와 발광 신호를 생성하되, 액티브 기간에 스캔 신호와 발광 신호를 행 순차 방식으로 생성하여 픽셀 라인마다 연결된 게이트 라인(15)에 순차적으로 제공한다. 게이트 라인(15)의 스캔 신호와 발광 신호는 데이터 라인(14)의 데이터 전압의 공급에 동기된다. 스캔 신호와 발광 신호는 게이트 온 전압(VGL)과 게이트 오프 전압(VGH) 사이에서 스윙 한다.

게이트 구동 회로(13)는, 시프트 레지스터, 시프트 레지스터의 출력 신호를 픽셀의 TFT 구동에 적합한 스윙 폭으로 변환하기 위한 레벨 시프터 및 출력 버퍼 등을 각각 포함하는 다수의 게이트 드라이브 집적 회로들로 구성될 수 있다. 또는, 게이트 구동 회로(13)는 GIP(Gate Drive IC in Panel) 방식으로 표시 패널(10)의 하부 기판에 직접 형성될 수도 있다. GIP 방식의 경우, 레벨 시프터는 PCB(Printed Circuit Board) 위에 실장되고, 시프트 레지스터는 표시 패널(10)의 하부 기판에 형성될 수 있다.

전원부(16)는, 직류-직류 변환기(DC-DC Converter)를 이용하여, 호스트로부터 제공되는 직류 입력 전압을 조정하여 데이터 구동 회로(12)와 게이트 구동 회로(13)의 동작에 필요한 게이트 온 전압(VGL). 게이트 오프 전압(VGH) 등을 생성하고, 또한 픽셀 어레이의 구동에 필요한 고전위 전원 전압(Vdd) 및 저전위 전원 전압(Vss) 또는 공통 전압(Vcom)을 생성한다.

호스트 시스템은 모바일 기기, 웨어러블 기기 및 가상/증강 현실 기기 등에서 AP(Application Processor)가 될 수 있다. 또는 호스트 시스템은 텔레비전 시스템, 셋톱박스, 네비게이션 시스템, 개인용 컴퓨터, 및 홈 시어터 시스템 등의 메인 보드일 수 있으며, 이에 한정되는 것은 아니다.

타이밍 컨트롤러(11)는, LPTD 기능이 온인 경우, 호스트 시스템에서 전송되는 영상 데이터를 분석하여, 적어도 하나의 소스 드라이브 IC가 담당하는 표시 패널(10)의 영역에서 같은 픽셀 라인의 모든 픽셀의 계조가 서로 같은 동일 계조 라인이 복수 개의 픽셀 라인에 걸쳐 이어지는 동일 계조 영역이 있을 때, 동일 계조 영역의 두 번째 픽셀 라인 및 그 이후 픽셀 라인의 영상 데이터를 전송해야 할 때 해당 소스 드라이브 IC에 대응하는 전송부(Tx port)의 데이터 전송을 중지시키면서(EPI Tx Off), 해당 소스 드라이브 IC에 동일 계조 영역을 구동해야 하는 동안 동일 계조 영역의 첫 번째 픽셀 라인에 대해 전송한 영상 데이터를 반복할 것을 알린다.

소스 드라이브 IC는 대응하는 전송부로부터 데이터 전송이 중지되면, 동일 계조 영역의 첫 번째 픽셀 라인에 대해 전송된 영상 데이터를 반복하여 출력한다.

또는, 타이밍 컨트롤러(11)는, 동일 계조 영역의 처음 소정 개수(예를 들어 FRC 패턴을 구성하는 FRC 블록의 행의 개수)의 픽셀 라인의 영상 데이터를 소스 드라이브 IC에 전송한 후, 그 다음 픽셀 라인의 영상 데이터의 전송을 중지시킬 수도 있다. 이 경우, 소스 드라이브 IC는, 대응하는 전송부로부터 데이터 전송이 중지되면, 나머지 동일 계조 영역의 영상 데이터를 출력할 때, 마지막으로 전송된 픽셀 라인의 영상 데이터를 반복하여 출력할 수 있다.

이 후에는 설명의 편의상, 타이밍 컨트롤러(11)가 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터를 전송한 후 이후 픽셀 라인의 영상 데이터의 전송을 중지시키는 실시예를 중심으로 설명한다.

소스 드라이브 IC가 담당하는 영역이 적어도 하나 이상의 픽셀의 계조가 다른 영상 데이터가 입력되는 상이 계조 영역과 모든 픽셀의 계조가 같은 영상 데이터가 입력되는 동일 계조 영역을 모두 포함하는 경우, 타이밍 컨트롤러(11)는, 대응하는 전송부를 제어하여 상이 계조 영역에 표시될 영상 데이터를 전송하고(LPTD Off 구간), 동일 계조 영역에 표시될 데이터를 전송하는 동안만 LPTD 기능을 적용하여(LPTD On 구간) 대응하는 전송부의 데이터 전송을 중지시킬 수 있는데(EPI Tx Off), 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터를 전송한 후 동일 계조 영역의 나머지 픽셀 라인의 영상 데이터를 전송하지 않는다.

FRC 기능이 온인 경우, 타이밍 컨트롤러(11)는, 호스트 시스템으로부터 예를 들어 3개의 하위 비트가 제거된 상위 비트의 영상 데이터와 제거된 하위 비트를 복수의 프레임에 걸쳐 표현할 FRC 패턴(또는 적용할 FRC 패턴을 가리키는 정보)을 공급 받고, 상위 비트의 영상 데이터와 RFC 패턴을 결합하여 영상 데이터를 생성하여 데이터 구동 회로(12)에 공급한다. FRC 패턴은 프레임마다 변경되므로, 같은 영상이라도 프레임마다 바뀐 영상 데이터가 데이터 구동 회로(12)에 전달된다. 또한, 같은 계조를 표시하는 동일 계조 영역이라도 픽셀마다 다른 영상 데이터가 데이터 구동 회로(12)에 전달될 수 있다.

동일 계조 영역에 적용되는 LPTD On 구간에, 타이밍 컨트롤러(11)는, 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터를 전송한 후 동일 계조 영역의 나머지 영상 데이터를 해당 소스 드라이브 IC에 전송하지 않는 대신, 첫 번째 픽셀 라인의 영상 데이터를 전송할 때 EPI 제어 패킷(EPI Control Packet)을 통해 소스 드라이브 IC가 적용할 새로운 FRC 패턴을 해당 소스 드라이브 IC에 제공할 수 있다.

LPTD On 구간에 타이밍 컨트롤러(11)가 소스 드라이브 IC에 제공하는 새로운 FRC 패턴은, LPTD On 구간에 해당하는 동일 계조 영역의 나머지 영역과 동일 계조 영역의 첫 번째 픽셀 라인의 경계에서 계조 단차가 발생하지 않도록, 동일 계조 영역의 첫 번째 픽셀 라인에 적용하는 FRC 패턴을 참조하여 생성될 수 있다.

타이밍 컨트롤러(11)가 상이 계조 영역에 출력될 영상 데이터를 생성할 때 사용하는 FRC 패턴을 구성하는 각 패턴 데이터는 호스트 시스템으로부터 전송된 영상 데이터의 상위 비트 중에서 마지막 비트에 비트 값 1을 추가하거나(1) 또는 비트 값 0을 추가(또는 유지)하는 것(0)을 가리킨다.

예를 들어, 영상 데이터가 하위 1비트부터 최상위 14비트까지 전체 14비트로 구성되고, 원래 영상 데이터에서 하위 1 내지 3 비트가 잘린 상태로 상위 11개의 비트(하위 네 번째 비트부터 열네 번째 비트까지)의 영상 데이터만이 호스트 시스템으로부터 전송될 때, 타이밍 컨트롤러(11)가 사용하는 FRC 패턴을 구성하는 패턴 데이터가 1인 경우, 하위 1 내지 3 비트는 0이고 상위 11개의 비트의 영상 데이터에 하위 네 번째 비트 자리에 1을 더한 값이 FRC 패턴이 결합된 영상 데이터가 되고, FRC 패턴을 구성하는 패턴 데이터가 0인 경우 하위 1 내지 3 비트는 0이고 상위 11개의 비트의 영상 데이터가 그대로 FRC 패턴이 결합된 영상 데이터가 된다.

같은 계조의 픽셀에 대해서도 제1 픽셀에는 FRC 패턴 데이터 1이 적용되고 제2 픽셀에 대해서는 FRC 패턴 데이터 0이 적용될 수 있고, 반대로 제1 픽셀에 대해서는 FRC 패턴 데이터 0이 적용되고 제2 픽셀에 대해서는 FRC 패턴 데이터 1이 적용될 수 있다.

타이밍 컨트롤러(11)는 FRC 패턴이 결합된 영상 데이터를 소스 드라이브 IC에 전송하기 때문에, 타이밍 컨트롤러(11)가 FRC 패턴 중에서 1을 적용하여 소스 드라이브 IC에 전송한 영상 데이터는 소스 드라이브 IC에서는 원래 영상 데이터보다 큰 값이 된다.

소스 드라이브 IC가 대응하는 전송부로부터 동일 계조 영역의 데이터 전송이 중지되어, 동일 계조 영역의 나머지 픽셀 라인에 대해서 이미 전송된 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터를 반복하여 출력할 때, 첫 번째 픽셀 라인에 대해 저장된 영상 데이터 중에서 타이밍 컨트롤러(11)가 FRC 패턴 데이터 1을 적용한 픽셀의 영상 데이터에 FRC 패턴의 데이터 0을 적용하기 위해서는, 해당 픽셀의 영상 데이터를 줄일 필요가 있다.

따라서, 타이밍 컨트롤러(11)가 동일 계조 영역의 마지막 픽셀 라인의 영상 데이터를 소스 드라이브 IC에 전송할 때 제어 패킷에 함께 전송할 FRC 패턴을 구성하는 각 데이터는 패턴 데이터 0, 패턴 데이터 +1, 패턴 데이터 -1 중 하나가 될 수 있다.

한편, 소스 드라이브 IC는, 타이밍 컨트롤러(11)가 제공하는 FRC 패턴을 영상 데이터가 전송되지 않는 동일 계조 영역의 픽셀 라인마다 변경하면서 적용해야 하는데, 동일 계조 영역의 두 번째 픽셀 라인부터 영상 데이터를 데이터 라인에 출력할 때 FRC 패턴을 픽셀 라인마다 변경하면서 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에 적용해야 한다.

소스 드라이브 IC가 FRC 패턴을 적용할 때와 적용하지 않을 때를 구분할 수 있도록, 타이밍 컨트롤러(11)와 소스 드라이브 IC는 별도의 배선으로 연결되어야 하고, 타이밍 컨트롤러(11)는 소스 드라이브 IC가 동일 계조 영역의 영상 데이터에 FRC 패턴을 적용할 시점에 해당 배선을 통해 라인 펄스(Line Pulse)를 공급할 수 있는데, 이에 대해 도 10과 도 11을 참조하여 설명한다.

소스 드라이브 IC는, 타이밍 컨트롤러(11)가 전송하여 저장한, 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에 FRC 패턴을 적용하여 데이터 라인에 출력하기 위해, 영상 데이터를 유지하는 래치(Latch)와 레벨 시프터(Level Shifter) 사이에 합감산기를 추가하여 래치가 출력하는 영상 데이터에 FRC 패턴 데이터에 상응하는 값을 증가시키거나 유지시키거나 감소시킬 수 있는데, 자세한 내용은 도 13과 도 14를 참조하여 설명한다.

도 7은 하위 3비트에 대한 FRC 패턴을 도시한 것이다.

호스트 시스템은 입력 영상 데이터 중에서 예를 들어 하위 3비트를 제거하고 상위 비트만으로 영상 데이터를 구성하여 타이밍 컨트롤러(11)에 제공하고, 삭제된 하위 3비트를 시간적/공간적으로 표현할 FRC 패턴을 함께 제공한다.

도 7에서 FRC 패턴은 그 크기가 4X4로, 4X4 영역의 자연수 배에 해당하는 영역을 구성하는 픽셀들이 같은 계조의 영상 데이터를 출력하는 경우에 적용 가능하다. 또한, FRC 패턴은 프레임마다 바뀌면서 영상 데이터에 적용되고, 같은 프레임의 영상 데이터에는 같은 패턴이 적용된다.

예를 들어, 하위 3비트의 계조 값 001(Gray 001)을 표현하기 위해, 4X4의 16개의 픽셀 중에서 2개의 픽셀에만 하위 3비트의 데이터가 제거된 영상 데이터의 하위 4번째 비트 값에 1을 더하여 사용하고(패턴 데이터 1), 나머지 14개의 픽셀에는 하위 3비트의 데이터가 제거된 영상 데이터를 그대로 사용한다(패턴 데이터 0). 패턴 데이터 1이 적용되는 2개의 픽셀은 프레임이 진행하면서 그 위치(또는 2개 픽셀의 조합)가 바뀌는데, 예를 들어 도 6에 도시된 순서로 예를 들어 4개의 프레임을 기본 단위로 반복할 수 있고, 반복하는 기본 단위의 개수나 순서는 변경될 수 있다.

비슷하게, 하위 3비트의 계조 값 010(Gray 010)을 표현하기 위해, 4개의 픽셀에만 하위 3비트의 데이터가 제거된 영상 데이터의 하위 4번째 비트 값에 1을 더하여 사용하고(패턴 데이터 1), 나머지 10개의 픽셀에는 하위 3비트의 데이터가 제거된 영상 데이터를 그대로 사용한다(패턴 데이터 0).

하위 3비트의 계조 값 001(Gray 001)부터 계조 값 111(Gray 111)까지 각 프레임마다 적용될 FRC 패턴이 도 7과 같이 정의될 수 있다.

한편, 타이밍 컨트롤러(11)는, FRC 패턴을 적용하여 영상 데이터를 생성하여 소스 드라이브 IC로 제공하는 중 소스 드라이브 IC가 담당하는 일부 영역 또는 전체 영역에 같은 계조의 영상 데이터가 입력되는 경우, 해당 동일 계조 영역에 대해 두 번째 픽셀 라인부터 LPTD 기능을 적용하여 전송부의 데이터 전송을 중지시켜 영상 데이터를 전송하지 않고, 소스 드라이브 IC가 동일 계조 영역의 첫 번째 픽셀 라인에 대해 전송 받아 저장한 영상 데이터에 적용할 FRC 패턴을 생성하여 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터를 전송할 때 EPI 패킷 데이터를 통해 소스 드라이브 IC에 제공한다.

도 8은 LPTD 기능이 적용될 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에 적용되는 FRC 패턴을 참조하여 소스 드라이브 IC가 LPTD 기능이 적용될 동일 계조 영역의 영상 데이터에 적용할 RFC 패턴 데이터를 결정하는 예를 도시한 것이다.

도 8에서 위쪽은 LPTD 기능이 사용되지 않는(LTPD Off) 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에 적용되는 FRC 패턴(제1 패턴)을 도시한 것이고, 아래쪽은 LPTD 기능이 사용되는(LTPD On) 동일 계조 영역의 나머지 픽셀 라인의 영상 데이터에 적용되는 FRC 패턴(제2 패턴)을 도시한 것이다.

제1 패턴은 타이밍 컨트롤러(11)가 호스트 시스템에서 받은 영상 데이터(동일 계조 영역의 첫 번째 픽셀 라인 및 동일 계조 영역 이외의 상이 계조 영역의 영상 데이터)에 결합하는 것이고, 제2 패턴은 소스 드라이브 IC가 타이밍 컨트롤러(11)가 전송한 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에 결합하는 것으로 타이밍 컨트롤러(11)가 생성하여 소스 드라이브 IC로 전송하는 것이다.

도 8에서, 타이밍 컨트롤러(11)에서, 하위 3 비트의 계조 값이 010(Gray 010)인 FRC 패턴 중에서 4X4의 FRC 블록에서 (1,1), (2,3), (3,4), (4,2) 좌표가 패턴 데이터 값으로 1을 갖는 FRC 패턴(도 7에서 Gray 010의 Frame#2의 패턴)(제1 패턴)이 동일 계조 영역의 첫 번째 픽셀 라인과 상이 계조 영역의 영상 데이터에 적용된다.

타이밍 컨트롤러(11)는, 동일 계조 영역의 첫 번째 픽셀 라인과 상이 계조 영역의 영상 데이터(4X4 영역의 픽셀들의 계조가 서로 같고 하위 3 비트의 계조 값이 010(Gray 010)인 픽셀들의 영상 데이터)에, 제1 패턴을 적용한다.

이때, 동일 계조 영역의 나머지 픽셀 라인의 영상 데이터에도 제1 패턴이 적용되어야, 동일 영상 영역의 첫 번째 픽셀 라인과 두 번째 픽셀 라인 사이에 계조 단차가 발생하지 않는다.

동일 계조 영역을 담당하는 소스 드라이브 IC는, LPTD 기능이 사용되지 않는 동안(LTPD Off) 타이밍 컨트롤러(11)로부터 전송된, 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터를 메모리에 저장한다.

도 8에서, 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에는, 제1 패턴에서 마지막 행이 적용되어 전송되는데, 4개의 픽셀을 한 단위로 하는 픽셀 그룹의 픽셀 중에서 왼쪽에서 두 번째에 배치된 픽셀의 영상 데이터가 원래 데이터보다 계조 값이 높게 되어 있다.

소스 드라이브 IC가, 동일 계조 영역의 나머지 픽셀 라인의 영상 데이터도 동일 계조 영역의 첫 번째 픽셀 라인에 적용된 FRC 패턴(제1 패턴)을 연속해서 적용하기 위해서는, 동일 계조 영역의 두 번째 픽셀 라인에는 첫 번째 픽셀 라인의 영상 데이터에 적용된 FRC 패턴(제1 패턴) 중에서 첫 번째 픽셀 라인의 영상 데이터에 적용된 행(도 8에서 FRC 패턴의 마지막 행) 다음 행(첫 번째 픽셀 라인의 영상 데이터에 적용된 행이 FRC 패턴의 마지막 행이면 FRC 패턴의 첫 번째 행)의 패턴 데이터를 적용하고 세 번째 픽셀 라인에는 그 다음 행의 패턴 데이터를 적용해야 한다.

소스 드라이브 IC는, 타이밍 컨트롤러(11)로부터 전송 받아 메모리에 저장한 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터를 계속 이용하여 동일 계조 영역의 두 번째 픽셀 라인 이후 픽셀 라인들을 출력하는데, 픽셀 라인이 바뀔 때마다 FRC 패턴의 행을 바꾸면서 첫 번째 픽셀 라인의 영상 데이터를 변경한다.

도 8에서, LPTD Off 구간의 마지막 픽셀 라인(동일 계조 영역의 첫 번째 픽셀 라인)에는 도 8의 제일 위에 도시된 FRC 패턴(제1 패턴)의 네 번째 행이 적용되었기 때문에, LPTD On 구간의 첫 번째 픽셀 라인, 즉 동일 계조 영역의 두 번째 픽셀 라인에는 제1 패턴의 첫 번째 행의 패턴 데이터가 적용되어야 하고, 동일 계조 영역의 세 번째 픽셀 라인(LPTD On 구간의 두 번째 픽셀 라인)에는 제1 패턴의 두 번째 행의 패턴 데이터가 적용되어야 하고, 동일 계조 영역의 네 번째 픽셀 라인(LPTD On 구간의 세 번째 픽셀 라인)에는 제1 패턴의 세 번째 행의 패턴 데이터가 적용되어야 하고, 동일 계조 영역의 다섯 번째 픽셀 라인(LPTD On 구간의 네 번째 픽셀 라인)에는 제1 패턴의 네 번째 행의 패턴 데이터가 적용되어야 한다.

소스 드라이브 IC는, LPTD On 구간의 픽셀 라인들의 영상 데이터를 생성할 때, LPTD Off 구간의 마지막 픽셀 라인(동일 계조 영역의 첫 번째 픽셀 라인)의 영상 데이터를 이용하고 또한 FRC 패턴도 적용해야 한다.

LPTD On 구간의 첫 번째 픽셀 라인에 제1 패턴의 첫 번째 행의 패턴 데이터를 적용하기 위해서는, 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에서 해당 픽셀 라인에 적용된 FRC 패턴 데이터(제1 패턴의 마지막 행의 패턴 데이터)를 제거하고, 즉 패턴 데이터 1이 적용된 두 번째 픽셀의 계조 값을 낮추고, 제1 패턴의 첫 번째 행을 적용하여 패턴 데이터가 1인 첫 번째 픽셀의 계조 값을 증가시키고, 나머지 세 번째와 네 번째 픽셀은 그 값을 첫 번째 픽셀 라인의 영상 데이터 그대로 유지해야 한다. 따라서, LPTD On 구간의 첫 번째 픽셀 라인(동일 계조 영역의 두 번째 픽셀 라인)에 적용될 패턴 데이터는 (+1, -1, 0, 0)이 된다.

LPTD On 구간의 두 번째 픽셀 라인에 제1 패턴의 두 번째 행의 패턴 데이터를 적용하기 위해서는, 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터에서 패턴 데이터 1이 적용된 두 번째 픽셀의 계조 값을 낮추고, 제1 패턴의 두 번째 행을 적용하여 패턴 데이터가 1인 세 번째 픽셀의 계조 값을 증가시키고, 나머지 첫 번째와 네 번째 픽셀은 그 값을 첫 번째 픽셀 라인의 영상 데이터 그대로 유지해야 한다. 따라서, LPTD On 구간의 두 번째 픽셀 라인(동일 계조 영역의 세 번째 픽셀 라인)에 적용될 패턴 데이터는 (0, -1, +1, 0)이 된다.

비슷하게, LPTD On 구간의 세 번째 픽셀 라인(동일 계조 영역의 네 번째 픽셀 라인)에 적용될 패턴 데이터는 (0, -1, 0, +1)이 된다.

LPTD On 구간의 네 번째 픽셀 라인(동일 계조 영역의 다섯 번째 픽셀 라인)에 표시할 영상 데이터는, 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터와 같기 때문에, LPTD On 구간의 네 번째 픽셀 라인(동일 계조 영역의 다섯 번째 픽셀 라인)에 적용될 패턴 데이터는 (0, 0, 0, 0)이 된다.

LPTD Off 구간의 마지막 픽셀 라인과 LPTD On 구간의 모든 픽셀 라인은 모두 동일 계조 영역에 속하여 영상 데이터가 동일하므로, LPTD On 구간의 픽셀 라인에 표시할 영상 데이터는, 타이밍 컨트롤러(11)로부터 전송된 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에서 해당 마지막 픽셀 라인에 적용된 FRC 패턴의 패턴 데이터(FRC 패턴에서 해당 픽셀 라인에 적용된 행의 패턴 데이터)를 빼고, LPTD On 구간의 해당 픽셀 라인에 적용할 FRC 패턴의 패턴 데이터(FRC 패턴에서 해당 픽셀 라인에 대응하는 행의 패턴 데이터)를 더해서 구할 수 있다.

도 9(a)는 LPTD 기능이 사용된 동일 계조 영역에 계조 010을 표현하기 위한 다른 FRC 패턴 데이터를 도시한 것으로, 4x4 블록의 계조 값이 서로 같고 하위 3비트의 계조 값이 010인 픽셀들의 영상 데이터에 적용될 FRC 패턴이다.

도 9(a)에서, 위에 있는 FRC 패턴은 도 7에서 하위 3 비트의 계조 값이 010(Gray 010)이고 제3 프레임(Frame#3)의 FRC 패턴(4X4의 FRC 블록에서 (1,2), (2,4), (3,4), (4,1) 좌표가 패턴 데이터 값으로 1을 갖는 FRC 패턴)에 해당한다. 도 9(a)에서, LPTD Off 구간의 마지막 픽셀 라인(동일 계조 영역의 첫 번째 픽셀 라인)의 영상 데이터는 해당 픽셀 라인의 원래 영상 데이터에 이 FRC 패턴에서 세 번째 행의 패턴 데이터가 적용된 상태로 소스 드라이브 IC로 전송되어 저장된다.

LPTD On 구간의 첫 번째 픽셀 라인(동일 계조 영역의 두 번째 픽셀 라인)에는, 이전 픽셀 라인(동일 계조 영역의 첫 번째 픽셀 라인 또는 LPTD Off 구간의 마지막 픽셀 라인)에 적용된 행의 다음 행의 패턴 데이터, 즉 이 FRC 패턴의 다음 행, 즉 네 번째 행의 패턴 데이터가 적용되어야 한다.

따라서, LPTD On 구간의 첫 번째 픽셀 라인의 영상 데이터를 생성할 때, LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에서, FRC 패턴의 세 번째 행의 패턴 데이터 (0, 0, +1, 0)을 빼고, FRC 패턴의 네 번째 행의 패턴 데이터 (+1, 0, 0, 0)을 더해야 한다.

즉, 소스 드라이브 IC가 LPTD On 구간의 첫 번째 픽셀 라인(동일 계조 영역의 두 번째 픽셀 라인)의 영상 데이터를 생성할 때 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에 적용할 FRC 패턴 데이터는 (+1, 0, -1, 0)이 된다.

비슷하게, 소스 드라이브 IC가 LPTD On 구간의 두 번째 픽셀 라인(동일 계조 영역의 세 번째 픽셀 라인)의 영상 데이터를 생성할 때 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에 적용할 FRC 패턴 데이터는, FRC 패턴의 첫 번째 행의 패턴 데이터인 (0, +1, 0, 0)에서 FRC 패턴의 세 번째 행의 패턴 데이터인 (0, 0, +1, 0)을 뺀 (0, +1, -1, 0)이 된다.

비슷하게, 소스 드라이브 IC가 LPTD On 구간의 세 번째 픽셀 라인(동일 계조 영역의 네 번째 픽셀 라인)의 영상 데이터를 생성할 때 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에 적용할 FRC 패턴 데이터는, FRC 패턴의 두 번째 행의 패턴 데이터인 (0, 0, 0, +1)에서 FRC 패턴의 세 번째 행의 패턴 데이터인 (0, 0, +1, 0)을 뺀 (0, 0, -1, +1)이 된다.

비슷하게, 소스 드라이브 IC가 LPTD On 구간의 네 번째 픽셀 라인(동일 계조 영역의 다섯 번째 픽셀 라인)의 영상 데이터를 생성할 때 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에 적용할 FRC 패턴 데이터는, FRC 패턴의 세 번째 행의 패턴 데이터인 (0, 0, +1, 0)에서 FRC 패턴의 세 번째 행의 패턴 데이터인 (0, 0, +1, 0)을 뺀 (0, 0, 0, 0)이 된다.

도 9(b)는 계조 100을 표현하기 위한 FRC 패턴 데이터를 도시한 것으로, 4x4 블록의 계조 값이 서로 같고 하위 3비트의 계조 값이 011인 픽셀들의 영상 데이터에 적용될 FRC 패턴이다.

도 9(b)에서, 위에 있는 FRC 패턴은 도 7에서 하위 3 비트의 계조 값이 100(Gray 100)이고 제1 프레임(Frame#1)의 FRC 패턴(4X4의 FRC 블록에서 (1,1), (1, 3) (2,1), (2,3), (3,2), (3,4), (4,2), (4,4) 좌표가 패턴 데이터 값으로 1을 갖는 FRC 패턴)에 해당한다. 도 9(b)에서, LPTD Off 구간의 마지막 픽셀 라인(동일 계조 영역의 첫 번째 픽셀 라인)의 영상 데이터는 해당 픽셀 라인의 원래 영상 데이터에 이 FRC 패턴에서 첫 번째 행의 패턴 데이터가 적용된 상태로 소스 드라이브 IC로 전송되어 저장된다.

LPTD On 구간의 첫 번째 픽셀 라인의 영상 데이터를 생성할 때, LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에서, FRC 패턴의 첫 번째 행의 패턴 데이터 (+1, 0, +1, 0)을 빼고, FRC 패턴의 두 번째 행의 패턴 데이터 (+1, 0, +1, 0)을 더해야 한다.

즉, 소스 드라이브 IC가 LPTD On 구간의 첫 번째 픽셀 라인(동일 계조 영역의 두 번째 픽셀 라인)의 영상 데이터를 생성할 때 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에 적용할 FRC 패턴 데이터는 (0, 0, 0, 0)이 된다.

비슷하게, 소스 드라이브 IC가 LPTD On 구간의 두 번째 픽셀 라인(동일 계조 영역의 세 번째 픽셀 라인)의 영상 데이터를 생성할 때 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에 적용할 FRC 패턴 데이터는, FRC 패턴의 세 번째 행의 패턴 데이터인 (0, +1, 0, +1)에서 FRC 패턴의 첫 번째 행의 패턴 데이터인 (+1, 0, +1, 0)을 뺀 (-1, +1, -1, +1)이 된다.

비슷하게, 소스 드라이브 IC가 LPTD On 구간의 세 번째 픽셀 라인(동일 계조 영역의 네 번째 픽셀 라인)의 영상 데이터를 생성할 때 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에 적용할 FRC 패턴 데이터는, FRC 패턴의 네 번째 행의 패턴 데이터인 (0, +1, 0, +1)에서 FRC 패턴의 첫 번째 행의 패턴 데이터인 (+1, 0, +1, 0)을 뺀 (-1, +1, -1, +1)이 된다.

비슷하게, 소스 드라이브 IC가 LPTD On 구간의 네 번째 픽셀 라인(동일 계조 영역의 다섯 번째 픽셀 라인)의 영상 데이터를 생성할 때 LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터에 적용할 FRC 패턴 데이터는, FRC 패턴의 첫 번째 행의 패턴 데이터인 (+1, 0, +1, 0)에서 FRC 패턴의 첫 번째 행의 패턴 데이터인 (+1, 0, +1, 0)을 뺀 (0, 0, 0, 0)이 된다.

이와 같이, 타이밍 컨트롤러(11)는, LTPD 기능이 온 되기 바로 직전의 마지막 픽셀 라인(동일 계조 영역의 첫 번째 픽셀 라인)에 적용된 FRC 패턴과 해당 마지막 픽셀 라인에 적용된 FRC 패턴의 행의 패턴 데이터를 근거로 FRC 패턴을 구하여 이를 소스 드라이브 IC에 전달한다. 또한, 소스 드라이브 IC는 타이밍 컨트롤러(11)이 마지막으로 전송한 픽셀 라인의 영상 데이터에 타이밍 컨트롤러(11)가 전달하는 FRC 패턴을 적용하여 영상 데이터를 조정함으로써, LTPD 기능이 채용되지 영역과 LTPD 기능이 적용된 영역의 경계에서 계조 단차가 생기지 않게 할 수 있다.

LTPD 기능이 채용되는 동일 계조 영역의 영상 데이터에 적용할 FRC 패턴은, 4X4 블록 형태일 수 있고, 4X4 블록을 구성하는 16개의 데이터 값은 증가(+1), 감소(-1), 유지(0) 중 어느 하나가 될 수 있다. 따라서, 각 데이터 값은 2비트로 표현될 수 있다.

타이밍 컨트롤러(11)는, 하위 3비트의 계조 중에서 000을 제외하고 도 7에 도시한 7개의 계조 중 하나의 계조에 대해서, (16*2)비트, 즉 32비트의 FRC 패턴을 생성하여, EPI 제어 패킷에 담아 소스 드라이브 IC에 전달할 수 있다.

타이밍 컨트롤러(11)는, LPTD 기능이 온인 구간(LPTD On 구간)에는 전송부의 데이터 전송을 중지시키므로, LPTD 기능이 온이 되기 직전의 LPTD Off 구간에 FRC 패턴을 EPI 제어 패킷을 통해 소스 드라이브 IC에 보낼 수 있다.

도 10은 FRC 패턴을 픽셀 라인마다 적용하기 위한 라인 펄스를 타이밍 컨트롤러에서 데이터 구동 회로에 전달하기 위한 구성을 도시한 것이고, 도 11은 라인 펄스에 동기하여 FRC 패턴을 픽셀 라인마다 변경하는 예를 도시한 것이다.

소스 드라이브 IC가 담당하는 영역 중에서 일부 영역은 LPTD 기능이 온인 동일 계조 영역이고 일부는 LPTD 기능이 오프인 상이 계조 영역인 경우(도 1에서 제4 소스 드라이브 IC(SD-IC#)가 담당하는 제4 영역과 같이), 소스 드라이브 IC는 동일 계조 영역(정확히는 동일 계조 영역의 두 번째 픽셀 라인부터)의 영상 데이터에만 FRC 패턴을 적용해야 한다.

앞서 간단히 언급하였고 이후 도 12 내지 도 14를 참조하여 설명하겠지만, 소스 드라이브 IC는 내부에 픽셀 카운터나 라인 카운터와 같은 로직 회로를 이용하여 고정 영상 영역의 영상 데이터에 FRC 패턴을 적용하지 않고, 래치와 레벨 시프트 사이에 출력 채널마다 합/감산기를 추가하여 영상 데이터에 FRC 패턴을 적용하기 때문에, 동일 계조 영역의 영상 데이터가 래치에서 출력되는 시점에 FRC 패턴을 적용하기 위한 트리거가 필요하다.

이를 위해, 도 10과 같이 타이밍 컨트롤러(11)와 데이터 구동 회로(12)의 복수의 소스 드라이브 IC(#1 ~ #6)를 별도의 라인으로 연결하고, 타이밍 컨트롤러(11)가 소스 드라이브 IC가 각 픽셀 라인의 데이터를 출력할 시점을 가리키는 데이터 인에이블 신호(EPI_DE)에 동기하여 라인 펄스(Line Pulse)를 생성하여 해당 라인에 출력할 수 있다.

타이밍 컨트롤러(11)는, 소스 드라이브 IC가 동일 계조 영역의 두 번째 픽셀 라인부터 영상 데이터를 출력하는 시점에만 라인 펄스(Line Pulse)를 출력할 수 있다. 또한, 소스 드라이브 IC는 라인 펄스의 개수를 카운트 하여, 첫 번째 라인 펄스(?) 가 출력될 때 FPC 패턴의 첫 번째 행의 데이터를 래치에서 출력되는 영상 데이터에 적용하고, 두 번째 라인 펄스(?) 에 대해 FPC 패턴의 두 번째 행의 데이터를 래치에서 출력되는 영상 데이터에 적용하고, 세 번째 라인 펄스(?)에 대해 FPC 패턴의 세 번째 행의 데이터를 래치에서 출력되는 영상 데이터에 적용하고, 네 번째 라인 펄스(?)에 대해 FPC 패턴의 네 번째 행의 데이터를 래치에서 출력되는 영상 데이터에 적용하고, 다섯 번째 라인 펄스(?)에 대해 FPC 패턴의 첫 번째 행의 데이터를 래치에서 출력되는 영상 데이터에 적용할 수 있다. 즉 4개의 라인 펄스를 하나의 단위로 하여 FPC 패턴의 행들을 순환시켜 영상 데이터에 적용할 수 있다.

타이밍 컨트롤러(11)는, 소스 드라이브 IC가 동일 계조 영역의 영상 데이터를 출력하는 시점이 종료하기에 앞서, 다음 상이 계조 영역의 영상 데이터를 해당 소스 드라이브 IC에 전송해야 한다. 따라서, 타이밍 컨트롤러(11)는, 소스 드라이브 IC가 동일 계조 영역이 끝나기 전 마지막 몇 개의 픽셀 라인을 구동하는 동안(또는 마지막 몇 개의 라인 펄스를 전송하는 동안), 소스 드라이브 IC로 클럭 트레이닝 패턴을 전달하여 소스 드라이브 IC를 깨워 상이 계조 영역의 영상 데이터를 받을 수 있도록 한다.

도 12는 FRC 패턴을 소정 개수의 출력 채널 단위와 소정 개수의 수평 라인 단위로 반복하는 예를 도시한 것이다.

도 12에서, 예를 들어 제(m-1) 픽셀 라인(또는 수평 라인)까지 상이 계조 영역이고 제m 픽셀 라인부터 동일 계조 영역인 경우, 소스 드라이브 IC는 제m 픽셀 라인까지는 FRC 패턴을 적용하지 않고, 제(m+1) 픽셀 라인(PL#(n+1))부터 FRC 패턴을 적용한다.

또한, 소스 드라이브 IC는, 도 11을 참조하여 설명한 것과 같이, FRC 패턴 블록의 행 개수 단위로 각 FRC 패턴의 행의 데이터를 각 픽셀 라인의 영상 데이터에 적용한다. 도 12에서, 제(m+1) 픽셀 라인(PL#(n+1))의 영상 데이터에는 FRC 패턴의 첫 번째 행의 데이터가 적용되고, 제(m+2) 픽셀 라인(PL#(n+2))의 영상 데이터에는 FRC 패턴의 두 번째 행의 데이터가 적용되고, 제(m+3) 픽셀 라인(PL#(n+3))의 영상 데이터에는 FRC 패턴의 세 번째 행의 데이터가 적용되고, 제(m+4) 픽셀 라인(PL#(n+4))의 영상 데이터에는 FRC 패턴의 네 번째 행의 데이터가 적용되고, 제(m+5) 픽셀 라인(PL#(n+5))의 영상 데이터에는 다시 FRC 패턴의 첫 번째 행의 데이터가 적용될 수 있다.

또한, 소스 드라이브 IC는, FRC 패턴 블록의 컬럼 개수 단위로 각 FRC 패턴의 컬럼의 데이터를 각 채널의 영상 데이터에 적용한다. 도 12에서, 제1 채널(CH#1)의 영상 데이터에는 FRC 패턴의 첫 번째 컬럼의 데이터가 적용되고, 제2 채널(CH#2)의 영상 데이터에는 FRC 패턴의 두 번째 컬럼의 데이터가 적용되고, 제3 채널(CH#3)의 영상 데이터에는 FRC 패턴의 세 번째 컬럼의 데이터가 적용되고, 제4 채널(CH#4)의 영상 데이터에는 FRC 패턴의 네 번째 컬럼의 데이터가 적용되고, 제5 채널(CH#5)의 영상 데이터에는 다시 FRC 패턴의 첫 번째 컬럼의 데이터가 적용될 수 있다.

도 13은 데이터 구동 회로의 구체적인 구성을 도시한 것이다.

도 13을 참조하면, 데이터 구동 회로(12)는 시프트 레지스터(shift register, 121), 제1 래치(latch, 122), 제2 래치(123), 합/감산기(124), 레벨 시프터(125), DAC(126), 퍼(127), 수신부(128) 및 패턴 제어 신호 생성기(129)를 포함한다. 데이터 구동 회로(12)는 하나 이상 복수 개의 소스 드라이브 IC로 구성되므로, 각 소스 드라이브 IC가 도 13의 구성을 포함할 수 있다.

소스 드라이브 IC는, EPI 배선 쌍을 통해, 타이밍 컨트롤러(11)로부터 클럭을 포함하는 타이밍 제어 신호(DCS), 영상 데이터(또는 픽셀 데이터)(RGB) 및 제어 패킷을 통해 FRC 패턴을 전달 받는다. 또한, 소스 드라이브 IC는, EPI 배선 쌍과는 별도의 배선을 통해, 타이밍 컨트롤러(11)로부터 라인 펄스(Line Pulse)를 전송 받는다.

수신부(128)는, 타이밍 컨트롤러(11)로부터 전송되는 픽셀 데이터(RGB)와 제어 패킷을 통해 전송되는 FRC 패턴 데이터를 저장하고, 픽셀 데이터(RGB)를 비트 단위로 직렬로 제1 래치(122)에 전달하고, FRC 패턴 데이터를 패턴 제어 신호 생성기(129)에 전달한다.

시프트 레지스터(121)는 타이밍 컨트롤러(11)로부터 입력되는 클럭을 시프트 하여 샘플링을 위한 클럭을 순차적으로 출력한다. 제1 래치(122)는 시프트 레지스터(121)로부터 순차적으로 입력되는 샘플링용 클럭 타이밍에 입력 영상의 픽셀 데이터(RGB)를 샘플링 하여 래치 하고, 샘플링 된 픽셀 데이터(RGB)를 동시에 출력한다. 제2 래치(123)는 제1 래치(122)로부터 입력된 픽셀 데이터(RGB)를 비트 단위로 병렬로 동시에 출력한다.

합/감산기(124)는 제2 래치(123)가 출력하는 픽셀 데이터(RGB)에 FRC 패턴 데이터를 적용하는데, 픽셀 데이터(RGB)의 하위 소정 비트에 1을 합산하거나 해당 비트에 1을 감산하거나 해당 비트를 그대로 유지하여 출력한다.

레벨 시프터(125)는 합/감산기(124)로부터 입력되는 픽셀 데이터(RGB)의 전압을 DAC(126)의 입력 전압 범위 안으로 시프트 한다. DAC(126)는 레벨 시프터(125)로부터의 픽셀 데이터(RGB)를 감마 보상 전압(GMA1 ~ GMA8)을 근거로 데이터 전압으로 변환하여 출력한다. DAC(126)로부터 출력되는 데이터 전압은 버퍼(127)를 통해 데이터 라인(14)에 공급된다.

패턴 제어 신호 생성기(129)는, 수신부(128)로부터 FRC 패턴 데이터를 전송 받아 저장하고, 별도의 배선을 통해 타이밍 컨트롤러(11)로부터 전송되는 라인 펄스(Line Pulse)에 동기하여 RFC 패턴 데이터에 대응하는 패턴 제어 신호(Pattern Control Signal, PCS)를 생성하여 합/감산기(124)에 제공한다.

FRC 패턴은 kxk 블록 크기로 정의되는데, 패턴 제어 신호 생성기(129)는, 라인 펄스(Line Pulse)를 카운트 하고, kxk 블록에서 라인 펄스의 카운트 값을 k로 나눈 나머지와 일치하는 행의 FRC 패턴 데이터를 이용하여 패턴 제어 신호(PCS)를 생성할 수 있다.

타이밍 컨트롤러(11)는 픽셀들의 계조가 동일한 동일 계조 영역에 대해서는 LPTD 기능을 온 시켜 영상 데이터를 전송하지 않고, LPTD On 구간 바로 이전 LPTD Off 구간의 제어 패킷(또는 LPTD Off 구간의 마지막 라인의 제어 패킷)에 다음 라인부터 LPTD 기능이 온이 되는 것을 가리키는 LPTD 정보(또는 LPTD On 구간의 시점을 가리키는 정보)와 FRC 패턴 데이터를 전송할 수 있다.

수신부(128)는, 타이밍 컨트롤러(11)에서 전송되는 제어 패킷에서 LPTD 정보를 분석하여 LPTD On 구간을 확인하고, LPTD On 구간이 되면 LPTD On 구간에 대응하는 동일 계조 영역에 대해 LPTD Off 구간에 마지막으로 전송되어 이미 저장되어 있는 영상 데이터(LPTD Off 구간의 마지막 픽셀 라인의 영상 데이터 또는 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터)를 제1 래치(122)에 전달하는데, 픽셀 라인이 바뀔 때마다 동일 계조 영역의 첫 번째 픽셀 라인의 영상 데이터를 반복하여 제1 래치(122)에 전달한다.

또한, 수신부(128)는, 타이밍 컨트롤러(11)가 전송하는 제어 패킷에 FRC 패턴이 없으면 패턴 데이터를 모두 0으로 하는 FRC 패턴을 생성하여 패턴 제어 신호 생성부(129)에 전달하고, 제어 패킷에 FRC 패턴이 포함되어 있으면 이를 패턴 제어 신호 생성부(129)에 전달할 수 있다.

또는 수신부(128)는 제어 패킷에 FRC 패턴이 포함되어 있을 때만 이를 패턴 제어 신호 생성부(129)에 전달하고, 패턴 제어 신호 생성기(129)는 라인 펄스(Line Pulse)가 없을 때나 수신부(128)로부터 FRC 패턴이 전달되지 않을 때는 패턴 데이터가 0인 FRC 패턴에 따라 패턴 제어 신호(PCS)를 생성하여 출력할 수 있다.

도 14는 각 출력 채널 단위로 RFC 패턴 데이터에 따라 영상 데이터를 합산/감산/유지하기 위한 구성을 도시한 것이다.

FRC 패턴은 kxk 블록 형태이고 해당 블록을 구성하는 각 패턴 데이터는 대응하는 하나의 채널의 픽셀 데이터의 계조를 변경한다. 따라서, 합/감산기(124)는 각 채널마다 합산기(+1)(1241), 감산기(-1)(1242) 및 멀티플렉서(MUX)(1243)를 포함할 수 있다.

하나의 채널에 대응하는 제2 래치(123)의 n 비트의 데이터 출력은 각각 3개로 분기하여 하나는 직접 멀티플렉서(1243)에 연결되고, 나머지 둘은 각각 합산기(1241)와 감산기(1242)를 거쳐 멀티플렉서(1243)에 연결된다. 멀티플렉서(1243)는 패턴 제어 신호 생성기(129)가 출력하는 패턴 제어 신호(PCS)를 근거로, 셋 중 하나, 즉 제2 래치(123) 출력, 합산기(1241) 출력 및 감산기(1242) 출력 중 하나를 선택하여 레벨 시프터(125)에 출력한다.

패턴 제어 신호 생성기(129)는, 첫 번째 라인 펄스(Line Pulse)가 입력되면, 예를 들어 4x4 블록 형태의 FRC 패턴 중에서 첫 번째 행에 있는 패턴 데이터를 근거로 합/감산기(124)의 멀티플렉서(1243)를 제어할 패턴 제어 신호(PCS)를 생성하는데, 패턴 데이터가 0이면 멀티플렉서(1243)가 제2 래치(123)의 출력을 선택하도록 하는 패턴 제어 신호를, 패턴 데이터가 1이면 멀티플렉서(1243)가 합산기(1241)의 출력을 선택하도록 하는 패턴 제어 신호를, 패턴 데이터가 -1이면 멀티플렉서(1243)가 감산기(1242)의 출력을 선택하도록 하는 패턴 제어 신호를 생성하여 출력한다.

패턴 제어 신호 생성기(129)는, 첫 번째 행에 있는 4개의 패턴 데이터 각각에 대해 패턴 제어 신호(PCS)를 생성하고, 첫 번째 열에 있는 패턴 데이터로 생성한 패턴 제어 신호(PCS)를 첫 번째 채널(CH#1)(채널 번호를 4로 나누어 나머지가 1이 되는 채널들)에 연결되는 멀티플렉서(1243)에, 두 번째 열에 있는 패턴 데이터로 생성한 패턴 제어 신호(PCS)를 두 번째 채널(CH#2)(채널 번호를 4로 나누어 나머지가 2가 되는 채널들)에 연결되는 멀티플렉서(1243)에, 세 번째 열에 있는 패턴 데이터로 생성한 패턴 제어 신호(PCS)를 세 번째 채널(CH#3)(채널 번호를 4로 나누어 나머지가 3이 되는 채널들)에 연결되는 멀티플렉서(1243)에, 네 번째 열에 있는 패턴 데이터로 생성한 패턴 제어 신호(PCS)를 네 번째 채널(CH#4)(채널 번호를 4로 나누어 나머지가 0이 되는 채널들)에 연결되는 멀티플렉서(1243)에 출력한다.

채널 번호를 4로 나누어 나머지가 같은 채널들에 연결되는 멀티플렉서들(1243)은 패턴 제어 신호 생성기(129)로부터 같은 패턴 제어 신호(PCS)를 공급 받는다. 즉, 채널 번호를 4 모듈(modulo)로 처리한 결과가 같은 채널들에 같은 패턴 데이터가 적용되므로, FRC 패턴을 적용하기 위해 소스 드라이브 IC가 픽셀이나 채널을 카운트 하는 복잡한 로직 회로를 사용하지 않아도 된다.

패턴 제어 신호 생성기(129)는, 두 번째 라인 펄스(Line Pulse)가 입력되면, 예를 들어 4x4 블록 형태의 FRC 패턴 중에서 두 번째 행에 있는 4개의 패턴 데이터를 근거로 합/감산기(124)의 멀티플렉서(1243)를 제어할 4개의 패턴 제어 신호(PCS)를 생성한다.

마찬가지로, 패턴 제어 신호 생성기(129)는, 세 번째와 네 번째 라인 펄스가 입력되면, FRC 패턴 중에서 세 번째 행과 네 번째 행에 있는 4개의 패턴 데이터를 근거로 합/감산기(124)의 멀티플렉서(1243)를 제어할 4개의 패턴 제어 신호(PCS)를 생성한다.

도 11과 도 12를 참조하여 설명한 것과 같이, LPTD On 구간(또는 동일 계조 영역)에 대응하는 픽셀 라인들의 영상 데이터들은, FRC 패턴의 행의 개수 단위로 반복해서 같은 패턴 데이터가 적용되어 데이터가 증가되거나 감소되거나 또는 그대로 유지된다.

한편, 도 7과 같이 하위 3비트를 제거한 영상 데이터에 대해 FRC 패턴을 적용하는 경우, FRC 패턴에서 패턴 데이터 1은 하위 네 번째 비트 자리에 1을 더하는 것을 가리키고, 패턴 데이터 -1은 하위 네 번째 비트 자리에서 1을 빼는 것을 가리킨다.

따라서, 도 13에서 합산기(1241)와 감산기(1242)는 각각 제2 래치(123)가 출력하는 영상 데이터에서 해당 채널의 하위 네 번째 비트 자리에 1을 더하거나 1을 감하는 동작(또는 예를 들어 제2 래치(123)가 출력하는 14 비트의 영상 데이터에 1000b을 더하거나 1000b을 빼는 동작)을 수행한다.

타이밍 컨트롤러(11)에서 FRC 패턴이 적용되어 소스 드라이브 IC에 전송된 영상 데이터는 하위 3개의 비트가 000b이므로, 합산기(1241)와 감산기(1242)는 하위 3개의 비트에 대해서는 변경할 필요가 없다.

패턴 제어 신호 생성기(129)는, 라인 펄스가 입력되지 않으면, 멀티플렉서(1243)가 제2 래치(123) 출력을 선택하여 레벨 시프터(125)로 출력하도록 하는 패턴 제어 신호(PCS)를 생성하여 출력한다.

따라서, 타이밍 컨트롤러와 소스 드라이브 IC 사이에 데이터 전송을 중지한 상태에서도 소스 드라이브 IC가 영상의 계조를 미세하게 조절하면서 출력할 수 있게 되어, 소비 전력을 절감하고 계조를 풍부하게 표현할 수 있게 된다.

명세서에 기재된 표시 장치는 아래와 같이 설명될 수 있다.

일 실시예에서, 타이밍 컨트롤러는, 제2 영상 데이터를 제1 소스 드라이브 IC에 전송할 때, 제2 변조 패턴을 패널 내부 인터페이스의 제어 패킷을 통해 제1 소스 드라이브 IC에 전송할 수 있다.

일 실시예에서, 타이밍 컨트롤러는, 제1 소스 드라이브 IC가 제1 영역의 나머지 픽셀 라인의 영상 데이터를 구동할 때, 제2 변조 패턴을 적용하는 시점을 가리키는 펄스를 하나 이상의 소스 드라이브 IC와 패널 내부 인터페이스와 별개의 배선을 통해 전달할 수 있다.

일 실시예에서, 제3 변조 패턴은, 크기가 kxk 블록이고, 제1 변조 패턴의 각 행의 패턴 데이터에서 제1 소스 드라이브 IC에 전송한 마지막 픽셀 라인의 제1 영상 데이터에 적용한 행의 패턴 데이터를 뺀 결과일 수 있다.

일 실시예에서, 제2 변조 패턴은, 영상 데이터를 증가시키는 제1 값, 영상 데이터를 감소시키는 제2 값 및 영상 데이터를 유지시키는 제3 값의 조합으로 구성될 수 있다.

일 실시예에서, 제1 소스 드라이브 IC는, 타이밍 컨트롤러에서 전송 받은 영상 데이터를 비트 단위로 병렬로 동시에 출력하는 래치, 채널 단위로 래치가 출력하는, 해당 채널의 영상 데이터를 표현하는 소정 개수의 비트 데이터에 제2 변조 패턴을 근거로 소정 값을 더하거나 빼거나 또는 비트 데이터를 유지시키는 합/감산기 및 합/감산기의 출력의 크기를 변경하는 레벨 시프터 및 레벨 시프터의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환기를 포함할 수 있다.

일 실시예에서, 제1 소스 드라이브 IC는, 타이밍 컨트롤러로부터 전송 받은, 제1 영역의 마지막 픽셀 라인의 제3 영상 데이터를 저장하고, 제1 영역의 나머지 픽셀 라인의 영상 데이터를 구동할 때 래치를 통해 픽셀 라인 단위로 제3 영상 데이터를 반복하여 출력하고 합/감산기를 통해 래치의 출력에 제2 변조 패턴을 적용하는 적용할 수 있다.

일 실시예에서, 합/감산기는 각 채널에 대해서 합산기, 감산기 및 멀티플렉서를 포함하고, 각 채널에서, 합산기는 래치가 해당 채널에 대해서 출력하는 제1 출력인 소정 개수의 비트 데이터 중에서 소정 자리의 비트 값에 1을 더하고, 감산기는 소정 자리의 비트 값에서 1을 빼고, 멀티플렉서는 제1 출력, 제2 출력 및 제3 출력 중 하나를 선택하여 레벨 시프터에 출력할 수 있다.

일 실시예에서, 제1 소스 드라이브 IC는, 제2 변조 패턴을 근거로, 멀티플렉서가 제1 내지 제3 출력 중 하나를 선택하여 출력하도록 하는 패턴 제어 신호를 생성하여 출력하는 패턴 제어 신호 생성기를 더 포함할 수 있다.

일 실시예에서, 패턴 제어 신호 생성기는, 패널 내부 인터페이스와 별개의 배선을 통해 타이밍 컨트롤러로부터 전송되는 펄스를 근거로 제2 변조 패턴의 kxk 블록에서 하나의 행의 패턴 데이터를 선택하고, 선택된 행의 패턴 데이터를 근거로 패턴 제어 신호를 생성하여 멀티플렉서에 공급할 수 있다.

일 실시예에서, 패턴 제어 신호 생성기는, 펄스가 입력되지 않을 때 멀티플렉서가 제1 출력을 선택하도록 하는 패턴 제어 신호를 생성하여 출력할 수 있다.

일 실시예에서, 타이밍 컨트롤러는, 제1 소스 드라이브 IC가 제1 영역의 마지막 소정 개수의 픽셀 라인을 구동하는 동안 클럭 트레이닝 패턴을 제1 소스 드라이브 IC에 전달할 수 있다.

이상 설명한 내용을 통해 당업자라면 본 발명의 기술 사상을 일탈하지 아니하는 범위에서 다양한 변경 및 수정이 가능함을 알 수 있을 것이다. 따라서, 본 발명의 기술적 범위는 명세서의 상세한 설명에 기재된 내용으로 한정되는 것이 아니라 특허 청구의 범위에 의해 정하여져야만 할 것이다.

10: 표시 패널 11: 타이밍 컨트롤러
12: 데이터 구동 회로 13: 게이트 구동 회로
14: 데이터 라인 15: 게이트 라인
16: 전원부

Claims

복수의 데이터 라인, 복수의 게이트 라인 및 복수의 픽셀을 구비하는 표시 패널;
채널 단위로 영상 데이터를 데이터 전압으로 변환하여 상기 데이터 라인을 통해 상기 복수의 픽셀에 공급하는 하나 이상의 소스 드라이브 IC를 포함하는 데이터 구동 회로;
상기 복수의 게이트 라인 중 상기 데이터 전압을 공급할 픽셀들에 연결되는 게이트 라인에 스캔 신호를 공급하는 게이트 구동 회로; 및
2개 계조의 영상 데이터를 시간적으로 및/또는 공간적으로 분산시켜 픽셀들이 표현하는 계조를 미세하게 조절하는 변조 패턴으로 입력 영상 데이터를 변조하여 패널 내부 인터페이스를 통해 상기 소스 드라이브 IC에 전달하고, 제1 소스 드라이브 IC가 담당하는 제1 영역의 영상 데이터의 계조가 같을 때, 상기 제1 영역의 처음 소정 개수의 픽셀 라인의 제1 영상 데이터를 상기 제1 소스 드라이브 IC에 전송한 후 상기 제1 영역의 나머지 픽셀 라인의 제2 영상 데이터의 전송을 중지하고, 상기 제1 영상 데이터에 적용한 제1 변조 패턴을 근거로 제2 변조 패턴을 생성하여 상기 제1 소스 드라이브 IC에 전송하는 타이밍 컨트롤러를 포함하여 구성되는 표시 장치.
제1 항에 있어서,
상기 타이밍 컨트롤러는, 상기 제1 영상 데이터를 상기 제1 소스 드라이브 IC에 전송할 때, 상기 제2 변조 패턴을 상기 패널 내부 인터페이스의 제어 패킷을 통해 상기 제1 소스 드라이브 IC에 전송하는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 타이밍 컨트롤러는, 상기 제1 소스 드라이브 IC가 상기 제1 영역의 나머지 픽셀 라인의 영상 데이터를 구동할 때, 상기 제2 변조 패턴을 적용하는 시점을 가리키는 펄스를, 상기 하나 이상의 소스 드라이브 IC와 상기 패널 내부 인터페이스와 별개의 배선을 통해, 전달하는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 제2 변조 패턴은, 크기가 kxk 블록이고, 상기 제1 변조 패턴의 각 행의 패턴 데이터에서 상기 제1 소스 드라이브 IC에 전송한 마지막 픽셀 라인의 제1 영상 데이터에 적용한 행의 패턴 데이터를 뺀 결과인 것을 특징으로 하는 표시 장치.
제4 항에 있어서,
상기 제2 변조 패턴은, 영상 데이터를 증가시키는 제1 값, 영상 데이터를 감소시키는 제2 값 및 영상 데이터를 유지시키는 제3 값의 조합으로 구성되는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 제1 소스 드라이브 IC는, 상기 타이밍 컨트롤러에서 전송 받은 영상 데이터를 비트 단위로 병렬로 동시에 출력하는 래치, 상기 채널 단위로 상기 래치가 출력하는, 해당 채널의 영상 데이터를 표현하는 소정 개수의 비트 데이터에 상기 제2 변조 패턴을 근거로 소정 값을 더하거나 빼거나 또는 상기 비트 데이터를 유지시키는 합/감산기 및 상기 합/감산기의 출력의 크기를 변경하는 레벨 시프터 및 상기 레벨 시프터의 출력을 아날로그 신호로 변환하는 디지털-아날로그 변환기를 포함하는 것을 특징으로 하는 표시 장치.
제6 항에 있어서,
상기 제1 소스 드라이브 IC는, 상기 타이밍 컨트롤러로부터 전송 받은, 상기 제1 영역의 마지막 픽셀 라인의 제3 영상 데이터를 저장하고, 상기 제1 영역의 나머지 픽셀 라인의 영상 데이터를 구동할 때 상기 래치를 통해 픽셀 라인 단위로 상기 제3 영상 데이터를 반복하여 출력하고 상기 합/감산기를 통해 상기 래치의 출력에 상기 제2 변조 패턴을 적용하는 것을 특징으로 하는 표시 장치.
제6 항에 있어서,
상기 합/감산기는 각 채널에 대해서 합산기, 감산기 및 멀티플렉서를 포함하고,
각 채널에서, 상기 합산기는 상기 래치가 해당 채널에 대해서 출력하는 제1 출력인 소정 개수의 비트 데이터 중에서 소정 자리의 비트 값에 1을 더하고, 상기 감산기는 상기 소정 자리의 비트 값에서 1을 빼고, 상기 멀티플렉서는 상기 제1 출력, 상기 제1 출력의 소정 자리의 비트 값에 1을 더한 제2 출력 및 상기 제1 출력의 소정 자리의 비트 값에 1을 뺀 제3 출력 중 하나를 선택하여 상기 레벨 시프터에 출력하는 것을 특징으로 하는 표시 장치.
제8 항에 있어서,
상기 제1 소스 드라이브 IC는, 상기 제2 변조 패턴을 근거로, 상기 멀티플렉서가 상기 제1 내지 제3 출력 중 하나를 선택하여 출력하도록 하는 패턴 제어 신호를 생성하여 출력하는 패턴 제어 신호 생성기를 더 포함하는 것을 특징으로 하는 표시 장치.
제9 항에 있어서,
상기 패턴 제어 신호 생성기는, 상기 패널 내부 인터페이스와 별개의 배선을 통해 상기 타이밍 컨트롤러로부터 전송되는 펄스를 근거로 상기 제2 변조 패턴의 kxk 블록에서 하나의 행의 패턴 데이터를 선택하고, 상기 선택된 행의 패턴 데이터를 근거로 상기 패턴 제어 신호를 생성하여 상기 멀티플렉서에 공급하는 것을 특징으로 하는 표시 장치.
제10 항에 있어서,
상기 패턴 제어 신호 생성기는, 상기 펄스가 입력되지 않을 때 상기 멀티플렉서가 상기 제1 출력을 선택하도록 하는 패턴 제어 신호를 생성하여 출력하는 것을 특징으로 하는 표시 장치.
제1 항에 있어서,
상기 타이밍 컨트롤러는, 상기 제1 소스 드라이브 IC가 상기 제1 영역의 마지막 소정 개수의 픽셀 라인을 구동하는 동안 클럭 트레이닝 패턴을 상기 제1 소스 드라이브 IC에 전달하는 것을 특징으로 하는 표시 장치.