KR20130011481A - 데이터 구동부 및 이를 포함하는 액정표시장치 - Google Patents

데이터 구동부 및 이를 포함하는 액정표시장치 Download PDF

Info

Publication number
KR20130011481A
KR20130011481A KR1020110072656A KR20110072656A KR20130011481A KR 20130011481 A KR20130011481 A KR 20130011481A KR 1020110072656 A KR1020110072656 A KR 1020110072656A KR 20110072656 A KR20110072656 A KR 20110072656A KR 20130011481 A KR20130011481 A KR 20130011481A
Authority
KR
South Korea
Prior art keywords
data
gate
control signal
signal
timing information
Prior art date
Application number
KR1020110072656A
Other languages
English (en)
Inventor
조창훈
하성철
강정호
Original Assignee
엘지디스플레이 주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 엘지디스플레이 주식회사 filed Critical 엘지디스플레이 주식회사
Priority to KR1020110072656A priority Critical patent/KR20130011481A/ko
Publication of KR20130011481A publication Critical patent/KR20130011481A/ko

Links

Images

Classifications

    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G3/00—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes
    • G09G3/20—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters
    • G09G3/34—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source
    • G09G3/36—Control arrangements or circuits, of interest only in connection with visual indicators other than cathode-ray tubes for presentation of an assembly of a number of characters, e.g. a page, by composing the assembly by combination of individual elements arranged in a matrix no fixed position being assigned to or needed to be assigned to the individual characters or partial characters by control of light from an independent source using liquid crystals
    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3685—Details of drivers for data electrodes
    • G09G3/3688—Details of drivers for data electrodes suitable for active matrices only
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
    • G09G2310/0264—Details of driving circuits
    • G09G2310/0286—Details of a shift registers arranged for use in a driving circuit
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2330/00—Aspects of power supply; Aspects of display protection and defect management
    • G—PHYSICS
    • G09—EDUCATION; CRYPTOGRAPHY; DISPLAY; ADVERTISING; SEALS
    • G09G—ARRANGEMENTS OR CIRCUITS FOR CONTROL OF INDICATING DEVICES USING STATIC MEANS TO PRESENT VARIABLE INFORMATION
    • G09G2370/00—Aspects of data communication
    • G09G2370/10—Use of a protocol of communication by packets in interfaces along the display data pipeline

Abstract

타이밍 제어부의 핀 개수를 감소시킬 수 있는 데이터 구동부가 제공된다. 데이터 구동부는 데이터 인에이블 신호의 활성화 구간 동안 외부로부터 R, G, B 데이터를 제공 받으며, 상기 데이터 인에이블 신호의 블랭킹 구간 동안 외부로부터 타이밍 정보를 제공 받는 데이터 수신부 및 상기 타이밍 정보를 제공 받아 이를 분석하여 게이트 제어 신호를 생성하는 게이트 제어 신호 생성부를 포함한다.

Description

데이터 구동부 및 이를 포함하는 액정표시장치{Data driver circuit and liquid crystal display comprising the same}
본 발명은 데이터 구동부에 관한 것으로, 보다 상세하게는 타이밍 제어부의 핀 개수를 감소시킬 수 있는 데이터 구동부 및 이를 포함하는 액정표시장치에 관한 것이다.
디스플레이장치는 시각정보 전달매체로서, 브라운관 면에 문자나 도형의 형식으로 데이터를 시각적으로 표시하는 것을 말한다.
일반적으로 평판디스플레이(Flat Panel Display: FPD)장치는 TV 또는 컴퓨터 모니터 브라운관을 이용하여 보다 두께가 얇고 가벼운 영상표시장치로서, 그 종류에는 액정을 이용한 LCD(Liquid Crystal Display), 가스 방전을 이용한 PDP(Plasma Display Panel : PDP), 형광성 유기화합물에 전류가 흐르면 빛을 내는 발광현상을 이용하여 만든 유기물질인 OLED(Organic Light Emitting) 및 전기장내 하전된 입자가 양극 또는 음극쪽으로 이동하는 현상을 이용하는 EDP((Electric Paper Display) 등이 있다.
평판디스플레이장치 중 가장 대표적인 LCD는 액티브 매트릭스(Active Matrix) 형태로 배열된 화소들에 화상정보에 따른 데이터신호를 개별적으로 공급하여 화소들의 광투과율을 조절함으로써 원하는 화상을 표시한다.
이러한 액정표시장치는 외부에서 입력되는 화상 데이터를 표시하는 액정패널과 액정패널을 구동하기 위한 구동회로를 포함한다.
최근에는 구동회로를 액정패널 내에 실장하여 제조 원가를 절감하고 전력 소모를 최소화하는 게이트 인 패널(Gate In Panel 이하, GIP) 방식을 사용하는 액정표시장치가 제안되었다.
일반적으로 액정표시장치는 다수의 게이트 라인과 데이터 라인이 교차로 마련된 영역에 형성된 다수의 액정셀을 갖는 액정패널과, 액정패널의 데이터 라인들에 데이터 전압을 공급하기 위한 데이터 구동부와, 액정패널의 게이트 라인들을 순차적으로 구동하기 위한 게이트 구동부와, 데이터 구동부 및 게이트 구동부를 제어하기 위한 타이밍 제어부와, 액정패널에 공통전압을 공급하기 위한 공통전압 생성부를 구비한다.
타이밍 제어부는 R, G, B 데이터의 타이밍 재분배 등과 같은 데이터 처리를 수행한 뒤, 데이터 구동부로 전송한다. 또한 타이밍 제어부는 데이터 인에이블 신호(DE), 동기 신호(SYNC) 및 클럭 신호(CLK)를 이용하여 표시 동작을 제어하기 위한 각종 제어 신호를 생성하여 데이터 구동부와 게이트 구동부 등에 전송한다.
최근, 타이밍 제어부의 기능이 다양해지면서 외부에서 제어할 수 있는 핀의 개수가 증가하고 있는 추세이다. 이렇게 핀의 개수가 증가하게 됨으로써 타이밍 제어부의 면적이 증가하게 되고, 이로 인해 인쇄회로기판 상에서 타이밍 제어부가 차지하는 면적이 증가하게 되며, 타이밍 제어부의 전력 소모가 증가하게 되는 문제점이 있다.
본 발명은 상기한 문제를 해결하기 위한 것으로, 타이밍 제어부의 핀 개수를 감소시킬 수 있는 데이터 구동부 및 이를 포함하는 액정표시장치를 제공함에 있다.
본 발명의 다른 목적 및 특징들은 후술되는 발명의 구성 및 특허청구범위에서 설명될 것이다.
상기한 목적들을 달성하기 위하여, 본 발명의 일 실시예에 따른 데이터 구동부는 데이터 인에이블 신호의 활성화 구간 동안 외부로부터 R, G, B 데이터를 제공 받으며, 상기 데이터 인에이블 신호의 블랭킹 구간 동안 외부로부터 타이밍 정보를 제공 받는 데이터 수신부 및 상기 타이밍 정보를 제공 받아 이를 분석하여 제어 신호를 생성하는 제어 신호 생성부를 포함한다.
상기 타이밍 정보는 로직 레벨이며, 상기 타이밍 정보는 이피아이(Embedded Clock Point to Point Interface: EPI) 방식에 의해 전달된다.
상기 타이밍 정보는 제1 내지 제4 제어 신호를 포함한다.
상기 제1 제어 신호는 제1 엠베디드 클럭 신호 및 게이트 제어 스타트 신호의 정보를 포함한다.
상기 게이트 제어 스타트 신호는 다음 데이터가 게이트 제어 신호임을 알려주는 신호이다.
상기 제2 제어 신호는 스타트 신호, 제1 내지 제4 게이트 클럭 신호의 정보를 포함한다.
상기 제3 제어 신호는 제1 및 제2 전원전압과 제1 및 제2 게이트 변조 제어 신호의 정보를 포함한다.
상기 제1 및 제2 전원전압은 게이트 구동부 내부의 짝수번째 및 홀수번째 쉬프트 레지스터들에 인가된다.
상기 제1 및 제2 게이트 변조 제어 신호는 홀수번째 및 짝수번째 게이트 신호의 변조 시작 지점을 제어한다.
상기 제4 제어 신호는 제2 엠베디드 클럭 신호 및 데이터 스타트 신호를 포함한다.
상기 데이터 스타트 신호는 다음 데이터가 R, G, B 데이터임을 알려주는 신호이다.
상기 제어 신호는 게이트 제어 신호이다.
또한, 본 발명의 일 실시예에 따른 액정표시장치는 화상을 표시하는 액정패널, 외부로부터 제공되는 제어 신호에 의해 데이터 제어 신호를 생성하는 타이밍 제어부, 상기 데이터 제어 신호에 의해 상기 액정패널의 데이터 라인을 구동하며, 상기 타이밍 제어부로부터 제공되는 데이터 인에이블 신호의 활성화 구간 동안 외부로부터 R, G, B 데이터를 제공 받으며, 상기 데이터 인에이블 신호의 블랭킹 구간 동안 외부로부터 타이밍 정보를 제공 받는 데이터 수신부 및 상기 타이밍 정보를 제공 받아 이를 분석하여 제어 신호를 생성하는 제어 신호 생성부를 포함하는 데이터 구동부 및 상기 데이터 구동부로부터 제공되는 상기 제어 신호에 의해 상기 액정패널의 게이트 라인을 구동하는 게이트 구동부를 포함한다.
상기 타이밍 정보는 로직 레벨이며, 상기 타이밍 정보는 이피아이(Embedded Clock Point to Point Interface: EPI) 방식에 의해 전달된다.
상기 타이밍 정보는 패킷 데이터(packet data)이다.
상기 타이밍 정보는 제1 내지 제4 제어 신호를 포함한다.
상기 제1 제어 신호는 제1 엠베디드 클럭 신호 및 게이트 제어 스타트 신호의 정보를 포함한다.
상기 제2 제어 신호는 스타트 신호, 제1 내지 제4 게이트 클럭 신호의 정보를 포함한다.
상기 제3 제어 신호는 제1 및 제2 전원전압과 제1 및 제2 게이트 변조 제어 신호의 정보를 포함한다.
상기 제4 제어 신호는 제2 엠베디드 클럭 신호 및 데이터 스타트 신호를 포함한다.
상기 제어 신호는 게이트 제어 신호이다.
상술한 바와 같이, 본 발명에 따른 데이터 구동부 및 이를 포함하는 액정표시장치는 타이밍 제어부의 핀 개수를 감소시켜 인쇄회로기판에서의 타이밍 제어부의 면적 및 전력 소모를 최소화 할 수 있는 효과를 제공한다.
본 발명에 따른 데이터 구동부 및 이를 포함하는 액정표시장치는 타이밍 제어부의 핀 개수를 감소시켜 인쇄회로기판의 라우팅(routing)을 간소화 할 수 있다.
도 1은 본 발명의 일 실시예에 따른 GIP 방식을 사용하는 액정표시장치를 나타내는 도면.
도 2는 도 1에 도시된 타이밍 제어부를 나타낸 블록도.
도 3은 본 발명의 일 실시예에 따른 게이트 제어신호를 생성하는 과정을 나타내는 블록도.
도 4 및 도 5는 본 발명의 일 실시예에 따른 데이터 인에이블 신호에 따라 패킷 데이터가 전송되는 것을 나타내는 파형도.
도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 타이밍 제어부로부터 데이터 구동부로 제공되는 타이밍 정보를 나타내는 표.
도 7은 본 발명의 일 실시예에 따른 데이터 구동부에서 생성되는 게이트 제어신호들의 파형도.
이하, 첨부한 도면을 참조하여 본 발명에 따른 GIP 방식을 사용하는 액정표시장치의 바람직한 실시예를 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 GIP 방식을 사용하는 액정표시장치를 나타내는 도면이다.
도 1에 도시된 바와 같이, 본 발명의 일 실시예에 따른 GIP 방식을 사용하는 액정표시장치는 액정패널(10)과, 액정패널(10)에 형성된 게이트 라인(GL)을 순차적으로 구동하기 위한 게이트 구동부(20)와, 액정패널(10)에 형성된 데이터 라인(DL)에 데이터 전압을 공급하기 위한 데이터 구동부(30)와, 데이터 구동부(30) 및 게이트 구동부(20)를 제어하기 위한 타이밍 제어부(40)와, 액정패널(10)에 공통전압(Vcom)을 공급하기 위한 공통전압 생성부(50)을 포함한다.
액정패널(10)은 게이트 신호를 전달하는 다수의 게이트 라인(GL)과, 게이트 라인(GL)에 교차하며 데이터 전압을 전달하는 데이터 라인(DL)을 포함하며, 이들 게이트 라인(GL)과 데이터 라인(DL)과 접속하는 박막트랜지스터(Thin Film Transistor)와, 게이트 라인(GL)과 데이터 라인(DL)에 의해 둘러싸인 영역에 박막트랜지스터를 통해 연결되는 행렬 형태의 다수의 액정셀(Clc)를 포함한다.
게이트 구동부(20)는 데이터 구동부(30)로부터 제공되는 게이트 제어신호(CONT1)에 응답하여 게이트라인들(GL)에 순차적으로 게이트 신호를 공급한다. 이러한 게이트 신호에 의해 게이트 라인(GL)에 연결된 박막트랜지스터(TFT)가 게이트 라인(GL) 별로 구동되게 한다.
데이터 구동부(30)는 타이밍 제어부(40)로부터 제공된 데이터 제어신호(CONT2)에 응답하여 수평기간(H1, H2..)마다 1라인 분씩의 데이터 전압을 데이터 라인(DL)에 공급한다. 또한, 데이터 구동부(30)는 타이밍 제어부(40)로부터 제공된 R, G, B 데이터를 아날로그 데이터 전압으로 변환하여 데이터 라인(DL)에 공급한다. 본 발명에서는 타이밍 제어부(40)로부터 패킷 데이터(Packet Data: PD)를 제공 받아 게이트 제어신호(CONT1)를 생성하여 게이트 구동부(20)로 제공한다. 이에 대한 자세한 설명은 도 2 내지 도 5를 참조하여 설명하기로 한다.
타이밍 제어부(40)는 외부로부터 제공되는 R, G, B 데이터를 액정패널(20)의 구동에 알맞도록 정렬하여 데이터 구동부(30)에 공급한다. 그리고 외부로부터 제공되는 동기 신호(DCLK, DE, Hsync, Vsync)를 이용하여 데이터 제어신호(CONT2)를 생성하여 데이터 구동부(30)로 제공한다. 또한, 타이밍 제어부(40)는 게이트 제어신호(CONT1)를 생성하기 위한 패킷 데이터(Packet Data: PD)를 데이터 구동부(30)로 제공한다.
공통전압 생성부(50)는 DC/DC 컨버터부(미도시)에서 생성된 공급전압(Vdd)을 이용하여 액정패널(10)을 구동시키기 위한 공통전압(Vcom)을 생성한다.
상기와 같은 타이밍 제어부(40)의 구조에 대해서 도 2를 참조하여 보다 자세히 설명하도록 한다.
도 2는 도 1에 도시된 타이밍 제어부를 나타낸 블록도이다.
도 2에 도시된 바와 같이, 본 발명에 따른 타이밍 제어부(40)는 외부로부터 제공되는 R, G, B 데이터를 데이터 구동부(30)로 제공하는 데이터 처리부(110)와 데이터 제어신호(CONT2)를 생성하는 제어 신호 생성부(130)를 포함한다.
데이터 처리부(110)는 외부 시스템으로부터 제공되는 R, G, B 데이터 및 리셋 신호(RESET) 등을 입력 받아 액정패널(10)의 구동에 알맞도록 R, G, B 데이터를 정렬하여 데이터 구동부(30)로 R, G, B 데이터를 공급하고 데이터 극성 반전 신호(REV)를 생성한다.
제어 신호 생성부(110)는 외부 시스템으로부터 제공되는 도트 클럭 신호(DCLK), 데이터 인에이블 신호(DE), 수평 동기 신호(Hsync), 수직 동기 신호(Vsync), 프리 런닝 방법 선택 신호(RBF)를 이용하여 데이터 제어신호(CONT2)를 생성한다. 이때, 데이터 제어신호(CONT2)로는 소스 출력 인에이블 신호(SOE), 소스 쉬프트 클력 신호(SSC), 소스 스타트 펄스 라이트(SSPR), 소스 스타트 펄스 레프트(SSPL), 극성제어신호(POL)가 포함된다. 또한 이외에도 제어 신호 생성부(130)는 도면에 도시하지 않았으나, 전원관리신호(DPM) 및 인버터 레프트/라이트 신호(UDO)를 생성할 수 있다.
한편, 타이밍 제어부(40)와 데이터 구동부(30) 사이의 인터페이스로 전압 스윙 크기를 더욱 줄여 전류 소모량 및 정전기(EMI) 특성을 향상시킨 미니 엘브이디에스(mini-LVDS) 방식을 사용하고 있어 데이터 구동두(30)는 타이밍 제어부(40로부터 별도의 타이밍(timing) 정보를 받을 수 없으므로, 제어 신호 생성부(110)에서 외부에서 제공되는 동기 신호(DCLK, DE, Hsync, Vsync)를 시용하여 게이트 구동부(20)에 제공되는 게이트 제어신호(CONT1)를 생성하였다.
그러나, 본 발명에서는 타이밍 제어부(40)의 핀 개수를 감소시키기 위해 도 2의 A에서와 같이, 타이밍 제어부(40)에서 게이트 제어 신호(CONT1)를 생성하지 않고, 데이터 구동부(30)가 타이밍 제어부(40)로부터 타이밍(timing) 정보를 제공 받아 데이터 구동부(30)의 내부에서 게이트 제어신호(CONT1)를 생성하여 게이트 구동부(20)로 전달한다. 이에 대한 자세한 설명은 도 3 내지 도 5를 참조하여 설명하기로 한다.
도 3은 본 발명의 일 실시예에 따른 게이트 제어신호를 생성하는 과정을 나타내는 블록도이고, 도 4 및 도 5는 본 발명의 일 실시예에 따른 데이터 인에이블 신호에 따라 패킷 데이터가 전송되는 것을 나타내는 파형도이고, 도 6a 내지 도 6d는 본 발명의 일 실시예에 따른 타이밍 제어부로부터 데이터 구동부로 제공되는 타이밍 정보를 나타내는 표이고, 도 7은 본 발명의 일 실시예에 따른 데이터 구동부에서 생성되는 게이트 제어신호들의 파형도이다.
도 3 내지 도 5를 참조하면, 타이밍 제어부(40)는 데이터 인에이블 신호(DE)에 따라 패킷 데이터(PD)를 데이터 구동부(30)로 전달한다. 데이터 구동부(30)는 내부에 데이터 수신부(32)와 게이트 제어 신호 생성부(34)를 포함한다.
이때, 데이터 인에이블 신호(DE)의 활성화 구간(A)에서는 R, G, B 데이터를 데이터 구동부(30)로 전달하고, 이렇게 전달된 R, G, B 데이터는 데이터 수신부(32)로 전달된다. 그 다음, 데이터 인에이블 신호(DE)의 블랭킹(blanking) 구간(B)에서는 게이트 제어신호(CONT1)를 생성하기 위한 로직 레벨(logic level)의 타이밍 정보(timing information)를 게이트 제어 신호 생성부(34)로 전달한다.
여기서, 타이밍 정보는 이피아이(Embedded Clock Point to Point Interface: EPI) 방식에 의해 데이터 수신부(32)로 전달되며, 게이트 제어 신호 생성부(34)는 데이터 수신부(32)로 전달되는 타이밍 정보를 분석하여 게이트 제어신호(CONT1)를 생성한다. 이때, 타이밍 정보는 제1 내지 제4 제어 신호(CTR_S 내지 DATA_S)를 포함한다.
도 6a 내지 도 6d를 참조하면, 제1 제어 신호(CTR_S)는 엠베디드 클럭 신호(embedded clock, CK)과 다음 패킷 데이터가 게이트 제어 신호(CONT1)임을 알려주는 게이트 제어 스타트 신호(CTR_START)의 정보를 포함한다. 이때, 엠베디드 클럭(CK)은 2 비트로 할당될 수 있으며, 기본값으로 "HH"로 셋팅될 수 있다. 게이트 제어 스타트 신호(CTR_START)는 6 비트로 할당될 수 있으며, 기본값으로 "LHLHL"로 셋팅될 수 있다.
제2 제어 신호(CTR_1)는 게이트 구동부(20) 내부의 쉬프트 레지스터(미도시)를 동작시키기 위한 스타트 신호(VST), 제1 게이트 클럭 신호(GCLK1), 제2 게이트 클럭 신호(GCLK2), 제3 게이트 클럭 신호(GCLK3) 및 제4 게이트 클럭 신호(GCLK4)의 정보를 포함한다. 이때, 스타트 신호(VST)는 2 비트로 할당될 수 있으며, 기본값으로 "LL"로 셋팅될 수 있다. 제1 게이트 클럭 신호(GCLK1)와 제2 게이트 클럭 신호(GCLK2)는 각각 2 비트로 할당될 수 있으며, 기본값으로 "LL"로 셋팅될 수 있다. 제3 게이트 클럭 신호(GCLK3) 및 제4 게이트 클럭 신호(GCLK4)은 각각 3비트로 할당될 수 있으며, 기본값으로 "LLL"로 셋팅될 수 있다.
제3 제어 신호(CTR_2)는 게이트 구동부(20) 내부의 짝수번째 쉬프트 레지스터들(미도시)에 인가되는 제1 전원전압(VDD_E), 게이트 구동부(20) 내부의 홀수번째 쉬프트 레지스터들(미도시)에 인가되는 제2 전원전압(VDD_O), 홀수번째 게이트 신호의 변조 시작 지점을 제어하는 제1 게이트 변조 제어 신호(FLK_1) 및 짝수번째 게이트 신호의 변조 시작 시점을 제어하는 제2 게이트 변조 제어 신호(FLK_2)의 정보를 포함한다. 여기서, 제1 및 제2 게이트 변조 제어 신호(FLK_1, FLK_2)는 홀수 및 짝수번째 게이트 신호의 폴링 에지(falling edge)에서 신호를 완만하게 변조시키는 역할을 하며, 예를 들면, 제1 및 제2 게이트 변조 제어 신호(FLK_1, FLK_2)의 로우 구간에서 홀수 및 짝수번째 게이트 신호의 폴링 에지에서 신호를 완만하게 변조시킨다. 제1 전원전압(VDD_E)과 제2 전원전압(VDD_O)은 동일한 전압 레벨을 갖으며, 프레임 단위로 교대로 짝수번째 쉬프트 레지스터들 및 홀수번째 쉬프트 레지스터들에 인가된다.
이때, 제1 및 제2 전원전압(VDD_E, VDD_O)는 각각 3 비트로 할당될 수 있으며, 기본값으로 "LLL"로 셋팅될 수 있다. 제1 및 제2 게이트 변조 제어 신호(FLK_1, FLK_2)는 각각 3 비트로 할당될 수 있으며, 기본값으로 "LLL"로 셋팅될 수 있다.
제4 제어 신호(DATA_S)는 R, G, B 데이터를 전송하기 위한 엠베디드 클럭 신호(CK)와 다음 패킷 데이터가 R, G, B 데이터임을 알려주는 데이터 스타트 신호(DATA_START)의 정보를 포함한다. 이때, 엠베디드 클럭(CK)은 2 비트로 할당될 수 있으며, 기본값으로 "HH"로 셋팅될 수 있다. 데이터 스타트 신호(DATA_START)는 6 비트로 할당될 수 있으며, 기본값으로 "HLHLHL"로 셋팅될 수 있다.
도 3 및 도 7을 참조하면, 데이터 구동부(30)는 타이밍 제어부(40)로부터 제1 내지 제4 제어 신호(CTR_S 내지 DATA_S)를 포함하는 타이밍 정보를 제공받아 내부에서 게이트 제어 신호(CONT1)를 생성한다.
여기서, 게이트 제어 신호(CONT1)는 스타트 신호(VST), 제1 내지 제4 게이트 클럭 신호(GCLK1 내지 GCLK4), 제1 및 제2 전원전압(VDD_E, VDD_O) 및 제1 및 제2 게이트 변조 제어 신호(FLK_1, FLK_2)를 포함한다.
데이터 구동부(30)에서 생성된 게이트 제어 신호(CONT1)는 레벨 쉬프터(60)로 입력되고, 레벨 쉬프터(60)는 게이트 제어 신호(CONT1)를 게이트 구동부(20)를 구동하기 위한 전압 레벨로 쉬프트시켜 출력한다. 실제로는 레벨 쉬프트(60)를 통해 출력되는 게이트 제어 신호(CONT1)가 게이트 구동부(20)에 인가된다. 게이트 구동부(20)는 레벨 쉬프트(60)로부터 제공되는 게이트 제어 신호(CONT1)에 응답하여 게이트라인들(GL)에 순차적으로 게이트 신호를 공급하고, 이러한 게이트 신호에 의해 게이트 라인(GL)에 연결된 박막트랜지스터(TFT)가 게이트 라인(GL) 별로 구동되게 한다.
상기와 같이, 본 발명은 데이터 구동부(30)가 타이밍 제어부(40)로부터 패킷 데이터(PD)를 제공받아 게이트 제어신호(CONT1)를 생성하고, 이를 게이트 구동부(20)로 전달함으로써 도 2의 A에서와 같이, 타이밍 제어부(40)에서 게이트 제어신호(CONT1)를 위한 별도의 핀을 할당하지 않게 되어 타이밍 제어부(40)의 핀 개수를 감소시킬 수 있다. 이에 따라 인쇄회로기판에서의 타이밍 제어부(40)의 면적 및 전력 소모를 최소화 할 수 있게 된다.
또한, 본 발명은 데이터 구동부(30)가 타이밍 제어부(40)로부터 패킷 데이터(PD)를 제공받아 게이트 제어신호(CONT1)를 생성하고, 이를 게이트 구동부(20)로 전달함으로써 인쇄회로기판의 라우팅(routing)을 간소화 할 수 있다.
상기한 설명에 많은 사항이 구체적으로 기재되어 있으나 이것은 발명의 범위를 한정하는 것이라기보다 바람직한 실시예의 예시로서 해석되어야 한다. 따라서, 발명은 설명된 실시예에 의하여 정할 것이 아니고 특허청구범위와 특허청구범위에 균등한 것에 의하여 정하여져야 한다.
10: 액정패널 20: 게이트 구동부
30: 데이터 구동부 32: 데이터 수신부
34: 게이트 제어 신호 생성부 40: 타이밍 제어부
50: 공통전압 생성부 60: 레벨 쉬프터부
110: 데이터 처리부 130: 제어신호 생성부

Claims (23)

  1. 데이터 인에이블 신호의 활성화 구간 동안 외부로부터 R, G, B 데이터를 제공 받으며, 상기 데이터 인에이블 신호의 블랭킹 구간 동안 외부로부터 타이밍 정보를 제공 받는 데이터 수신부; 및
    상기 타이밍 정보를 제공 받아 이를 분석하여 제어 신호를 생성하는 제어 신호 생성부를 포함하는 것을 특징으로 하는 데이터 구동부.
  2. 제1항에 있어서,
    상기 타이밍 정보는 로직 레벨인 것을 특징으로 하는 데이터 구동부.
  3. 제1항에 있어서,
    상기 타이밍 정보는 이피아이(Embedded Clock Point to Point Interface: EPI) 방식에 의해 전달되는 것을 특징으로 하는 데이터 구동부.
  4. 제1항에 있어서,
    상기 타이밍 정보는 제1 내지 제4 제어 신호를 포함하는 것을 특징으로 하는 데이터 구동부.
  5. 제4항에 있어서,
    상기 제1 제어 신호는 제1 엠베디드 클럭 신호 및 게이트 제어 스타트 신호의 정보를 포함하는 것을 특징으로 하는 데이터 구동부.
  6. 제5항에 있어서,
    상기 게이트 제어 스타트 신호는 다음 데이터가 게이트 제어 신호임을 알려주는 신호인 것을 특징으로 하는 데이터 구동부.
  7. 제4항에 있어서,
    상기 제2 제어 신호는 스타트 신호, 제1 내지 제4 게이트 클럭 신호의 정보를 포함하는 것을 특징으로 하는 데이터 구동부.
  8. 제4항에 있어서,
    상기 제3 제어 신호는 제1 및 제2 전원전압과 제1 및 제2 게이트 변조 제어 신호의 정보를 포함하는 것을 특징으로 하는 데이터 구동부.
  9. 제8항에 있어서,
    상기 제1 및 제2 전원전압은 게이트 구동부 내부의 짝수번째 및 홀수번째 쉬프트 레지스터들에 인가되는 것을 특징으로 하는 데이터 구동부.
  10. 제8항에 있어서,
    상기 제1 및 제2 게이트 변조 제어 신호는 홀수번째 및 짝수번째 게이트 신호의 변조 시작 지점을 제어하는 것을 특징으로 하는 데이터 구동부.
  11. 제4항에 있어서,
    상기 제4 제어 신호는 제2 엠베디드 클럭 신호 및 데이터 스타트 신호를 포함하는 것을 특징으로 하는 데이터 구동부.
  12. 제11항에 있어서,
    상기 데이터 스타트 신호는 다음 데이터가 R, G, B 데이터임을 알려주는 신호인 것을 특징으로 하는 데이터 구동부.
  13. 제1항에 있어서,
    상기 제어 신호는 게이트 제어 신호인 것을 특징으로 하는 데이터 구동부.
  14. 화상을 표시하는 액정패널;
    외부로부터 제공되는 제어 신호에 의해 데이터 제어 신호를 생성하는 타이밍 제어부;
    상기 데이터 제어 신호에 의해 상기 액정패널의 데이터 라인을 구동하며, 상기 타이밍 제어부로부터 제공되는 데이터 인에이블 신호의 활성화 구간 동안 외부로부터 R, G, B 데이터를 제공 받으며, 상기 데이터 인에이블 신호의 블랭킹 구간 동안 외부로부터 타이밍 정보를 제공 받는 데이터 수신부 및 상기 타이밍 정보를 제공 받아 이를 분석하여 게이트 제어 신호를 생성하는 게이트 제어 신호 생성부를 포함하는 데이터 구동부; 및 상기 데이터 구동부로부터 제공되는 상기 게이트 제어 신호에 의해 상기 액정패널의 게이트 라인을 구동하는 게이트 구동부를 포함하는 것을 특징으로 하는 액정표시장치.
  15. 제14항에 있어서,
    상기 타이밍 정보는 로직 레벨인 것을 특징으로 하는 액정표시장치.
  16. 제14항에 있어서,
    상기 타이밍 정보는 이피아이(Embedded Clock Point to Point Interface: EPI) 방식에 의해 전달되는 것을 특징으로 하는 액정표시장치.
  17. 제14항에 있어서,
    상기 타이밍 정보는 패킷 데이터(packet data)인 것을 특징으로 하는 액정표시장치.
  18. 제14항에 있어서,
    상기 타이밍 정보는 제1 내지 제4 제어 신호를 포함하는 것을 특징으로 하는 액정표시장치.
  19. 제18항에 있어서,
    상기 제1 제어 신호는 제1 엠베디드 클럭 신호 및 게이트 제어 스타트 신호의 정보를 포함하는 것을 특징으로 하는 액정표시장치.
  20. 제18항에 있어서,
    상기 제2 제어 신호는 스타트 신호, 제1 내지 제4 게이트 클럭 신호의 정보를 포함하는 것을 특징으로 하는 액정표시장치.
  21. 제18항에 있어서,
    상기 제3 제어 신호는 제1 및 제2 전원전압과 제1 및 제2 게이트 변조 제어 신호의 정보를 포함하는 것을 특징으로 하는 액정표시장치.
  22. 제18항에 있어서,
    상기 제4 제어 신호는 제2 엠베디드 클럭 신호 및 데이터 스타트 신호를 포함하는 것을 특징으로 하는 액정표시장치.
  23. 제14항에 있어서,
    상기 제어 신호는 게이트 제어 신호인 것을 특징으로 하는 액정표시장치.
KR1020110072656A 2011-07-21 2011-07-21 데이터 구동부 및 이를 포함하는 액정표시장치 KR20130011481A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020110072656A KR20130011481A (ko) 2011-07-21 2011-07-21 데이터 구동부 및 이를 포함하는 액정표시장치

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020110072656A KR20130011481A (ko) 2011-07-21 2011-07-21 데이터 구동부 및 이를 포함하는 액정표시장치

Publications (1)

Publication Number Publication Date
KR20130011481A true KR20130011481A (ko) 2013-01-30

Family

ID=47840432

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020110072656A KR20130011481A (ko) 2011-07-21 2011-07-21 데이터 구동부 및 이를 포함하는 액정표시장치

Country Status (1)

Country Link
KR (1) KR20130011481A (ko)

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160089975A (ko) * 2015-01-21 2016-07-29 엘지디스플레이 주식회사 소스 드라이버 및 이를 구비한 표시장치
KR20170120746A (ko) * 2016-04-21 2017-11-01 삼성디스플레이 주식회사 표시 장치
CN108182903A (zh) * 2018-01-31 2018-06-19 深圳市华星光电技术有限公司 时序控制器及显示面板

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160089975A (ko) * 2015-01-21 2016-07-29 엘지디스플레이 주식회사 소스 드라이버 및 이를 구비한 표시장치
KR20170120746A (ko) * 2016-04-21 2017-11-01 삼성디스플레이 주식회사 표시 장치
CN108182903A (zh) * 2018-01-31 2018-06-19 深圳市华星光电技术有限公司 时序控制器及显示面板

Similar Documents

Publication Publication Date Title
CN107111981B (zh) 具有板内栅极电路的柔性显示装置
US8330687B2 (en) Liquid crystal display
US9830875B2 (en) Gate driver and display apparatus having the same
KR102495199B1 (ko) 표시장치
US20140320478A1 (en) Display Device For Low Speed Drive And Method For Driving The Same
US10650761B2 (en) Displaying image on low refresh rate mode and device implementing thereof
US20140320465A1 (en) Display Device For Low Speed Drive And Method For Driving The Same
KR102279280B1 (ko) 표시 장치 및 이의 구동 방법
JP2007164181A (ja) 表示装置
US20140375627A1 (en) Display device and driving method thereof
KR20160033351A (ko) 표시장치
CN103426398A (zh) 有机发光二极管显示器及其驱动方法
CN102543019B (zh) 液晶显示装置的驱动电路及其驱动方法
KR102138664B1 (ko) 표시장치
JP4988806B2 (ja) 液晶表示装置及び液晶表示装置の駆動方法
KR20130011481A (ko) 데이터 구동부 및 이를 포함하는 액정표시장치
KR20210079789A (ko) 표시 장치
EP3038092A1 (en) Display device and driving method thereof
KR101785339B1 (ko) 공통전압 드라이버 및 이를 포함하는 액정표시장치
KR20130061597A (ko) 액정표시장치
KR102395214B1 (ko) 디스플레이 인터페이스 장치 및 그의 데이터 전송 방법
KR20080054065A (ko) 표시 장치
KR102494149B1 (ko) 데이터 구동 회로 및 그를 이용한 표시 장치
KR102277714B1 (ko) 게이트 드라이버 및 이를 구비한 표시장치
KR20120138207A (ko) 영상 표시장치의 구동장치와 그 구동방법

Legal Events

Date Code Title Description
WITN Withdrawal due to no request for examination