KR20080054065A - 표시 장치 - Google Patents

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KR20080054065A
KR20080054065A KR1020060126162A KR20060126162A KR20080054065A KR 20080054065 A KR20080054065 A KR 20080054065A KR 1020060126162 A KR1020060126162 A KR 1020060126162A KR 20060126162 A KR20060126162 A KR 20060126162A KR 20080054065 A KR20080054065 A KR 20080054065A
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김범준
채종석
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삼성전자주식회사
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Abstract

본 발명은 표시 장치에 관한 것으로, 이 장치는 복수의 화소, 상기 화소에 데이터 전압을 공급하는 데이터 구동부, 그리고 복수의 스테이지를 포함하며, 1/3의 듀티비를 가지는 제1 클록 신호, 1/3의 듀티비를 가지며 상기 제1 클록 신호의 하강 에지에서 상승 에지를 가지는 제2 클록 신호 및 1/3의 듀티비를 가지며 상기 제2 클록 신호의 하강 에지에서 상승 에지를 가지는 제3 클록 신호에 따라 제1 게이트 신호를 생성하여 상기 화소에 공급하는 제1 게이트 구동부를 포함하며, 상기 이전 스테이지는 상기 제1 및 제2 클록 신호를 인가 받고, 현재 스테이지는 상기 제2 및 제3 클록 신호를 인가 받으며, 다음 스테이지는 상기 제3 및 제1 클록 신호를 인가 받는다. 따라서 행 방향으로 긴 화소를 가지는 액정 표시 장치에서 게이트 구동부의 클록 신호의 주파수를 높이지 않으면서 게이트 신호의 수효를 증가시킬 수 있다.
액정 표시 장치, 게이트 구동부, 클록 신호, 주파수

Description

표시 장치{DISPLAY DEVICE}
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이다.
도 2는 본 발명의 한 실시예에 따른 액정 표시 장치의 한 화소에 대한 등가 회로도이다.
도 3은 본 발명의 한 실시예에 따른 도트 단위의 화소 배열을 나타낸 배치도이다.
도 4는 본 발명의 한 실시예에 따른 게이트 구동부의 블록도이다.
도 5는 본 발명의 한 실시예에 따른 액정 표시 장치의 동작을 설명하는 신호 파형도이다.
도 6은 본 발명의 한 실시예에 따른 데이터 구동부의 블록도이다.
도 7은 도 6의 출력 선택부의 회로도이다.
본 발명은 표시 장치에 관한 것이다.
최근 퍼스널 컴퓨터나 텔레비전 등의 경량화 및 박형화에 따라 표시 장치도 경량화 및 박형화가 요구되고 있으며, 이러한 요구에 따라 음극선관(cathode ray tube, CRT)이 평판 표시 장치로 대체되고 있다.
이러한 평판 표시 장치에는 액정 표시 장치(liquid crystal display, LCD), 전계 방출 표시 장치(field emission display, FED), 유기 발광 표시 장치(organic light emitting display), 플라스마 표시 장치(plasma display panel, PDP) 등이 있다.
일반적으로 액티브 매트릭스형 평판 표시 장치에서는 복수의 화소가 행렬의 형태로 배열되며, 주어진 휘도 정보에 따라 각 화소의 광 강도를 제어함으로써 화상을 표시한다. 이 중 액정 표시 장치는 화소 전극 및 공통 전극이 구비된 두 표시판과 그 사이에 들어 있는 유전율 이방성을 갖는 액정층을 포함한다. 액정 표시 장치는 액정층에 전기장을 인가하고, 이 전기장의 세기를 조절하여 액정층을 통과하는 빛의 투과율을 조절함으로써 원하는 화상을 얻는다.
한편, 최근 이동 통신 및 멀티 미디어 기기의 수요 증가로, 이에 사용되는 액정 표시 장치의 수요가 증가함에 따라 액정 표시 장치의 고해상도가 요구된다.
그러나 고해상도의 액정 표시 장치는 행 또는 열의 화소 수를 조절함으로써 해상도를 맞추는데, 화소행의 수가 증가하면 게이트 구동부의 동작 주파수가 높아져 소비 전력이 증가한다.
따라서 본 발명이 이루고자 하는 기술적 과제는 화소행의 수를 늘리면서 게이트 구동부의 동작 주파수를 유지할 수 있는 액정 표시 장치를 제공하는 것이다.
이러한 기술적 과제를 이루기 위한 본 발명의 한 실시예에 따른 표시 장치는 복수의 화소, 상기 화소에 데이터 전압을 공급하는 데이터 구동부, 그리고 복수의 스테이지를 포함하며, 1/3의 듀티비를 가지는 제1 클록 신호, 1/3의 듀티비를 가지며 상기 제1 클록 신호의 하강 에지에서 상승 에지를 가지는 제2 클록 신호 및 1/3의 듀티비를 가지며 상기 제2 클록 신호의 하강 에지에서 상승 에지를 가지는 제3 클록 신호에 따라 제1 게이트 신호를 생성하여 상기 화소에 공급하는 제1 게이트 구동부를 포함하며, 상기 이전 스테이지는 상기 제1 및 제2 클록 신호를 인가 받고, 현재 스테이지는 상기 제2 및 제3 클록 신호를 인가 받으며, 다음 스테이지는 상기 제3 및 제1 클록 신호를 인가 받는다.
상기 제1 내지 제3 클록 신호는 2 수평 주기 동안 하이 레벨을 유지할 수 있다.
상기 제1 게이트 신호는 상기 2 수평 주기 동안 게이트 온 전압을 유지하며, 이전 스테이지의 제1 게이트 신호가 게이트 오프 전압으로 하강할 때, 현재 스테이지의 제1 게이트 신호가 게이트 온 전압으로 상승할 수 있다.
복수의 스테이지를 포함하며, 상기 제1 클록 신호의 반전 신호인 제4 클록 신호, 상기 제2 클록 신호의 반전 신호인 제5 클록 신호 및 상기 제3 클록 신호의 반전 신호인 제6 클록 신호에 따라 제2 게이트 신호를 생성하여 상기 화소에 공급하는 제2 게이트 구동부를 더 포함하며, 상기 이전 스테이지는 상기 제4 및 제5 클록 신호를 인가 받고, 현재 스테이지는 상기 제5 및 제6 클록 신호를 인가 받으며, 다음 스테이지는 상기 제6 및 제4 클록 신호를 인가 받을 수 있다.
상기 제2 게이트 신호는 상기 제1 게이트 신호에 대하여 1 수평 주기만큼 시프트 되어, 2 수평 주기 동안 상기 게이트 온 전압을 유지할 수 있다.
상기 제1 게이트 구동부 및 상기 제2 게이트 구동부는 화소행을 번갈아가며 차례로 상기 제1 게이트 신호 및 상기 제2 게이트 신호를 출력할 수 있다.
상기 화소는 상기 게이트 온 전압이 인가되는 동안, 1 수평 주기 동안 이전 행의 화소의 상기 데이터 전압을 선 충전하고, 다음 1 수평 주기 동안 해당 화소의 상기 데이터 전압을 인가 받을 수 있다.
상기 화소는 행 방향의 제1 변 및 열 방향의 제2 변을 가지며, 상기 제1 변은 상기 제2 변보다 길 수 있다
상기 데이터 구동부는 한 행의 상기 화소에 상기 데이터 전압을 공급하는 복수의 데이터 구동 회로, 제어 신호에 따라 상기 복수의 데이터 구동 회로의 상기 데이터 전압을 한 행의 상기 화소에 차례로 출력하는 출력 선택부, 그리고 상기 제1 내지 제6 클록 신호에 따라 상기 제어 신호를 생성하는 제어 신호 생성부를 포함할 수 있다.
첨부한 도면을 참고로 하여 본 발명의 실시예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
도면에서 여러 층 및 영역을 명확하게 표현하기 위하여 두께를 확대하여 나타내었다. 명세서 전체를 통하여 유사한 부분에 대해서는 동일한 도면 부호를 붙였다. 층, 막, 영역, 판 등의 부분이 다른 부분 "위에" 있다고 할 때, 이는 다른 부분 "바로 위에" 있는 경우뿐 아니라 그 중간에 또 다른 부분이 있는 경우도 포함한다. 반대로 어떤 부분이 다른 부분 "바로 위에" 있다고 할 때에는 중간에 다른 부분이 없는 것을 뜻한다.
이제 본 발명의 실시예에 따른 표시 장치에 대하여 첨부한 도면을 참고로 하여 상세하게 설명한다.
도 1은 본 발명의 한 실시예에 따른 액정 표시 장치의 블록도이고, 도 2는 본 발명의 한 실시예에 따른 액정 표시 장치에서 한 화소의 등가 회로도이며, 도 3은 본 발명의 한 실시예에 따른 도트 단위의 화소 배열을 나타낸 배치도이다.
도 1을 참고하면, 본 발명의 한 실시예에 따른 액정 표시 장치는 액정 표시판 조립체(liquid crystal panel assembly)(300), 게이트 구동부(400), 데이터 구동부(500), 계조 전압 생성부(800), 조명부(900) 및 신호 제어부(600)를 포함한다.
도 1을 참고하면, 액정 표시판 조립체(300)는 등가 회로로 볼 때 복수의 신호선(GL1-GLn, GR1-GRn, D1-Dm)과 이에 연결되어 있으며 대략 행렬의 형태로 배열된 복수의 화소(pixel)(PX)를 포함한다. 반면, 도 2에 도시한 구조로 볼 때 액정 표시판 조립체(300)는 서로 마주하는 하부 및 상부 표시판(100, 200)과 그 사이에 들어 있는 액정층(3)을 포함한다.
신호선(GL1-GLn, GR1-GRn, D1-Dm)은 하부 표시판(100)에 구비되어 있으며, 게이트 신호("주사 신호"라고도 함)를 전달하는 복수 쌍의 제1 및 제2 게이트선(GL1-GLn, GR1-GRn)과 데이터 전압을 전달하는 복수의 데이터선(D1-Dm)을 포함한다. 게이 트선(GL1-GLn, GR1-GRn)은 대략 행 방향으로 뻗으며 서로가 거의 평행하고, 데이터선(D1-Dm)은 대략 열 방향으로 뻗으며 서로가 거의 평행하다.
도 2를 참고하면, 한 화소(PX)는 예를 들어, 게이트선(Gi) 및 데이터선(Dj)에 연결되어 있는 화소(PX)는 신호선(Gi, Dj)에 연결된 스위칭 소자(Q)와 이에 연결된 액정 축전기(liquid crystal capacitor)(Clc) 및 유지 축전기(Cst)를 포함한다.
스위칭 소자(Q)는 하부 표시판(100)에 구비되어 있는 박막 트랜지스터 등의 삼단자 소자로서, 그 제어 단자는 게이트선(Gi)과 연결되어 있고, 입력 단자는 데이터선(Dj)과 연결되어 있으며, 출력 단자는 액정 축전기(Clc) 및 유지 축전기(Cst)와 연결되어 있다.
액정 축전기(Clc)는 하부 표시판(100)의 화소 전극(191)과 상부 표시판(200)의 공통 전극(270)을 두 단자로 하며 두 전극(191, 270) 사이의 액정층(3)은 유전체로서 기능한다. 화소 전극(191)은 스위칭 소자(Q)와 연결되며 공통 전극(270)은 상부 표시판(200)의 전면에 형성되어 있고 공통 전압(Vcom)을 인가 받는다. 도 2에서와는 달리 공통 전극(270)이 하부 표시판(100)에 구비되는 경우도 있으며 이때에는 화소 전극(191)과 공통 전극(270) 중 적어도 하나가 선형 또는 막대형으로 만들어질 수 있다
액정 축전기(Clc)의 보조적인 역할을 하는 유지 축전기(Cst)는 하부 표시판(100)에 구비된 별개의 신호선(도시하지 않음)과 화소 전극(191)이 절연체를 사 이에 두고 중첩되어 이루어지며 이 별개의 신호선에는 공통 전압(Vcom) 따위의 정해진 전압이 인가된다.
한편, 색 표시를 구현하기 위해서는 각 화소(PX)가 기본색(primary color) 중 하나를 고유하게 표시하거나(공간 분할) 각 화소(PX) 쌍이 시간에 따라 번갈아 기본색을 표시하게(시간 분할) 하여 이들 기본색의 공간적, 시간적 합으로 원하는 색상이 인식되도록 한다. 기본색의 예로는 적색, 녹색, 청색 등 삼원색을 들 수 있다. 도 2는 공간 분할의 한 예로서, 화소 전극(191)에 대응하는 상부 표시판(200)의 영역에 기본색 중 하나를 나타내는 색 필터(230)를 구비함을 보여주고 있다. 도 2와는 달리 색 필터(230)는 하부 표시판(100)의 화소 전극(191) 위 또는 아래에 둘 수도 있다. 액정 표시판 조립체(300)에는 적어도 하나의 편광자(도시하지 않음)가 구비되어 있다.
도 3을 참고하면, 화소(PX)는 색필터를 통해 나타내는 색에 따라 적색 화소(PR), 녹색 화소(PG) 및 청색 화소(PB)를 포함하며, 3색의 화소(PR, PG, PB)는 열 방향으로 배열되어 하나의 도트(dot)를 이룬다. 각 화소(PR, PG, PB)의 화소 전극(191)은 게이트선(GL1-GLn, GR1-GRn)과 평행한 제1 변 및 데이터선(D1-Dm)과 평행한 제2 변을 포함하며, 제1 변은 제2 변보다 길다. 따라서 일정한 면적의 액정 표시판 조립체(300) 내에 행 방향의 화소(PR, PG, PB) 수가 더 많이 형성되어 있으며, 이에 따라 게이트선(GL1-GLn, GR1-GRn)의 수효는 늘어나고, 데이터선(D1-Dm)의 수효는 줄어든다.
제1 및 제2 게이트선(GL1-GLn, GR1-GRn)은 행을 번갈아가며 화소(PR, PG, PB)와 연결되어 있다.
도 3에서는 각 행에 동일한 색의 화소(PR, PG, PB)가 형성되어 있는 것으로 도시하였으나 이에 한정되지 않고 이웃한 열에 서로 다른 색의 화소(PR, PG, PB)가 형성될 수도 있으며, 펜 타일(pen tile)의 배열을 가질 수도 있다.
다시 도 1을 참고하면, 계조 전압 생성부(800)는 화소(PX)의 투과율과 관련된 두 벌의 계조 전압 집합(또는 기준 계조 전압 집합)을 생성한다. 두 벌 중 한 벌은 공통 전압(Vcom)에 대하여 양의 값을 가지고 다른 한 벌은 음의 값을 가진다.
데이터 구동부(500)는 액정 표시판 조립체(300)의 데이터선(D1-Dm)과 연결되어 있으며, 데이터 전압을 생성하여 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 제1 및 제2 게이트 구동 회로(400L, 400R)를 포함하며, 각각의 게이트 구동 회로(400L, 400R)는 액정 표시판 조립체(300)의 게이트선(GL1-GLn, GR1-GRn)과 연결되어 게이트 온 전압(Von)과 게이트 오프 전압(Voff)의 조합으로 이루어진 게이트 신호를 게이트선(GL1-GLn, GR1-GRn)에 인가한다.
제1 게이트 구동 회로(400L)는 액정 표시판 조립체(300)의 왼쪽 가장자리 부근에 위치하며, 제1 게이트선(GL1-GLn)에 게이트 신호를 인가하고, 제2 게이트 구동 회로(400R)는 액정 표시판 조립체(300)의 오른쪽 가장자리 부근에 위치하며, 제2 게이트선(GR1-GRn)에 게이트 신호를 인가한다. 제1 게이트 구동 회로(400L) 및 제2 게이트 구동 회로(400R)는 액정 표시판 조립체(300)의 가장 위쪽에 위치한 게이트선(GL1/GR1)부터 게이트 온 전압(Von)을 인가하기 시작하며, 서로 번갈아가며 게이트 온 전압(Von)을 출력한다.
신호 제어부(600)는 게이트 구동부(400) 및 데이터 구동부(500) 등을 제어한다.
이러한 구동 장치(400, 500, 600, 800) 각각은 적어도 하나의 집적 회로 칩의 형태로 액정 표시판 조립체(300) 위에 직접 장착되거나, 가요성 인쇄 회로막(flexible printed circuit film)(도시하지 않음) 위에 장착되어 TCP(tape carrier package)의 형태로 액정 표시판 조립체(300)에 부착되거나, 별도의 인쇄 회로 기판(printed circuit board)(도시하지 않음) 위에 장착될 수도 있다. 이와는 달리, 이들 구동 장치(400, 500, 600, 800)가 신호선(GL1-GLn, GR1-GRn, D1-Dm) 및 박막 트랜지스터 스위칭 소자(Q) 따위와 함께 액정 표시판 조립체(300)에 집적될 수도 있다. 또한, 구동 장치(400, 500, 600, 800)는 단일 칩으로 집적될 수 있으며, 이 경우 이들 중 적어도 하나 또는 이들을 이루는 적어도 하나의 회로 소자가 단일 칩 바깥에 있을 수 있다.
그러면 이러한 액정 표시 장치의 동작에 대하여 상세하게 설명한다.
신호 제어부(600)는 외부의 그래픽 제어기(도시하지 않음)로부터 입력 영상 신호(R, G, B) 및 이의 표시를 제어하는 입력 제어 신호를 수신한다. 입력 영상 신호(R, G, B)는 각 화소(PX)의 휘도(luminance) 정보를 담고 있으며 휘도는 정해 진 수효, 예를 들면 1024(=210), 256(=28) 또는 64(=26) 개의 계조(gray)를 가지고 있다. 입력 제어 신호의 예로는 수직 동기 신호(Vsync)와 수평 동기 신호(Hsync), 메인 클록(MCLK), 데이터 인에이블 신호(DE) 등이 있다.
신호 제어부(600)는 입력 영상 신호(R, G, B)와 입력 제어 신호를 기초로 입력 영상 신호(R, G, B)를 액정 표시판 조립체(300)의 동작 조건에 맞게 적절히 처리하고 게이트 제어 신호(CONT1) 및 데이터 제어 신호(CONT2) 등을 생성한 후, 게이트 제어 신호(CONT1)를 게이트 구동부(400)로 내보내고 데이터 제어 신호(CONT2)와 처리한 영상 신호(DAT)를 데이터 구동부(500)로 내보낸다.
게이트 제어 신호(CONT1)는 주사 시작을 지시하는 주사 시작 신호(STV)와 게이트 온 전압(Von)의 출력 주기를 제어하는 적어도 하나의 클록 신호를 포함한다. 게이트 제어 신호(CONT1)는 또한 게이트 온 전압(Von)의 지속 시간을 한정하는 출력 인에이블 신호(OE)를 더 포함할 수 있다.
데이터 제어 신호(CONT2)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)의 전송 시작을 알리는 수평 동기 시작 신호(STH)와 데이터선(D1-Dm)에 아날로그 데이터 전압을 인가하라는 로드 신호(LOAD) 및 데이터 클록 신호(HCLK)를 포함한다. 데이터 제어 신호(CONT2)는 또한 공통 전압(Vcom)에 대한 아날로그 데이터 전압의 전압 극성(이하 "공통 전압에 대한 데이터 전압의 극성"을 줄여 "데이터 전압의 극성"이라 함)을 반전시키는 반전 신호(RVS)를 더 포함할 수 있다.
신호 제어부(600)로부터의 데이터 제어 신호(CONT2)에 따라, 데이터 구동 부(500)는 한 행의 화소(PX)에 대한 디지털 영상 신호(DAT)를 수신하고, 각 디지털 영상 신호(DAT)에 대응하는 계조 전압을 선택함으로써 디지털 영상 신호(DAT)를 아날로그 데이터 전압으로 변환한 다음, 이를 해당 데이터선(D1-Dm)에 인가한다.
게이트 구동부(400)는 신호 제어부(600)로부터의 게이트 제어 신호(CONT1)에 따라 게이트 온 전압(Von)을 게이트선(GL1-GLn, GR1-GRn) 에 인가하여 이 게이트선(GL1-GLn, GR1-GRn)에 연결된 스위칭 소자(Q)를 턴 온시킨다. 그러면, 데이터선(D1-Dm)에 인가된 데이터 전압이 턴 온된 스위칭 소자(Q)를 통하여 해당 화소(PX)에 인가된다.
화소(PX)에 인가된 데이터 전압의 전압과 공통 전압(Vcom)의 차이는 액정 축전기(Clc)의 충전 전압, 즉 화소 전압으로서 나타난다. 액정 분자들은 화소 전압의 크기에 따라 그 배열을 달리하며 이에 따라 액정층(3)을 통과하는 빛의 편광이 변화한다. 이러한 편광의 변화는 표시판 조립체(300)에 부착된 편광자에 의하여 빛의 투과율 변화로 나타나며, 이를 통해 화소(PX)는 영상 신호(DAT)의 계조가 나타내는 휘도를 표시한다.
1 수평 주기["1H"라고도 쓰며, 수평 동기 신호(Hsync) 및 데이터 인에이블 신호(DE)의 한 주기와 동일함]를 단위로 하여 이러한 과정을 되풀이함으로써, 모든 게이트선(GL1-GLn, GR1-GRn)에 대하여 차례로 게이트 온 전압(Von)을 인가하고 모든 화소(PX)에 데이터 전압을 인가하여 한 프레임(frame)의 영상을 표시한다.
한 프레임이 끝나면 다음 프레임이 시작되고 각 화소(PX)에 인가되는 데이터 전압의 극성이 이전 프레임에서의 극성과 반대가 되도록 데이터 구동부(500)에 인가되는 반전 신호(RVS)의 상태가 제어된다("프레임 반전"). 이때, 한 프레임 내에서도 반전 신호(RVS)의 특성에 따라 한 데이터선을 통하여 흐르는 데이터 전압의 극성이 바뀌거나(보기: 행 반전, 점 반전), 한 화소행에 인가되는 데이터 전압의 극성도 서로 다를 수 있다(보기: 열 반전, 점 반전).
한편, 도 3과 같이 제1 변이 제2 변보다 긴 화소(PX)를 포함하는 경우, 데이터선(D1-Dm)의 수효가 줄어듦으로 데이터 구동부(500)의 크기를 줄일 수 있는 반면, 게이트 구동부(400)의 출력이 많아진다.
그러면, 행 방향으로 긴 화소(PX)를 가지는 액정 표시 장치에서 클록 주파수를 종래와 동일하게 가질 수 있는 게이트 구동부(400)에 대하여 도 4 및 도 5를 참고하여 상세히 설명한다.
도 4에 도시한 게이트 구동부(400)는 액정 표시판 조립체(300)의 왼쪽에 위치한 제1 게이트 구동 회로(400L)와 오른쪽에 위치한 제2 게이트 구동 회로(400R)를 포함하는 시프트 레지스터이다. 각각의 게이트 구동 회로(400L/400R)는 일렬로 배열되어 있는 복수의 스테이지(410L/410R)를 포함한다.
각 게이트 구동 회로(400L/400R)에는 수직 동기 시작 신호(LSTV/RSTV), 3개의 클록 신호(CLK1, CLK3, CLKB2/CLK2, CLKB1, CLKB3) 및 게이트 오프 전압(Voff)이 입력된다. 양 게이트 구동 회로(400L/400R)에 인가되는 3개의 클록 신호(CLK1, CLK3, CLKB2/CLK2, CLKB1, CLKB3)는 서로 반전된 신호이며, 화소(PX)의 스위칭 소자(Q)를 구동할 수 있도록 각 클록 신호(CLK1, CLK3, CLKB2/CLK2, CLKB1, CLKB3)의 하이 레벨 전압은 게이트 온 전압(Von)과 같고 로우 레벨 전압은 게이트 오프 전압(Voff)과 같을 수 있다.
각 스테이지(410L, 410R)는 세트 단자(S), 리세트 단자(R), 게이트 전압 단자(GV), 출력 단자(OUT), 그리고 제1 및 제2 클록 단자(CK1, CK2)를 포함한다.
각 스테이지(410L, 410R), 예를 들면 제1 게이트 구동 회로(400L)에 위치한 j번째 스테이지(STjL)의 세트 단자(S)에는 전단 스테이지[ST(j-1)L]의 게이트 출력, 즉 전단 게이트 출력[Gout(j-1)L]이, 리세트 단자(R)에는 후단 스테이지[ST(j+1)L]의 게이트 출력, 즉 후단 게이트 출력[Gout(j+1)L]이 입력되고, 제1 및 제2 클록 단자(CK1, CK2)에는 3개의 클록 신호(CLK1, CLK3, CLKB2) 중 2개의 클록 신호(CLK3, CLKB2)가 각각 입력된다. 출력 단자(OUT)는 게이트선(GL1-GLn)으로 게이트 출력[Gout(j)L] 을 내보낸다.
이때, 제1 스테이지[ST1L]부터 제1 클록 단자(CK1)에 제1, 제2 및 제3 클록 신호(CLK1, CLK3, CLKB2)가 차례로 입력되며, 제2 클록 단자(CK2)에는 제2, 제3 및 제1 클록 신호(CLK3, CLKB2, CLK1)가 차례로 입력된다.
한편, 예를 들어, 제2 게이트 구동 회로(400R)에 위치한 (j)번째 스테이지[ST(j)R]의 경우, 세트 단자(S)에 전단 게이트 출력[Gout(j-1)R]이 입력되고 리세트 단자(R)에 후단 게이트 출력[Gout(j+1)R]이 입력되며, 출력 단자(OUT)로 게이 트 출력[Gout(j)R]을 내보내는 것은 j번째 스테이지[STjR]와 동일하다. 이때, 제1 스테이지[ST1R]부터 제1 클록 단자(CK1)에 제4, 제5 및 제6 클록 신호(CLK2, CLKB1, CLKB3)가 차례로 입력되며, 제2 클록 단자(CK2)에는 제5, 제6 및 제4 클록 신호(CLKB1, CLKB3, CLK2)가 차례로 입력된다.
본 발명의 다른 실시예에 따르면, 전단 및 후단 스테이지에 출력되는 캐리 신호를 내보내는 별개의 출력 단자를 각 스테이지에 하나 더 둘 수 있으며, 출력 단자(OUT)에 연결되는 버퍼를 더 둘 수도 있다.
정리하면, 각 스테이지(410L, 410R)는 전단 게이트 출력과 후단 게이트 출력에 기초하고 제1 내지 제6 클록 신호(CLK1, CLK3, CLKB2, CLK2, CLKB1, CLKB3)에 동기하여 게이트 출력을 생성한다. 단, 첫 번째 스테이지(ST1L, ST1R)에는 전단 게이트 출력 대신 수직 동기 시작 신호(STVL, STVR)가 입력되어 사용된다.
그러면 도 5에 도시한 게이트 구동부(400)의 동작에 대하여 도 6을 참고하여 설명한다.
도 6과 같이 제1 내지 제6 클록 신호(CLK1, CLK3, CLKB2, CLK2, CLKB1, CLKB3)는 동일한 주기를 가지는 클록 신호로서, 그 듀티 비가 1/3이다. 즉, 도 6과 같이 클록 신호(CLK1, CLK3, CLKB2, CLK2, CLKB1, CLKB3)의 주기가 6 수평 주기(6H)와 같은 경우, 각 클록 신호(CLK1, CLK3, CLKB2, CLK2, CLKB1, CLKB3)가 하이 레벨, 즉 게이트 온 전압(Von)을 유지하는 시간은 2 수평 주기(2H)와 같다.
제1 클록 신호(CLK1)는 한 프레임 시작의 1 수평 주기(1H) 전에 게이트 온 전압(Von) 레벨로 천이하고, 제4 클록 신호(CLK2)는 제1 클록 신호(CLK1)를 1 수평 주기(1H)만큼 지연한 신호이며, 제2 클록 신호(CLK3)는 제4 클록 신호(CLK2)를 1 수평 주기(1H)만큼 지연한 신호이다. 또한 제5 클록 신호(CLKB1)는 제1 클록 신호(CLK1)의 반전 신호이고, 제3 클록 신호(CLKB2)는 제4 클록 신호(CLK2)의 반전 신호이며, 제6 클록 신호(CLKB3)는 제2 클록 신호(CLK3)의 반전 신호이다.
각 스테이지는 이전 스테이지의 게이트 출력이 게이트 오프 전압(Voff)으로 떨어지는 때의 제1 클록 단자(CK1)에 입력 되는 클록 신호(CLK1, CLK3, CLKB2, CLK2, CLKB1, CLKB3)의 상승 에지에 동기하여 출력 단자(OUT)의 전압을 게이트 온 전압(Von)으로 천이한다.
이러한 출력 단자(OUT)의 게이트 온 전압(Von)은 2 수평 주기(2H) 동안 유지되며, 제2 클록 단자(CK2)에 입력되는 클록 신호(CLK1, CLK3, CLKB2, CLK2, CLKB1, CLKB3)의 상승 에지 및 후단 스테이지의 게이트 출력의 상승 에지에 동기하여 게이트 오프 전압(Voff)으로 천이한다.
따라서 제1 게이트 구동 회로(410L)는 첫 번째 스테이지[ST1L]가 한 프레임 시작 후 1 수평 주기(1H)를 유지한 제1 게이트 신호(Gout1L)를 출력하기 시작하여, 다음 스테이지[ST2L-STnL]가 이전 제1 게이트 신호(Gout1L-Goutn-1L)의 하강 에지에 동기하여 게이트 온 전압(Von) 레벨을 가지는 제1 게이트 신호(Gout2L-GoutnL)를 연속적으로 출력한다.
또한 제2 게이트 구동 회로(400R)는 첫 번째 스테이지[ST1R]가 한 프레임 시작 후 2 수평 주기(2H)를 유지한 제2 게이트 신호(Gout1R)를 출력하기 시작하여 다 음 스테이지[ST2R-STnR]가 이전 제2 게이트 신호(Gout1R-Goutn-1R)의 하강 에지에 동기하여 게이트 온 전압(Von) 레벨을 가지는 제2 게이트 신호(Gout2R-GoutnR)를 연속적으로 출력한다.
따라서 제1 게이트 구동 회로(410L)와 제2 게이트 구동 회로(410R)는 1 수평 주기(1H)씩 지연된 제1 및 제2 게이트 신호(Gout1L-GoutnL/Gout1R-GoutnR)를 화소행을 번갈아가며 연속적으로 출력한다.
이와 같이 화소(PX)에 2 수평 주기(2H) 동안 게이트 온 전압(Von)을 유지하는 게이트 신호(Gout1L-GoutnL/Gout1R-GoutnR)가 인가되고, 데이터 구동부(500)가 각 데이터선(D1-Dm)을 통하여 1 수평 주기(1H) 마다 해당 화소(PX)의 데이터 전압(Vdat)을 연속적으로 출력하는 경우, 화소(PX)의 스위칭 소자(Q)는 2 수평 주기(2H) 동안 턴 온되어, 이전 수평 주기 동안은 데이터선(D1-Dm)으로부터 이전 행의 화소(PX)에 대응하는 데이터 전압(Vdat)을 공급받는다.
따라서 액정 축전기(Clc)는 이전 행의 화소(PX)의 데이터 전압(Vdat)으로 선 충전되며, 다음의 수평 주기 동안 데이터선(D1-Dm) 및 스위칭 소자(Q)를 통하여 해당 행의 화소(PX)에 대응하는 데이터 전압(Vdat)을 충전한다.
따라서 액정 축전기(Clc)는 이전 수평 주기 동안 소정 전압을 선 충전하여 해당 데이터 전압(Vdat)까지 단시간에 충전하여 동작 속도를 높일 수 있으며, 게이트 구동부(400)는 3개의 클록 신호(CLK1, CLK3, CLKB2/CLK2, CLKB1, CLKB3)를 이용 하여 게이트 신호(Gout1L-GoutnL/Gout1R-GoutnR)를 생성함으로써 클록 신호(CLK1, CLK3, CLKB2/CLK2, CLKB1, CLKB3)의 주파수를 유지하면서 증가된 게이트 신호(Gout1L-GoutnL/Gout1R-GoutnR)의 수효에 맞추어 게이트 신호(Gout1L-GoutnL/Gout1R-GoutnR)를 생성할 수 있다.
한편, 데이터 구동부(500)가 출력 영상 신호(DAT)의 색에 따라 서로 다른 데이터 구동 회로를 통하여 데이터 전압(Vdat)을 생성하는 경우, 게이트 구동부(400)의 클록 신호(CLK1, CLK3, CLKB2/CLK2, CLKB1, CLKB3)를 이용하여 데이터 전압(Vdat)의 출력을 제어할 수 있다.
이하에서는 도 6 및 도 7을 참고하여 이러한 데이터 구동부에 대하여 상세히 설명한다.
도 6은 본 발명의 한 실시예에 따른 데이터 구동부의 블록도이고, 도 7은 도 6의 출력 선택부의 회로도이다.
도 6을 참고하면, 데이터 구동부(500)는 각 색의 출력 영상 신호(DAT)를 공급받아 각 색의 데이터 전압(Vdat)을 생성하는 복수의 데이터 구동 회로(511, 513, 515) 및 출력 선택부(520)를 포함한다.
데이터 구동 회로(511, 513, 515)는 한 데이터선(Dj)과 연결되어 있는 3색의 화소(PR, PG, PB)에 대응하는 출력 영상 신호(DAT)를 각각 공급받아 아날로그 변환하여 데이터 전압(Vdat)을 각각 생성한다.
출력 선택부(520)는 3색의 데이터 구동 회로(511, 513, 515)로부터 각 색의 데이터 전압(Vdat)을 공급받아 출력단(OUT)을 통하여 차례로 데이터선(Dj)에 출력하며 각 데이터 전압(Vdat)은 1 수평 주기(1H) 동안 유지된다.
이러한 출력 선택부(520)는 각 데이터 구동 회로(511, 513, 515)와 데이터선(Dj) 사이에 연결되어 있는 3개의 트랜지스터(Q1, Q2, Q3)를 포함한다.
제1, 제2 및 제3 트랜지스터(Q1, Q2, Q3)는 각 제어 단자가 제1, 제2 및 제3 제어 신호(CR, CG, CB)와 각각 연결되어 있으며, 입력 단자는 각 데이터 구동 회로(511, 513, 515)와 연결되어 있고, 출력 단자는 하나의 출력단(OUT)과 연결되어 있다.
이때, 데이터 구동부(500)는 게이트 구동부(400)의 제1 내지 제6 클록 신호(CLK1, CLK3, CLKB2, CLK2, CLKB1, CLKB3)를 이용하여 제1 내지 제3 제어 신호(CR, CG, CB)를 생성하는 제어 신호 생성부(530)를 더 포함할 수 있다.
도 7을 참조하면, 제어 신호 생성부(530)는 각 제어 신호(CR, CG, CB)를 생성하는 복수의 제어 신호 생성 회로(531, 533, 535)를 포함하며, 각각의 제어 신호 생성 회로(531, 533, 535)는 2개의 논리곱 게이트와 1개의 논리합 게이트를 포함한다.
제1 제어 신호 생성 회로(531)의 한 논리곱 게이트는 제1 및 제4 클록 신호(CLK1, CLK2)를 논리 곱 연산하고, 다른 논리곱 게이트는 제5 및 제3 클록 신호(CLKB1, CLKB2)를 논리 곱 연산하며, 논리합 게이트는 양 논리곱 게이트의 출력을 논리 합 연산하여 제1 제어 신호(CR)를 생성한다.
제2 제어 신호 생성 회로(533)의 한 논리곱 게이트는 제4 및 제2 클록 신 호(CLK2, CLK3)를 논리 곱 연산하고, 다른 논리곱 게이트는 제3 및 제6 클록 신호(CLKB2, CLKB3)를 논리 곱 연산하며, 논리합 게이트는 양 논리곱 게이트의 출력을 논리 합 연산하여 제2 제어 신호(CG)를 생성한다.
제3 제어 신호 생성 회로(535)의 한 논리곱 게이트는 제2 및 제1 클록 신호(CLK3, CLK1)를 논리 곱 연산하고, 다른 논리곱 게이트는 제6 및 제5 클록 신호(CLKB3, CLKB1)를 논리 곱 연산하며, 논리합 게이트는 양 논리곱 게이트의 출력을 논리 합 연산하여 제3 제어 신호(CB)를 생성한다.
즉, 각 제어 신호 생성 회로(531, 533, 535)의 한 논리곱 게이트는 1 수평 주기(1H)만큼 시프트 된 2개의 클록 신호를 받고, 다른 논리곱 게이트는 한 논리곱 게이트 입력의 반전 클록 신호를 받아 각각 논리 곱 연산한다.
따라서 제1 제어 신호 생성 회로(531)는 3 수평 주기(3H)를 주기로 1/3의 듀티비를 가지는 제1 제어 신호(CR)를 생성하고, 제2 제어 신호 생성 회로(533)는 제1 제어 신호(CR)를 1 수평 주기(1H)만큼 지연한 제2 제어 신호(CG)를 생성하고, 제3 제어 신호 생성 회로(535)는 제2 제어 신호(CG)를 1 수평 주기(1H)만큼 지연한 제3 제어 신호(CB)를 생성한다.
따라서 제1 내지 제3 제어 신호(CR, CG, CB)는 3 수평 주기(3H)를 주기로 번갈아가며 턴 온 전압 레벨을 가지며 턴 온 전압 레벨을 1 수평 주기(1H) 동안 유지한다.
이와 같이, 본 발명에 따르면, 행 방향으로 긴 화소를 가지는 액정 표시 장 치에서 게이트 구동부의 클록 신호의 주파수를 높이지 않으면서 게이트 신호의 수효를 증가시킬 수 있다.
이상에서 본 발명의 바람직한 실시예에 대하여 상세하게 설명하였지만 본 발명의 권리범위는 이에 한정되는 것은 아니고 다음의 청구범위에서 정의하고 있는 본 발명의 기본 개념을 이용한 당업자의 여러 변형 및 개량 형태 또한 본 발명의 권리범위에 속하는 것이다.

Claims (9)

  1. 복수의 화소,
    상기 화소에 데이터 전압을 공급하는 데이터 구동부, 그리고
    복수의 스테이지를 포함하며, 1/3의 듀티비를 가지는 제1 클록 신호, 1/3의 듀티비를 가지며 상기 제1 클록 신호의 하강 에지에서 상승 에지를 가지는 제2 클록 신호 및 1/3의 듀티비를 가지며 상기 제2 클록 신호의 하강 에지에서 상승 에지를 가지는 제3 클록 신호에 따라 제1 게이트 신호를 생성하여 상기 화소에 공급하는 제1 게이트 구동부
    를 포함하며,
    상기 이전 스테이지는 상기 제1 및 제2 클록 신호를 인가 받고, 현재 스테이지는 상기 제2 및 제3 클록 신호를 인가 받으며, 다음 스테이지는 상기 제3 및 제1 클록 신호를 인가 받는
    표시 장치.
  2. 제1항에서,
    상기 제1 내지 제3 클록 신호는 2 수평 주기 동안 하이 레벨을 유지하는 표시 장치.
  3. 제2항에서,
    상기 제1 게이트 신호는 상기 2 수평 주기 동안 게이트 온 전압을 유지하며,
    이전 스테이지의 제1 게이트 신호가 게이트 오프 전압으로 하강할 때, 현재 스테이지의 제1 게이트 신호가 게이트 온 전압으로 상승하는
    표시 장치.
  4. 제3항에서,
    상기 표시 장치는
    복수의 스테이지를 포함하며, 상기 제1 클록 신호의 반전 신호인 제4 클록 신호, 상기 제2 클록 신호의 반전 신호인 제5 클록 신호 및 상기 제3 클록 신호의 반전 신호인 제6 클록 신호에 따라 제2 게이트 신호를 생성하여 상기 화소에 공급하는 제2 게이트 구동부
    를 더 포함하며,
    상기 이전 스테이지는 상기 제4 및 제5 클록 신호를 인가 받고, 현재 스테이지는 상기 제5 및 제6 클록 신호를 인가 받으며, 다음 스테이지는 상기 제6 및 제4 클록 신호를 인가 받는
    는 표시 장치.
  5. 제4항에서,
    상기 제2 게이트 신호는 상기 제1 게이트 신호에 대하여 1 수평 주기만큼 시프트 되어, 2 수평 주기 동안 상기 게이트 온 전압을 유지하는 표시 장치.
  6. 제5항에서,
    상기 제1 게이트 구동부 및 상기 제2 게이트 구동부는 화소행을 번갈아가며 차례로 상기 제1 게이트 신호 및 상기 제2 게이트 신호를 출력하는 표시 장치.
  7. 제6항에서,
    상기 화소는 상기 게이트 온 전압이 인가되는 동안, 1 수평 주기 동안 이전 행의 화소의 상기 데이터 전압을 선 충전하고, 다음 1 수평 주기 동안 해당 화소의 상기 데이터 전압을 인가받는 표시 장치.
  8. 제7항에서,
    상기 화소는 행 방향의 제1 변 및 열 방향의 제2 변을 가지며, 상기 제1 변은 상기 제2 변보다 긴 표시 장치.
  9. 제8항에서,
    상기 데이터 구동부는
    한 행의 상기 화소에 상기 데이터 전압을 공급하는 복수의 데이터 구동 회로,
    제어 신호에 따라 상기 복수의 데이터 구동 회로의 상기 데이터 전압을 한 행의 상기 화소에 차례로 출력하는 출력 선택부, 그리고
    상기 제1 내지 제6 클록 신호에 따라 상기 제어 신호를 생성하는 제어 신호 생성부
    를 포함하는
    표시 장치.
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