KR20150117022A - 게이트 드라이버 및 이를 포함하는 표시 장치 - Google Patents

게이트 드라이버 및 이를 포함하는 표시 장치 Download PDF

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Abstract

실시 예는 게이트 스타트 신호 및 게이트 클럭 신호에 기초하여 쉬프트 신호를 생성하는 쉬프트 레지스터, 및 게이트 제어 신호, 및 상기 쉬프트 신호에 기초하여 게이트 구동 신호를 생성하는 게이트 구동 신호 발생부를 포함하며, 상기 게이트 제어 신호의 상승 에지(rising edge)는 상기 쉬프트 신호의 하강 에지 이전에 발생하고, 상기 게이트 제어 신호의 하강 에지(falling edge)는 상기 쉬프트 신호의 하강 에지 이후에 발생하며, 상기 게이트 구동 신호는 상기 쉬프트 신호의 하강 에지에 응답하여 제2 전압에서 제3 전압으로 하강하고, 상기 게이트 제어 신호의 하강 에지에 응답하여 상기 제3 전압에서 제1 전압으로 상승하며, 상기 제1 전압은 상기 제3 전압보다 높고 상기 제2 전압보다 낮다.

Description

게이트 드라이버 및 이를 포함하는 표시 장치{GATE DRIVER AND DISPLAY APPARATUS INCLUDING THE SAME}
실시 예는 게이트 드라이버 및 이를 포함하는 표시 장치에 관한 것이다.
표시 장치는 화상을 표시하는 장치로서, 화소 매트릭스(pixel matrix)를 갖는 표시 패널, 표시 패널의 데이터 라인들에 데이터 전압을 공급하는 데이터 드라이버, 및 표시 패널의 게이트 라인들을 구동하기 위한 게이트 신호(또는 게이트 펄스)를 생성하는 게이트 드라이버를 포함할 수 있다.
게이트 드라이버는 표시 패널의 게이트 라인들에 게이트 펄스를 순차적으로 공급할 수 있다. 게이트 드라이버에서 제공되는 게이트 신호에 응답하여 화소 트랜지스터가 온 오프되며, 화소 트랜지스터의 온/오프에 의하여 데이터 드라이버로부터 제공되는 데이터 전압이 화소 셀에 저장될 수 있다.
화소 트랜지스터의 턴 오프 타임이 늦을 경우, 화소 셀에 데이터 전압을 저장하는 과정에서 전압의 소실이 발생할 수 있고, 액정 표현 시간이 늦을 수 있다.
실시 예는 게이트 신호의 폴링 시간을 감소시킴으로써, 화소 셀에 저장되는 데이터 전압의 소실을 방지할 수 있고, 액정 표현 시간을 줄일 수 있는 게이트 드라이버, 및 이를 포함하는 표시 장치를 제공한다.
실시 예에 따른 게이트 드라이버는 게이트 스타트 신호 및 게이트 클럭 신호에 기초하여 쉬프트 신호를 생성하는 쉬프트 레지스터; 및 게이트 제어 신호, 및 상기 쉬프트 신호에 기초하여 게이트 구동 신호를 생성하는 게이트 구동 신호 발생부를 포함하며, 상기 게이트 제어 신호의 상승 에지(rising edge)는 상기 쉬프트 신호의 하강 에지 이전에 발생하고, 상기 게이트 제어 신호의 하강 에지(falling edge)는 상기 쉬프트 신호의 하강 에지 이후에 발생하며, 상기 게이트 구동 신호는 상기 쉬프트 신호의 하강 에지에 응답하여 제2 전압에서 제3 전압으로 하강하고, 상기 게이트 제어 신호의 하강 에지에 응답하여 상기 제3 전압에서 제1 전압으로 상승하며, 상기 제1 전압은 상기 제3 전압보다 높고 상기 제2 전압보다 낮다.
상기 게이트 드라이버는 상기 쉬프트 신호의 레벨을 변경하고, 레벨이 변경된 결과에 따른 제1 레벨 쉬프팅 신호를 출력하는 레벨 쉬프팅부를 더 포함할 수 있다.
상기 게이트 구동 신호 발생부는 제1 드레인, 상기 제1 레벨 쉬프팅 신호가 입력되는 제1 게이트, 상기 제2 전압이 인가되는 제1 소스를 포함하는 제1 트랜지스터; 제2 게이트, 상기 제1 드레인에 접속되는 제2 드레인, 및 상기 제3 전압이 인가되는 제2 소스을 포함하는 제2 트랜지스터; 제3 게이트, 상기 제1 드레인에 접속되는 제3 소스, 및 상기 제1 전압이 인가되는 제3 드레인을 포함하는 제3 트랜지스터; 및 상기 제1 레벨 쉬프팅 신호, 상기 쉬프트 신호, 및 상기 게이트 제어 신호에 기초하여 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 턴 온 및 턴 오프를 제어하는 로직 회로부를 포함할 수 있다.
상기 로직 회로부는 상기 쉬프트 신호 및 상기 게이트 제어 신호에 기초하여, 상기 제1 레벨 쉬프팅 신호가 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 어느 하나를 턴 온시키도록 제어할 수 있다.
상기 로직 회로부는 상기 쉬프트 신호 및 상기 게이트 제어 신호에 기초하여, 제1 로직 제어 신호 및 상기 제1 로직 제어 신호의 반전 신호인 제2 로직 제어 신호를 생성하는 로직 제어 신호 발생부; 상기 제1 및 제2 로직 제어 신호들에 기초하여, 상기 제1 레벨 쉬프팅 신호를 상기 제2 트랜지스터의 제2 게이트에 제공하는 제1 로직부; 및 상기 제1 및 제2 로직 제어 신호들에 기초하여, 상기 제1 레벨 쉬프팅 신호를 상기 제3 트랜지스터의 제3 게이트에 제공하는 제2 로직부를 포함할 수 있다.
상기 제1 로직부는 상기 제1 레벨 쉬프팅 신호가 입력되는 입력단, 상기 제2 게이트에 접속하는 출력단, 상기 제1 로직 제어 신호가 입력되는 제1 제어단, 및 상기 제2 로직 제어 신호가 입력되는 제2 제어단을 포함하는 제1 패스 트랜지스터; 및 상기 제1 패스 트랜지스터의 제2 제어단에 접속되는 게이트, 상기 제3 전압이 인가되는 소스, 및 상기 제2 게이트에 접속하는 드레인을 포함하는 제1 로직 트랜지스터를 포함할 수 있다.
상기 제2 로직부는 상기 제1 레벨 쉬프팅 신호가 입력되는 입력단, 상기 제3 게이트에 접속하는 출력단, 상기 제2 로직 제어 신호가 입력되는 제1 제어단, 및 상기 제1 로직 제어 신호가 입력되는 제2 제어단을 포함하는 제2 패스 트랜지스터; 및 상기 제2 패스 트랜지스터의 제2 제어단에 접속되는 게이트, 상기 제1 전압이 인가되는 소스, 및 상기 제3 게이트에 접속되는 드레인을 포함하는 제2 로직 게이트를 포함할 수 있다.
상기 제1 패스 트랜지스터 및 상기 제2 패스 트랜지스터 각각은 PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며, 상기 제1 제어단은 상기 NMOS 트랜지스터의 게이트이고, 상기 제2 제어단은 상기 PMOS 트랜지스터의 게이트일 수 있다.
상기 레벨 쉬프팅부는 상기 쉬프트 신호를 반전시키고, 반전된 결과에 따른 반전 신호를 출력하는 인버터; 및 상기 반전 신호를 레벨 쉬프팅하고, 레벨 쉬프팅한 결과에 따른 상기 제1 레벨 쉬프팅 신호를 출력하는 제1 레벨 쉬프터를 포함할 수 있다.
상기 레벨 쉬프팅부는 반전 레벨 쉬프터일 수 있다.
상기 로직 제어 신호 발생부는 상기 쉬프트 신호와 상기 게이트 제어 신호를 논리합한 결과에 따른 제1 로직 신호를 출력하는 논리합 연산기; 상기 쉬프트 신호가 입력되는 세트 단자, 및 상기 제1 로직 신호가 입력되는 리셋 단자를 포함하며, 제2 로직 신호를 출력하는 SR 플립플롭; 및 상기 제1 로직 신호의 전압을 레벨 쉬프팅하고, 레벨 쉬프팅한 결과에 따라 상기 제1 로직 제어 신호 및 상기 제2 로직 제어 신호를 생성하는 제2 레벨 쉬프터를 포함할 수 있다.
상기 쉬프트 신호의 상승 에지에 응답하여, 상기 게이트 구동 신호는 상기 제1 전압에서 상기 제2 전압으로 상승할 수 있다.
다른 실시 예에 따른 게이트 드라이버는 게이트 스타트 신호 및 게이트 클럭 신호에 기초하여 쉬프트 신호를 생성하는 쉬프트 레지스터; 및 게이트 제어 신호, 및 상기 쉬프트 신호에 기초하여 게이트 구동 신호를 생성하는 게이트 구동 신호 발생부를 포함하며, 상기 게이트 제어 신호의 상승 에지는 상기 쉬프트 신호의 제1 레벨 구간과 시간적으로 중첩되고, 상기 게이트 제어 신호의 하강 에지는 상기 쉬프트 신호의 제2 레벨 구간과 시간적으로 중첩되고, 상기 쉬프트 신호의 하강 에지는 상기 게이트 제어 신호의 제1 레벨 구간과 시간적으로 중첩되며, 상기 제1 레벨은 상기 제2 레벨보다 높고, 상기 게이트 구동 신호는 상기 쉬프트 신호의 하강 에지에 응답하여 제2 전압에서 제3 전압으로 하강하고, 상기 게이트 제어 신호의 하강 에지에 응답하여 상기 제3 전압에서 제1 전압으로 상승하며, 상기 제1 전압은 상기 제3 전압보다 높고 상기 제2 전압보다 낮다.
상기 쉬프트 신호의 상승 에지에 응답하여, 상기 게이트 구동 신호는 상기 제1 전압에서 상기 제2 전압으로 상승할 수 있다.
실시 예에 따른 표시 장치는 게이트 라인과, 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인과 연결되는 화소를 포함하는 표시 패널; 쉬프트 신호 및 게이트 제어 신호에 기초하여 게이트 구동 신호를 생성하고, 상기 게이트 구동 신호를 상기 게이트 라인에 제공하는 게이트 드라이버를 포함하며, 상기 게이트 제어 신호의 상승 에지(rising edge)는 상기 쉬프트 신호의 하강 에지 이전에 발생하고, 상기 게이트 제어 신호의 하강 에지(falling edge)는 상기 쉬프트 신호의 하강 에지 이후에 발생하며, 상기 쉬프트 신호의 하강 에지에서 상기 게이트 구동 신호는 하이 레벨에서 제1 로우 레벨로 하강한 후, 상기 게이트 제어 신호의 하강 에지에서 상기 제1 로우 레벨에서 제2 로우 레벨로 상승한다.
게이트 스타트 신호 및 게이트 클럭 신호에 기초하여, 상기 게이트 구동 신호를 생성하는 타이밍 컨트롤러를 더 포함할 수 있다.
상기 표시 장치는 상기 데이터 라인을 구동하는 데이터 드라이버를 더 포함할 수 있다.
실시 예는 게이트 신호의 폴링 시간을 감소시킬 수 있고, 화소 셀에 저장되는 데이터 전압의 소실을 방지할 수 있고, 액정 표현 시간을 줄일 수 있다.
도 1은 실시 예에 따른 표시 장치의 구성도를 나타낸다.
도 2는 도 1에 도시된 게이트 드라이버의 구성도를 나타낸다.
도 3은 도 2에 도시된 게이트 구동 신호 발생부의 일 실시 예를 나타낸다.
도 4는 도 3에 도시된 로직 제어 신호 발생부의 일 실시 예를 나타낸다.
도 5는 제1 및 제2 로직 신호들의 논리표를 나타낸다.
도 6a 내지 도 6c는 게이트 구동 신호 발생부의 동작을 설명하기 위한 도면이다.
도 7은 도 2에 도시된 게이트 신호 발생부가 생성하는 게이트 구동 신호의 타이밍도를 나타낸다.
도 8은 도 7에 도시된 게이트 구동 신호 생성의 다른 실시 예에 따른 타이밍도를 나타낸다.
이하, 실시 예들은 첨부된 도면 및 실시 예들에 대한 설명을 통하여 명백하게 드러나게 될 것이다. 실시 예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "상/위(on)"에 또는 "하/아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "상/위(on)"와 "하/아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여 (indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도면에서 크기는 설명의 편의 및 명확성을 위하여 과장되거나 생략되거나 또는 개략적으로 도시되었다. 또한 각 구성요소의 크기는 실제크기를 전적으로 반영하는 것은 아니다. 또한 동일한 참조번호는 도면의 설명을 통하여 동일한 요소를 나타낸다.
도 1은 실시 예에 따른 표시 장치(100)의 구성도를 나타낸다.
도 1을 참조하면, 표시 장치(100)는 표시 패널(10), 타이밍 컨트롤러(20), 데이터 드라이버(30), 및 게이트 드라이버(40)를 포함한다.
표시 패널(10)은 행(row)을 이루는 게이트 라인들(G1 내지 Gm, m>1인 자연수)과, 열(cloumn)을 이루는 데이터 라인들(D1 내지 Dn, n>1인 자연수)과, 게이트 라인(Gm, 예컨대, m=1)과 데이터 라인(Dn, 예컨대, n=1)에 연결되는 화소(Pnm, 예컨대, n=1, m=1)를 포함할 수 있다.
화소(P11 내지 Pnm, n>1인 자연수, m>1인 자연수)는 복수 개일 수 있으며, 매트릭스 형태로 배열될 수 있으며, 각 화소(Pnm)는 화소 트랜지스터(11), 액정 셀인 화소 커패시터(12), 및 스토리지 커패시터(13)를 포함할 수 있다.
예컨대, 각 화소(예컨대, P11)의 화소 트랜지스터(11)는 게이트 라인(예컨대, G1)에 연결되는 게이트, 데이터 라인(예컨대, D1)에 연결되는 소스, 및 액정 셀(Clc)인 화소 커패시터(12)의 일단 및 스토리지 커패시터(13)의 일단에 연결되는 드레인을 포함할 수 있다.
예컨대, 화소 커패시터(122)의 나머지 다른 일단에는 공통 전압(Vcom)이 공급될 수 있고, 스토리지 커패시터(130)는 화소 트랜지스터(11)가 턴 온될 때 데이터 라인으로부터 공급되는 데이터 전압을 충전하여 액정 셀(Clc)의 전압을 일정하게 유지하는 역할을 할 수 있다.
타이밍 컨트롤러(20)는 데이터 드라이버(30) 및 게이트 드라이버(40)를 제어하기 위한 제어 신호들을 데이터 드라이버(30) 및 게이트 드라이버(40)에 제공한다.
예컨대, 타이밍 컨트롤러(20)는 데이터(DATA), 및 데이터 제어 신호(CON_D)를 데이터 드라이버(30)에 제공할 수 있다.
예컨대, 타이밍 컨트롤러(20)는 게이트 클럭 신호(G_CLK), 게이트 스타트 신호(GSS), 및 게이트 제어 신호(OD)를 게이트 드라이버(40)에 제공할 수 있다.
데이터 드라이버(30)는 복수의 데이터 드라이버들을 포함할 수 있으며, 타이밍 컨트롤러(20)로부터 데이터(DATA) 및 데이터 제어 신호(CON_D)를 수신한다.
데이터 드라이버(30)는 데이터 제어 신호(CON_D)에 응답하여, 데이터(DATA)를 데이터 라인들에 제공한다.
예컨대, 데이터 드라이버(30)는 타이밍 컨트롤러(20)로부터 수신된 디지털 데이터(DATA)에 상응하는 아날로그 신호를 생성하며, 생성된 아날로그 신호를 데이터 라인들(D1 내지 Dn, n>1인 자연수)에 제공할 수 있다.
게이트 드라이버(40)는 타이밍 컨트롤러(20)로부터 게이트 클럭 신호(G_CLK), 게이트 스타트 신호(GSS), 및 게이트 제어 신호(OD)를 수신한다.
게이트 드라이버(40)는 수신된 게이트 스타트 신호(GSS), 게이트 클럭 신호(G_CLK), 게이트 제어 신호(OD)에 기초하여, 게이트 라인들(G1 내지 Gm, m>1인 자연수)을 구동하기 위한 게이트 구동 신호(GDS)를 생성하고, 생성된 게이트 구동 신호(GDS)를 게이트 라인들(G1 내지 Gm, m>1인 자연수)에 제공한다.
도 2는 도 1에 도시된 게이트 드라이버(40)의 구성도를 나타낸다.
도 2를 참조하면, 게이트 드라이버(40)는 쉬프트 레지스터(210), 레벨 쉬프팅부(220), 및 게이트 신호 발생부(230)를 포함할 수 있다.
쉬프트 레지스터(210)는 타이밍 컨트롤러(20)로부터 게이트 스타트 신호(GSS), 및 게이트 클럭 신호(G_CLK)을 수신하고, 수신한 게이트 클럭 신호(G_CLK)에 응답하여 게이트 스타트 신호(GSS)를 쉬프트시키며, 쉬프트 신호(GS1)를 출력한다. 이때 쉬프트 신호(GS1)는 게이트 클럭 신호(G_CLK)에 응답하여 게이트 스타트 신호(GSS)가 쉬프트된 신호일 수 있다.
게이트 스타트 신호(GSS)는 게이트 라인들의 구동 시작을 의미하는 신호일 수 있으며, 쉬프트 레지스터(210)는 게이트 클럭 신호(G_CLK)에 응답하여 게이트 라인들(G1 내지 Gm, m>1인 자연수)을 순차적으로 구동하기 위한 쉬프트 신호(GS1)를 생성할 수 있다.
쉬프트 레지스터(210)는 게이트 라인들(G1 내지 Gm, m>1인 자연수)에 순차적으로 게이트 구동 신호를 제공하는 역할을 할 수 있다. 예컨대, 쉬프트 레지스터(210)는 다수의 플립 플롭들로 구현될 수 있다.
레벨 쉬프팅부(220)는 쉬프트 신호(GS1)의 레벨을 변경하고, 레벨이 변경된 제1 레벨 쉬프팅 신호(LSS1)를 출력한다. 이하 "레벨"의 의미는 레벨, 또는 전압 레벨일 수 있다.
예컨대, 레벨 쉬프팅부(220)는 쉬프트 신호(GS1)의 레벨을 게이트 신호 발생부(230)에 포함되는 제1 내지 제3 트랜지스터들(301,302,303)을 턴 온시킬 수 있는 레벨로 변환할 수 있다.
레벨 쉬프팅부(220)는 인버터(222), 및 제1 레벨 쉬프터(224)를 포함할 수 있다.
인버터(222)는 쉬프트 신호(GS1)를 반전시키고, 반전된 결과에 따른 반전 신호(GS1_B)를 출력할 수 있다.
제1 레벨 쉬프터(224)는 반전 신호(GS1_B)를 레벨 쉬프팅하고, 레벨 쉬프팅한 결과에 따른 제1 레벨 쉬프팅 신호(LSS1)를 출력할 수 있다.
도 2에 도시된 레벨 쉬프팅부(220)는 인버터(222)가 레벨 쉬프터(224) 앞에 위치하지만, 이에 한정되는 것은 아니다.
다른 실시 예에서는 레벨 쉬프터(224) 뒤에 인버터(222)가 위치할 수도 있다. 또한 다른 실시 예에서는 인버터(222)가 생략될 수도 있다. 또한 다른 실시 예에서는 인버터(222)가 생략되고, 쉬프트 레지스터(210)와 제1 레벨 쉬프터(224) 사이에 버퍼(미도시)가 삽입될 수 있으며, 쉬프트 레지스터(210)의 출력은 버퍼에 입력될 수 있고, 버퍼의 출력은 제1 레벨 쉬프터(224)에 입력될 수 있다.
또한 다른 실시 예에서는 레벨 쉬프팅부(220)는 반전 레벨 쉬프터일 수 있다. 예컨대, 레벨 쉬프팅부(220)는 쉬프트 신호(GS1)를 반전하고, 반전된 쉬프트 신호를 레벨 쉬프팅시킬 수 있다. 또는 레벨 쉬프팅부(220)는 쉬프트 신호(GS1)를 레벨 쉬프팅시키고 레벨 쉬프팅된 쉬프트 신호(GS1)를 반전시킬 수 있다.
게이트 신호 발생부(230)는 제1 레벨 쉬프팅 신호(LSS1) 및 게이트 제어 신호(OD)에 기초하여, 게이트 구동 신호(GDS)를 생성한다.
도 7은 도 2에 도시된 게이트 신호 발생부(230)가 생성하는 게이트 구동 신호(GDS)의 타이밍도를 나타낸다.
도 7을 참조하면, 게이트 제어 신호(OD)의 상승 에지(rising edge, 601)는 게이트 클럭 신호(G_CLK)의 하강 에지(falling edge, 605) 이전에 발생하고, 게이트 제어 신호(OD)의 하강 에지(602)는 게이트 클럭 신호(G_CLK)의 하강 에지(falling edge, 605) 이후에 발생한다.
게이트 제어 신호(OD)의 상승 에지(601)는 게이트 클럭 신호(G_CLK)의 제1 레벨 구간(S1)과 시간적으로 중첩될 수 있고, 게이트 제어 신호(OD)의 하강 에지(602)는 게이트 클럭 신호(G_CLK)의 제2 레벨 구간(S2)과 시간적으로 중첩될 수 있다. 이하 제1 레벨 및 제2 레벨은 로직 레벨, 또는 전압 레벨일 수 있으며, 제1 레벨은 제2 레벨보다 높을 수 있다. 예컨대, 제1 레벨은 하이 레벨(high level)일 수 있고, 제2 레벨은 로우 레벨(low level)일 수 있다.
또한 게이트 클럭 신호(G_CLK)의 하강 에지(605)는 게이트 제어 신호(OD)의 제1 레벨 구간(S3)과 시간적으로 중첩될 수 있다.
게이트 제어 신호(OD)와 쉬프트 신호(GS1)와의 관계를 설명하면 다음과 같다.
게이트 제어 신호(OD)의 상승 에지(rising edge, 601)는 쉬프트 신호(GS1)의 하강 에지(607) 이전에 발생하고, 게이트 제어 신호(OD)의 하강 에지(602)는 쉬프트 신호(GS1)의 하강 에지(607) 이후에 발생한다.
게이트 제어 신호(OD)의 상승 에지(601)는 쉬프트 신호(GS1)의 제1 레벨 구간과 시간적으로 중첩될 수 있고, 게이트 제어 신호(OD)의 하강 에지(602)는 쉬프트 신호(GS1)의 제2 레벨 구간(S2)과 시간적으로 중첩될 수 있다.
또한 쉬프트 신호(GS1)의 하강 에지(607)는 게이트 제어 신호(OD)의 제1 레벨 구간과 시간적으로 중첩될 수 있다.
게이트 구동 신호(GDS)는 쉬프트 신호(GS1)의 상승 에지에 응답하여 제1 전압(V1)에서 제2 전압(V2)으로 상승할 수 있다.
게이트 구동 신호(GDS)는 쉬프트 신호(GS1)의 하강 에지(607)에 응답하여 하이 레벨(예컨대, 제2 전압(V2))에서 제1 로우 레벨(예컨대, 제3 전압(V3))로 하강할 수 있다.
또한 제1 로우 레벨로 하강한 후 게이트 구동 신호(GDS)는 게이트 제어 신호(OD)의 하강 에지(602)에 응답하여 제1 로우 레벨(예컨대, 제3 전압(V3))에서 제2 로우 레벨(예컨대, 제1 전압(V1))로 상승할 수 있다.
제2 로우 레벨(예컨대, 제1 전압(V1))은 제1 로우 레벨(예컨대, 제3 전압(V3))보다 높고, 하이 레벨(예컨대, 제2 전압(V2))보다 낮을 수 있다.
쉬프트 신호(GS1), 및 게이트 클럭 신호(G_CLK)가 제2 레벨인 제1 구간(P1)에서는 게이트 구동 신호(GDS)의 전압은 제1 전압(V1)일 수 있다.
예컨대, 제1 전압(V1)은 -5V ~ 0V일 수 있고, 제2 전압(V2)은 10V ~ 25V일 수 있고, 제3 전압(V3)은 -15V ~ -5V일 수 있으나, 이에 한정되는 것은 아니다.
쉬프트 신호(GS1), 및 게이트 클럭 신호(G_CLK)의 레벨이 제2 레벨에서 제1 레벨로 상승할 때, 게이트 구동 신호(GDS)의 전압은 제1 전압(V1)에서 제2 전압(V2)으로 상승할 수 있다.
쉬프트 신호(GS1), 및 게이트 클럭 신호(G_CLK)의 레벨이 제1 레벨인 제2 구간(P2) 동안 게이트 구동 신호(GDS)의 전압은 제2 전압(V2)일 수 있다.
쉬프트 신호(GS1), 및 게이트 클럭 신호(G_CLK)의 레벨이 제1 레벨에서 제2 레벨로 하강하고, 게이트 제어 신호(OD)의 레벨이 제1 레벨일 때, 게이트 구동 신호(GDS)의 전압은 제2 전압(V2)에서 제3 전압(V3)으로 하강할 수 있다.
쉬프트 신호(GS1), 및 게이트 클럭 신호(G_CLK)의 레벨이 제2 레벨이고, 게이트 제어 신호(OD)의 레벨이 제1 레벨인 제3 구간(P3) 동안 게이트 구동 신호(GDS)의 전압은 제3 전압(V3)일 수 있다.
쉬프트 신호(GS1), 및 게이트 클럭 신호(G_CLK)의 레벨이 제2 레벨이고, 게이트 제어 신호(OD)의 레벨이 제1 레벨에서 제2 레벨로 하강할 때, 게이트 구동 신호(GDS)의 전압은 제3 전압(V3)에서 제1 전압(V1)으로 상승할 수 있다.
제3 구간(P3) 이후 제1 레벨의 쉬프트 신호(GS1)가 제공되지 않는 제4 구간(P4)에서는 게이트 구동 신호(GDS)의 전압은 제1 전압(V1)일 수 있다.
제1 전압(V1)은 게이트 라인(G1 내지 Gm, m>1인 자연수)에 접속되는 화소 트랜지스터(11)의 턴 오프 전압일 수 있고, 제2 전압(V2)은 화소 트랜지스터(11)의 턴 온 전압일 수 있다.
게이트 구동 신호(GDS)는 턴 온 전압(V2)에서 턴 오프 전압(V1)보다 낮은 제3 전압(V3)까지 먼저 떨어진 이후에 턴 오프 전압(V1)으로 상승하는 파형을 갖기 때문에, 턴 오프 타임(turn-off time)을 줄일 수 있다.
도 3은 도 2에 도시된 게이트 구동 신호 발생부(230)의 일 실시 예를 나타낸다.
도 3을 참조하면, 게이트 구동 신호 발생부(230)는 제1 트랜지스터(301), 제2 트랜지스터(302), 제3 트랜지스터(303), 및 로직 회로부(304)를 포함한다.
제1 트랜지스터(301)는 제1 드레인, 제1 레벨 쉬프팅 신호(LSS1)가 입력되는 제1 게이트, 제2 전압(V2)이 인가되는 제1 소스를 포함한다.
제2 트랜지스터(302)는 제2 게이트, 제1 트랜지스터(301)의 제1 드레인에 접속되는 제2 드레인, 및 제3 전압(V3)이 인가되는 제2 소스를 포함한다.
제3 트랜지스터(303)는 제3 게이트, 제1 트랜지스터(301)의 제1 드레인에 접속되는 제3 드레인, 및 제1 전압(V1)이 인가되는 제3 소스를 포함한다.
제1 트랜지스터(301)는 제1 도전형 트랜지스터일 수 있고, 제2 및 제3 트랜지스터들(302, 303)는 제2 도전형 트랜지스터일 수 있으며, 제1 도전형은 P형일 수 있고, 제2 도전형은 N형일 수 있다.
예컨대, 제1 트랜지스터(301)는 PMOS 트랜지스터일 수 있고, 제2 및 제3 트랜지스터들(302,303)은 NMOS 트랜지스터일 수 있으나, 이에 한정되는 것은 아니다. 다른 실시 예에서는 제1 트랜지스터(301)는 NMOS 트랜지스터로 구현되고, 제2 및 제3 트랜지스터들(302,303)은 PMOS 트랜지스터로 구현될 수 있다.
게이트 구동 신호 발생부(230)는 제1 레벨 쉬프팅 신호(LSS1)의 레벨이 제2 레벨(예컨대, low logic level)일 때, 제2 전압(V2)을 갖는 게이트 구동 신호(GDS)를 출력할 수 있다.
로직 회로부(304)는 쉬프트 신호(GS1) 및 게이트 제어 신호(OD)에 기초하여, 제1 레벨 쉬프팅 신호(LSS1))가 제2 트랜지스터(302) 및 제3 트랜지스터(303) 중 어느 하나를 턴 온시키도록 제어할 수 있다.
로직 회로부(304)는 제1 레벨 쉬프터(224)로부터 제1 레벨 쉬프팅 신호(LSS1)을 수신하고, 쉬프트 레지스터(210)로부터 쉬프트 신호(GS1)를 수신하고, 타이밍 컨트롤러(20)로부터 게이트 제어 신호(OD)를 수신한다.
로직 회로부(304)는 제1 레벨 쉬프팅 신호(LSS1)의 레벨이 제2 레벨에서 제1 레벨로 상승하고, 게이트 제어 신호(OD)의 레벨이 제1 레벨일 때, 제2 전압(V2)에서 제3 전압(V3)으로 하강하는 게이트 구동 신호(GDS)를 출력할 수 있다.
또한 로직 회로부(304)는 제1 레벨 쉬프팅 신호(LSS1)의 레벨이 제1 레벨이고, 게이트 제어 신호(OD)의 레벨이 제1 레벨인 제3 구간(P3) 동안 제3 전압(V3)을 갖는 게이트 구동 신호(GDS)를 출력할 수 있다.
또한 로직 회로부(304)는 제1 레벨 쉬프팅 신호(LSS1)의 레벨이 제1 레벨이고, 게이트 제어 신호(OD)의 레벨이 제1 레벨에서 제2 레벨로 하강할 때, 제3 전압(V3)에서 제1 전압(V1)으로 상승하는 게이트 구동 신호(GDS)를 출력할 수 있다.
또한 로직 회로부(304)는 제1 레벨 쉬프팅 신호(LSS1)의 레벨이 제1 레벨이고, 쉬프트 신호(GS1)의 레벨, 및 게이트 구동 신호(GDS)의 레벨이 제2 레벨일 때, 제1 전압(V1)을 갖는 게이트 구동 신호(GDS)를 출력할 수 있다.
로직 회로부(304)는 로직 제어 신호 발생부(310), 제1 로직부(320), 및 제2 로직부(330)를 포함한다.
로직 제어 신호 발생부(310)는 쉬프트 신호(GS1) 및 게이트 제어 신호(OD)에 기초하여 제1 로직 제어 신호(OD_C) 및 제2 로직 제어 신호(OD_CB)를 생성한다. 제2 로직 제어 신호(OD_CB)는 제1 로직 제어 신호(OD_C)의 반전된 신호일 수 있다.
도 4는 도 3에 도시된 로직 제어 신호 발생부(310)의 일 실시 예를 나타낸다.
도 4를 참조하면, 로직 제어 신호 발생부(310)는 논리 연산기(510), SR 플립플롭(520), 및 제2 레벨 쉬프터(530)를 포함한다.
논리 연산기(510)는 쉬프트 신호(GS1)와 게이트 제어 신호(OD)를 논리 연산하고, 논리 연산한 결과에 따른 제1 로직 신호(LO1)를 출력한다.
예컨대, 논리 연산기(510)는 논리합 연산기(OR Gate)일 수 있으며, 쉬프트 신호(GS1)와 게이트 제어 신호(OD)를 논리합한 결과에 따른 제1 로직 신호(LO1)를 출력할 수 있다.
SR 플립플롭(520)은 쉬프트 신호(GS1)가 입력되는 세트(set) 단자, 및 제1 로직 신호(LO1)가 입력되는 리셋(reset) 단자를 포함하며, 제2 로직 신호(LO2)를 출력한다.
제2 레벨 쉬프터(530)는 제1 로직 신호(LO2)의 전압을 레벨 쉬프팅하고, 레벨 쉬프팅한 결과에 따라 제1 로직 제어 신호(OD_C) 및 제2 로직 제어 신호(OD_CB)를 생성한다.
제2 레벨 쉬프터(530)는 제2 로직 신호(LO2)의 전압을 게이트 신호 발생부(230)에 포함되는 제1 내지 제3 트랜지스터들(301,302,303)을 턴 온시킬 수 있는 전압으로 변환할 수 있다.
도 5는 제1 및 제2 로직 신호들(LO1, LO2)의 논리표를 나타낸다.
쉬프트 신호(GS1)가 하이 레벨일 때, 제1 로직 제어 신호(OD_C)의 레벨은 하이 레벨일 수 있고, 제2 로직 제어 신호(OD_CB)의 레벨은 로우 레벨일 수 있다.
쉬프트 신호(GS1)가 하이 레벨일 때, 게이트 제어 신호(OD)가 로우 레벨에서 하이 레벨로 변화하더라도 RS 플립플롭(520)의 출력은 이전 상태를 유지하기 때문에, 제1 및 제2 로직 제어 신호(OD_C, OD_CB)의 레벨은 변하지 않는다.
쉬프트 신호(GS1)가 로우 레벨일 때, 게이트 제어 신호(OD)의 레벨에 따라 제1 로직 제어 신호(OD_C) 및 제2 로직 제어 신호(OD_CB)의 레벨이 도 5에 표시된 바와 같이 달라질 수 있다.
제1 로직부(320)는 제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 기초하여, 제1 레벨 쉬프팅 신호(LSS1)를 제2 트랜지스터(302)의 제2 게이트에 제공한다.
제1 로직부(320)는 제1 패스 트랜지스터(322), 및 제1 로직 트랜지스터(324)를 포함한다.
제1 패스 트랜지스터(322)는 제1 레벨 쉬프팅 신호(LSS1)가 입력되는 입력단(101), 제2 트랜지스터(302)의 제2 게이트에 접속하는 출력단(102), 제1 로직 제어 신호(OD_C)가 입력되는 제1 제어단(103), 및 제2 로직 제어 신호(OD_CB)가 입력되는 제2 제어단(104)을 포함할 수 있다.
제1 패스 트랜지스터(322)는 제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 기초하여, 제1 레벨 쉬프팅 신호(LSS1)를 제2 트랜지스터(302)의 제2 게이트에 제공할 수 있다.
제1 패스 트랜지스터(322)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구현될 수 있으며, 제1 제어단(103)은 NMOS 트랜지스터의 게이트일 수 있고, 제2 제어단(104)은 PMOS 트랜지스터의 게이트일 수 있다.
제1 로직 트랜지스터(324)는 제1 패스 트랜지스터(322)의 제2 제어단(104)에 접속되는 게이트, 제3 전압(V3)이 인가되는 소스, 및 제2 트랜지스터(302)의 제2 게이트에 접속하는 드레인을 포함할 수 있다.
제2 로직부(330)는 제1 및 제2 로직 제어 신호들(OD_C,OD_CB)에 기초하여, 제1 레벨 쉬프팅 신호(LSS1)를 제3 트랜지스터(303)의 제3 게이트에 제공한다.
제2 로직부(330)는 제2 패스 트랜지스터(332), 및 제2 로직 트랜지스터(334)를 포함한다.
제2 패스 트랜지스터(332)는 제1 레벨 쉬프팅 신호(LSS1)가 입력되는 입력단(201), 제3 트랜지스터(303)의 제3 게이트에 접속하는 출력단(202), 제2 로직 제어 신호(OD_CB)가 입력되는 제1 제어단(203), 및 제1 로직 제어 신호(OD_C)가 입력되는 제2 제어단(204)을 포함할 수 있다.
제2 패스 트랜지스터(332)는 제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 기초하여, 제1 레벨 쉬프팅 신호(LSS1)를 제3 트랜지스터(303)의 제3 게이트에 제공할 수 있다.
제2 패스 트랜지스터(332)는 PMOS 트랜지스터 및 NMOS 트랜지스터로 구현될 수 있으며, 제1 제어단(203)은 NMOS 트랜지스터의 게이트일 수 있고, 제2 제어단(204)은 PMOS 트랜지스터의 게이트일 수 있다.
제2 로직 트랜지스터(334)는 제2 패스 트랜지스터(332)의 제2 제어단(204)에 접속되는 게이트, 제1 전압(V1)이 인가되는 소스, 및 제3 트랜지스터(303)의 제3 게이트에 접속되는 드레인을 포함할 수 있다.
도 6a 내지 도 6c는 게이트 구동 신호 발생부(230)의 동작을 설명하기 위한 도면이다.
도 6a 및 도 7을 참조하면, 쉬프트 신호(GS1)의 레벨이 하이 레벨(H)일 때, 제1 레벨 쉬프터(224)의 출력은 로우 레벨(L)일 수 있고, 제1 트랜지스터(301)는 턴 온될 수 있으며, 게이트 구동 신호 발생부(230)의 출력(OUT)은 제2 전압(V2)이 될 수 있다.
도 5에 표시한 바와 같이, 쉬프트 신호(GS1)의 레벨이 하이 레벨(H)일 때, 제1 로직 제어 신호(OD_C)의 레벨은 하이 레벨일 수 있고, 제2 로직 제어 신호(OD_CB)의 레벨은 로우 레벨일 수 있다.
제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 응답하여 제1 패스 트랜지스터(322)는 턴 온될 수 있고, 제1 로직 트랜지스터(324), 및 제2 트랜지스터(302)는 턴 오프될 수 있다.
또한 제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 응답하여 제2 패스 트랜지스터(332)는 턴 오프될 수 있고, 제2 로직 트랜지스터(334)는 턴 온될 수 있고, 제3 트랜지스터(303)는 턴 오프될 수 있다.
도 5, 도 6b, 및 도 7을 참조하면, 쉬프트 신호(GS1)의 레벨이 로우 레벨(L)일 때, 제1 레벨 쉬프터(224)의 출력은 하이 레벨(H)일 수 있고, 제1 트랜지스터(301)는 턴 오프될 수 있다.
쉬프트 신호(GS1)의 레벨이 로우 레벨이 될 때, 게이트 제어 신호(OD)의 레벨이 하이 레벨(H)이면, 제1 로직 제어 신호(OD_C)의 레벨은 하이 레벨(H)일 수 있고, 제2 로직 제어 신호(OD_CB)의 레벨은 로우 레벨(L)일 수 있다.
제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 응답하여, 제1 패스 트랜지스터(322)는 제1 레벨 쉬프터(224)의 출력을 제2 트랜지스터(302)의 게이트에 전달할 수 있고, 제1 로직 트랜지스터(324)는 턴 오프될 수 있으며, 제2 트랜지스터(302)는 턴 온될 수 있으며, 게이트 구동 신호 발생부(230)의 출력(OUT)은 제3 전압(V3)이 될 수 있다.
또한 제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 응답하여, 제2 패스 트랜지스터(332), 및 제3 트랜지스터(303)는 모두 턴 오프될 수 있고, 제2 로직 트랜지스터(334)는 턴 온될 수 있으며, 게이트 구동 신호 발생부(230)의 출력(OUT)은 제3 전압(V3)이 될 수 있다.
도 5, 도 6c, 및 도 7을 참조하면, 쉬프트 신호(GS1)의 레벨이 로우 레벨이고 게이트 제어 신호(OD)가 로우 레벨(L)이 될 때, 제1 로직 제어 신호(OD_C)의 레벨은 로우 레벨일 수 있고, 제2 로직 제어 신호(OD_CB)의 레벨은 하이 레벨(H)일 수 있다.
제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 응답하여, 제1 패스 트랜지스터(322)는 턴 오프될 수 있고, 제1 로직 트랜지스터(324)는 턴 온될 수 있으며, 제2 트랜지스터(302)는 턴 오프될 수 있다.
또한 제1 및 제2 로직 제어 신호들(OD_C, OD_CB)에 응답하여, 제2 패스 트랜지스터(332)는 제1 레벨 쉬프터(224)의 출력을 제3 트랜지스터(303)의 게이트에 전달할 수 있고, 제2 로직 트랜지스터(334)는 턴 오프될 수 있고, 제3 트랜지스터(303)는 턴 온될 수 있으며, 게이트 구동 신호 발생부(230)의 출력(OUT)은 제1 전압(V1)이 될 수 있다.
실시 예는 2가지의 서로 다른 레벨을 갖는 오프 전압들(V3, V1)을 순차적으로 적용하기 때문에, 게이트 구동 신호(GDS)의 오프 타임을 빠르게 할 수 있다.
실시 예는 게이트 구동 신호의 폴링 시간, 또는 오프 타임을 빠르게 함으로써, 데이터 드라이버의 출력 전압이 손실되는 것을 방지할 수 있으며, 액정 표현 시간을 빠르게 할 수 있다.
도 8은 도 7에 도시된 게이트 구동 신호 생성의 다른 실시 예에 따른 타이밍도를 나타낸다. 도 7과 동일한 도면 부호는 동일한 구성 또는 신호를 나타내며, 동일한 구성 또는 신호에 대해서는 중복을 피하기 위하여 설명을 생략한다.
도 8을 참조하면, 게이트 제어 신호(OD')는 도 7에 도시된 게이트 제어 신호(OD)의 변형 예일 수 있다.
게이트 제어 신호(OD')의 상승 에지(rising edge, 803)는 쉬프트 신호(GS1)의 상승 에지(801) 이전에 발생하고, 게이트 제어 신호(OD')의 하강 에지(804)는 쉬프트 신호(GS1)의 상승 에지(801) 이후에 발생할 수 있다.
게이트 제어 신호(OD')의 상승 에지(802)는 쉬프트 신호(GS1)의 제2 레벨 구간과 시간적으로 중첩될 수 있고, 게이트 제어 신호(OD')의 하강 에지(803)는 쉬프트 신호(GS1)의 제1 레벨 구간과 시간적으로 중첩될 수 있다.
쉬프트 신호(GS1)의 상승 에지(801)는 게이트 제어 신호(OD')의 제1 레벨 구간과 시간적으로 중첩될 수 있다.
쉬프트 신호(GS1)가 제2 레벨일 때, 게이트 제어 신호(DO')의 레벨이 제2 레벨에서 제1 레벨로 변하더라도, 도 7에서와 마찬가지로 게이트 구동 신호(GDS)는 제1 전압(V1)일 수 있다. 도 8의 제1 구간(P1'), 및 제5 구간(P5)에서 게이트 구동 신호(GDS)는 도 7의 제1 구간(P1)에서와 동일할 수 있다.
또한 쉬프트 신호(GS1)가 제1 레벨일 때, 게이트 제어 신호(DO')의 레벨이 제1 레벨에서 제2 레벨로 변하더라도, 도 7에서와 마찬가지로 게이트 구동 신호(GDS)는 제2 전압(V2)일 수 있다. 도 8의 제6 구간(P6) 및 제2 구간(P2')에서 게이트 구동 신호(GDS)는 도 7의 제2 구간(P2)에서와 동일할 수 있다. 도 8의 실시 예에서 게이트 드라이버(40)의 구성은 도 2에서 설명한 바와 동일할 수 있다.
다른 실시 예는 상술한 실시 예에 따른 게이트 드라이버를 포함하는 액정 표시 장치, 터치 패널, 또는 터치 스크린 등으로 구현될 수 있다.
이상에서 실시 예들에 설명된 특징, 구조, 효과 등은 본 발명의 적어도 하나의 실시 예에 포함되며, 반드시 하나의 실시 예에만 한정되는 것은 아니다. 나아가, 각 실시 예에서 예시된 특징, 구조, 효과 등은 실시 예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시 예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 본 발명의 범위에 포함되는 것으로 해석되어야 할 것이다.
10: 표시 패널 20: 타이밍 컨트롤러
30: 데이터 드라이버 40: 게이트 드라이버
210: 쉬프트 레지스터 222: 인버터
224: 제1 레벨 쉬프터 240: 게이트 구동 신호 발생부
301 내지 303: 트랜지스터들 304: 로직 회로
310: 로직 제어 신호 발생부 320: 제1 로직부
330: 제2 로직부 510: 논리 연산부
520: SR 플립플롭 530: 제2 레벨 쉬프터.

Claims (17)

  1. 게이트 스타트 신호 및 게이트 클럭 신호에 기초하여 쉬프트 신호를 생성하는 쉬프트 레지스터; 및
    게이트 제어 신호, 및 상기 쉬프트 신호에 기초하여 게이트 구동 신호를 생성하는 게이트 구동 신호 발생부를 포함하며,
    상기 게이트 제어 신호의 상승 에지(rising edge)는 상기 쉬프트 신호의 하강 에지 이전에 발생하고, 상기 게이트 제어 신호의 하강 에지(falling edge)는 상기 쉬프트 신호의 하강 에지 이후에 발생하며,
    상기 게이트 구동 신호는 상기 쉬프트 신호의 하강 에지에 응답하여 제2 전압에서 제3 전압으로 하강하고, 상기 게이트 제어 신호의 하강 에지에 응답하여 상기 제3 전압에서 제1 전압으로 상승하며, 상기 제1 전압은 상기 제3 전압보다 높고 상기 제2 전압보다 낮은 것을 특징으로 게이트 드라이버.
  2. 제1항에 있어서,
    상기 쉬프트 신호의 레벨을 변경하고, 레벨이 변경된 결과에 따른 제1 레벨 쉬프팅 신호를 출력하는 레벨 쉬프팅부를 더 포함하는 게이트 드라이버.
  3. 제2항에 있어서, 상기 게이트 구동 신호 발생부는,
    제1 드레인, 상기 제1 레벨 쉬프팅 신호가 입력되는 제1 게이트, 상기 제2 전압이 인가되는 제1 소스를 포함하는 제1 트랜지스터;
    제2 게이트, 상기 제1 드레인에 접속되는 제2 드레인, 및 상기 제3 전압이 인가되는 제2 소스를 포함하는 제2 트랜지스터;
    제3 게이트, 상기 제1 드레인에 접속되는 제3 드레인, 및 상기 제1 전압이 인가되는 제3 소스를 포함하는 제3 트랜지스터; 및
    상기 제1 레벨 쉬프팅 신호, 상기 쉬프트 신호, 및 상기 게이트 제어 신호에 기초하여 상기 제2 트랜지스터 및 상기 제3 트랜지스터의 턴 온 및 턴 오프를 제어하는 로직 회로부를 포함하는 게이트 드라이버.
  4. 제3항에 있어서, 상기 로직 회로부는,
    상기 쉬프트 신호 및 상기 게이트 제어 신호에 기초하여, 상기 제1 레벨 쉬프팅 신호가 상기 제2 트랜지스터 및 상기 제3 트랜지스터 중 어느 하나를 턴 온시키도록 제어하는 게이트 드라이버.
  5. 제3항에 있어서, 상기 로직 회로부는,
    상기 쉬프트 신호 및 상기 게이트 제어 신호에 기초하여, 제1 로직 제어 신호 및 상기 제1 로직 제어 신호의 반전 신호인 제2 로직 제어 신호를 생성하는 로직 제어 신호 발생부;
    상기 제1 및 제2 로직 제어 신호들에 기초하여, 상기 제1 레벨 쉬프팅 신호를 상기 제2 트랜지스터의 제2 게이트에 제공하는 제1 로직부; 및
    상기 제1 및 제2 로직 제어 신호들에 기초하여, 상기 제1 레벨 쉬프팅 신호를 상기 제3 트랜지스터의 제3 게이트에 제공하는 제2 로직부를 포함하는 것을 특징으로 하는 게이트 드라이버.
  6. 제5항에 있어서, 상기 제1 로직부는,
    상기 제1 레벨 쉬프팅 신호가 입력되는 입력단, 상기 제2 게이트에 접속하는 출력단, 상기 제1 로직 제어 신호가 입력되는 제1 제어단, 및 상기 제2 로직 제어 신호가 입력되는 제2 제어단을 포함하는 제1 패스 트랜지스터; 및
    상기 제1 패스 트랜지스터의 제2 제어단에 접속되는 게이트, 상기 제3 전압이 인가되는 소스, 및 상기 제2 게이트에 접속하는 드레인을 포함하는 제1 로직 트랜지스터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  7. 제6항에 있어서, 상기 제2 로직부는,
    상기 제1 레벨 쉬프팅 신호가 입력되는 입력단, 상기 제3 게이트에 접속하는 출력단, 상기 제2 로직 제어 신호가 입력되는 제1 제어단, 및 상기 제1 로직 제어 신호가 입력되는 제2 제어단을 포함하는 제2 패스 트랜지스터; 및
    상기 제2 패스 트랜지스터의 제2 제어단에 접속되는 게이트, 상기 제1 전압이 인가되는 소스, 및 상기 제3 게이트에 접속되는 드레인을 포함하는 제2 로직 게이트를 포함하는 것을 특징으로 하는 게이트 드라이버.
  8. 제7항에 있어서,
    상기 제1 패스 트랜지스터 및 상기 제2 패스 트랜지스터 각각은,
    PMOS 트랜지스터 및 NMOS 트랜지스터를 포함하며,
    상기 제1 제어단은 상기 NMOS 트랜지스터의 게이트이고, 상기 제2 제어단은 상기 PMOS 트랜지스터의 게이트인 것을 특징으로 하는 게이트 드라이버.
  9. 제2항에 있어서, 상기 레벨 쉬프팅부는,
    상기 쉬프트 신호를 반전시키고, 반전된 결과에 따른 반전 신호를 출력하는 인버터;
    상기 반전 신호를 레벨 쉬프팅하고, 레벨 쉬프팅한 결과에 따른 상기 제1 레벨 쉬프팅 신호를 출력하는 제1 레벨 쉬프터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  10. 제2항에 있어서, 상기 레벨 쉬프팅부는,
    반전 레벨 쉬프터인 것을 특징으로 하는 게이트 드라이버.
  11. 제5항에 있어서, 상기 로직 제어 신호 발생부는,
    상기 쉬프트 신호와 상기 게이트 제어 신호를 논리합한 결과에 따른 제1 로직 신호를 출력하는 논리합 연산기;
    상기 쉬프트 신호가 입력되는 세트 단자, 및 상기 제1 로직 신호가 입력되는 리셋 단자를 포함하며, 제2 로직 신호를 출력하는 SR 플립플롭; 및
    상기 제1 로직 신호의 전압을 레벨 쉬프팅하고, 레벨 쉬프팅한 결과에 따라 상기 제1 로직 제어 신호 및 상기 제2 로직 제어 신호를 생성하는 제2 레벨 쉬프터를 포함하는 것을 특징으로 하는 게이트 드라이버.
  12. 제1항에 있어서,
    상기 쉬프트 신호의 상승 에지에 응답하여, 상기 게이트 구동 신호는 상기 제1 전압에서 상기 제2 전압으로 상승하는 것을 특징으로 하는 게이트 드라이버.
  13. 게이트 스타트 신호 및 게이트 클럭 신호에 기초하여 쉬프트 신호를 생성하는 쉬프트 레지스터; 및
    게이트 제어 신호, 및 상기 쉬프트 신호에 기초하여 게이트 구동 신호를 생성하는 게이트 구동 신호 발생부를 포함하며,
    상기 게이트 제어 신호의 상승 에지는 상기 쉬프트 신호의 제1 레벨 구간과 시간적으로 중첩되고, 상기 게이트 제어 신호의 하강 에지는 상기 쉬프트 신호의 제2 레벨 구간과 시간적으로 중첩되고, 상기 쉬프트 신호의 하강 에지는 상기 게이트 제어 신호의 제1 레벨 구간과 시간적으로 중첩되며, 상기 제1 레벨은 상기 제2 레벨보다 높고,
    상기 게이트 구동 신호는 상기 쉬프트 신호의 하강 에지에 응답하여 제2 전압에서 제3 전압으로 하강하고, 상기 게이트 제어 신호의 하강 에지에 응답하여 상기 제3 전압에서 제1 전압으로 상승하며, 상기 제1 전압은 상기 제3 전압보다 높고 상기 제2 전압보다 낮은 것을 특징으로 게이트 드라이버.
  14. 제13항에 있어서,
    상기 쉬프트 신호의 상승 에지에 응답하여, 상기 게이트 구동 신호는 상기 제1 전압에서 상기 제2 전압으로 상승하는 것을 특징으로 하는 게이트 드라이버.
  15. 게이트 라인과, 데이터 라인 및 상기 게이트 라인 및 상기 데이터 라인과 연결되는 화소를 포함하는 표시 패널;
    쉬프트 신호 및 게이트 제어 신호에 기초하여 게이트 구동 신호를 생성하고, 상기 게이트 구동 신호를 상기 게이트 라인에 제공하는 게이트 드라이버를 포함하며,
    상기 게이트 제어 신호의 상승 에지(rising edge)는 상기 쉬프트 신호의 하강 에지 이전에 발생하고, 상기 게이트 제어 신호의 하강 에지(falling edge)는 상기 쉬프트 신호의 하강 에지 이후에 발생하며,
    상기 쉬프트 신호의 하강 에지에서 상기 게이트 구동 신호는 하이 레벨에서 제1 로우 레벨로 하강한 후, 상기 게이트 제어 신호의 하강 에지에서 상기 제1 로우 레벨에서 제2 로우 레벨로 상승하는 것을 특징으로 하는 표시 장치.
  16. 제15항에 있어서,
    게이트 스타트 신호 및 게이트 클럭 신호에 기초하여, 상기 게이트 구동 신호를 생성하는 타이밍 컨트롤러를 더 포함하는 것을 특징으로 하는 표시 장치.
  17. 제15항에 있어서,
    상기 데이터 라인을 구동하는 데이터 드라이버를 더 포함하는 것을 특징으로 하는 표시 장치.
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