CN117198221A - 一种数据存储电路、硅基显示面板及显示装置 - Google Patents

Abstract

本发明公开了一种数据存储电路、硅基显示面板及显示装置，一种数据存储电路，数据存储电路包括至少一个数据存储子模块；数据存储子模块包括第一开关、第二开关、第三开关、电容单元和第一运算放大器；第一开关的一端数据存储电路的输入端电连接，第一开关的另一端与电容单元电连接于第一节点，电容单元还与第一运算放大器的第一输入端电连接于第二节点，第一运算放大器的输出端电连接于第三节点；第二开关电连接于第一节点和第三节点之间，第三开关电连接于第二节点和第三节点之间。以上技术方案，可以提高数据存储电路输出的数据信号的稳定性。

Description

一种数据存储电路、硅基显示面板及显示装置

技术领域

本发明涉及显示技术领域，尤其涉及一种数据存储电路、硅基显示面板及显示装置。

背景技术

随着显示技术的快速发展，显示面板的显示要求也越来越高，尤其是对显示面板的显示品质的要求越来越高。

现有的显示面板中，显示面板中的子像素一般采用阵列排布，逐行加载数据信号实现显示。数据驱动芯片在将数据信号写入至子像素的过程中，会将数据信号经过数据存储电路进行存储，以提高充电速率。然而，若数据存储电路的稳定性较差，将导致写入至子像素的数据信号发生变化，从而影响显示面板的显示品质。

发明内容

本发明提供一种数据存储电路、硅基显示面板及显示装置，以提高数据存储电路输出的数据信号的稳定性，进而保证采用该数据存储电路的硅基显示面板的显示均一性，提高显示效果。

第一方面，本发明实施例提供了一种数据存储电路，所述数据存储电路包括至少一个数据存储子模块；所述数据存储子模块包括第一开关、第二开关、第三开关、电容单元和第一运算放大器；所述第一开关的一端与所述数据存储电路的输入端电连接，所述第一开关的另一端与所述电容单元电连接于第一节点，所述电容单元还与所述第一运算放大器的第一输入端电连接于第二节点，所述第一运算放大器的输出端电连接于第三节点；所述第二开关电连接于所述第一节点和所述第三节点之间，所述第三开关电连接于所述第二节点和所述第三节点之间。

第二方面，本发明实施例提供了一种硅基显示面板，包括硅基衬底以及设置于所述硅基衬底上的多个阵列排布的子像素以及多条数据线；位于同一列的至少部分所述子像素与同一所述数据线电连接；

所述硅基显示面板还包括设置于所述硅基衬底上的数据驱动模块、数据存储模块和数据写入模块；

所述数据驱动模块用于提供对应所述多条数据线的数据信号；

所述数据存储模块用于存储并控制所述数据信号传输至所述数据写入模块；

所述数据写入模块用于控制所述数据信号写入所述多条数据线；

所述数据存储模块包括两个数据存储子模块，两个所述数据存储子模块分别为第一数据存储子模块和第二数据存储子模块；所述第一数据存储子模块和所述第二数据存储子模块均包括第一开关、第二开关、第三开关、电容单元和第一运算放大器；所述第一开关的一端与所述数据存储模块的输入端电连接，所述第一开关的另一端与所述电容单元的第一端电连接于第一节点，所述电容单元的第二端与所述第一运算放大器的第一输入端电连接于第二节点，所述第一运算放大器的输出端电连接于第三节点；所述第二开关电连接于所述第一节点和所述第三节点之间，所述第三开关电连接于所述第二节点和所述第三节点之间；

与同一条所述数据线电连接的且相邻的两行所述子像素中，位于前一行的所述子像素为第n行子像素，位于后一行的所述子像素为第n+1行子像素；n为正整数；所述第一数据存储子模块用于控制所述第n行子像素的数据信号传输至所述数据写入模块；所述第二数据存储子模块用于控制所述第n+1行子像素的数据信号传输至所述数据写入模块。

第三方面，本发明实施例提供了一种显示装置，包括如第二方面所述的硅基显示面板。

本发明提供的方案，通过设置数据存储子模块包括第一开关、第二开关、第三开关、电容单元和第一运算放大器；第一开关的一端与数据存储电路的输入端电连接，第一开关的另一端与电容单元电连接于第一节点，电容单元还与第一运算放大器的第一输入端电连接于第二节点，第一运算放大器的输出端电连接于第三节点；第二开关电连接于第一节点和第三节点之间，第三开关电连接于第二节点和第三节点之间，如此设置数据存储电路中数据存储子模块的工作过程包括第一时段和第二时段，在第一时段内，所述第一开关和所述第三开关导通，所述第二开关断开，控制所述数据存储电路的输入端接收的数据信号写入至所述第一节点，并存储至所述电容单元，并使所述第二节点与所述第三节点的电压相同；在所述第二时段，所述第一开关和所述第三开关断开，所述第二开关导通，以使所述第一节点与所述第三节点的电压相同。由于电容单元两端的第一节点和第二节点的电压相对稳定，使得最终提供至第三节点的数据信号保持恒定，进而能够保证数据存储电路的输出端输出的数据信号的稳定性，如此，可以提高采用该数据存储电路的硅基显示面板的显示均一性，进而提高显示品质。

应当理解，本部分所描述的内容并非旨在标识本发明的实施例的关键或重要特征，也不用于限制本发明的范围。本发明的其它特征将通过以下的说明书而变得容易理解。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图做一简单地介绍，显而易见地，下面描述中的附图虽然是本发明的一些具体的实施例，对于本领域的技术人员来说，可以根据本发明的各种实施例所揭示和提示的器件结构，驱动方法和制造方法的基本概念，拓展和延伸到其它的结构和附图，毋庸置疑这些都应该是在本发明的权利要求范围之内。

图1为现有的一种数据存储电路的结构示意图；

图2为本发明实施例提供的一种数据存储电路的结构示意图；

图3为本发明实施例提供的一种数据存储子模块的工作时序图；

图4为本发明实施例提供的一种硅基显示面板的结构示意图；

图5为本发明实施例提供的另一种硅基显示面板的结构示意图；

图6为图5所示硅基显示面板的数据驱动时序图；

图7为本发明实施例提供的另一种硅基显示面板的结构示意图；

图8为图7所示硅基显示面板的数据驱动时序图；

图9为本发明实施例提供的另一种硅基显示面板的结构示意图；

图10为图9所示硅基显示面板的数据驱动时序图；

图11为本发明实施例提供的另一种硅基显示面板的结构示意图；

图12为图11所示硅基显示面板的数据驱动时序图；

图13为本发明实施例提供的一种显示装置的结构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚，以下将参照本发明实施例中的附图，通过实施方式清楚、完整地描述本发明的技术方案，显然，所描述的实施例是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例所揭示和提示的基本概念，本领域的技术人员所获得的所有其他实施例，都属于本发明保护的范围。

图1为现有的一种数据存储电路的结构示意图，数据存储电路01’的数据存储模块10’包括第一开关单元K1’、第二开关单元K2’和存储电容C’，存储电容C’的上极板耦接于第一开关单元K1’和第二开关单元K2’之间，存储电容C’的下极板接地连接。具体的，在第一开关单元K1’导通时，数据存储电路01’的输入端IN’将接收的数据信号写入至存储电容C’，在第二开关单元K2’ 导通时，存储电容C’将存储的数据信号传输至数据存储电路01’的输出端OUT’，以使数据信号能够进一步的通过数据线写入至显示面板中的子像素。然而，由于存储电容C’的下极板接地连接，使得存储电容C’存储的数据信号容易受接地信号GND的影响而出现波动，此外，存储电容C’存储的数据信号还会受到数据存储电路01’的输出端OUT’电压波动的影响而出现波动，从而导致最终写入至显示面板的各个子像素的数据信号会存在差异，进而导致显示面板的显示均一性较差，降低显示品质。

基于此，本发明实施例提供了一种数据存储电路，数据存储电路包括至少一个数据存储子模块；数据存储子模块包括第一开关、第二开关、第三开关、电容单元和第一运算放大器；第一开关的一端与数据存储电路的输入端电连接，第一开关的另一端与电容单元电连接于第一节点，电容单元还与第一运算放大器的第一输入端电连接于第二节点，第一运算放大器的输出端电连接于第三节点；第二开关电连接于第一节点和第三节点之间，第三开关电连接于第二节点和第三节点之间。

采用上述结构的数据存储子模块，可以控制其在第一时段，第一开关和第三开关导通，第二开关断开，控制数据存储电路的输入端接收的数据信号写入至第一节点，并存储至电容单元，并使第二节点与第三节点的电压相同；在第二时段，第一开关和第三开关断开，第二开关导通，以使第一节点与第三节点的电压相同，由于电容单元两端的第一节点和第二节点的电压相对稳定，使得最终提供至第三节点的数据信号保持恒定，进而能够保证数据存储电路的输出端输出的数据信号的稳定性，如此，可以提高采用该数据存储电路的硅基显示面板的显示均一性，进而提高显示品质。

以上是本申请的核心思想，下面将结合本发明实施例中的附图，对本发明实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本发明一部分实施例，而不是全部的实施例。基于本发明中的实施例，本领域普通技术人员在没有做出创造性劳动前提下，所获得的所有其他实施例，都属于本发明保护的范围。

图2为本发明实施例提供的一种数据存储电路的结构示意图，如图2所示，数据存储电路01包括至少一个数据存储子模块101；数据存储子模块101包括第一开关11、第二开关122、第三开关123、电容单元13和第一运算放大器121。第一开关11的一端与数据存储电路01的输入端IN电连接，第一开关11的另一端与电容单元13的第一端电连接于第一节点N1，电容单元13的第二端与第一运算放大器121的第一输入端电连接于第二节点N2，第一运算放大器121的输出端电连接于第三节点N3。第二开关122电连接于第一节点N1和第三节点N3之间，第三开关123电连接于第二节点N2和第三节点N3之间。

继续参考图2，第一开关11可以控制数据存储电路01的输入端IN接收的数据信号传输至电容单元13的传输路径的导通或断开，当第一开关11导通时，可以使得数据存储电路01的输入端IN接收的数据信号写入至第一节点N1，并存储至电容单元13。第二开关122控制第一节点N1和第三节点N3之间的导通或者断开，也就是控制电容单元13的第一端和第一运算放大器121的输出端之间是电性连接还是断开，当第二开关122导通时，第一节点N1和第三节点N3的电压相同。第三开关123控制第二节点N2和第三节点N3之间的导通或者断开，也就是控制电容单元13的第二端和第一运算放大器121的输出端之间是电性连接还是断开，当第三开关123导通时，第二节点N2和第三节点N3的电压相同。

数据存储子模块101的工作过程包括第一时段和第二时段。在第一时段，第一开关11和第三开关123导通，第二开关122断开，以控制数据存储电路101的输入端IN接收的数据信号写入至第一节点N1并存储至电容单元13，并且使第二节点N2与第三节点N3的电压相同；在第二时段，第一开关11断开、第三开关123断开，第二开关122导通，以使第一节点N1与第三节点N3的电压相同。

继续参考图2，第一运算放大器121的第一输入端为反向输入端；第一运算放大器121包括第二输入端，第二输入端为同相输入端并与参考电压源Vref1电连接。其中，参考电压源Vref1提供的参考电压为vref1。

具体的，在第一时段内，第一开关11导通，可以使得数据存储电路01的输入端IN接收的数据信号写入至第一节点N1，并存储至电容单元13；同时，第三开关123也导通，使得第二节点N2和第三节点N3之间短路，进而使得第二节点N2与第三节点N3的电压相同，则第一运算放大器121输出端的电压等于vref1+Vos，其中，Vos为第一运算放大器121的失调电压，即第二节点N2与第三节点N3的电压均为vref1+Vos；此时，第二开关122断开，第一节点N1和第三节点N3的电位互不影响。在第二时段内时，第一开关11断开，第二开关122导通，同时第三开关123断开，使得第一节点N1与第三节点N3之间短路，进而使得第一节点N1与第三节点N3的电压相同，由于第一节点N1的电压为写入的数据信号的电压，使得第一节点N1的数据信号传输至第三节点N3，即第三节点N3的电压也为数据信号的电压，而第二节点N2电压维持不变，即为vref1+Vos。如此，使得电容单元13存储的数据信号最终可以稳定的传输至第三节点N3，且不会受到第一运算放大器121的失调电压的影响，提高数据存储电路01输出的数据信号的稳定性，以提高采用该数据存储电路01的硅基显示面板的显示均一性以及显示品质。

示例性的，以第一开关11、第二开关122和第三开关123的导通信号均为高电平，第一开关11、第二开关122和第三开关123的断开信号均为低电平为例，图3为本发明实施例提供的一种数据存储子模块的工作时序图，结合参考图2和图3，第一开关11的控制信号为k1，第二开关122的控制信号为k2，第三开关123的控制信号为k3。

在T0时刻至T1时刻之间的时间段为电容初始化时段，第一开关11断开，第二开关122和第三开关123均导通，从而使得第一节点N1、第二节点N2和第三节点N3的电压均相等，可以为第一电压，此时第一运算放大器121输出端的电压等于vref1+Vos，即第一电压为vref1+Vos。此时第一节点N1、第二节点N2和第三节点N3的电压均相等且等于vref1+Vos。电容单元13的第一端和第一节点N1连接，电容单元13的第二端和第二节点N2连接，此时，电容单元13的第一端和第二端的电位相等、电位差为零，对电容单元13进行了初始化，消除了电容单元13在T0时刻之前的电位差的影响。

在T1时刻至T2时刻之间的时间段，即第一时段T10，第一开关11和第三开关123均导通，第二开关122断开，使得数据存储电路01的输入端IN接收的数据信号写入至第一节点N1，并存储至电容单元13，并且第二节点N2和第三节点N3之间短路，进而使得第二节点N2与第三节点N3的电压相同并为第一电压，即保持为第一运算放大器121输出端的电压等于vref1+Vos。

在T2时刻至T3时刻之间的时间段，第一开关11和第二开关122均断开，第三开关123导通，使得第二节点N2和第三节点N3的电压维持在第一电压，即vref1+Vos，并且第一节点N1的电压保持为数据信号的电压。

在T3时刻至T4时刻之间的时间段，第一开关11、第二开关122和第三开关123均断开，进一步使得电容单元13两端的电压保持不变。

在T4时刻至T5时刻之间的时间段，即第二时段T20，第二开关122导通，第一开关11和第三开关123断开，使得第一节点N1与第三节点N3之间短路，进而使得第一节点N1与第三节点N3的电压相同，由于第一节点N1的电压为写入的数据信号的电压，使得第一节点N1的数据信号传输至第三节点N3，即第三节点N3的电压也为数据信号的电压，而第二节点N2电压维持不变为第一电压vref1+Vos。

如此，通过在不同时段控制第一开关11、第二开关122和第三开关123的通断状态的切换，可使得电容单元13存储的数据信号最终可以稳定的传输至第三节点N3且不会受到第一运算放大器121的失调电压的影响，提高数据存储电路01输出的数据信号的稳定性，进而能够保证数据存储电路01的输出端OUT输出的数据信号是稳定的，提高了数据存储电路01输出的数据信号的稳定性，如此，可以提高采用该数据存储电路01的显示面板的显示均一性，提高显示品质。

可选地，第一运算放大器121可以为跨导第一运算放大器，跨导第一运算放大器具有高频性能好、大信号下的转换速率高，同时电路结构简单，电源电压和功耗都较低的特点，易与其他电路集成设置。

可选地，第一开关11、第二开关122和第三开关123为金属氧化物场效晶体管或者其他元件，此处不做具体限定。

基于同一发明构思，本发明实施例还提供了一种硅基显示面板，图4为本发明实施例提供的一种硅基显示面板的结构示意图，硅基显示面板100包括硅基衬底110以及设置于硅基衬底110上的多个阵列排布的子像素P、以及多条数据线D；位于同一列的至少部分子像素P与同一数据线D电连接；硅基显示面板100还包括设置于硅基衬底110上的数据驱动模块20、数据存储模块10和数据写入模块30。数据驱动模块20用于提供各子像素P的数据信号；数据存储模块10用于存储并控制数据信号传输至数据写入模块30，其中，数据存储模块10包括多个如上所述的数据存储子模块101，数据写入子模块30用于控制数据信号写入至与数据线D以及和其电连接的各子像素P中。

硅基显示面板100是采用硅基作为衬底，数据存储电路10和子像素P均设置于硅基衬底上。可选的，本实施例提供的硅基显示面板为硅基液晶显示面板或硅基有机发光显示面板。其中，子像素P可以包括红色子像素、绿色子像素和蓝色子像素等，可根据实际需求进行设置，此处不做限定。

参考图5所示，图5为本发明实施例提供的另一种硅基显示面板的结构示意图，具体地，数据存储模块10包括两个数据存储子模块101，两个数据存储子模块101分别为第一数据存储子模块101A和第二数据存储子模块101B。第一数据存储子模块101A和第二数据存储子模块101B均包括第一开关11、第二开关122、第三开关123、电容单元13和第一运算放大器121。第一开关11的一端与数据存储电路10的输入端电连接，第一开关11的另一端与电容单元13的第一端电连接于第一节点N1，电容单元13的第二端还与第一运算放大器12的第一输入端电连接于第二节点N2，第一运算放大器121的输出端电连接于第三节点N3；第二开关122电连接于第一节点N1和第三节点N3之间，第三开关123电连接于第二节点N2和第三节点N3之间。第一运算放大器121的第一输入端为反向输入端；第一运算放大器121包括第二输入端，第二输入端为同相输入端并与参考电压源Vref1电连接。其中，参考电压源提供的参考电压为vref1。

与同一条数据线D电连接的且相邻的两个子像素P中，位于前一行的子像素P为第n行子像素P，位于后一行的子像素P为第n+1行子像素P；n为正整数；第一数据存储子模块101A用于控制第n行子像素P的数据信号传输至数据写入模块30；第二数据存储子模块101B用于控制第n+1行子像素P的数据信号传输至数据写入模块30。即，在图5所示结构中，设置第一数据存储子模块101A和第二数据存储子模块101B对应同一数据线D上的多个子像素的数据信号传输。

参考图5和图6，图6为图5所示硅基显示面板的数据驱动时序图，以控制第一开关11、第二开关122和第三开关123的导通信号均为高电平、断开信号均为低电平为例进行说明。第一数据存储子模块101A中，第一开关11的控制信号为k1，第二开关122的控制信号为k2，第三开关123的控制信号为k3；第二数据存储子模块101B中，第一开关11的控制信号为k1′，第二开关122的控制信号为k2′，第三开关123的控制为k3′；HS表示行同步信号，行同步信号的一个周期（例如t0时刻至t5时刻之间的时间段T）代表扫描一行子像素的时间；Scan(n)表示第n行扫描信号，Scan(n+1)表示第n+1行扫描信号，当Scan(n)为低电平时表示正在扫描第n行，即驱动第n行子像素P打开，以使数据信号写入至第n行子像素P。

同一根数据线上，第n行子像素P的数据驱动过程可以包括第一阶段t10_A和第二阶段t20_A，并由第一数据存储子模块101A完成数据存储和传输，第n+1行子像素P的数据驱动过程可以包括第一阶段t10_B和第二阶段t20_B，并由第二数据存储子模块101B完成数据存储和传输。其中，第n行子像素P的数据驱动过程中的第二阶段t20_A包括第n+1行子像素P的数据驱动过程中的第一阶段t10_B。

当显示面板的分辨率较高时，通过设置第n行子像素P的数据驱动过程中的第二阶段t20和第n+1行子像素P的数据驱动过程中的第一阶段t10交叠，使得在第一数据存储子模块101A向数据写入模块30传输第n行子像素P的数据信号，可同时使数据驱动模块20向第二数据存储子模块101B写入第n+1行子像素P的数据信号，如此，可实现高分辨率硅基显示面板100的数据驱动，解决分辨率和驱动时间之间的矛盾。

为便于理解，结合图3和图6，子像素P数据驱动过程的第一阶段t10与数据存储子模块101的工作过程的第一时段T10存在交叠，子像素P数据驱动过程的第二阶段t20与数据存储子模块101的工作过程的第二时段T20存在交叠。例如，第n行的子像素P数据驱动过程的第一阶段t10_A与第一数据存储子模块101A的工作过程的第一时段T10存在交叠，第n行的子像素P数据驱动过程的第二阶段t20_A与第一数据存储子模块101A的工作过程的第二时段T20存在交叠；同理，第n+1行的子像素P数据驱动过程的第一阶段t10_B与第二数据存储子模块101B的工作过程的第一时段T10存在交叠，第n+1行的子像素P数据驱动过程的第二阶段t20_B与第二数据存储子模块101B的工作过程的第二时段T20存在交叠。

参考图6，下面以第n行子像素P的数据驱动过程为例进行详细描述。

参考图5和图6，在t0时刻至t1时刻之间的时间段，在第一数据存储子模块101A中，第一开关11断开，第二开关122和第三开关123均导通，从而使得第一节点N1、第二节点N2和第三节点N3的电压均相等，维持在第一电压，第一运算放大器121输出端的电压等于vref1+Vos，即第一电压为第一运算放大器121输出的电压vref1+Vos。此时第一节点N1、第二节点N2和第三节点N3的电压均相等且等于vref1+Vos。电容单元13的第一端和第一节点N1连接，电容单元13的第二端和第二节点N2连接，此时，电容单元13的第一端和第二端的电位相等、电位差为零，对电容单元13进行了初始化，消除了电容单元13在t0时刻之前的电位差的影响。t0时刻至t1时刻可以为电容单元13的初始化阶段。

在t1时刻至t2时刻之间的时间段，即第一阶段t10_A，Scan(n)处于高电平状态，第n行子像素P未打开，数据驱动模块20提供的数据信号可先写入用于传输第n行子像素P的数据信号的数据存储子模块101A。此时，第一数据存储子模块101A的第一开关11和第三开关123均导通，第二开关122断开，使得数据存储模块10的输入端IN接收的数据信号写入至第一节点N1，并存储至电容单元13，并且第二节点N2和第三节点N3之间短路，进而使得第二节点N2与第三节点N3的电压相同并同为第一电压，即保持为第一运算放大器121输出端的电压等于vref1+Vos。

在t2时刻至t3时刻之间的时间段，第一开关11和第二开关122均断开，第三开关123导通，使得第二节点N2和第三节点N3的电压维持在第一电压，即vref1+Vos，并且第一节点N1的电压保持为数据信号的电压。

在t3时刻至t4时刻之间的时间段，第一开关11、第二开关122和第三开关123均断开，进一步使得电容单元13两端的电压保持不变。

在t4时刻至t5时刻之间的时间段，第二开关122导通，第一开关11和第三开关123断开，使得第一节点N1与第三节点N3之间短路，进而使得第一节点N1与第三节点N3的电压相同，由于第一节点N1的电压为写入的数据信号的电压，使得第一节点N1的数据信号传输至第三节点N3，即第三节点N3的电压也为数据信号的电压，而第二节点N2电压维持不变，即为vref1+Vos。

在t5时刻至t6时刻之间的时间段，即第二时段t20_A，此时，第二开关122保持导通，第一开关11和第三开关123均保持断开，Scan(n)处于低电平状态，第n行子像素P打开，第一数据存储子模块101A将第三节点N3的数据信号传输至数据写入模块30，以使数据写入模块30在此阶段将数据信号写入与第n行子像素P电连接的数据线D，数据线D将数据信号传输至第n行子像素P中和该数据线D连接的子像素P。

如此，可以使得第一数据存储子模块101A将存储的数据信号最终稳定地传输至第三节点N3及数据线D，且不会受到第一运算放大器121的失调电压的影响，提高第一数据存储子模块101A输出的数据信号的稳定性，进而保证最终写入各个子像素P的数据信号一致，以提高硅基显示面板的显示均一性以及显示品质。

基于相同的原理，对于第n+1行子像素P的驱动过可参考上文描述，此处不再详细赘述。继续参考图6，同一子像素P的数据驱动过程中，第三开关123导通的终止时刻t3位于第二开关122导通的起始时刻t4之前。

可以理解的是，第三开关123在第一阶段t10内导通，目的是使第二节点N2和第三节点N3的电压相同，避免第二节点N2的电压波动而使得第一节点N1的电压在电容单元13的耦合作用下出现偏差，进而影响后续在第二开关122导通时，第一节点N1传输至第三节点N3的数据信号的稳定性。具体地，第二节点N2的电压波动使得第一节点N1的电压在电容单元13的耦合作用下出现偏差是指，若在第二开关122导通时，第三开关123还未断开，将会使得第一节点N1和第二节点N2之间短路，此时，第一节点N1、第二节点N2和第三节点N3的电压均相同，使得第一节点N1的数据信号与第一运算放大器121输出的电压（即vref1+Vos）会存在叠加或相互影响，若此时，第一开关11处于断开状态，将会使得第一运算放大器121输出的电压（即vref1+Vos）传输至第一节点N1，进而在第三开关123断开后，第一节点N1和第三节点N3的电压相同，且均为vref1+Vos，而不是数据信号的电压。

继续参考图6，子像素P的数据驱动过程还包括位于第一阶段t10与第二阶段t20之间的电压保持阶段，即指t2时刻至t4时刻之间的时间段。在t2时刻至t3时刻之间的时间段，第一开关11和第二开关122均断开，第三开关123导通，使得第二节点N2和第三节点N3的电压维持在第一电压，即vref1+Vos，并且第一节点N1的电压保持为数据信号的电压。在t3时刻至t4时刻之间的时间段内，第一开关11、第二开关122和第三开关123均断开，进一步使得电容单元13两端的电压保持不变。

在本实施例中，数据写入模块30可以包括一个数据写入子模块，也可以是包括两个独立的数据写入子模块，可根据实际需求进行设置。

在一可选的实施例中，图7为本发明实施例提供的另一种硅基显示面板的结构示意图，如图7所示，第一数据存储子模块101A和第二数据存储子模块101B均与数据写入模块30中的同一数据写入子模块301电连接于第三节点N3；每个数据存储子模块101还包括第四开关14，第四开关14电连接于第三节点N3与第一运算放大器121的输出端之间；第一数据存储子模块101A的第四开关14用于在同一数据线的第n行子像素的数据驱动过程中的第二阶段内导通；第二数据存储子模块101B的第四开关14用于在同一数据线的第n+1行子像素的数据驱动过程中的第二阶段内导通。

具体的，同一数据线D上，在第n行的子像素P的数据驱动过程中的第一阶段，数据驱动模块20将第n行子像素P的数据写入第一数据存储子模块101A进行存储时，此时，第一数据存储子模块101A和第二数据存储子模块101B中的第四开关14均断开，且第二数据存储子模块101B中第一开关11也断开。在第n行的子像素P的数据驱动过程中的第二阶段，第一数据存储子模块101A的第四开关14导通，以将第一数据存储子模块101A存储的数据信号传输至第一数据写入子模块301A，使得第一数据写入子模块301A将接收的数据信号写入至该数据线以及第n行子像素P。

同理，在同一数据线的第n+1行的子像素P的数据驱动过程中的第一阶段，第二数据存储子模块101B的第四开关14断开，而在第n+1行的子像素P的数据驱动过程中的第二阶段，第二数据存储子模块101B的第四开关14导通。

由此可知，由于第一数据存储子模块101A和第二数据存储子模块101B均与同一数据写入子模块301电连接，各数据存储子模块101需要分时向数据写入子模块301传输数据信号，如此，需要控制各数据存储子模块101中的第四开关14仅在数据存储子模块101需要向数据写入子模块301传输数据信号的第二阶段才会导通，避免向各子像素写入错误的数据信号而影响硅基显示面板的正常显示。

继续参考图7，数据写入子模块301包括第二运算放大器3011和第五开关3012；第五开关3011连接于第三节点N3和第二运算放大器3011的同相输入端之间；第二运算放大器3011的反相输入端与第二运算放大器3011的输出端电连接；第二运算放大器3011的输出端还与数据线D电连接。

进一步的，数据写入子模块301还包括第六开关3013；第六开关3013电连接于预充电压信号端Vref2与第二运算放大器3011的同相输入端之间；第六开关3013用于在第一阶段t10的起始时刻至第一子阶段t21的终止时刻之间的时间内导通，以使预充电压信号端Vref2的预充电压信号vref2提供至第二运算放大器3011的同相输入端。

具体的，参考图7和图8，图8为图7所示硅基显示面板的数据驱动时序图，子像素P的数据驱动过程的第二阶段t20包括连续第一子阶段t21和第二子阶段t22；第一子阶段t21位于第一阶段t10与第二子阶段t22之间；第五开关3012用于在第一子阶段t21中断开，以及在第二子阶段t22中导通，以控制第三节点N3的信号传输至第二运算放大器3011的同相输入端。示例性的，以控制第一开关11、第二开关122、第三开关123、第四开关14、第五开关3012和第六开关3013的导通信号均为高电平、断开信号均为低电平为例进行说明。第一数据存储子模块101A中，第一开关11的控制信号为k1，第二开关122的控制信号为k2，第三开关123的控制信号为k3，第四开关14的控制信号为k4；第二数据存储子模块101B中，第一开关11的控制信号为k1’，第二开关122的控制信号为k2’，第三开关123的控制为k3’，第四开关14的控制信号为k4’；数据写入子模块301中第五开关3012的控制信号为k5，第六开关3013的控制信号为k6；Scan(n)表示第n行扫描信号，Scan(n+1)表示第n+1行扫描信号；同一根数据线上，第n行子像素P的数据驱动过程可以包括第一阶段t10_A和第二阶段t20_A，并由第一数据存储子模块101A完成数据存储和传输，第n+1行子像素P的数据驱动过程可以包括第一阶段t10_B和第二阶段t20_B，并由第二数据存储子模块101B完成数据存储和传输。

如图所示，示例性地，在第n行子像素P的数据驱动过程的第二阶段t20_A包括连续第一子阶段t21_A和第二子阶段t22_A，第五开关3012用于在第一子阶段t21_A中断开，以及在第二子阶段t22_A中导通；在第一子阶段t21_A中，虽然第一数据写入子模块301A的第四开关14导通，但是第一数据写入子模块301A中的第三节点N3的信号不能传输至数据写入子模块301；在第二子阶段t22_A，第四开关14导通仍然导通，第五开关3012也导通，以控制第三节点N3的信号传输至第二运算放大器3011的同相输入端。第六开关3013用于在第一阶段t10_A的起始时刻至第一子阶段t21_A的终止时刻之间的时间内导通，以使预充电压信号端Vref2的预充电压信号vref2提供至第二运算放大器3011的同相输入端。即，当第三节点N3的信号未传输至第二运算放大器3011的同相输入端时，控制预充电压信号vref2提供至第二运算放大器3011的同相输入端。其他过程可参考上文其他实施例的描述，此处不再详细赘述。

可选的，图9为本发明实施例提供的另一种硅基显示面板的结构示意图，图10为图9所示硅基显示面板的数据驱动时序图，结合参考图9和图10所示，数据线D包括第一数据线D1和第二数据线D2；同一列子像素P中，位于奇数行的子像素P与第一数据线D1电连接，位于偶数行的子像素P与第二数据线D2电连接；数据写入模块30包括两个数据写入子模块301，分别为第一数据写入子模块301A和第二数据写入子模块301B，第一数据写入子模块301A分别与第一数据存储子模块101A和第一数据线D1电连接，第二数据写入子模块301B分别与第二数据存储子模块101B和第二数据线D2电连接。

继续参考图9，第一数据写入子模块301A和第二数据写入子模块301B均包括第二运算放大器3011和第五开关3012；第五开关3011分别与第三节点N3和第二运算放大器3011的同相输入端电连接；第二运算放大器3011的反相输入端与第二运算放大器3011的输出端电连接；第二运算放大器3011的输出端与数据线D电连接。另外，图9所示结构中，数据存储子模块101中也未设置第四开关。

进一步的，数据写入子模块301还包括第六开关3013；第六开关3013电连接于预充电压信号端Vref2与第二运算放大器3011的同相输入端之间；第六开关3013用于在第一阶段t10的起始时刻至第一子阶段t21的终止时刻之间的时间内导通，以使预充电压信号端Vref2的预充电压信号vref2提供至第二运算放大器3011的同相输入端。

示例性的，以第n行为奇数行，第n+1行为偶数行为例，参考图10，第n行子像素P的数据驱动过程可以包括第一阶段t10_A和第二阶段t20_A，第n+1行子像素P的数据驱动过程可以包括第一阶段t10_B和第二阶段t20_B。

在第n行的子像素P的数据驱动过程中的第一阶段t10_A，数据驱动模块20将第n行子像素P的数据写入第一数据存储子模块101A进行存储，此时，第二数据存储子模块101B与数据驱动模块20之间的路径断开，即第二数据存储子模块101B的第一开关11断开，避免数据驱动模块20将第n行子像素P的数据写入第二数据存储子模块101B。

在第n行的子像素P的数据驱动过程中的第二阶段t20_A，第一数据存储子模块101A将存储的数据信号传输至第一数据写入子模块301A，以使第一数据写入子模块301A将接收的数据信号写入至第一数据线D1以及第n行子像素P。由于在第n行的子像素P的数据驱动过程中的第二阶段t20_A，第一数据存储子模块101A与数据驱动模块20之间的路径断开，即第一数据存储子模块101A的第一开关11断开，而第二数据存储子模块101B的第一开关11导通，使得数据驱动模块20将第n+1行子像素P的数据写入第二数据存储子模块101B进行存储，以在扫描信号在扫描第n+2行时，第二数据存储子模块101B将存储的数据信号传输至第二数据写入子模块301B，使得第二数据写入子模块301B将接收的数据信号写入至第二数据线D2以及第n+1行子像素P。可以理解的是，在扫描信号在扫描第n+2行时，数据驱动模块20会将第n+2行子像素P的数据重新写入第一数据存储子模块101A并进行存储，此时，第二数据存储子模块101B与数据驱动模块20之间的路径断开，即第二数据存储子模块101B的第一开关11断开。如此，可依次对各行子像素P写入数据信号，完成一帧显示面画面的显示，同时，可以提高各行子像素P写入数据信号的时长，保证数据信号写入子像素P是准确性，提高显示品质。

继续参考图9和10，第一数据写入子模块301A中的第六开关3013和第二数据写入子模块301B中的第五开关3012可由同一信号k7控制通断，第一数据写入子模块301A中的第五开关3012和第二数据写入子模块301B中的第六开关3013可由同一信号k8控制通断，当数据驱动模块20将数据信号存储至第一数据存储子模块101A时，k7为高电平，k8为低电平，然后在第一数据存储子模块101A将存储的数据信号传输至第一数据写入子模块301A时，k7为低电平，k8为高电平。具体驱动过程此处不再详细赘述，可参考上文描述。

继续参考图8或图10，同一个数据写入子模块301中，第五开关3012导通的起始时刻位于第六开关3013断开的终止时刻之后。

具体的，若第五开关3012导通时，第六开关3013仍处于导通状态，将使得第二运算放大器3011的同相输入端接收的信号为数据存储子模块101提供的数据信号和预充电压信号端Vref2的预充电压信号vref2叠加后的电压信号，从而导致最终写入子像素P是数据信号出现错误而影响硅基显示面板的正常显示。如此，在第六开关3013导通时，需保证第五开关3012断开， 且在第六开关3013断开之后，才能使第五开关3012导通，以避免影响写入子像素P的数据信号的准确性，提升显示效果。

在上述任一实施例的基础上，可选地，第一开关11、第二开关122和第三开关123为金属氧化物场效晶体管或者其他元件，此处不做具体限定。

可选地，第一运算放大器121可以为跨导第一运算放大器，跨导第一运算放大器具有高频性能好、大信号下的转换速率高，同时电路结构简单，电源电压和功耗都较低的特点，易与其他电路集成设置。

数据驱动模块20可以是驱动芯片或者集成在硅基显示面板100内的驱动电路，此处不做具体限定。可以理解的，子像素P的数据驱动过程可以指数据信号依次通过数据驱动模块20、数据存储模块10、数据写入模块30、数据线D写入至子像素P的整个过程。在此过程中，数据存储模块10可实现对数据驱动模块20提供的数据信号进行存储，一方面可提高写入至数据写入模块30的数据信号的稳定性，另一方面，当数据存储模块10包括多个数据存储子模块101时，可以使得数据驱动模块20在较短的时间内，完成对多个数据存储子模块101写入不同的数据信号，利于提高子像素P的充电速率，实现对高分辨硅基显示面板的驱动。

可选的，硅基显示面板可以包括多个数据存储模块10，各数据存储模块10与同一数据驱动模块20电连接；数据驱动模块20用于分时提供各子像素P的数据信号。

示例性的，以数据驱动模块20同时与三个数据存储模块10电连接，其中，数据存储模块10包括两个数据存储子模块101，数据写入模块30包括两个数据写入子模块，以及与同一列子像素P电连接的数据线D包括第一数据线D1和第二数据线D2，同一列子像素P中，位于奇数行的子像素P与第一数据线D1电连接，位于偶数行的子像素P与第二数据线D2电连接，其中，两个数据存储子模块101分别为第一数据存储子模块101A和第二数据存储子模块101B，两个数据写入子模块分别为第一数据写入子模块301A和第二数据写入子模块301B为例，图11为本发明实施例提供的另一种硅基显示面板的结构示意图，如图11所示，三列子像素P中，第一列子像素为第一子像素P1、第二列子像素为第二子像素P2以及，第三列子像素为第三子像素P3。

图12为图11所示硅基显示面板的数据驱动时序图，结合参考图11和图12所示，第n行子像素P的数据驱动过程可以包括第一阶段t10_A和第二阶段t20_A，第n+1行子像素P的数据驱动过程可以包括第一阶段t10_B和第二阶段t20_B。第一数据存储子模块101A中，第一开关11的控制信号为k1，第二开关122的控制信号为k2，第三开关123的控制信号为k3，第四开关14的控制信号为k4；第二数据存储子模块101B中，第一开关11的控制信号为k1’，第二开关122的控制信号为k2’，第三开关123的控制信号为k3’；第一数据写入子模块301A中的第六开关3013和第二数据写入子模块301B中的第五开关3012可由同一信号k7控制通断，第一数据写入子模块301A中的第五开关3012和第二数据写入子模块301B中的第六开关3013可由同一信号k8控制通断。

若第n行为奇数行，在第n行子像素P的数据驱动过程的第一阶段t10_A，分别向第一子像素P1、第二子像素P2和第三子像素P传输各数据信号的各数据存储模块10中的第一数据存储子模块101A的第一开关11将分时导通，即依次控制各个第一数据存储子模块101A的第一开关11的控制信号k1_P1、k1_P2和k1_P3分时置为高电平。此时，各数据存储模块10中的第一数据存储子模块101A的第二开关122和第三开关123的工作状态相同，具体工作过程可参考上文描述，此处不在详细赘述。同理，在第n+1行子像素P的数据驱动过程的第一阶段t10_A，分别向第一子像素P1、第二子像素P2和第三子像素P传输各数据信号的各数据存储模块10中的第二数据存储子模块101B的第一开关11将分时导通，即依次控制各个第一数据存储子模块101A的第一开关11的控制信号k1’_P1、k1’_P2和k1’_P3分时置为高电平。此时，各数据存储模块10中的第二数据存储子模块101B的第二开关122和第三开关123的工作状态相同，具体工作过程可参考上文描述，此处不在详细赘述。如此，对于高分辨率的硅基显示面板，可以加快写入子像素的数据信号的驱动速度，并且，设置多个数据存储模块10有同一数据驱动模块20提供数据不同的数据信号，可减少数据驱动模块20的数量，利于简化整个显示面板结构，不仅利于窄边框的设计还利于降低成本。

基于同一发明构思，本发明实施例还提供了一种显示装置，图13为本发明实施例提供的一种显示装置的结构示意图，如图13所示，本发明实施例提供的显示装置200包括本发明实施例提供的硅基显示面板的全部技术特征，能够达到本发明实施例提供的硅基显示面板的有益效果，相同之处可参照上述对本发明实施例提供的硅基显示面板的描述，在此不再赘述。本发明实施例提供的显示装置200可以近眼显示装置，近眼显示装置200可以为基于VR或AR的智能眼镜，能够在单眼或双眼视场中创建虚像，通过置于人眼非明视距离内的硅基显示面板，向人眼渲染出光场信息，进而能够在人眼前创建虚拟场景。显示装置200也可以为任何具有显示功能的电子产品，包括但不限于以下类别：VR（Virtual Reality）产品、AR（Augmented Reality）产品、数码相机、智能手环、智能眼镜、医疗设备、工控设备、触摸交互终端等，本发明实施例对此不作特殊限定。

注意，上述仅为本发明的较佳实施例及所运用技术原理。本领域技术人员会理解，本发明不限于这里的特定实施例，对本领域技术人员来说能够进行各种明显的变化、重新调整、相互结合和替代而不会脱离本发明的保护范围。因此，虽然通过以上实施例对本发明进行了较为详细的说明，但是本发明不仅仅限于以上实施例，在不脱离本发明构思的情况下，还可以包括更多其他等效实施例，而本发明的范围由所附的权利要求范围决定。

Claims (17)

1.一种数据存储电路，其特征在于，所述数据存储电路包括至少一个数据存储子模块；所述数据存储子模块包括第一开关、第二开关、第三开关、电容单元和第一运算放大器；

所述第一开关的一端与所述数据存储电路的输入端电连接，所述第一开关的另一端与所述电容单元的第一端电连接于第一节点，所述电容单元的第二端与所述第一运算放大器的第一输入端电连接于第二节点，所述第一运算放大器的输出端电连接于第三节点；所述第二开关电连接于所述第一节点和所述第三节点之间，所述第三开关电连接于所述第二节点和所述第三节点之间。

2.根据权利要求1所述的数据存储电路，其特征在于，所述数据存储子模块的工作过程包括第一时段和第二时段；

在所述第一时段，所述第一开关和所述第三开关导通，所述第二开关断开，控制所述数据存储电路的输入端接收的数据信号写入至所述第一节点，并存储至所述电容单元，并使所述第二节点与所述第三节点的电压相同；

在所述第二时段，所述第一开关和所述第三开关断开，所述第二开关导通，以使所述第三节点与所述第一节点的电压相同。

3.根据权利要求2所述的数据存储电路，其特征在于，所述数据存储子模块的工作过程还包括位于所述第一时段之前的电容初始化时段；在所述电容初始化时段，所述第一开关断开，所述第二开关和所述第三开关导通，使所述第一节点、所述第二节点和所述第三节点的电位相等。

4.根据权利要求1所述的数据存储电路，其特征在于，所述第一运算放大器的所述第一输入端为反向输入端；所述第一运算放大器包括第二输入端，所述第二输入端为同相输入端并与参考电压源电连接。

5.一种硅基显示面板，其特征在于，包括硅基衬底以及设置于所述硅基衬底上的多个阵列排布的子像素以及多条数据线；位于同一列的至少部分所述子像素与同一所述数据线电连接；

所述硅基显示面板还包括设置于所述硅基衬底上的数据驱动模块、数据存储模块和数据写入模块；

所述数据驱动模块用于提供对应所述多条数据线的数据信号；

所述数据存储模块用于存储并控制所述数据信号传输至所述数据写入模块；

所述数据写入模块用于控制所述数据信号写入所述多条数据线；

所述数据存储模块包括两个数据存储子模块，两个所述数据存储子模块分别为第一数据存储子模块和第二数据存储子模块；所述第一数据存储子模块和所述第二数据存储子模块均包括第一开关、第二开关、第三开关、电容单元和第一运算放大器；所述第一开关的一端与所述数据存储模块的输入端电连接，所述第一开关的另一端与所述电容单元的第一端电连接于第一节点，所述电容单元的第二端与所述第一运算放大器的第一输入端电连接于第二节点，所述第一运算放大器的输出端电连接于第三节点；所述第二开关电连接于所述第一节点和所述第三节点之间，所述第三开关电连接于所述第二节点和所述第三节点之间；

与同一条所述数据线电连接的且相邻的两行所述子像素中，位于前一行的所述子像素为第n行子像素，位于后一行的所述子像素为第n+1行子像素；n为正整数；所述第一数据存储子模块用于控制所述第n行子像素的数据信号传输至所述数据写入模块；所述第二数据存储子模块用于控制所述第n+1行子像素的数据信号传输至所述数据写入模块。

6.根据权利要求5所述的硅基显示面板，其特征在于，所述子像素的数据的驱动过程包括第一阶段和第二阶段；

在所述第一阶段，所述第一开关和所述第三开关导通，所述第二开关断开，控制所述数据存储模块的输入端接收的数据信号写入至所述第一节点，并存储至所述电容单元，并使所述第二节点与所述第三节点的电压相同且为第一电压；

在所述第二阶段，所述第一开关和所述第三开关断开，所述第二开关导通，以使所述第三节点与所述第一节点的电压相同；

其中，所述第n行子像素的数据驱动过程中的所述第二阶段包括所述第n+1行子像素的数据驱动过程中的所述第一阶段。

7.根据权利要求6所述的硅基显示面板，其特征在于，所述子像素的数据的驱动过程还包括位于所述第一阶段之前的初始化阶段；在所述初始化阶段，所述第一开关断开，所述第二开关和所述第三开关导通，所述第一节点、第二节点和第三节点的电位均相等。

8.根据权利要求5所述的硅基显示面板，其特征在于，所述第一运算放大器的所述第一输入端为反向输入端；所述第一运算放大器包括第二输入端，所述第二输入端为同相输入端并与参考电压源电连接。

9.根据权利要求6所述的硅基显示面板，其特征在于，同一所述子像素的数据驱动过程中，所述第三开关导通的终止时刻位于所述第二开关导通的起始时刻之前。

10.根据权利要求6所述的硅基显示面板，其特征在于，所述子像素的数据驱动过程还包括位于所述第一阶段与所述第二阶段之间的电压保持阶段；

在所述电压保持阶段内，将所述第二节点和所述第三节点的电压维持在所述第一电压；所述电容单元用于在所述电压保持阶段内，将所述第一节点的电压保持为所述数据信号的电压。

11.根据权利要求6所述的硅基显示面板，其特征在于，所述数据线包括第一数据线和第二数据线；同一列所述子像素中，位于奇数行的所述子像素与所述第一数据线电连接，位于偶数行的所述子像素与所述第二数据线电连接；

所述数据写入模块包括两个数据写入子模块；两个所述数据写入子模块分别为第一数据写入子模块和第二数据写入子模块；

所述第一数据写入子模块分别与所述第一数据存储子模块和所述第一数据线电连接；所述第二数据写入子模块分别与所述第二数据存储子模块和所述第二数据线电连接。

12.根据权利要求6所述的硅基显示面板，其特征在于，所述第一数据存储子模块和所述第二数据存储子模块均与所述数据写入模块中的同一数据写入子模块电连接于所述第三节点；

每个所述数据存储子模块还包括第四开关；所述第四开关电连接于所述第三节点与所述第一运算放大器的输出端之间；

所述第一数据存储子模块的所述第四开关用于在所述第n行子像素的数据驱动过程中的所述第二阶段内导通；

所述第二数据存储子模块的所述第四开关用于在所述第n+1行子像素的数据驱动过程中的所述第二阶段内导通。

13.根据权利要求11或12任一所述的硅基显示面板，其特征在于，所述数据写入子模块包括第二运算放大器和第五开关；

所述第五开关分别与所述第三节点和所述第二运算放大器的同相输入端电连接；所述第二运算放大器的反相输入端与所述第二运算放大器的输出端电连接；所述第二运算放大器的输出端与所述数据线电连接；

所述第二阶段包括连续第一子阶段和第二子阶段；所述第一子阶段位于所述第一阶段与所述第二子阶段之间；

所述第五开关用于在所述第一子阶段中断开，以及在所述第二子阶段中导通，以控制所述第三节点的信号传输至所述第二运算放大器的同相输入端。

14.根据权利要求13所述的硅基显示面板，其特征在于，所述数据写入子模块还包括第六开关；

所述第六开关电连接于预充电压信号端与所述第二运算放大器的同相输入端之间；

所述第六开关用于在所述第一阶段的起始时刻至所述第一子阶段的终止时刻之间的时间内导通，以使所述预充电压信号端的预充电压信号提供至所述第二运算放大器的同相输入端。

15.根据权利要求14所述的硅基显示面板，其特征在于，同一个所述数据写入子模块中，所述第五开关导通的起始时刻位于所述第六开关断开的终止时刻之后。

16.根据权利要求5所述的硅基显示面板，其特征在于，所述硅基显示面板包括多个所述数据存储模块，各所述数据存储模块与同一所述数据驱动模块电连接；所述数据驱动模块用于分时提供各所述子像素的数据信号。

17.一种显示装置，其特征在于，包括如权利要求5-16任一项所述的硅基显示面板。