JP2013121119A - Ａｄコンバータおよびそれを用いた固体撮像装置 - Google Patents

Abstract

【課題】ノイズの発生を低減できるＡＤコンバータを提供する。
【解決手段】ＡＤコンバータ８は、ランプ電圧ＶＲとアナログ信号の電圧ＶＩとを受け、ランプ電圧ＶＲの変化分がアナログ信号の電圧ＶＩに到達したことに応じて出力端子の電圧を「Ｈ」レベルから「Ｌ」レベルに向けて遷移させる演算増幅器２０と、演算増幅器２０の出力電圧がラッチ回路２１のしきい値電圧ＶＴＨに到達した後に、演算増幅器２０の出力端子をクリップ電圧ＶＣに固定するクリップ回路２７とを含む。したがって、ノイズの発生源である演算増幅器２０の出力電圧の出力電圧範囲を制限することができ、ラッチ回路２１のしきい値電圧ＶＴＨに到達した後の不要な出力電圧変化を除去できる。
【選択図】図３

Description

この発明はＡＤコンバータおよびそれを用いた固体撮像装置に関し、特に、アナログ信号をデジタル信号に変換するＡＤコンバータと、それを用いた固体撮像装置に関する。

ＣＭＯＳ（Complementary Metal Oxide Semiconductor）センサのような固体撮像装置においては、複数の画素回路が複数行複数列に配置されており、選択された行の各画素回路は入射光量に応じたレベルのアナログ信号を出力する。また、それぞれ複数列に対応して複数のＡＤ（Analog to Digital）コンバータが設けられており、各ＡＤコンバータは対応の列の画素回路から出力されたアナログ信号をデジタル信号に変換する。

このような固体撮像装置では、近年の画素数の増加に伴ってＡＤコンバータの数も増加している。また、処理時間の短縮化を図るため、選択された行の複数の画素回路の出力信号のＡＤ変換は、複数のＡＤコンバータによって同時に行なわれる。また、消費電流の低減化やチップ面積の縮小化を図るため、複数のＡＤコンバータにバイアス電圧供給線が共通に設けられ、ＡＤコンバータの構成が簡略化されている。

また、特許文献１には、複数の比較回路が動作したときの電源ノイズを抑制するため、複数の比較回路のバイアス電流の値を異ならせることにより、複数の比較回路の動作タイミングを異ならせた固体撮像装置が開示されている。

また、特許文献２には、比較回路に対する電源ノイズの影響を抑制するため、電源線と信号線の間にキャパシタを接続し、電源線の電位変動を信号線に帰還させる固体撮像装置が開示されている。

特開２００９−１１８０３５号公報 特開２００７−２８１５４０号公報

しかし、従来の固体撮像装置では、ＡＤコンバータ内の比較回路の出力信号が反転したとき、出力信号の急峻な変化により寄生容量を介してバイアス電圧供給線の電圧が変動し、ノイズが発生伝播するという問題があった。

また、特許文献１では、複数の比較回路の動作タイミングを異ならせるので、全体として動作速度が遅くなるという問題があった。また、特許文献２では、各比較回路にキャパシタを設けるので、回路面積が増大するという問題があった。

それゆえに、この発明の主たる目的は、ノイズの発生を低減することが可能なＡＤコンバータと、それを用いた固体撮像装置を提供することである。

一実施の形態に係るＡＤコンバータは、比較回路の出力ノードの電圧が所定の電圧に到達した後に、比較回路の出力ノードの電圧をクリップ電圧に固定するクリップ回路を備えたものである。

上記の一実施の形態に係るＡＤコンバータでは、比較回路の出力ノードの電圧が所定の電圧に到達した後に、比較回路の出力ノードの電圧をクリップ電圧に固定する。したがって、ノイズの発生源である、所定の電圧に到達した後に急峻な変化をする出力電圧範囲を除去することができ、ノイズの発生を低減することができる。

この発明の実施の形態１による固体撮像装置の構成を示すブロック図である。 図１に示した制御回路の構成を示すブロック図である。 図２に示したＡＤコンバータの構成を示す回路ブロック図である。 図３に示した演算増幅器の構成を示す回路図である。 図３に示したＡＤコンバータの動作を示すタイムチャートである。 実施の形態１の比較例を示す回路ブロック図である。 実施の形態１の効果を説明するためのタイムチャートである。 実施の形態１の変更例１を示す回路ブロック図である。 実施の形態１の変更例２を示す回路ブロック図である。 実施の形態１の変更例３を示す回路ブロック図である。 実施の形態１の変更例４を示す回路ブロック図である。 実施の形態１の変更例５を示す回路ブロック図である。 実施の形態１の変更例６を示す回路ブロック図である。 実施の形態１の変更例７を示す回路ブロック図である。 実施の形態１の変更例８を示す回路ブロック図である。 実施の形態１の変更例９を示す回路ブロック図である。 実施の形態１の変更例１０を示す回路ブロック図である。 この発明の実施の形態２による固体撮像装置の構成を示すブロック図である。 図１８に示したＡＤコンバータの構成を示す回路ブロック図である。 図１８に示した１列のＡＤコンバータを示す回路ブロック図である。 図１９に示したＡＤコンバータの出力電圧とクリップ電圧との関係を説明するためのタイムチャートである。 図１９に示したＡＤコンバータの動作を示すタイムチャートである。

［実施の形態１］
本発明の実施の形態１による固体撮像装置は、図１に示すように、画素アレイ１、垂直走査回路５、制御回路６、水平走査回路７、および複数のＡＤコンバータ（ＡＤ）８を備える。画素アレイ１は、複数行複数列に配置された複数の画素回路２と、それぞれ複数行に対応して設けられた複数の行選択線群３と、それぞれ複数列に対応して設けられた複数の信号線４とを含む。

垂直走査回路５は、複数行を所定時間ずつ順次選択し、選択した行の行選択線群３を介して、その行の各画素回路２を活性化させる。選択された行の画素回路２は、第１の期間では基準電圧ＶＩＢのアナログ信号を対応の信号線４に出力し、第２の期間では信号電圧ＶＩＰのアナログ信号を対応の信号線４に出力する。基準電圧ＶＩＢは、画素回路２への入射光量がゼロである場合における画素回路２の出力電圧である。信号電圧ＶＩＰは、画素回路２に光が入射した場合における画素回路２の出力電圧である。信号電圧ＶＩＰと基準電圧ＶＩＢの差の電圧は、画素回路２への入射光量に応じたレベルの電圧となる。

制御回路６は、固体撮像素子全体を制御する。水平走査回路７は、垂直走査回路５によって１つの行が選択されている期間に、複数の信号線４に対応する複数のＡＤコンバータ８の出力値を所定時間ずつ順次選択する。複数のＡＤコンバータ８は、それぞれ複数の信号線４に接続されている。

各ＡＤコンバータ８は、制御回路６からのランプ電圧ＶＲなどに基づいて、活性化された画素回路２から対応の信号線４を介して与えられたアナログ信号をデジタル信号ＤＯに変換する。各ＡＤコンバータ８は、水平走査回路７によって対応の信号線４が選択されたことに応じて、生成したデジタル信号ＤＯをデータバスを介して外部に出力する。

制御回路６は、図２に示すように、ランプ電圧発生回路１０、カウンタ１１、バイアス発生回路１２、および信号発生回路１３を含む。ランプ電圧発生回路１０は、垂直走査回路５によって１つの行が選択される毎に、測定開始時刻（ある時刻）から時間に比例して減少するランプ電圧ＶＲを生成して複数のＡＤコンバータ８に与える。たとえば、ランプ電圧発生回路１０は、スタート信号に応答してクロック信号のパルス数をカウントするカウンタと、カウンタのカウント値（デジタル信号）をランプ電圧ＶＲに変換するＤＡコンバータとで構成される。ここでは、ランプ電圧ＶＲは最高値から徐々に低下するものとする。

カウンタ１１は、上記測定開始時刻からクロック信号のパルス数をカウントし、カウント値を示すデジタル信号ＣＴを複数のＡＤコンバータ８に与える。バイアス発生回路１２は、温度依存性の小さなバイアス電圧ＶＰ，ＶＮを生成する。複数のＡＤコンバータ８に共通のバイアス電圧供給線ＶＰＬ，ＶＮＬが設けられている。バイアス発生回路１２で生成されたバイアス電圧ＶＰは、バイアス電圧供給線ＶＰＬを介して複数のＡＤコンバータ８に供給される。バイアス発生回路１２で生成されたバイアス電圧ＶＮは、バイアス電圧供給線ＶＮＬを介して複数のＡＤコンバータ８に供給される。信号発生回路１３は、リセット信号ＲＳＴを含む複数の制御信号を生成して各ＡＤコンバータ８に与える。

ＡＤコンバータ８は、ランプ電圧ＶＲ、デジタル信号ＣＴ，バイアス電圧ＶＰ，ＶＮ、および制御信号ＲＳＴ，…に基づいて、対応の信号線４を介して与えられるアナログ信号の電圧をデジタル信号ＤＯに変換する。

すなわちＡＤコンバータ８は、図３に示すように、入力端子ＴＩ、スイッチＳＷ１，ＳＷ２、キャパシタＣ１，Ｃ２、演算増幅器２０、ラッチ回路２１、およびクリップ回路２７を含む。入力端子ＴＩは、アナログ信号の電圧ＶＩを受ける。スイッチＳＷ１の一方端子は入力端子ＴＩに接続され、その他方端子は演算増幅器２０の非反転入力端子（＋端子）に接続される。スイッチＳＷ２は、演算増幅器２０の出力端子と反転入力端子（−端子）との間に接続される。スイッチＳＷ１，ＳＷ２は、制御回路６の信号発生回路１３からの制御信号によって制御される。

キャパシタＣ１は、演算増幅器２０の反転入力端子と固定電位（たとえば、接地電圧ＶＳＳ）のラインとの間に接続される。キャパシタＣ２の一方電極はランプ電圧ＶＲを受け、その他方電極は演算増幅器２０の非反転入力端子（＋端子）に接続される。

アナログ信号の基準電圧ＶＩＢ（黒レベル）が入力端子ＴＩに与えられる第１の期間では、スイッチＳＷ１，ＳＷ２が導通し、キャパシタＣ１がアナログ信号の基準電圧ＶＩＢに充電される。アナログ信号の信号電圧ＶＩＰが入力端子ＴＩに与えられる第２の期間では、スイッチＳＷ１が導通するとともにスイッチＳＷ２が非導通になり、キャパシタＣ２がアナログ信号の信号電圧ＶＩＰに充電される。スイッチＳＷ１，ＳＷ２が非導通にされてランプ電圧ＶＲが徐々に低下すると、非反転入力端子の電圧が徐々に低下する。非反転入力端子の電圧が反転入力端子の電圧よりも低下すると、演算増幅器２０の出力電圧が「Ｈ」レベルから「Ｌ」レベルに反転する。

演算増幅器２０は、図４に示すように、非反転入力端子Ｔ１、反転入力端子Ｔ２、出力端子Ｔ３、ＰチャネルＭＯＳトランジスタ３１〜３４、ＮチャネルＭＯＳトランジスタ３５〜３８、および定電流源３９を含む。トランジスタ３７，３８のゲートはそれぞれ入力端子Ｔ１，Ｔ２に接続され、それらのソースはともにノードＮ３９に接続される。トランジスタ３７，３８は、差動トランジスタ対を構成する。定電流源３９は、ノードＮ３９から接地電圧ＶＳＳのラインに一定の電流を流出させる。

トランジスタ３１，３３，３５は、電源電圧ＶＤＤのラインとトランジスタ３７のドレインとの間に直列接続される。トランジスタ３２，３４，３６は、電源電圧ＶＤＤのラインとトランジスタ３８のドレインとの間に直列接続される。出力端子Ｔ３は、トランジスタ３４，３６のドレインに接続される。

トランジスタ３１，３２のゲートは、ともにトランジスタ３３のドレインに接続される。トランジスタ３１，３２は、カレントミラー回路を構成する。トランジスタ３１，３２には、同じ値の電流が流れる。

トランジスタ３３，３４のゲートは、ともにバイアス電圧ＶＰを受ける。トランジスタ３１のドレインの電圧は、バイアス電圧ＶＰにトランジスタ３３のしきい値電圧の絶対値を加算した電圧になる。また、トランジスタ３２のドレインの電圧は、バイアス電圧ＶＰにトランジスタ３４のしきい値電圧の絶対値を加算した電圧になる。トランジスタ３３，３４のしきい値電圧は同じであるので、トランジスタ３１，３２のドレインの電圧は同じになる。これにより、トランジスタ３１，３２からなるカレントミラー回路の精度が高く維持される。

トランジスタ３５，３６のゲートは、ともにバイアス電圧ＶＮを受ける。トランジスタ３７のドレインの電圧は、バイアス電圧ＶＮからトランジスタ３５のしきい値電圧を減算した電圧になる。また、トランジスタ３８のドレインの電圧は、バイアス電圧ＶＮからトランジスタ３６のしきい値電圧を減算した電圧になる。トランジスタ３５，３６のしきい値電圧は同じであるので、トランジスタ３７，３８のドレインの電圧は同じになる。これにより、トランジスタ３７，３８からなる差動トランジスタ対の精度が高く維持される。

非反転入力端子Ｔ１の電圧が反転入力端子Ｔ２の電圧よりも高い場合は、トランジスタ３１〜３５，３７に流れる電流がトランジスタ３６，３８に流れる電流よりも大きくなり、出力端子Ｔ３が「Ｈ」レベルにされる。逆に、非反転入力端子Ｔ１の電圧が反転入力端子Ｔ２の電圧よりも低い場合は、トランジスタ３１〜３５，３７に流れる電流がトランジスタ３６，３８に流れる電流よりも小さくなり、出力端子Ｔ３が「Ｌ」レベルにされる。

また、出力端子Ｔ３とトランジスタ３３，３４のゲートとの間には寄生容量Ｃ３が存在し、出力端子Ｔ３とトランジスタ３５，３６のゲートとの間には寄生容量Ｃ４が存在する。出力端子Ｔ３の電圧が「Ｌ」レベルから「Ｈ」レベルに変化したときや、「Ｌ」レベルから「Ｈ」レベルに遷移したとき、寄生容量Ｃ３，Ｃ４を介してバイアス電圧供給線ＶＰＬ，ＶＮＬに過渡電流Ｉ３，Ｉ４が流れる。

この過渡電流Ｉ３，Ｉ４によってバイアス電圧供給線ＶＰＬ，ＶＮＬに電圧分布が発生し、複数の演算増幅器２０に異なる値のバイアス電圧ＶＰ，ＶＮが与えられこととなる。バイアス電圧ＶＰ，ＶＮの値が異なると、演算増幅器２０の応答速度が異なる。このため、複数の信号線４に同じレベルのアナログ信号が出力された場合でも、複数のＡＤコンバータ８から異なる値のデジタル信号ＤＯが出力される。この結果、画像にノイズが発生する。本実施の形態１は、このノイズのレベルを小さく抑制するものである。

図３に戻って、ラッチ回路２１は、ＰチャネルＭＯＳトランジスタ２２、ＮチャネルＭＯＳトランジスタ２３、インバータ２４，２５、およびカウンタラッチ２６を含む。トランジスタ２２のソースは電源電圧ＶＤＤを受け、そのゲートは演算増幅器２０の出力信号を受け、そのドレインはノードＮ２２に接続される。トランジスタ２３のドレインはノードＮ２２に接続され、そのゲートはリセット信号ＲＳＴを受け、そのソースは接地電圧ＶＳＳを受ける。

リセット信号ＲＳＴが所定時間だけ活性化レベルの「Ｈ」レベルにされると、トランジスタ２３が導通してノードＮ２２が「Ｌ」レベル（接地電圧ＶＳＳ）にリセットされる。演算増幅器２０の出力電圧が電源電圧ＶＤＤから接地電圧ＶＳＳに向けて遷移し、電源電圧ＶＤＤと演算増幅器２０の出力電圧との差がトランジスタ２２のしきい値電圧の絶対値を超えると、トランジスタ２２が導通してノードＮ２２が「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。

インバータ２４は、ノードＮ２２に現れる信号の反転信号ＳＴをノードＮ２５に出力する。インバータ２５は、ノードＮ２５に現れる信号ＳＴの反転信号をノードＮ２２に出力する。インバータ２４，２５は、ラッチ回路を構成する。

カウンタラッチ２６は、ノードＮ２５に現れるストップ信号ＳＴが「Ｈ」レベルから「Ｌ」レベルに立ち下げられたことに応じて、カウンタ１１からのデジタル信号ＣＴをラッチする。カウンタラッチ２６は、水平走査回路７によって対応の信号線４が選択されたことに応じて、ラッチしたデジタル信号ＣＴを画素回路２への入射光量を示すデジタル信号ＤＯとして出力する。

クリップ回路２７は、電源電圧ＶＤＤのラインと演算増幅器２０の出力端子との間に直列接続されたＰチャネルＭＯＳトランジスタ２８，２９およびＮチャネルＭＯＳトランジスタ３０を含む。トランジスタ２８のゲートは制御信号ＣＮＴを受け、トランジスタ２９のゲートはストップ信号ＳＴを受け、トランジスタ３０のゲートは電源電圧ＶＤＤのラインに接続される。

スイッチＳＷ２が導通される期間では、制御信号ＣＮＴは「Ｈ」レベルにされてトランジスタ２８は非導通にされる。スイッチＳＷ２が非導通にされる期間では、制御信号ＣＮＴは「Ｌ」レベルにされてトランジスタ２８は導通する。ストップ信号ＳＴが「Ｈ」レベルから「Ｌ」レベルに反転すると、トランジスタ２９が導通し、トランジスタ３０がダイオードとして動作する。トランジスタ２８〜３０の電流駆動能力は、演算増幅器２０の電流駆動能力よりも大きな値に設定されている。トランジスタ２８，２９が導通すると、演算増幅器２０の出力端子の電圧は、電源電圧ＶＤＤよりもトランジスタ３０のしきい値電圧だけ低いクリップ電圧ＶＣに固定される。

図５（ａ）〜（ｆ）は、図３および図４に示したＡＤコンバータ８の動作を示すタイムチャートである。垂直走査回路５によって１つの行が選択されると、その行の各画素回路２が活性化される。まず各画素回路２がリセットされて各画素回路２から信号線４にアナログ信号の基準電圧ＶＩＢ（黒レベル）が出力される（時刻ｔ０）。

次に時刻ｔ１において、スイッチＳＷ１が所定時間だけ導通し（オンし）、演算増幅器２０の非反転入力端子Ｔ１がアナログ信号の基準電圧ＶＩＢに充電される。次いで時刻ｔ２において、スイッチＳＷ２が所定時間だけ導通し、演算増幅器２０の反転入力端子Ｔ２がアナログ信号の基準電圧ＶＩＢに充電される。

スイッチＳＷ１，ＳＷ２が非導通にされた（オフされた）後、選択された行の各画素回路２から信号線４にアナログ信号の信号電圧ＶＩＰが出力される。次に時刻ｔ３において、スイッチＳＷ１が所定時間だけ導通する。これにより、演算増幅器２０の非反転入力端子Ｔ２がアナログ信号の信号電圧ＶＩＰに充電され、演算増幅器２０の出力端子Ｔ３は「Ｈ」レベル（ＶＨ）にされる。

スイッチＳＷ１が非導通にされた後、時刻ｔ４においてランプ電圧ＶＲが待機値ＶＲ０から最高値ＶＲＨに上げられる。最高値ＶＲＨは、待機値ＶＲ０にマージン電圧を加算したものである。ランプ電圧ＶＲが待機値ＶＲ０から最高値ＶＲＨに上げられると、キャパシタＣ２を介して容量結合により、非反転入力端子Ｔ１の電圧もマージン電圧分だけ上昇する。

次に時刻ｔ５からランプ電圧ＶＲが最高値ＶＲＨから最低値ＶＲＬに向けて、時間の経過に比例して直線的に低下する。ランプ電圧ＶＲが時間に比例して低下すると、キャパシタＣ２を介して容量結合により、非反転入力端子Ｔ１の電圧も時間に比例して低下する。非反転入力端子Ｔ１の電圧が反転入力端子Ｔ２の電圧よりも低くなると（時刻ｔ６）、演算増幅器２０は出力端子Ｔ３の電圧を「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに向けて遷移させる。

演算増幅器２０の出力端子Ｔ３の電圧が電源電圧ＶＤＤよりも図３のトランジスタ２２のしきい値電圧の絶対値だけ低い電圧に到達すると、トランジスタ２２が導通し、ストップ信号ＳＴが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。これにより、カウンタ１１の出力信号ＣＴがカウンタラッチ２６にラッチされ、ラッチされた信号ＣＴがデジタル信号ＤＯとなる。時刻ｔ５から時刻ｔ６までの時間Ｔｃは、アナログ信号の信号電圧ＶＩＰと基準電圧ＶＩＢとの差の電圧に対応しており、信号電圧ＶＩＰが大きいほど時間Ｔｃが長くなる。

また、ストップ信号ＳＴが「Ｌ」レベルに立ち下げられると、図３のクリップ回路２７のトランジスタ２９が導通し、演算増幅器２０の出力端子Ｔ３がクリップ電圧ＶＣに固定される。クリップ電圧ＶＣは、電源電圧ＶＤＤよりもトランジスタ３０のしきい値電圧だけ低い電圧であり、演算増幅器２０の出力電圧の「Ｌ」レベルＶＬよりも高い電圧である。このため、演算増幅器２０の出力電圧の変化によってバイアス電圧供給線ＶＰＬ，ＶＮＬに発生する過渡電流Ｉ３，Ｉ４を低レベルに抑制することができ、ノイズレベルを小さく抑制することができる。

［比較例］
次に、本実施の形態１の効果について、より詳細に説明する。図６は、本実施の形態１の比較例となるＡＤコンバータ４０の構成を示す回路ブロック図であって、図３と対比される図である。図６を参照して、このＡＤコンバータ４０が図３のＡＤコンバータ８と異なる点は、クリップ回路２７が除去されている点である。このＡＤコンバータ４０では、クリップ回路２７が無いので、演算増幅器２０の出力電圧は「Ｈ」レベルＶＨから「Ｌ」レベルＶＬまで変化する。このため、演算増幅器２０の出力電圧の変化によってバイアス電圧供給線ＶＰＬ，ＶＮＬに大きな過渡電流Ｉ３，Ｉ４が流れ、大きなノイズが発生する。

図７（ａ）（ｂ）は、比較例のＡＤコンバータ４０において演算増幅器２０の応答速度を速くした場合における複数の演算増幅器２０の出力電圧ＶＯ１および過渡電流ＩＴ１の変化を模式的に示すタイムチャートである。図７（ａ）において、複数の演算増幅器２０の出力電圧ＶＯ１が「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに急峻に立ち下げられている。複数の演算増幅器２０の出力電圧ＶＯ１の立下りの時刻はばらついている。図７（ｂ）において、複数の演算増幅器２０の出力電圧ＶＯ１の立下りエッジに応答して、複数の演算増幅器２０において大きな過渡電流ＩＴ１がパルス的に流れる。この場合は、各演算増幅器２０において過渡電流ＩＴ１が流れる時間が短いので、他の演算増幅器２０に与える影響は小さい。しかし、応答速度が速い演算増幅器２０には、消費電流が大きく、回路面積が大きいという短所がある。

図７（ｃ）（ｄ）は、比較例のＡＤコンバータ４０において演算増幅器２０の応答速度を遅くした場合における複数の演算増幅器２０の出力電圧ＶＯ２および過渡電流ＩＴ２の変化を模式的に示すタイムチャートである。図７（ｃ）において、複数の演算増幅器２０の出力電圧ＶＯ１が「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに徐々に遷移する。このため、各演算増幅器２０においてある程度の時間幅を持って過渡電流ＩＴ２が流れる。複数の演算増幅器２０の過渡電流ＩＴ２が重なり、図７（ｄ）に示すように、台形状の波形の過渡電流ＩＴ２がバイアス電圧供給線ＶＰＬ，ＶＮＬに流れる。このような過渡電流ＩＴ２は、各演算増幅器２０の応答速度などの性能に影響を与え、ノイズとなる。ただし、応答速度が遅い演算増幅器２０には、消費電流が小さく、回路面積が小さいという長所がある。

図７（ｅ）（ｆ）は、本実施の形態１のＡＤコンバータ８における複数の演算増幅器２０の出力電圧ＶＯ３および過渡電流ＩＴ３の変化を模式的に示すタイムチャートである。本実施の形態１では、消費電流と回路面積を小さくするため、各演算増幅器２０の応答速度は遅く設定されている。このため図７（ｅ）に示すように、複数の演算増幅器２０の出力電圧ＶＯ３は「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに向けて徐々に遷移する。演算増幅器２０の出力電圧ＶＯ３は、しきい値電圧ＶＴＨ（電源電圧ＶＤＤからトランジスタ２２のしきい値電圧の絶対値を減算した電圧）よりも低いクリップ電圧ＶＣに固定され、クリップ電圧ＶＣよりも低下しない。このため、演算増幅器２０の出力電圧ＶＯ３の振幅が小さく抑えられ、図７（ｆ）に示すように、過渡電流ＩＴ３も小さく抑えられる。したがって、過渡電流ＩＴ３が各演算増幅器２０の応答速度などの性能に与える影響は比較例に比べて小さくなり、ノイズレベルが小さく抑制される。

なお、本実施の形態１では、演算増幅器２０の出力信号が「Ｈ」レベルから「Ｌ」レベルに遷移する場合について説明したが、演算増幅器２０の出力信号が「Ｌ」レベルから「Ｈ」レベルに遷移する場合でも、同様の構成が実現可能であることは言うまでもない。

また、本実施の形態１では、演算増幅器２０の出力端子Ｔ３の電圧を、ラッチ回路２１のしきい値電圧ＶＴＨ（電源電圧ＶＤＤからトランジスタ２２のしきい値電圧の絶対値を減算した電圧）よりも低いクリップ電圧ＶＣに固定したが、これに限るものではなく、クリップ電圧ＶＣはラッチ回路２１のしきい値電圧ＶＴＨよりも高い電圧であっても構わない。この場合は、演算増幅器２０の出力端子Ｔ３にクリップ電圧ＶＣを印加したとき、図７（ｆ）で示した過渡電流ＩＴ３と逆極性の過渡電流ＩＴ４がバイアス電圧供給線ＶＰＬ，ＶＮＬに流れ、過渡電流ＩＴ４によって過渡電流ＩＴ３をキャンセルすることも可能である。

また、ＡＤコンバータ８を他の用途で使用する場合は、制御信号ＣＮＴを「Ｈ」レベルに固定してトランジスタ２８を非導通にし、クリップ回路２７を非活性化状態に固定することも可能である。

［変更例１］
以下、本実施の形態１の種々の変更例について説明する。各変更例では、各ＡＤコンバータ８が他のＡＤコンバータで置換される。図８の変更例１のＡＤコンバータ４１では、クリップ回路２７およびラッチ回路２１がそれぞれクリップ回路４２およびラッチ回路４３で置換される。クリップ回路４２は、クリップ回路２７からトランジスタ２８を除去したものである。また、ラッチ回路４３は、ラッチ回路２１にＰチャネルＭＯＳトランジスタ４４を追加したものである。また、制御信号ＣＮＴが除去され、リセット信号ＲＳＴがリセット信号ＲＳＴＡで置換される。クリップ回路４２のトランジスタ２９，３０は、電源電圧ＶＤＤのラインと演算増幅器２０の出力端子との間に直列接続される。トランジスタ４４のソースはトランジスタ２２のドレインに接続され、そのドレインはノードＮ２２に接続される。トランジスタ２３，４４のゲートは、リセット信号ＲＳＴＡを受ける。

スイッチＳＷ２が導通する期間では、リセット信号ＲＳＴＡが「Ｈ」レベルされる。これにより、トランジスタ４４が非導通になるとともにトランジスタ２３が導通し、ノードＮ２２が「Ｌ」レベルになってトランジスタ２９が非導通になり、クリップ電圧ＶＣの供給が停止される。この変更例１では、実施の形態１と同じ効果が得られる他、制御信号ＣＮＴを供給するための信号線が不要となり、構成の簡単化を図ることができる。

［変更例２］
図９の変更例２のＡＤコンバータ４５では、クリップ回路２７がクリップ回路４６で置換され、スイッチＳＷ２がＮチャネルＭＯＳトランジスタ４７で構成される。クリップ回路４６は、クリップ回路２７からトランジスタ２９を除去したものである。クリップ回路４２のトランジスタ２８，３０は、電源電圧ＶＤＤのラインと演算増幅器２０の出力端子との間に直列接続される。トランジスタ４７のドレインは演算増幅器２０の出力端子に接続され、そのゲートは制御信号ＣＮＴを受け、そのソースは演算増幅器２０の反転入力端子に接続される。

スイッチＳＷ２（トランジスタ４７）が導通する期間では、制御信号ＣＮＴが「Ｈ」レベルされる。これにより、トランジスタ２８が非導通になり、クリップ電圧ＶＣの供給が停止される。スイッチＳＷ２（トランジスタ４７）が非導通になる期間では、制御信号ＣＮＴが「Ｌ」レベルされる。これにより、トランジスタ２８が導通し、クリップ電圧ＶＣが演算増幅器２０の出力端子に供給される。

この変更例２では、実施の形態１と同じ効果が得られる他、トランジスタ２８およびスイッチＳＷ２（トランジスタ４７）を１本の信号線で制御することができ、また、トランジスタ２９を除去したので、構成の簡単化を図ることができる。ただし、この変更例２では、クリップ電圧ＶＣは、ラッチ回路２１のしきい値電圧ＶＴＨよりも低い電圧に限られる。

［変更例３］
図１０の変更例３のＡＤコンバータ５０では、クリップ回路２７がクリップ回路５１で置換される。クリップ回路５１は、クリップ回路２７からトランジスタ２８，２９を除去したものである。クリップ回路５１のトランジスタ３０のソースは、電源電圧ＶＤＤのラインに直接接続される。トランジスタ３０は、ダイオードを構成する。クリップ電圧ＶＣは、演算増幅器２０の出力端子に常時与えられる。クリップ電圧ＶＣは、アナログ信号の基準電圧ＶＩＢよりも低く、かつラッチ回路２１のしきい値電圧ＶＴＨよりも低い電圧に限られる。この変更例３では、実施の形態１と同じ効果が得られる他、構成の簡単化を図ることができる。

［変更例４］
図１１の変更例４のＡＤコンバータ５５では、クリップ回路２７がクリップ回路５６で置換される。クリップ回路５６では、トランジスタ３０のゲートが制御電圧ＶＣＡを受ける。クリップ電圧ＶＣは、制御電圧ＶＣＡからトランジスタ３０のしきい値電圧を減算した電圧となる。制御電圧ＶＣＡを調整することにより、クリップ電圧ＶＣを所望の値に設定することができる。この変更例４では、実施の形態１と同じ効果が得られる他、クリップ電圧ＶＣを所望の値に設定することができる。

［変更例５］
図１２の変更例５のＡＤコンバータ６０では、クリップ回路２７およびラッチ回路２１がそれぞれクリップ回路６１およびラッチ回路６２で置換される。クリップ回路６１は、クリップ回路２７からトランジスタ２８，２９を除去したものである。また、ラッチ回路６２は、図８のラッチ回路４３にインバータ６３を追加したものである。また、制御信号ＣＮＴが除去され、リセット信号ＲＳＴがリセット信号ＲＳＴＡで置換される。クリップ回路６１のトランジスタ３０は、電源電圧ＶＤＤのラインと演算増幅器２０の出力端子との間に接続される。ノードＮ２５に現れるストップ信号ＳＴは、インバータ６３によって反転される。ストップ信号ＳＴの反転信号／ＳＴは、トランジスタ３０のゲートに与えられる。

スイッチＳＷ２が導通する期間では、リセット信号ＲＳＴＡが「Ｈ」レベルされる。これにより、トランジスタ４４が非導通になるとともにトランジスタ２３が導通し、ノードＮ２２が「Ｌ」レベルになってトランジスタ３０が非導通になり、クリップ電圧ＶＣの供給が停止される。

演算増幅器２０の出力信号が「Ｈ」レベルから「Ｌ」レベルに向けて遷移すると、トランジスタ２２が導通してノードＮ２２が「Ｈ」レベルになり、信号／ＳＴが「Ｈ」レベル（電源電圧ＶＤＤ）になる。これにより、トランジスタ３０がダイオードとして動作し、演算増幅器２０の出力端子の電圧がクリップ電圧ＶＣに固定される。この変更例５でも、実施の形態１と同じ効果が得られる。

［変更例６］
図１３の変更例６のＡＤコンバータ６５では、クリップ回路２７がクリップ回路６６で置換される。クリップ回路６６は、クリップ回路２７からトランジスタ３０を除去したものである。トランジスタ２８のソースはクリップ電圧ＶＣを受け、そのドレインはトランジスタ２９を介して演算増幅器２０の出力端子に接続される。クリップ電圧ＶＣは、所望の値に調整可能になっている。この変更例６では、実施の形態１と同じ効果が得られる他、クリップ電圧ＶＣを所望の値に設定することができる。

［変更例７］
図１４の変更例７のＡＤコンバータ７０では、クリップ回路２７のトランジスタ３０のソースが演算増幅器２０の非反転入力端子に接続される。演算増幅器２０の出力信号が「Ｈ」レベルから「Ｌ」レベルに向けて遷移し、ラッチ回路２１のトランジスタ２２が導通すると、ストップ信号ＳＴが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。これにより、クリップ回路２７のトランジスタ２９が導通し、演算増幅器２０の非反転入力端子にクリップ電圧ＶＣが与えられる。このとき、演算増幅器２０の出力電圧がたとえばラッチ回路２１のしきい値電圧ＶＴＨよりも若干低い電圧になるように、クリップ電圧ＶＣが設定される。

この変更例７でも、実施の形態１と同じ効果が得られる。なお、この変更例７でも、ストップ信号ＳＴが「Ｌ」レベルになったときに、演算増幅器２０の出力端子Ｔ３の電圧がラッチ回路２１のしきい値電圧ＶＴＨよりも高い電圧になるようにクリップ電圧ＶＣを設定しても構わない。この場合は、演算増幅器２０の出力端子Ｔ３にクリップ電圧ＶＣを印加したとき、図７（ｆ）で示した過渡電流ＩＴ３と逆極性の過渡電流ＩＴ４がバイアス電圧供給線ＶＰＬ，ＶＮＬに流れ、過渡電流ＩＴ４によって過渡電流ＩＴ３をキャンセルすることも可能である。

［変更例８］
図１５の変更例８のＡＤコンバータ７５では、クリップ回路２７およびラッチ回路２１がそれぞれクリップ回路７６およびラッチ回路７９で置換される。クリップ回路７６は、スイッチ７７，７８を含む。スイッチ７７の一方端子は制御電圧ＶＣＡを受け、その他方端子はスイッチ７８を介して演算増幅器２０の反転入力端子に接続される。制御電圧ＶＣＡは、ランプ電圧ＶＲの下限電圧よりも低い電圧に設定される。

スイッチ７７は、制御信号ＣＮＴによって制御され、ステップＳＷ２が導通する期間に非導通にされる。スイッチ７８は、ストップ信号ＳＴの反転信号／ＳＴが「Ｈ」レベルにされている場合に導通し、信号／ＳＴが「Ｌ」レベルにされている場合に非導通になる。ラッチ回路７９は、ラッチ回路２１にインバータ８０を追加したものである。インバータ８０は、ノードＮ２５に現れるストップ信号ＳＴの反転信号／ＳＴを生成してスイッチ７８に与える。

演算増幅器２０の出力信号が「Ｈ」レベルから「Ｌ」レベルに向けて遷移し、ラッチ回路２１のトランジスタ２２が導通すると、ストップ信号ＳＴの反転信号／ＳＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これにより、クリップ回路７６のスイッチ７８が導通し、演算増幅器２０の反転入力端子に制御電圧ＶＣＡが与えられ、演算増幅器２０の出力電圧が「Ｈ」レベル（電源電圧ＶＤＤ）に立ち上げられる。

この変更例８でも、演算増幅器２０の出力信号の振幅が比較例よりも小さく抑制され、バイアス電圧供給線ＶＰＬ，ＶＮＬに流れる過渡電流が小さく抑制される。また、演算増幅器２０の出力信号が「Ｈ」レベルになったとき、図７（ｆ）で示した過渡電流ＩＴ３と逆極性の過渡電流ＩＴ４がバイアス電圧供給線ＶＰＬ，ＶＮＬに流れ、過渡電流ＩＴ４によって過渡電流ＩＴ３をキャンセルすることも可能である。

［変更例９］
図１６の変更例９のＡＤコンバータ８１では、スイッチＳＷ２がＮチャネルＭＯＳトランジスタ４７で構成され、クリップ回路２７がＡＮＤゲート８２、ＯＲゲート８３、およびスイッチ８４で置換され、ラッチ回路２１がラッチ回路７９で置換される。トランジスタ４７（スイッチＳＷ２）のドレインは演算増幅器２０の出力端子に接続され、そのソースは演算増幅器２０の反転入力端子に接続される。

ＡＮＤゲート８２は、制御信号ＣＮＴ１とラッチ回路７９の出力信号／ＳＴとの論理積信号を出力する。ＯＲゲートは、制御信号ＣＮＴ２とＡＮＤゲート８２の出力信号との論理和信号を生成してトランジスタ４７のゲートに与える。スイッチ８４の一方切換端子８４ａはキャパシタＣ２の他方電極に接続され、その他方切換端子８４ｂは制御電圧ＶＣＡを受け、その共通端子８４ｃは演算増幅器２０の非反転入力端子に接続される。ＡＮＤゲート８２の出力信号が「Ｌ」レベルである場合は端子８４ａ，８４ｃ間が導通し、ＡＮＤゲート８２の出力信号が「Ｈ」レベルである場合は端子８４ｂ，８４ｃ間が導通する。

制御信号ＣＮＴ２は、トランジスタ４７（スイッチＳＷ２）を制御するための信号である。アナログ信号の基準電圧ＶＩＢをキャパシタＣ１に保持させる場合は、制御信号ＣＮＴ２が「Ｈ」レベルにされ、トランジスタ４７が導通する。それ以外の場合は、制御信号ＣＮＴ２は「Ｌ」レベルにされる。

制御信号ＣＮＴ１は、トランジスタ４７（スイッチＳＷ２）およびスイッチ８４を制御するための信号である。キャパシタＣ２に保持された電圧ＶＩＰをデジタル信号ＤＯに変換する場合は、制御信号ＣＮＴ１が「Ｈ」レベルにされ、それ以外の場合は制御信号ＣＮＴ１は「Ｌ」レベルにされる。

リセット信号ＲＳＴが所定時間だけ「Ｈ」レベルにされると、ラッチ回路７９がリセットされて信号／ＳＴが「Ｌ」レベルにされる。これにより、ＡＮＤゲート８２の出力信号が「Ｌ」レベルになり、スイッチ８４の端子８４ａ，８４ｃ間が導通し、キャパシタＣ２の他方電極が演算増幅器２０の非反転入力端子に接続される。

キャパシタＣ１，Ｃ２がそれぞれ基準電圧ＶＩＢおよび信号電圧ＶＩＰに充電された後、ランプ電圧ＶＲが最高値から最低値に向けて徐々に低下し、演算増幅器２０の出力電圧が「Ｈ」レベルから「Ｌ」レベルに向けて徐々に遷移する。演算増幅器２０の出力電圧がラッチ回路７９のしきい値電圧ＶＴＨよりも低くなると、トランジスタ２２が導通して信号／ＳＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これにより、ＡＮＤゲート８２の出力信号が「Ｈ」レベルになるとともに、ＯＲゲート８３の出力信号も「Ｈ」レベルになる。この結果、トランジスタ４７が導通するとともにスイッチ８４の端子８４ｂ，８４ｃ間が導通し、演算増幅器２０の出力電圧が制御電圧ＶＣＡとなる。このとき、演算増幅器２０の出力電圧がたとえばラッチ回路７９のしきい値電圧ＶＴＨよりも若干低い電圧になるように、制御電圧ＶＣＡが設定される。

この変更例９でも、実施の形態１と同じ効果が得られる。なお、この変更例９でも、信号／ＳＴが「Ｈ」レベルになったときに、演算増幅器２０の出力電圧がラッチ回路７９のしきい値電圧ＶＴＨよりも高い電圧になるように制御電圧ＶＣＡを設定しても構わない。この場合は、演算増幅器２０の出力電圧が制御電圧ＶＣＡになったとき、図７（ｆ）で示した過渡電流ＩＴ３と逆極性の過渡電流ＩＴ４がバイアス電圧供給線ＶＰＬ，ＶＮＬに流れ、過渡電流ＩＴ４によって過渡電流ＩＴ３をキャンセルすることも可能である。

［変更例１０］
図１７の変更例１０のＡＤコンバータ８５では、クリップ回路２７がキャパシタ８６、ＮＡＮＤゲート８７、およびスイッチ８８で置換され、ラッチ回路２１がラッチ回路７９で置換される。キャパシタＣ２，８６は、演算増幅器２０の非反転入力端子と接地電圧ＶＳＳのラインとの間に直列接続される。ＮＡＮＤゲート８７は、ラッチ回路７９の出力信号／ＳＴと制御信号ＣＮＴ３との論理積信号の反転信号を出力する。スイッチ８８の一方端子はランプ電圧ＶＲを受け、その他方端子はキャパシタＣ２，８６間のノードに接続される。スイッチ８８は、ＮＡＮＤゲート８７の出力信号が「Ｈ」レベルである場合に導通し、ＮＡＮＤゲート８７の出力信号が「Ｌ」レベルである場合に非導通になる。

制御信号ＣＮＴ３は、スイッチ８８を制御するための信号である。キャパシタＣ２に保持された電圧ＶＩＰをデジタル信号ＤＯに変換する場合は、制御信号ＣＮＴ３が「Ｈ」レベルにされ、それ以外の場合は制御信号ＣＮＴ３は「Ｌ」レベルにされる。制御信号ＣＮＴ３が「Ｌ」レベルにされている場合、ＮＡＮＤゲート８７の出力信号が「Ｈ」レベルになり、スイッチ８８が導通してキャパシタＣ２，８６間のノードにランプ電圧ＶＲが与えられる。

リセット信号ＲＳＴが所定時間だけ「Ｈ」レベルにされると、ラッチ回路７９がリセットされて信号／ＳＴが「Ｌ」レベルにされる。キャパシタＣ１，Ｃ２がそれぞれ基準電圧ＶＩＢおよび信号電圧ＶＩＰに充電された後、制御信号ＣＮＴ３が「Ｈ」レベルにされる。

ランプ電圧ＶＲが上限値から下限値に向けて徐々に低下し、演算増幅器２０の出力電圧が「Ｈ」レベルから「Ｌ」レベルに向けて徐々に遷移する。演算増幅器２０の出力電圧がラッチ回路７９のしきい値電圧ＶＴＨよりも低くなると、トランジスタ２２が導通して信号／ＳＴが「Ｌ」レベルから「Ｈ」レベルに立ち上げられる。これにより、ＮＡＮＤゲート８７の出力信号が「Ｌ」レベルになり、スイッチ８８が非導通になり、キャパシタＣ２，８６間のノードの電圧が一定に保持され、演算増幅器２０の出力電圧の遷移が停止される。この変更例１０でも、実施の形態１と同じ効果が得られる。

［実施の形態２］
図１８は、この発明の実施の形態２による固体撮像装置９０の構成を示すブロック図である。図１８において、この固体撮像装置９０は、画素アレイ９１、複数のＡＤコンバータ９２，９３、および制御回路９４を備える。画素アレイ９１は、図１で示した画素アレイ１と同じ構成であり、複数行複数列に配置された複数の画素回路２と、それぞれ複数行に対応して設けられた複数の行選択線群（図示せず）と、それぞれ複数列に対応して設けられた複数の信号線４とを含む。

複数のＡＤコンバータ９２は、画素アレイ９１の一方側（図１８では上側）の辺に沿って１列に配置されている。複数のＡＤコンバータ９２は画素アレイ９１の奇数列にそれぞれ対応して設けられており、各ＡＤコンバータ９２は対応の列の信号線４に接続されている。

複数のＡＤコンバータ９３は、画素アレイ９１の他方側（図１８では下側）の辺に沿って１列に配置されている。複数のＡＤコンバータ９３は画素アレイ９１の偶数列にそれぞれ対応して設けられており、各ＡＤコンバータ９３は対応の列の信号線４に接続されている。

制御回路９４は、図１の垂直走査回路５、制御回路６、および水平走査回路７を含む。制御回路９４は、複数行を所定時間ずつ順次選択し、選択した行の行選択線群を介して、その行の各画素回路２を活性化させる。画素回路２は、フォトダイオード、選択トランジスタなどを含む。選択された行の画素回路２は、第１の期間ではアナログ信号の基準電圧ＶＩＢを対応の信号線４に出力し、第２の期間ではアナログ信号の信号電圧ＶＩＰを対応の信号線４に出力する。

また、制御回路９４は、１つの行が選択されている期間に、複数の信号線４を所定時間ずつ順次選択する。ＡＤコンバータ９２，９３の各々は、制御回路９４からのランプ電圧ＶＲなどに基づいて、活性化された画素回路２から対応の信号線４を介して与えられたアナログ信号をデジタル信号ＤＯに変換する。ＡＤコンバータ９２，９３の各々は、制御回路９４によって対応の信号線４が選択されたことに応じて、生成したデジタル信号ＤＯをデータバスを介して外部に出力する。

図１９は、ＡＤコンバータ９２の構成を示す回路ブロック図であって、図３と対比される図である。このＡＤコンバータ９２が図３のＡＤコンバータ８と異なる点は、クリップ回路２７がクリップ回路９６で置換され、制御信号ＣＮＴが制御信号ＣＮＴ４で置換される点である。制御信号ＣＮＴ４の論理レベルの電圧は、電源電圧ＶＤＤまたは接地電圧ＶＳＳで規定されるデジタル値ではなく、後述する所定のバイアス値に設定される。クリップ回路９６は、クリップ回路２７からトランジスタ２８，２９を除去したものである。トランジスタ３０のドレインは電源電圧ＶＤＤを受け、そのソースは演算増幅器２０の出力端子に接続され、そのゲートは制御信号ＣＮＴ４を受ける。

制御信号ＣＮＴ４は、スイッチＳＷ２が導通する期間は「Ｌ」レベルにされ、それ以外の期間は「Ｈ」レベルにされる。制御信号ＣＮＴ４の「Ｌ」レベルの電圧値は、トランジスタ３０のソース電位がアナログ信号の基準電圧ＶＩＢ未満の電圧値になるように設定される。スイッチＳＷ２が導通する期間では、演算増幅器２０の反転入力端子にアナログ信号の基準電圧ＶＩＢを印加する必要があるからである。

このとき、トランジスタ３０のソース電位が基準電圧ＶＩＢよりも高いと、トランジスタ３０のソース電位が反転入力端子に印加されてしまい、基準電圧ＶＩＢを正しく反転入力端子に印加することができなくなる。そのため、この期間にクリップ回路９６が動作しなくなるように、制御信号ＣＮＴ４を「Ｌ」レベルの電圧値に下げる必要がある。たとえば、基準電圧ＶＩＢを１．２Ｖとし、トランジスタ３０のしきい値電圧を０．７Ｖとすれば、トランジスタ３０のゲート電位は１．２＋０．７＝１．９Ｖ未満の電圧であればよい。したがって、制御信号ＣＮＴ４の「Ｌ」レベルは、たとえば１．５Ｖに設定される。

制御信号ＣＮＴ４が「Ｈ」レベルにされると、トランジスタ３０がソースフォロアとして動作し、演算増幅器２０の出力端子にクリップ電圧ＶＣが与えられる。この場合、クリップ電圧ＶＣすなわちトランジスタ３０のソース電位は、ゲート電位よりもトランジスタ３０のしきい値電圧分だけ低い値になる。このクリップ電圧ＶＣは、ラッチ回路２１のしきい値電圧ＶＴＨよりも若干低い電圧になるように設定される。ＡＤコンバータ９３は、ＡＤコンバータ９２と同じ構成である。

図２０は、１列に配置された複数のＡＤコンバータ９３の構成を示す回路ブロック図である。図２０に示すように、複数のＡＤコンバータ９３において、複数のスイッチＳＷ１は１つの信号φ１によって制御され、複数のスイッチＳＷ２は１つの信号φ２によって制御され、複数のトランジスタ３０は１つの制御信号ＣＮＴ４によって制御される。なお、図２で示したように、複数の演算増幅器２０には、共通のバイアス電圧供給線ＶＰＬ，ＶＮＬが設けられている。

図２１は、演算増幅器２０の出力電圧ＶＯを示すタイムチャートである。図２１において、時刻ｔ０において、演算増幅器２０の出力電圧ＶＯが「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに向けて遷移し始める。演算増幅器２０の出力電圧ＶＯの降下速度は一定ではなく、ＶＯ＜ＶＫである期間Ｔｂにおける降下速度ｖｂはＶＯ＞ＶＫである期間Ｔａにおける降下速度ｖａよりも速くなる。図６で示した比較例のＡＤコンバータ４０を使用した場合、電圧ＶＯの変化に伴ってバイアス電圧供給線ＶＰＬ，ＶＮＬに発生するノイズは、主に期間Ｔｂで発生する。したがって、クリップ電圧ＶＣは、しきい値電圧ＶＴＨと電圧ＶＫの間の電圧に設定することが好ましい。

図２２は、図１９に示したＡＤコンバータ９２の動作を示すタイムチャートである。垂直走査回路５によって１つの行が選択されると、その行の各画素回路２が活性化される。まず各画素回路２がリセットされて各画素回路２から信号線４にアナログ信号の基準電圧ＶＩＢ（黒レベル）が出力される（時刻ｔ０）。

次に時刻ｔ１において、制御信号ＣＮＴ４が「Ｈ」レベル（たとえば２．５Ｖ）から「Ｌ」レベル（たとえば１．５Ｖ）に立ち下げられて、トランジスタ３０が非導通にされる。次いで時刻ｔ２においてスイッチＳＷ１，ＳＷ２が導通し（オンし）、演算増幅器２０の反転入力端子Ｔ２がアナログ信号の基準電圧ＶＩＢに充電される。

次に時刻ｔ３においてスイッチＳＷ１，ＳＷ２が非導通にされるとともに、制御信号ＣＮＴ４が「Ｈ」レベルにされる。これにより、トランジスタ３０がソースフォロアとして動作し、演算増幅器２０の出力端子がクリップ電圧ＶＣに充電される。次いで時刻ｔ４において、選択された行の各画素回路２から信号線４にアナログ信号の信号電圧ＶＩＰが出力される。また、ランプ電圧ＶＲが最高値ＶＲＨから高値ＶＲｈに向けて、時間の経過に比例して直線的に低下する（時刻ｔ４〜ｔ５）。この期間では、演算増幅器２０のオフセット電圧が測定される。オフセット電圧は小さいので、ランプ電圧ＶＲの最高値ＶＲＨと高値ＶＲｈの差の電圧は小さく設定されている。

ランプ電圧ＶＲが時間に比例して低下すると、キャパシタＣ２を介して容量結合により、非反転入力端子の電圧も時間に比例して低下する。非反転入力端子の電圧が反転入力端子の電圧よりも低くなると、演算増幅器２０は出力端子の電圧を「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに向けて遷移させる。

演算増幅器２０の出力端子の電圧がラッチ回路２１のしきい値電圧ＶＴＨに到達すると、トランジスタ２２が導通し、ストップ信号ＳＴが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。これにより、カウンタ１１の出力信号ＣＴがカウンタラッチ２６にラッチされ、ラッチされた信号ＣＴがデジタル信号ＤＯとなる。このときのデジタル信号ＤＯ１は、演算増幅器２０のオフセット電圧を示している。

次に時刻ｔ６〜ｔ７において、スイッチＳＷ１が導通する。これにより、演算増幅器２０の非反転入力端子がアナログ信号の信号電圧ＶＩＰに充電され、演算増幅器２０の出力端子は「Ｈ」レベル（ＶＨ）にされる。次いで時刻ｔ８〜ｔ９において、ランプ電圧ＶＲが最高値ＶＲＨから最低値ＶＲＬに向けて、時間の経過に比例して直線的に低下する。この期間では、アナログ信号の信号電圧ＶＩＰが測定される。信号電圧ＶＩＰは画素回路２への入射光量に応じて大きく変化するので、ランプ電圧ＶＲの最高値ＶＲＨと最低値ＶＲＬの差の電圧は大きく設定されている。

ランプ電圧ＶＲが時間に比例して低下すると、キャパシタＣ２を介して容量結合により、非反転入力端子の電圧も時間に比例して低下する。非反転入力端子の電圧が反転入力端子の電圧よりも低くなると、演算増幅器２０は出力端子の電圧を「Ｈ」レベルＶＨから「Ｌ」レベルＶＬに向けて遷移させる。

演算増幅器２０の出力端子Ｔ３の電圧がラッチ回路２１のしきい値電圧ＶＴＨよりも低い電圧に到達すると、トランジスタ２２が導通し、ストップ信号ＳＴが「Ｈ」レベルから「Ｌ」レベルに立ち下げられる。これにより、カウンタ１１の出力信号ＣＴがカウンタラッチ２６にラッチされ、ラッチされた信号ＣＴがデジタル信号ＤＯとなる。このときのデジタル信号ＤＯ２は、アナログ信号の信号電圧ＶＩＰと基準電圧ＶＩＢの差の電圧を示している。デジタル信号ＤＯ２とデジタル信号ＤＯ１の差は、画素回路２への入射光量を示している。この実施の形態２でも、実施の形態１と同じ効果が得られる。

なお、このような固体撮像装置は、半導体チップ上に形成され、カメラシステムに適用される。画素アレイは、カメラシステムのレンズを介して入射光を受ける。固体撮像装置で生成されるデジタル信号はデータバスを介して、カメラシステムの信号処理部へと出力される。

今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。

１ 画素アレイ、２ 画素回路、３ 行選択線群、４ 信号線、５ 垂直走査回路、６，９４ 制御回路、７ 水平走査回路、８，４０，４１，４５，５０，５５，６０，６５，７０，７５，８１，８５，９２，９３ ＡＤコンバータ、１０ ランプ電圧発生回路、１１ カウンタ、１２ バイアス発生回路、１３ 信号発生回路、２０ 演算増幅器、２１，４３，６２，７９ ラッチ回路、２２，２８，２９，３１〜３４，４４ ＰチャネルＭＯＳトランジスタ、２３，３０，３５〜３８，４７ ＮチャネルＭＯＳトランジスタ、２４，２５，６３，８０ インバータ、２６ カウンタラッチ、２７，４２，４６，５１，５６，６１，６６，７６，９６ クリップ回路、３９ 定電流源、７７，７８，８４，８８，ＳＷ１，ＳＷ２ スイッチ、８２ ＡＮＤゲート、８３ ＯＲゲート、８６，Ｃ１，Ｃ２ キャパシタ、８７ ＮＡＮＤゲート、９０ 固体撮像装置、９１ 画素アレイ、９２，９３ コンバータ、９５ 増幅器、Ｃ３，Ｃ４ 寄生容量、ＶＰＬ，ＶＮＬ バイアス電圧供給線。

Claims (19)

1. アナログ信号をデジタル信号に変換するＡＤコンバータであって、
   ある時刻から時間に比例して変化するランプ電圧と前記アナログ信号の電圧とを受け、前記ある時刻では第１の電圧を出力ノードに出力し、前記ランプ電圧の変化分が前記アナログ信号の電圧に到達したことに応じて前記出力ノードの電圧を前記第１の電圧から第２の電圧に向けて遷移させる比較回路と、
   前記比較回路の出力ノードの電圧が前記第１および第２の電圧間の第３の電圧に到達したことに応じてストップ信号を出力する検知回路と、
   前記ある時刻から前記ストップ信号が出力されるまでの時間に基づいて前記デジタル信号を生成する信号生成回路と、
   前記比較回路の出力ノードの電圧が前記第３の電圧に到達した後に、前記比較回路の出力ノードの電圧を前記第２の電圧と異なるクリップ電圧に固定するクリップ回路とを備える、ＡＤコンバータ。
2. 前記クリップ回路は、前記比較回路の出力ノードに接続され、前記比較回路の出力ノードに前記クリップ電圧を供給する、請求項１に記載のＡＤコンバータ。
3. 前記第１の電圧は前記第２の電圧よりも高く、
   前記クリップ回路は、アノードが前記クリップ電圧よりもしきい値電圧だけ高い第４の電圧を受け、カソードが前記比較回路の出力ノードに接続されたダイオードを含む、請求項２に記載のＡＤコンバータ。
4. 前記クリップ回路は、さらに、前記第４の電圧のラインと前記比較回路の出力ノードとの間に前記ダイオードと直列接続され、前記ストップ信号に応答して導通する第１のスイッチを含む、請求項３に記載のＡＤコンバータ。
5. 第１の期間は前記アナログ信号が基準電圧となり、第２の期間は前記アナログ信号が信号電圧となり、
   前記第１の期間は前記アナログ信号の基準電圧に基いて前記比較回路の基準レベルが設定され、
   前記ランプ電圧は前記第２の期間に変化し、
   前記比較回路は、前記ランプ電圧の変化分と前記アナログ信号の電圧との差の電圧が前記基準レベルに到達したことに応じて前記出力ノードの電圧を遷移させ、
   前記クリップ回路は、さらに、前記第４の電圧のラインと前記比較回路の出力ノードとの間に前記ダイオードと直列接続され、前記第１の期間以外の期間に導通する第２のスイッチを含む、請求項３または請求項４に記載のＡＤコンバータ。
6. 前記第１の電圧は前記第２の電圧よりも高く、
   前記クリップ回路は、
   ドレインが前記クリップ電圧よりもしきい値電圧だけ高い第４の電圧を受け、ソースが前記比較回路の出力ノードに接続されたＮ型トランジスタと、
   前記ストップ信号に応答して前記Ｎ型トランジスタのゲートに前記第４の電圧を与えるインバータとを含む、請求項２に記載のＡＤコンバータ。
7. 前記第１の電圧は前記第２の電圧よりも高く、
   前記クリップ回路は、ドレインが前記クリップ電圧よりも高い第４の電圧を受け、ゲートが前記クリップ電圧よりもしきい値電圧だけ高い第５の電圧を受け、ソースが前記比較回路の出力ノードに接続されたＮ型トランジスタを含む、請求項２に記載のＡＤコンバータ。
8. 前記クリップ回路は、さらに、前記第５の電圧のラインと前記比較回路の出力ノードとの間に前記Ｎ型トランジスタと直列接続され、前記ストップ信号に応答して導通する第１のスイッチを含む、請求項７に記載のＡＤコンバータ。
9. 第１の期間は前記アナログ信号が基準電圧となり、第２の期間は前記アナログ信号が信号電圧となり、
   前記第１の期間は前記アナログ信号の基準電圧に基いて前記比較回路の基準レベルが設定され、
   前記ランプ電圧は前記第２の期間に変化し、
   前記比較回路は、前記ランプ電圧の変化分と前記アナログ信号の電圧との差の電圧が前記基準レベルに到達したことに応じて前記出力ノードの電圧を遷移させ、
   前記クリップ回路は、さらに、前記第５の電圧のラインと前記比較回路の出力ノードとの間に前記Ｎ型トランジスタと直列接続され、前記第１の期間以外の期間に導通する第２のスイッチを含む、請求項７または請求項８に記載のＡＤコンバータ。
10. 前記第１の電圧は前記第２の電圧よりも高く、
    前記クリップ回路は、ドレインが前記クリップ電圧よりもしきい値電圧だけ高い第４の電圧を受け、ゲートが制御信号を受け、ソースが前記比較回路の出力ノードに接続されたＮ型トランジスタを含み、
    第１の期間は前記アナログ信号が基準電圧となり、第２の期間は前記アナログ信号が信号電圧となり、
    前記第１の期間は前記アナログ信号の基準電圧に基いて前記比較回路の基準レベルが設定され、
    前記ランプ電圧は前記第２の期間に変化し、
    前記比較回路は、前記ランプ電圧の変化分と前記アナログ信号の電圧との差の電圧が前記基準レベルに到達したことに応じて前記出力ノードの電圧を遷移させ、
    前記制御信号は、前記第１の期間は前記Ｎ型トランジスタをソースフォロアとして動作させないための非活性化レベルにされ、前記第２の期間は前記Ｎ型トランジスタをソースフォロアとして動作させるための活性化レベルにされる、請求項２に記載のＡＤコンバータ。
11. 前記クリップ回路は、さらに、前記クリップ電圧のラインと前記比較回路の出力ノードとの間に接続され、前記ストップ信号に応答して導通する第１のスイッチを含む、請求項２に記載のＡＤコンバータ。
12. 第１の期間は前記アナログ信号が基準電圧となり、第２の期間は前記アナログ信号が信号電圧となり、
    前記第１の期間は前記アナログ信号の基準電圧に基いて前記比較回路の基準レベルが設定され、
    前記ランプ電圧は前記第２の期間に変化し、
    前記比較回路は、前記ランプ電圧の変化分と前記アナログ信号の電圧との差の電圧が前記基準レベルに到達したことに応じて前記出力ノードの電圧を遷移させ、
    前記クリップ回路は、さらに、前記クリップ電圧のラインと前記比較回路の出力ノードとの間に前記第１のスイッチと直列接続され、前記第１の期間以外の期間に導通する第２のスイッチを含む、請求項１１に記載のＡＤコンバータ。
13. 第１の期間は前記アナログ信号が基準電圧となり、第２の期間は前記アナログ信号が信号電圧となり、
    前記比較回路は、
    非反転入力端子、反転入力端子、および前記出力ノードに接続された出力端子を有する演算増幅器と、
    一方電極が前記非反転入力端子に接続され、他方電極が前記ランプ電圧を受ける第１のキャパシタと、
    一方電極が前記反転入力端子に接続され、他方電極が接地電圧を受ける第２のキャパシタと、
    一方端子が前記アナログ信号を受け、他方端子が前記非反転入力端子に接続された第１のスイッチと、
    前記出力端子と前記反転入力端子との間に接続された第２のスイッチとを含み、
    前記第１の期間では前記第１および第２のスイッチがオンし、前記アナログ信号の基準電圧が前記第２のキャパシタに保持され、
    前記第２の期間では前記第１のスイッチがオンするとともに前記第２のスイッチがオフし、前記アナログ信号の信号電圧が前記第１のキャパシタに保持され、
    前記第１および第２のスイッチがオフされた後に前記ランプ電圧が変化する、請求項１に記載のＡＤコンバータ。
14. 前記クリップ回路は、前記演算増幅器の非反転入力端子に接続され、前記ストップ信号に応答して前記演算増幅器の非反転入力端子に前記クリップ電圧を供給する、請求項１３に記載のＡＤコンバータ。
15. 前記クリップ回路は、前記演算増幅器の反転入力端子に接続され、前記ストップ信号に応答して前記演算増幅器の反転入力端子に非反転入力端子よりも低い電圧を与える、請求項１３に記載のＡＤコンバータ。
16. 前記クリップ回路は、
    前記第１のキャパシタの一方電極と前記演算増幅器の非反転入力端子との間に介挿され、前記ストップ信号に応答して非導通になる第３のスイッチと、
    一方端子が前記クリップ電圧を受け、他方端子が前記演算増幅器の非反転入力端子に接続され、前記ストップ信号に応答して導通する第４のスイッチとを含み、
    前記第２のスイッチは前記ストップ信号に応答して導通する、請求項１３に記載のＡＤコンバータ。
17. 前記クリップ回路は、一方端子が前記ランプ電圧を受け、他方端子が前記第１のキャパシタの他方電極に接続され、前記ストップ信号に応答して非導通になる第３のスイッチを含み、
    前記クリップ回路は、前記第１のキャパシタの前記他方電極の電圧を、前記第３のスイッチが導通状態から非導通状態になったときの前記ランプ電圧のレベルに保持する、請求項１３に記載のＡＤコンバータ。
18. 前記クリップ回路は、前記制御部から前記クリップ電圧の電圧レベルを制御するクリップ電圧制御信号を受け、前記クリップ電圧制御信号に応じて前記クリップ電圧の電圧レベルを制御するクリップ電圧制御部を有する、請求項１３に記載のＡＤコンバータ。
19. 複数行複数列に配置され、各々が入射光量に応じたレベルのアナログ信号を出力する複数の画素回路と、
    それぞれ前記複数行に対応して設けられた複数の行選択線群と、
    それぞれ前記複数列に対応して設けられた複数の信号線と、
    前記複数の行選択線群を順次選択し、選択した行選択線群に対応する各画素回路を活性化させる制御回路と、
    それぞれ前記複数の信号線に対応して設けられ、各々が、活性化された画素回路から対応の信号線に出力されたアナログ信号をデジタル信号に変換する複数のＡＤコンバータと、
    前記複数のＡＤコンバータに共通に設けられ、各ＡＤコンバータにバイアス電圧を供給するためのバイアス電圧供給線とを備え、
    各ＡＤコンバータは、
    応答速度が前記バイアス電圧によって設定され、ある時刻から時間に比例して変化するランプ電圧と前記アナログ信号の電圧とを受け、前記ある時刻では第１の電圧を出力ノードに出力し、前記ランプ電圧の変化分が前記アナログ信号の電圧に到達したことに応じて前記出力ノードの電圧を前記第１の電圧から第２の電圧に向けて遷移させる比較回路と、
    前記比較回路の出力ノードの電圧が前記第１および第２の電圧間の第３の電圧に到達したことに応じてストップ信号を出力する検知回路と、
    前記ある時刻から前記ストップ信号が出力されるまでの時間に基づいて前記デジタル信号を生成する信号生成回路と、
    前記比較回路の出力ノードの電圧が前記第３の電圧に到達した後に、前記比較回路の出力ノードの電圧を前記第２の電圧と異なるクリップ電圧に固定するクリップ回路とを含む、固体撮像装置。

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