JP2017038312A - 固体撮像装置 - Google Patents

固体撮像装置 Download PDF

Info

Publication number
JP2017038312A
JP2017038312A JP2015159755A JP2015159755A JP2017038312A JP 2017038312 A JP2017038312 A JP 2017038312A JP 2015159755 A JP2015159755 A JP 2015159755A JP 2015159755 A JP2015159755 A JP 2015159755A JP 2017038312 A JP2017038312 A JP 2017038312A
Authority
JP
Japan
Prior art keywords
circuit
signal
potential
solid
state imaging
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Granted
Application number
JP2015159755A
Other languages
English (en)
Other versions
JP2017038312A5 (ja
JP6727771B2 (ja
Inventor
恒一 中村
Koichi Nakamura
恒一 中村
岩根　正晃
Masaaki Iwane
正晃 岩根
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Canon Inc
Original Assignee
Canon Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Canon Inc filed Critical Canon Inc
Priority to JP2015159755A priority Critical patent/JP6727771B2/ja
Priority to US15/217,537 priority patent/US9966398B2/en
Publication of JP2017038312A publication Critical patent/JP2017038312A/ja
Priority to US15/936,386 priority patent/US10811448B2/en
Publication of JP2017038312A5 publication Critical patent/JP2017038312A5/ja
Application granted granted Critical
Publication of JP6727771B2 publication Critical patent/JP6727771B2/ja
Active legal-status Critical Current
Anticipated expiration legal-status Critical

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/76—Addressed sensors, e.g. MOS or CMOS sensors
    • H04N25/78—Readout circuits for addressed sensors, e.g. output amplifiers or A/D converters
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H01L27/14612—Pixel-elements with integrated switching, control, storage or amplification elements involving a transistor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14603—Special geometry or disposition of pixel-elements, address-lines or gate-electrodes
    • H01L27/14605—Structural or functional details relating to the position of the pixel elements, e.g. smaller pixel elements in the center of the imager compared to pixel elements at the periphery
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
    • H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
    • H01L27/144—Devices controlled by radiation
    • H01L27/146—Imager structures
    • H01L27/14601—Structural or functional details thereof
    • H01L27/14609—Pixel-elements with integrated switching, control, storage or amplification elements
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Electromagnetism (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Signal Processing (AREA)
  • Multimedia (AREA)
  • Transforming Light Signals Into Electric Signals (AREA)
  • Analogue/Digital Conversion (AREA)
  • Manipulation Of Pulses (AREA)

Abstract

【課題】Ｓ／Ｎの向上とともに低消費電力化を実現しうる固体撮像装置を提供する。
【解決手段】複数行及び複数列に渡って配された複数の画素と、参照信号を出力する参照信号供給部と、画素からの信号と参照信号とに応じた信号を出力する比較部と、を有し、比較部は、入力端子と出力端子とを含む比較回路と、比較回路の入力端子と出力端子とを接続する第１のスイッチと、比較回路の入力端子に一方の端子が接続されたクランプ容量と、クランプ容量の他方の端子に接続され、画素からの信号及び参照信号のいずれか一方を選択して当該他方の端子に入力する第２のスイッチと、参照信号が比較回路に入力される電気的経路に設けられたクリップ回路と、を含む。
【選択図】図３

Description

本発明は、ＡＤ変換器を有する固体撮像装置に関する。
固体撮像装置において、アレイ状に配置された画素の列ごとにアナログデジタル変換器（以下、ＡＤ変換器）を配置して、各画素からの信号をデジタルデータに変換する技術がある。特許文献１には、それぞれのＡＤ変換器に含まれる比較回路にインバータを用いた技術が開示されている。
特許文献１に記載の技術では、サンプリング中は画素からの信号がサンプリング容量に入力され、ＡＤ変換中はサンプリング容量を介して参照信号がインバータに入力される。インバータの出力電位が反転した時刻を記憶することでデジタルデータを取得し、ＡＤ変換を実現している。
特開２０００−２８６７０６号公報
しかしながら、特許文献１に記載の技術では、ＡＤ変換の変換レンジがインバータの入力可能な電圧範囲によって制限されていた。つまり、参照信号の電位の上下限がインバータに入力可能な電圧範囲の制約を受ける結果、高いＳ／Ｎを実現することが困難となっていた。また、インバータの入力可能な電圧範囲を高くするためには電源電圧を高くする必要があり、消費電力が増加していた。
本発明の目的は、Ｓ／Ｎの向上と低消費電力化を実現しうる高性能の固体撮像装置を提供することにある。
本発明の一観点によれば、複数行及び複数列に渡って配された複数の画素と、参照信号を出力する参照信号供給部と、前記画素からの信号と前記参照信号とに応じた信号を出力する比較部と、を有し、前記比較部は、入力端子と出力端子とを含む比較回路と、前記比較回路の前記入力端子と前記出力端子とを接続する第１のスイッチと、前記比較回路の前記入力端子に一方の端子が接続されたクランプ容量と、前記クランプ容量の他方の端子に接続され、前記画素からの前記信号及び前記参照信号のいずれか一方を選択して前記他方の端子に入力する第２のスイッチと、前記参照信号が前記比較回路に入力される電気的経路に設けられたクリップ回路と、を含む固体撮像装置が提供される。
また、本発明の他の観点によれば、第１の信号と第２の信号とに応じた信号を出力する比較器であって、入力端子と出力端子とを含む比較回路と、前記比較回路の前記入力端子と前記出力端子とを接続する第１のスイッチと、前記比較回路の前記入力端子に一方の端子が接続されたクランプ容量と、前記クランプ容量の他方の端子に接続され、前記第１の信号又は前記第２の信号のいずれか一方を選択して前記他方の端子に入力する第２のスイッチと、前記第２の信号が前記比較回路に入力される電気的経路に設けられたクリップ回路と、を有する比較部とを有する比較器が提供される。
本発明によれば、ＡＤ変換の変換レンジを拡大し、高いＳ／Ｎを実現することができる。また、比較回路の電源の低電圧化が可能であり、低消費電力化を図ることができる。
本発明の第１実施形態による固体撮像装置を示すブロック図である。 本発明の第１実施形態による固体撮像装置の画素及び列読み出し回路部を示す回路図である。 本発明の第１実施形態による固体撮像装置の比較部を示す回路図である。 本発明の第１実施形態による固体撮像装置の動作を示すタイミングチャートである。 本発明の第１実施形態による固体撮像装置のクリップ回路を示す回路図である。 本発明の第２実施形態による固体撮像装置の比較部を示す回路図である。 本発明の第２実施形態による固体撮像装置の比較部の判定回路を示す回路図である。 本発明の第２実施形態による固体撮像装置の動作を示すタイミングチャートである。 本発明の第３実施形態による固体撮像装置の比較部を示す回路図である。 本発明の第３実施形態による固体撮像装置の動作を示すタイミングチャートである。 本発明の第４実施形態による固体撮像装置の比較部を示す回路図である。 本発明の第４実施形態による固体撮像装置の動作を示すタイミングチャートである。 本発明の第４実施形態による固体撮像装置の比較部のクリップ回路の一例を示す回路図である。 本発明の第４実施形態による固体撮像装置の比較部のクリップ回路の他の例を示す回路図である。 本発明の第５実施形態による撮像システムの概略構成を示すブロック図である。
［第１実施形態］
本発明の第１実施形態による固体撮像装置について、図１乃至図５を用いて説明する。図１は、本実施形態による固体撮像装置の概略構成を示すブロック図である。図２は、本実施形態による固体撮像装置の画素及び列読み出し回路部を示す回路図である。図３は、本実施形態による固体撮像装置の比較部を示す回路図である。図４は、本実施形態による固体撮像装置の動作を示すタイミングチャートである。図５は、本実施形態による固体撮像装置のクリップ回路を示す回路図である。
はじめに、本実施形態による固体撮像装置の構造について、図１乃至図３を用いて説明する。
本実施形態による固体撮像装置１００は、図１に示すように、画素部１０と、垂直走査回路１６と、読み出し回路部２０と、ＡＤ変換回路部３０と、ランプ信号生成部３６と、カウンタ回路部５０と、水平走査回路部７０と、信号処理回路部８０とを有している。画素部１０には、複数行及び複数列に渡って配された複数の画素１２が設けられている。読み出し回路部２０は、画素部１０の画素アレイの各列に対応して、列読み出し回路部２２をそれぞれ有している。また、ＡＤ変換回路部３０は、複数の列回路部を有する。複数の列回路部の各々は、画素部１０の画素アレイの各列に対応して、比較部３２及び記憶部４８をそれぞれ有している。なお、図１では、図面の簡略化のため、各部の動作に必要な駆動パルスやそのタイミングを制御するための一部の回路や信号線について図示を省略している。
画素１２は、図２に示すように、フォトダイオードＤ１と、転送トランジスタＭ１と、リセットトランジスタＭ２と、増幅トランジスタＭ３と、選択トランジスタＭ４とを有している。フォトダイオードＤ１のアノードは接地電圧線に接続され、フォトダイオードＤ１のカソードは転送トランジスタＭ１のソースに接続されている。転送トランジスタＭ１のドレインは、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートに接続されている。転送トランジスタＭ１のドレイン、リセットトランジスタＭ２のソース及び増幅トランジスタＭ３のゲートの接続ノード（図２中、ＦＤ）は、フローティングディフュージョンノード（以下、「ＦＤノード」と表記する）を構成する。リセットトランジスタＭ２のドレイン及び増幅トランジスタＭ３のドレインは、電源電圧線（電圧ＶＤＤ）に接続されている。増幅トランジスタＭ３のソースは、選択トランジスタＭ４のドレインに接続されている。
画素部１０の画素アレイの各行には、行方向（図１において横方向）に延在して、制御信号線１４がそれぞれ配置されている。制御信号線１４は、行方向に並ぶ画素１２に共通の信号線をなしている。制御信号線１４は、垂直走査回路１６に接続されている。制御信号線１４には、垂直走査回路１６から所定のタイミングで、画素１２の画素内読み出し回路を駆動するための所定の制御信号が出力される。図１には、各行に１本ずつの制御信号線１４を示しているが、典型的には各行に複数の制御信号線が含まれる。図２の画素回路の場合、制御信号線１４には、転送トランジスタＭ１のゲートに接続された転送ゲート信号線、リセットトランジスタＭ２のゲートに接続されたリセット信号線、選択トランジスタＭ４のゲートに接続された選択信号線を含むことができる。転送ゲート信号線には、垂直走査回路１６から、転送トランジスタＭ１の駆動用の転送ゲート信号ＰＴＸが出力される。リセット信号線には、垂直走査回路１６から、リセットトランジスタＭ２の駆動用のリセット信号ＰＲＥＳが出力される。選択信号線には、垂直走査回路１６から、選択トランジスタＭ４の制御用の選択信号ＰＳＥＬが出力される。
画素部１０の画素アレイの各列には、列方向（図１において縦方向）に延在して、垂直出力線１８が配されている。垂直出力線１８は、列方向に並ぶ画素１２の選択トランジスタＭ４のソースに接続されており、これら画素１２に共通の信号線をなしている。
列読み出し回路部２２は、図２に示すように、定電流源２４と、−Ａ倍のゲインを持つ列アンプ２６とを有している。列アンプ２６は、容量Ｃｉｎと、容量ＣＯと、リセットスイッチＳＷ１と、差動増幅回路２８とを有している。垂直出力線１８は、定電流源２４と、容量Ｃｉｎの第１の端子に接続されている。容量Ｃｉｎの第２の端子は、差動増幅回路２８の反転入力端子（図中、「−」で示す）に接続されている。差動増幅回路２８の反転入力端子と出力端子との間には、容量ＣＯとリセットスイッチＳＷ１とが並列に接続されている。差動増幅回路２８の非反転入力端子（図中、「＋」で示す）は、電圧Ｖｎのノードに接続されている。差動増幅回路２８の出力端子は、列読み出し回路部２２の出力端子でもある。
各列の列読み出し回路部２２の出力端子は、図１に示すように、各列に対応して設けられたＡＤ変換回路部３０の比較部３２の一方の入力端子に接続されている。比較部３２の他方の入力端子は、ランプ信号生成部３６からランプ信号を出力するためのランプ信号配線３８に接続されている。比較部３２には、ランプ信号生成部３６からランプ信号配線３８を介してランプ信号が出力される。ランプ信号生成部３６は、比較部３２に所定の参照信号を供給する参照信号供給部の一例である。なお、後述する説明の便宜上、列読み出し回路部２２と比較部３２との間の接続を、信号線３４と表記することがある。
比較部３２は、図３に示すように、ランプ信号バッファ回路４０、クリップ回路４２、比較回路４４、セレクト（ＳＥＬ）スイッチＳＷ２、セレクト反転（ＳＥＬＢ）スイッチＳＷ３、クランプ容量Ｃ１、フィードバック（ＦＢ）スイッチＳＷ４を有している。
列読み出し回路部２２の出力端子（信号線３４）は、ＳＥＬスイッチＳＷ２を介して、クランプ容量Ｃ１の第１の端子に接続されている。ランプ信号配線３８は、ランプ信号バッファ回路４０の入力端子に接続されている。ランプ信号バッファ回路４０は、参照信号供給部から供給される参照信号をバッファする参照信号バッファ回路である。ランプ信号バッファ回路４０の出力端子は、ＳＥＬＢスイッチＳＷ３を介して、クランプ容量Ｃ１の第１の端子に接続されている。
ランプ信号が比較回路４４に入力される電気的経路、具体的には、ランプ信号バッファ回路４０とＳＥＬＢスイッチＳＷ３との間の接続ノードには、クリップ回路４２が接続されている。クリップ回路４２は、列読み出し回路部２２からの出力信号の電位に応じてランプ信号バッファ回路４０の出力の電位のクリップ制御を行うものである。
ＳＥＬスイッチＳＷ２は、制御信号ＳＥＬにより端子間の導通状態が制御されるスイッチである。ＳＥＬＢスイッチＳＷ３は、制御信号ＳＥＬの反転信号である制御信号ＳＥＬＢにより端子間の導通状態が制御されるスイッチである。例えば、制御信号ＳＥＬがハイレベルのとき、ＳＥＬスイッチＳＷ２はオンとなり、ＳＥＬＢスイッチＳＷ３はオフとなる。また、制御信号ＳＥＬがローレベルのとき、ＳＥＬスイッチＳＷ２はオフとなり、ＳＥＬＢスイッチＳＷ３はオンとなる。ＳＥＬスイッチＳＷ２及びＳＥＬＢスイッチＳＷ３を動作する際の信号レベルの関係は、この逆でもよい。つまり、ＳＥＬスイッチＳＷ２及びＳＥＬＢスイッチＳＷ３は、クランプ容量Ｃ１の第１の端子に入力される信号を、画素１２からの信号とランプ回路生成部３６からのランプ信号との間で切り替える１つのセレクトスイッチとも言える。
クランプ容量Ｃ１の第２の端子は、比較回路４４の反転入力端子（図中、「−」で示す）に接続されている。比較回路の非反転入力端子（図中、「＋」で示す）は、電圧ＶＢの共通電位線４６に接続されている。比較回路４４の反転入力端子と出力端子との間には、ＦＢスイッチＳＷ４が接続されている。比較回路４４の出力端子は、比較部３２の出力端子でもある。
ＦＢスイッチは、制御信号ＦＢにより端子間の導通状態が制御されるスイッチである。例えば、制御信号ＦＢがハイレベルのときＦＢスイッチＳＷ４はオンとなり、制御信号ＦＢがローレベルのときＦＢスイッチＳＷ４はオフとなる。ＦＢスイッチＳＷ４を動作する際の信号レベルの関係は、この逆でもよい。
なお、ＦＢスイッチＳＷ４は、比較回路４４の反転入力端子の入力端子の電位を初期化するためのスイッチである。比較回路４４の反転入力端子の入力端子の電位を初期化するための構成は、必ずしもＦＢスイッチＳＷ４である必要はなく、例えば、比較回路４４の反転入力端子と非反転入力端子とを接続するスイッチや、反転入力端子に電圧ＶＢを供給する手段でもよい。
各列の比較部３２の出力端子は、図１に示すように、各列に対応して設けられたＡＤ変換回路部３０の記憶部４８の入力端子に接続されている。記憶部４８は、カウンタ回路部５０からカウント信号（カウント値）を出力するためのカウントデータ配線５２に接続されている。記憶部４８には、カウンタ回路部５０からカウントデータ配線５２を介してカウント信号が出力される。各列の記憶部４８には、水平走査回路部７０と、信号処理回路部８０とが接続されている。
次に、本実施形態による固体撮像装置の動作について、図１乃至図５を用いて説明する。
画素部１０は、複数の画素に入射した光の量に応じた信号を、行毎に各列の垂直出力線１８へと出力する。具体的には、例えば以下の手順により、画素部１０の各画素１２から、ＦＤノードのリセット電位に応じた信号（リセット信号）と、フォトダイオードＤ１で生成された信号電荷の量に応じた信号（光信号）とを、垂直出力線１８から出力する。
まず、垂直走査回路１６から、読み出しを行う行の制御信号線１４にハイレベルの選択信号ＰＳＥＬを出力し、選択トランジスタＭ４をオンにする。これにより、増幅トランジスタＭ３は選択トランジスタＭ４を介して定電流源２４からバイアス電流が供給された状態となり、ソースフォロワ回路が構成される。
次いで、垂直走査回路１６から、読み出しを行う行の制御信号線１４にハイレベルの転送ゲート信号ＰＴＸ及びリセット信号ＰＲＥＳを出力し、転送トランジスタＭ１及びリセットトランジスタＭ２をオンにする。これにより、フォトダイオードＤ１に、転送トランジスタＭ１及びリセットトランジスタＭ２を介して電源電圧ＶＤＤが印加され、フォトダイオードＤ１の電位がリセットされる。フォトダイオードＤ１のリセット動作を行った後、転送ゲート信号ＰＴＸ及びリセット信号ＰＲＥＳをローレベルとし、フォトダイオードＤ１を電源電圧ＶＤＤから切り離す。これにより、フォトダイオードＤ１では、光電変換による入射光量に応じた信号電荷の生成と、生成した信号電荷の蓄積とが開始する。
所定の蓄積期間が経過した後、垂直走査回路１６から、読み出しを行う行の制御信号線１４にハイレベルのリセット信号ＰＲＥＳを出力し、リセットトランジスタＭ２をオンにする。これにより、ＦＤノードにリセットトランジスタＭ２を介して電源電圧ＶＤＤが印加され、ＦＤノードの電位がリセットされる。ＦＤノードのリセット動作を行った後、リセット信号ＰＲＥＳをローレベルとし、ＦＤノードを電源電圧ＶＤＤから切り離す。これにより、ＦＤノードのリセット動作が完了する。
このとき、増幅トランジスタＭ３は、選択トランジスタＭ４を介して定電流源２４からバイアス電流が供給された状態であり、ソースフォロワ回路を構成している。これにより、垂直出力線１８には、ＦＤノードのリセット電圧に応じた信号（リセット信号）が、選択トランジスタＭ４を介して出力される。
ソースフォロワ回路がリセット信号を出力している間に、列アンプ２６では、列アンプ２６のリセットと、画素１２からのリセット信号に対応した信号の出力とが行われる。すなわち、リセットスイッチＳＷ１をオンにして列アンプ２６のリセットを行った後、リセットスイッチＳＷ１をオフにすることで、列アンプ２６の出力端子からはリセット信号に対応する信号が出力される。リセット信号に対応する信号の電位は、差動増幅回路２８の非反転入力端子に入力される電圧Ｖｎと同じである。
次いで、垂直走査回路１６から制御信号線１４を介してハイレベルの転送ゲート信号ＰＴＸを出力し、転送トランジスタＭ１をオンにする。これにより、フォトダイオードＤ１において生成され、蓄積されていた信号電荷が、転送トランジスタＭ１を介してＦＤノードに転送される。これにより、垂直出力線１８には、ＦＤノードに転送された信号電荷の量に応じた信号（光信号）が、選択トランジスタＭ４を介して出力される。
このように、垂直出力線１８には、転送ゲート信号ＰＴＸがローレベルからハイレベルに遷移する前までは画素のリセット信号が、転送ゲート信号ＰＴＸがハイレベルに遷移した後は光量に応じた画素信号が、それぞれソースフォロワ回路から出力される。
垂直出力線１８を介して列アンプ２６に光信号が入力されると、列アンプ２６の出力端子からは、光信号を−Ａ倍した信号が出力される。この信号が、光信号に対応する信号である。なお、列アンプ２６のゲインＡは、容量Ｃｉｎと容量ＣＯとの比、Ｃｉｎ／ＣＯで決定される。
このようにして列読み出し回路部２２から出力されたリセット信号に対応する信号及び光信号に対応する信号は、ＡＤ変換回路部３０の比較部３２に入力される。なお、以下の説明では、説明の簡略化のために、列読み出し回路部２２から出力された「リセット信号に対応する信号」及び「光信号に対応する信号」を、単に「リセット信号」及び「光信号」と表記することもある。
比較部３２は、列読み出し回路部２２から出力される信号の電位のレベルとランプ信号の電位のレベルとを比較し、比較結果に応じてハイレベル又はローレベルの信号を出力する。すなわち、列読み出し回路部２２から出力される信号の電位とランプ信号の電位との大小関係が反転した時、比較部３２の出力がハイレベルからローレベル若しくはローレベルからハイレベルへと遷移する。記憶部４８は、比較部３２の出力電位が反転したこのタイミングで、カウンタ回路部５０から出力されるカウンタ値をデジタルデータとして記憶する。
この比較を、画素１２のリセット信号及び光信号に対してそれぞれ行い、それぞれのデジタルデータを取得する。記憶部４８に記憶されたこれらデジタルデータは、水平走査回路７０から出力される制御信号に応じて、列ごとに信号処理回路８０へと順次転送される。信号処理回路８０では、リセット信号に対応するデジタルデータを光信号に対応するデジタルデータから減算する信号処理を行う。これにより、デジタルＣＤＳ（デジタル相関二重サンプリング）を実現することができる。
比較部３２における動作の詳細について、図３及び図４を用いて詳細に説明する。
時刻Ｔ１において、列読み出し回路部２２の出力端子に接続される信号線３４には、画素１２のリセット信号に対応した電圧Ｖｎが出力されているものとする。
まず、時刻Ｔ１において、制御信号ＳＥＬ及び制御信号ＦＢがハイレベルとなり、ＳＥＬスイッチＳＷ２がオンに、ＳＥＬＢスイッチＳＷ３がオフに、ＦＢスイッチＳＷ４がオンになる。これにより、信号線３４とクランプ容量Ｃ１とが接続され、クランプ容量Ｃ１の第１の端子には画素１２のリセット信号に対応した電圧Ｖｎが印加される。このとき、比較回路４４は、ＦＢスイッチＳＷ４によって入力端子と出力端子とがショートされており、ボルテージフォロワの構成となっている。このため、比較回路４４の出力端子と反転入力端子とは、仮想接地により、非反転入力端子に接続されている共通電位線４６と同じ電位（電圧ＶＢ）となる。なお、このときのランプ信号バッファ回路４０からの出力信号の電位をＶｒとする。
次いで、時刻Ｔ２において、制御信号ＦＢがローレベルとなり、ＦＢスイッチＳＷ４がオフになる。これにより、クランプ容量Ｃ１への電圧Ｖｎのサンプリングが終了する。
次いで、時刻Ｔ３において、制御信号ＳＥＬがローレベルとなり、ＳＥＬスイッチＳＷ２がオフに、ＳＥＬＢスイッチＳＷ３がオンになる。これにより、クランプ容量Ｃ１の第１の端子には、ランプ信号バッファ回路４０の出力端子が接続される。また、比較回路４４の反転入力端子の電位は、（ＶＢ−（Ｖｎ−Ｖｒ））となる。その後に、画素１２のリセット信号のＡＤ変換処理が開始され、比較回路４４の反転入力端子にはランプ信号バッファ回路４０を介してランプ信号が入力される。
次いで、時刻Ｔ４において、比較回路４４の反転入力端子の電位と非反転入力端子の電位ＶＢとの大小関係が反転したものとする。これにより、比較回路４４の出力が、ローレベルからハイレベルへと遷移する。記憶部４８は、比較回路４４の出力が反転した時刻Ｔ４においてカウンタ回路部５０から出力されたカウント値を、画素１２のリセット信号に対応したデジタルデータとして記憶する。なお、カウンタ回路部５０から出力されるカウント値は、ランプ信号のランピングの開始時刻と同期して計数が開始されている。
次いで、時刻Ｔ５において、ランプ信号バッファ回路４０の出力端子の電位がＶｒに戻り、リセット信号に対応したデジタルデータの出力が完了する。
時刻Ｔ６において、列読み出し回路部２２は、光信号に応じた信号を出力するものとする。ここでは、列読み出し回路部２２からの出力信号として、電位の異なる３種類の信号を想定する。これら信号を、電位の小さい順に、Ｖｓ１、Ｖｓ２、Ｖｓ３とする。
クリップ回路４２は、列読み出し回路部２２からの出力信号の電位に応じて、ランプ信号バッファ回路４０の出力端子の電位のクリップ制御を行う。列読み出し回路部２２の出力信号の電位がＶｓ１のときは、電位が小さいのでクリップ回路４２は動作しない。列読み出し回路部２２の出力信号の電位がＶｓ２，Ｖｓ３のときはクリップ回路４２が動作し、ランプ信号バッファ回路４０の出力を所定電位にクリップする。出力信号の電位がＶｓ２，Ｖｓ３のときのクリップ後の電位を、それぞれＶｒ２，Ｖｒ３とする。
次いで、列読み出し回路部２２からの出力信号の電位が安定した後の時刻Ｔ７において、制御信号ＳＥＬ及び制御信号ＦＢがローレベルからハイレベルへと遷移する。これにより、ＳＥＬスイッチＳＷ２がオンに、ＳＥＬＢスイッチＳＷ３がオフに、ＦＢスイッチＳＷ４がオンになり、クランプ容量Ｃ１への光信号のサンプリングが開始される。
次いで、時刻Ｔ８において、制御信号ＦＢがハイレベルからローレベルへと遷移してＦＢスイッチＳＷ４がオフになり、光信号のサンプリングが終了する。
次いで、時刻Ｔ９において、制御信号ＳＥＬがハイレベルからローレベルへと遷移し、ＳＥＬスイッチＳＷ２がオフに、ＳＥＬＢスイッチＳＷ３がオンになる。これにより、クランプ容量Ｃ１の第１の端子にはランプ信号バッファ回路４０の出力端子が接続される。このとき、列読み出し回路部２２の出力がＶｓ１の場合、Ｖｓ２の場合、Ｖｓ３の場合において、比較回路４４の反転入力端子の電位は、それぞれ、ＶＢ−（Ｖｓ１−Ｖｒ）、ＶＢ−（Ｖｓ２−Ｖｒ２）、ＶＢ−（Ｖｓ３−Ｖｒ３）となる。
以降の説明は、列読み出し回路部２２の出力信号の電位が、Ｖｓ１のとき、Ｖｓ２のとき、Ｖｓ３のときの３つの場合に分けて説明する。
出力信号の電位がＶｓ１の場合、時刻Ｔ９１になるとランプ信号バッファ回路４０にランプ信号が入力され、ランプ信号バッファ回路４０はランプ信号に応じた信号を出力し、ＡＤ変換処理が開始される。時刻Ｔ１０において、比較回路４４の反転入力端子と非反転入力端子との電位の大小関係が反転し、比較回路４４の出力がハイレベルに遷移する。その後、時刻Ｔ１１１において、クリップ回路４２が動作し、ランプ信号バッファ回路４０の出力端子の電位がクリップされる。これにより、比較回路４４の反転入力端子に入力される信号の電位も、それ以上上昇しなくなる。
出力信号の電位がＶｓ２の場合、時刻Ｔ９１においてランプ信号バッファ回路４０にランプ信号は入力されるが、ランプ信号バッファ回路４０の出力端子の電位はＶｒ２にクリップされている。時刻Ｔ９２になると、ランプ信号バッファ回路４０の出力電位がＶｒ２より大きくなり、クリップが解除され、比較回路４４の反転入力端子にはランプ信号が入力される。時刻Ｔ１１になると、比較回路４４の非反転入力端子と反転入力端子との電位の大小関係が反転し、比較回路４４の出力がハイレベルに遷移する。
信号出力の電位がＶｓ３の場合、時刻Ｔ１０１までは、ランプ信号バッファ回路４０の出力端子の電位はＶｒ３にクリップされている。時刻Ｔ１０１になるとランプ信号バッファ回路４０の出力電位がＶｒ３より大きくなり、クリップが解除され、比較回路４４の反転入力端子にはランプ信号が入力される。時刻Ｔ１２になると、比較回路４４の非反転入力端子と反転入力端子との電位の大小関係が反転し、比較回路４４の出力がハイレベルに遷移する。
このように、ランプ信号バッファ回路４０の出力端子の電位をクリップ回路４２によってクリップ制御することで、ランプ信号の振幅が比較回路４４に入力可能な範囲よりも大きくても、比較回路４４に入力される信号を入力可能な範囲内に抑えることができる。つまり、ＡＤ変換の変換レンジを、比較回路４４の入力可能な範囲以上に設定することができるので、高Ｓ／Ｎの実現が可能となる。また、ＡＤ変換の変換レンジを維持しつつ、比較回路４４の電源の低電圧化が可能となる。
図５は、上記動作を実現するクリップ回路４２の回路構成の一例である。図５に示す回路例では、クリップ回路４２を、Ｎ型ＭＯＳトランジスタＭＮ１と、Ｐ型ＭＯＳトランジスタＭＰ１とにより構成している。Ｎ型ＭＯＳトランジスタＭＮ１のゲート及びＰ型ＭＯＳトランジスタＭＰ１のゲートは、信号線３４とＳＥＬスイッチＳＷ２との接続ノードに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のソース及びＰ型ＭＯＳトランジスタＭＰ１のソースは、ランプ信号バッファ回路４０とＳＥＬＢスイッチＳＷ３との接続ノードに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のドレインは、例えば電源電圧ＶＤＤなどの固定電位線に接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のドレインは、例えばグラウンド電位などの固定電位線に接続されている。
列読み出し回路部２２の出力信号の電位（電圧Ｖｓ）がランプ信号バッファ回路４０の出力にＮ型ＭＯＳトランジスタＭＮ１の閾値電圧Ｖｔｈｎを加算した電位より大きいとき、ランプ信号バッファ回路４０の出力は（Ｖｓ−Ｖｔｈｎ）の電位にクリップされる。このときの比較回路４４の反転入力端子の電位は（ＶＢ−（Ｖｓ−（Ｖｓ−Ｖｔｈｎ））＝ＶＢ−Ｖｔｈｎ）であり、（ＶＢ−Ｖｔｈｎ）が比較回路４４の反転入力端子に入力される下限値となる。なお、Ｎ型ＭＯＳトランジスタＭＮ１の閾値電圧Ｖｔｈｎは、その絶対値を表す。
一方、ランプ信号バッファ回路４０の出力信号の電位が列読み出し回路部２２の出力信号の電位ＶｓにＰ型ＭＯＳトランジスタＭＰ１の閾値電圧Ｖｔｈｐを加えた電位より大きいとき、ランプ信号バッファ回路４０の出力は（Ｖｓ＋Ｖｔｈｐ）にクリップされる。このときの比較回路４４の反転入力端子の電位は（ＶＢ−（Ｖｓ−Ｖｒ）＋Ｖｓ＋Ｖｔｈｐ＝ＶＢ＋Ｖｒ＋Ｖｔｈｐ）であり、（ＶＢ＋Ｖｒ＋Ｖｔｈｐ）が比較回路４４の反転入力端子に入力される上限値となる。なお、Ｐ型ＭＯＳトランジスタＭＰ１の閾値電圧Ｖｔｈｐは、その絶対値を表す。
したがって、図５のクリップ回路４２を用いることにより、比較回路４４の反転入力端子に入力される信号の電位は、（ＶＢ−Ｖｔｈｎ）から（ＶＢ＋Ｖｒ＋Ｖｔｈｐ）までの範囲に制限される。したがって、これらパラメータを適宜設定することで、比較回路４４の反転入力端子に入力される信号の電位を、比較回路４４に入力可能な範囲に制限することが可能である。
なお、本実施形態では、クリップ回路４２によってランプ信号バッファ回路４０の出力端子の電位の上限及び下限の双方を制限したが、クリップ回路４２の機能はこれに限定されるものではない。例えば、クリップ回路４２によって、ランプ信号バッファ回路４０の出力信号の電位の上限及び下限のうちの一方を制限するようにしてもよい。
また、列読み出し回路部２２からの出力信号の電位に応じてランプ信号バッファ回路４０の出力の電位をクリップする回路構成として図５の回路例を説明したが、同様の機能を実現するための回路構成は、図５に示すものに限定されるものではない。なお、ランプ信号バッファ回路４０がないと、列毎にランプ信号バッファ回路４０の出力の電位をクリップ制御することができない。列毎にランプ信号バッファ回路４０の出力の電位をクリップ制御する場合には、ランプ信号バッファ回路４０は必須である。
また、図２に示した列アンプ２６の回路構成は、一例であり、これに限定されるものではない。例えば、列アンプ２６を構成する差動増幅回路２８をソース接地型増幅回路としてもよい。
このように、本実施形態によれば、参照信号の振幅が比較回路の入力許容範囲より大きくなる場合でも、比較回路に入力される信号電位を許容範囲内に抑えることができる。これにより、ＡＤ変換の変換レンジを比較回路の入力レンジ以上に設定することができ、高Ｓ／Ｎの実現が可能となる。また、ＡＤ変換の変換レンジを維持しつつ比較回路の電源の低電圧化が可能となる。
［第２実施形態］
本発明の第２実施形態による固体撮像装置について、図６乃至図８を用いて説明する。図１乃至図５に示す第１実施形態による固体撮像装置と同様の構成要素には同様の符号を付し説明を省略し或いは簡潔にする。図６は、本実施形態による固体撮像装置の比較部を示す回路図である。図７は、本実施形態による固体撮像装置の比較部の判定回路を示す回路図である。図８は、本実施形態による固体撮像装置の動作を示すタイミングチャートである。
本実施形態による固体撮像装置は、比較部３２のクリップ回路４２の構成が異なるほかは、第１実施形態による固体撮像装置と同様である。すなわち、本実施形態のクリップ回路４２は、図３に示す第１実施形態のクリップ回路４２と同様、列読み出し回路部２２の出力信号の電位に応じて、ランプ信号バッファ回路４０の出力端子の電位のクリップ制御を行う回路である。
本実施形態のクリップ回路４２は、図６に示すように、Ｐ型ＭＯＳトランジスタＭＰ１，ＭＰ２、Ｎ型ＭＯＳトランジスタＭＮ１，ＭＮ２、判定回路５４を含む。Ｎ型ＭＯＳトランジスタＭＮ１のドレインは、例えば電源電圧ＶＤＤなどの固定電位線に接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のソースは、Ｎ型ＭＯＳトランジスタＭＮ２のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のソースは、Ｐ型ＭＯＳトランジスタＭＰ２のソースに接続されている。Ｐ型ＭＯＳトランジスタＭＰ２のドレインは、Ｐ型ＭＯＳトランジスタＭＰ１のソースに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のドレインは、例えばグラウンド電位などの固定電位線に接続されている。
判定回路５４の入力端子は、信号線３４とＳＥＬスイッチＳＷ２との接続ノードに接続されている。判定回路５４の出力端子は、Ｎ型ＭＯＳトランジスタＭＮ２のゲートとＰ型ＭＯＳトランジスタＭＰ２のゲートに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２のソースとＰ型ＭＯＳトランジスタＭＰ２のソースとの接続ノードは、ランプ信号バッファ回路４０とＳＥＬＢスイッチＳＷ３との接続ノードに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１のゲートは、電位ＶＬのノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１のゲートは、電位ＶＨのノードに接続されている。
Ｐ型ＭＯＳトランジスタＭＰ１は、ランプ信号バッファ回路４０の出力端子の電位の高電位側をクリップする上限クリップ用トランジスタである。Ｐ型ＭＯＳトランジスタＭＰ２は、高電位側の電位をクリップするかしないかを選択する上限クリップ用スイッチである。Ｎ型ＭＯＳトランジスタＭＮ１は、ランプ信号バッファ回路４０の出力端子の電位の低電位側をクリップする下限用クリップ用トランジスタである。Ｎ型ＭＯＳトランジスタＭＮ２は、低電位側の電位をクリップするかしないかを選択する下限クリップ用スイッチである。判定回路５４は、列読み出し回路部２２からの出力信号の電位が所定の電位より大きいか小さいかを判定し、判定結果に応じてＰ型ＭＯＳトランジスタＭＰ２及びＮ型ＭＯＳトランジスタＭＮ２のオン／オフを制御するものである。
下限クリップがなされる場合、Ｎ型ＭＯＳトランジスタＭＮ２がオンに制御される。Ｎ型ＭＯＳトランジスタＭＮ１のゲートに入力される電位をＶＬ、Ｎ型ＭＯＳトランジスタＭＮ１の閾値電圧をＶｔｈｎとすると、ランプ信号バッファ回路４０の出力の電位は、（ＶＬ−Ｖｔｈｎ）にクリップされる。このとき、比較回路４４の反転入力端子の電位は、（ＶＢ−（Ｖｓ−（ＶＬ−Ｖｔｈｎ））＝ＶＢ−Ｖｓ＋ＶＬ−Ｖｔｈｎ）となる。
一方、上限クリップがなされる場合は、Ｐ型ＭＯＳトランジスタＭＰ２がオンに制御される。Ｐ型ＭＯＳトランジスタＭＰ１のゲートに入力される電位をＶＨ、Ｐ型ＭＯＳトランジスタＭＰ１の閾値電圧をＶｔｈｐとすると、ランプ信号バッファ回路４０の出力の電位は、（ＶＨ＋Ｖｔｈｐ）にクリップされる。このとき、上限クリップがなされた比較回路４４の反転入力端子の電位は、下限クリップがなされない場合は（ＶＢ−（Ｖｓ−Ｖｒ）＋ＶＨ＋Ｖｔｈｐ）となり、下限クリップがなされた場合は（ＶＢ−Ｖｓ−ＶＬ−Ｖｔｈｎ＋ＶＨ＋Ｖｔｈｐ）となる。
判定回路５４は、例えば図７に示す回路により構成することができる。判定回路５４は、下限用比較回路５６、下限用論理回路５８、上限用比較回路６０、上限用論理回路６２を含む。下限用比較回路５６及び上限用比較回路６０の非反転入力端子（図中、「＋」で示す）は、列読み出し回路部２２からの信号線３４に接続されている。下限用比較回路５６の反転入力端子（図中、「−」で示す）は、電位Ｖｌｘ（下限比較電位）のノードに接続されている。上限用比較回路６０の反転入力端子（図中、「−」で示す）は、電位Ｖｈｘ（上限比較電位）のノードに接続されている。下限用比較回路５６の出力端子は、下限用論理回路５８の入力端子に接続されている。上限用比較回路５６の出力端子は、上限用論理回路６２の入力端子に接続されている。下限用論理回路５８の出力端子は、Ｎ型ＭＯＳトランジスタＭＮ２のゲートに接続されている。上限用論理回路６２の出力端子は、Ｐ型ＭＯＳトランジスタＭＰ２のゲートに接続されている。下限用論理回路５８及び上限用論理回路６２は、制御信号ＪＵＤＧＥによって制御される。
次に、本実施形態による固体撮像装置の比較部３２における動作の詳細について、図６乃至図８を用いて説明する。ここでは、これまでに説明してきた動作と同様の動作については説明を省略し、判定回路５４が動作するタイミングを中心に、動作の一例を説明する。
時刻Ｔ６までの動作は、第１実施形態と同様である。時刻Ｔ６において、列読み出し回路部２２から、光信号に応じた信号が出力される。
時刻Ｔ７になると、制御信号ＳＥＬ及び制御信号ＦＢがローレベルからハイレベルへと遷移し、ＳＥＬスイッチＳＷ２がオンに、ＳＥＬＢスイッチＳＷ３がオフに、ＦＢスイッチＳＷ４がオンになる。これにより、光信号のサンプリングが開始される。
次いで、時刻ＴＪ１において、制御信号ＪＵＤＧＥがローレベルからハイレベルへと遷移し、判定回路５４が動作する。判定回路５４は、列読み出し回路部２２からの出力信号の電位が所定の電位より大きいか小さいかを判定し、判定結果に応じてＰ型ＭＯＳトランジスタＭＰ２及びＮ型ＭＯＳトランジスタＭＮ２のオン／オフを制御する。
次いで、時刻ＴＪ２において、制御信号ＪＵＤＧＥがハイレベルからローレベルへと遷移する。時刻Ｔ８以降の動作は、第１実施形態と同様である。
図７に示す構成の判定回路５４の場合には、以下に示す動作が行われる。下限用比較回路５６は、列読み出し回路部２２からの出力信号の電位と、下限比較電位Ｖｌｘとを比較する。下限用比較回路５６による比較結果は、下限用論理回路５８に出力される。下限用論理回路５８は、制御信号ＪＵＤＧＥがハイレベルになると、下限用比較回路５６による比較結果を記憶し、記憶された比較結果をもとに下限クリップ用スイッチであるＮ型ＭＯＳトランジスタＭＮ２のオン／オフを制御する。すなわち、列読み出し回路部２２からの出力信号の電位が下限比較電位Ｖｌｘよりも低い場合に、Ｎ型ＭＯＳトランジスタＭＮ２がオンに制御される。
同様に、上限用比較回路６０は、列読み出し回路部２２からの出力信号の電位と、上限比較電位Ｖｈｘとを比較する。上限用比較回路６０による比較結果は、上限用論理回路６２に出力される。上限用論理回路６２は、制御信号ＪＵＤＧＥがハイレベルになると、上限用比較回路６０による比較結果を記憶し、記憶された比較結果をもとに上限クリップ用スイッチであるＰ型ＭＯＳトランジスタＭＰ２のオン／オフを制御する。すなわち、列読み出し回路部２２からの出力信号の電位が上限比較電位Ｖｈｘよりも高い場合に、Ｐ型ＭＯＳトランジスタＭＰ２がオンに制御される。
このように、本実施形態で説明した回路を用いれば、比較回路４４に入力可能な信号の範囲によらずＡＤ変換レンジを大きくすることが可能となり、高Ｓ／Ｎの実現が可能となる。また、ＡＤ変換の変換レンジを維持しつつ比較回路４４の電源の低電圧化が可能となる。
なお、本実施形態では、クリップ回路４２によってランプ信号バッファ回路４０の出力信号の電位の上限及び下限の双方を制限したが、クリップ回路の機能はこれに限定されるものではない。例えば、クリップ回路４２によって、ランプ信号バッファ回路４０の出力信号の電位の上限及び下限のうちの一方を制限するようにしてもよい。
また、上記実施形態では、判定回路５４として図７に示した回路を適用した例を用いて説明したが、判定回路５４に適用可能な回路は、図７に記載したものに限定されるものではない。
また、図８のタイミングチャートに示した比較部３２の動作は一例であり、これに限定されるものではない。例えば、制御信号ＪＵＤＧＥの立ち上りエッジ及び立下りエッジのタイミングは、図８に示したタイミング以外でも動作が可能である。なお、ランプ信号バッファ回路４０がないと、列毎にランプ信号バッファ回路４０の出力の電位をクリップ制御することができない。列毎にランプ信号バッファ回路４０の出力の電位をクリップ制御する場合には、ランプ信号バッファ回路４０は必須である。
このように、本実施形態によれば、参照信号の振幅が比較回路の入力許容範囲より大きくなる場合でも、比較回路に入力される信号電位を許容範囲内に抑えることができる。これにより、ＡＤ変換の変換レンジを比較回路の入力レンジ以上に設定することができ、高Ｓ／Ｎの実現が可能となる。また、ＡＤ変換の変換レンジを維持しつつ比較回路の電源の低電圧化が可能となる。
［第３実施形態］
本発明の第３実施形態による固体撮像装置について、図９及び図１０を用いて説明する。図１乃至図８に示す第１及び第２実施形態による固体撮像装置と同様の構成要素には同様の符号を付し説明を省略し或いは簡潔にする。図９は、本実施形態による固体撮像装置の比較部を示す回路図である。図１０は、本実施形態による固体撮像装置の動作を示すタイミングチャートである。
本実施形態による固体撮像装置は、比較部３２の構成が異なるほかは、第１及び第２実施形態による固体撮像装置と同様である。より具体的には、本実施形態による固体撮像装置と第１及び第２実施形態による固体撮像装置とでは、比較部３２のクリップ回路４２の構成及び配置場所が異なっている。第１及び第２実施形態による固体撮像装置のクリップ回路４２は、ランプ信号バッファ回路４０の出力端子の電位をクリップするためのものである。これに対し、本実施形態による固体撮像装置のクリップ回路４２は、比較回路４４の反転入力端子の電位をクリップするためのものである。クリップ回路４２は、ランプ信号が比較回路４４に入力される電気的経路、具体的には、クランプ容量Ｃ１の第２の端子と比較回路４４の反転入力端子との間の接続ノードに接続されている。
本実施形態による固体撮像装置のクリップ回路４２は、図９に示すように、Ｐ型ＭＯＳトランジスタＭＰ１０を有している。Ｐ型ＭＯＳトランジスタＭＰ１０のソースは、クランプ容量Ｃ１と比較回路４４の反転入力端子との接続ノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１０のドレインは、例えばグラウンド電位などの固定電位線に接続されている。Ｐ型ＭＯＳトランジスタＭＰ１０のゲートは、電位Ｖｈ２のノードに接続されている。
クリップ回路４２は、Ｐ型ＭＯＳトランジスタＭＰ１０の閾値電圧をＶｔｈｐとすると、比較回路４４の反転入力端子の電位が（Ｖｈ２＋Ｖｔｈｐ）を超えるとクリップ動作を開始する。クリップ回路４２がクリップ動作を開始すると、比較回路４４の反転入力端子の電位は、上限値が（Ｖｈ２＋Ｖｔｈｐ）の電位に制限される。
次に、本実施形態による固体撮像装置の比較部３２における動作の詳細について、図９及び図１０を用いて説明する。ここでは、これまでに説明してきた動作と同様の動作については説明を省略し、クリップ回路４２が動作するタイミングを中心に、動作の一例を説明する。
時刻Ｔ９までの動作は、第１実施形態と同様である。
時刻Ｔ９において、制御信号ＳＥＬがハイレベルからローレベルへと遷移し、ＳＥＬスイッチＳＷ２がオフに、ＳＥＬＢスイッチＳＷ３がオンになる。これにより、ランプ信号バッファ回路４０の出力端子とクランプ容量Ｃ１の第１の端子とが、ＳＥＬＢスイッチＳＷ３を介して接続される。本実施形態のクリップ回路４２では、比較回路４４の反転入力端子の上限側の電位を制限するが、下限側の電位は制限しない。このため、時刻Ｔ９において比較回路４４の反転入力端子の電位の下限側のクリップはなされない。
ここで、比較回路４４の反転入力端子の電位は、列読み出し回路部２２からの出力信号（信号線３４）の電位がＶｓ１，Ｖｓ３のとき、それぞれ（ＶＢ−（Ｖｓ１−Ｖｒ）），（ＶＢ−（Ｖｓ３−Ｖｒ））である。列読み出し回路部２２からの出力信号の電位がＶｓ１のときは、時刻Ｔ１０で比較回路４４の出力信号が反転する。列読み出し回路部２２からの出力信号の電位がＶｓ３のときは、時刻Ｔ１２で比較回路４４の出力信号が反転する。列読み出し回路部２２からの出力信号の電位がＶｓ１のとき、比較回路４４の反転入力端子の電位は、時刻Ｔ１１１のときに（Ｖｈ２＋Ｖｔｈｐ）となり、時刻Ｔ１１１以後は（Ｖｈ２＋Ｖｔｈｐ）にクリップされる。
このように、比較回路４４への入力電圧の上限値を制限することで、ランプ信号バッファ回路４０からの出力信号の振幅が比較回路４４の入力許容範囲より大きくなる場合でも、比較回路４４に入力される信号電位を許容範囲内に抑えることが可能となる。よって、ＡＤ変換の変換レンジを比較回路４４の入力レンジ以上に設定することができるので、高Ｓ／Ｎの実現が可能となる。また、ＡＤ変換の変換レンジを維持しつつ比較回路４４の電源の低電圧化が可能となる。
なお、本実施形態ではランプ信号バッファ回路４０を介してクランプ容量Ｃ１にランプ信号を供給する構成としたが、ランプ信号バッファ回路４０は必ずしも設ける必要はない。適用可能ならば、ランプ信号バッファ回路４０はなくてもよい。
このように、本実施形態によれば、参照信号の振幅が比較回路の入力許容範囲より大きくなる場合でも、比較回路に入力される信号電位を許容範囲内に抑えることができる。これにより、ＡＤ変換の変換レンジを比較回路の入力レンジ以上に設定することができ、高Ｓ／Ｎの実現が可能となる。また、ＡＤ変換の変換レンジを維持しつつ比較回路の電源の低電圧化が可能となる。
［第４実施形態］
本発明の第４実施形態による固体撮像装置について、図１１乃至図１４を用いて説明する。図１乃至図１０に示す第１乃至第３実施形態による固体撮像装置と同様の構成要素には同様の符号を付し説明を省略し或いは簡潔にする。図１１は、本実施形態による固体撮像装置の比較部を示す回路図である。図１２は、本実施形態による固体撮像装置の動作を示すタイミングチャートである。図１３及び図１４は、本実施形態による固体撮像装置の比較部のクリップ回路の具体例を示す回路図である。
本実施形態による固体撮像装置は、比較部３２のクリップ回路４２の構成が異なるほかは、第１及び第２実施形態による固体撮像装置と同様である。より具体的には、本実施形態による固体撮像装置と第１及び第２実施形態による固体撮像装置とでは、クリップ制御を行う基準となる電位を参照する場所が異なっている。すなわち、第１及び第２実施形態による固体撮像装置のクリップ回路４２は、図３に示すように、列読み出し回路部２２からの出力信号の電位を参照している。これに対し、本実施形態による固体撮像装置のクリップ回路４２は、図１１に示すように、比較回路４４の反転入力端子の電位を参照している。電位のクリップ制御を行う端子は、いずれもランプ信号バッファ回路４０の出力端子である。
次に、本実施形態による固体撮像装置の比較部３２における動作の詳細について、図１１及び図１２を用いて説明する。ここでは、これまでに説明してきた動作と同様の動作については説明を省略し、クリップ回路４２が動作するタイミングを中心に、動作の一例を説明する。
時刻Ｔ９までの動作は、第１実施形態と同様である。
時刻Ｔ９において、制御信号ＳＥＬがハイレベルからローレベルへと遷移し、ＳＥＬスイッチＳＷ２がオフに、ＳＥＬＢスイッチＳＷ３がオンになる。これにより、ランプ信号バッファ回路４０の出力端子とクランプ容量Ｃ１の第１の端子とが、ＳＥＬＢスイッチＳＷ３を介して接続される。
列読み出し回路部２２の出力信号の電位が小さい場合、クリップ回路４２は動作しない。このときの列読み出し回路部２２の出力信号の電位をＶｓ１、制御信号ＦＢがハイレベルのときのランプ信号バッファ回路４０の出力電位をＶｒとすると、時刻Ｔ９における比較回路４４の反転入力端子の電位は、（ＶＢ−（Ｖｓ１−Ｖｒ））となる。
列読み出し回路部２２の出力信号の電位が大きい場合において、列読み出し回路部２２の出力信号の電位をＶｓ３とする。比較回路４４の反転入力端子の電位が所定の電位より小さくなりすぎるとクリップ回路４２が動作し、ランプ信号バッファ回路４０の出力端子の電位をクリップする。クリップされた後のランプ信号バッファ回路４０の出力電位をＶｒ３とすると、クリップされた比較回路４４の反転入力端子の電位は、（ＶＢ−（Ｖｓ３−Ｖｒ３））となる。
図１３は、上記動作を実現するクリップ回路４２の一例である。図１３に示す回路例では、クリップ回路４２を、Ｐ型ＭＯＳトランジスタＭＰ１０，ＭＰ１１及びＮ型ＭＯＳトランジスタＭＮ１０，ＭＮ１１により構成している。
Ｐ型ＭＯＳトランジスタＭＰ１０のドレインは、Ｎ型ＭＯＳトランジスタＭＮ１０のドレインに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１０のソースは、電位がＶｌ３のノードに接続されている。Ｎ型ＭＯＳトランジスタＭＮ１０のソースは、電位がＶｈ３のノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１０のゲート及びＮ型ＭＯＳトランジスタＭＮ１０のゲートは、比較回路４４の反転入力端子に接続されている。
Ｐ型ＭＯＳトランジスタＭＰ１１のソースは、Ｎ型ＭＯＳトランジスタＭＮ１１のソースに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１１のドレインは、例えばグラウンド電位などの固定電位線に接続されている。Ｎ型ＭＯＳトランジスタＭＮ１１のドレインは、例えば電源電圧ＶＤＤなどの固定電位線に接続されている。Ｐ型ＭＯＳトランジスタＭＰ１１のゲート及びＮ型ＭＯＳトランジスタＭＮ１１のゲートは、Ｐ型ＭＯＳトランジスタＭＰ１０とＮ型ＭＯＳトランジスタＭＮ１０との間の接続ノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ１１とＮ型ＭＯＳトランジスタＭＮ１１との間の接続ノードは、ランプ信号バッファ回路４０の出力端子とＳＥＬＢスイッチＳＷ３との接続ノードに接続されている。
図１３のクリップ回路４２について、下限の電位のクリップ動作を説明する。比較回路４４の反転入力端子の電位が低くなってくると、Ｎ型ＭＯＳトランジスタＭＮ１０はオフ、Ｐ型ＭＯＳトランジスタＭＰ１０はオンになり、Ｎ型ＭＯＳトランジスタＭＮ１１及びＰ型ＭＯＳトランジスタＭＰ１１のゲートの電位はＶｌ３となる。これにより、Ｎ型ＭＯＳトランジスタＭＮ１１が動作し、ランプ信号バッファ回路４０の出力端子の電位は、（Ｖｌ３−Ｖｔｈｎ）にクリップされる。ここで、Ｖｔｈｎは、Ｎ型ＭＯＳトランジスタＭＮ１１の閾値電圧である。よって、このときの比較回路４４の反転入力端子の電位は、（ＶＢ−（Ｖｓ３−（Ｖｌ３−Ｖｔｈｎ）））となる。
図１３のクリップ回路４２について、上限の電位のクリップ動作を説明する。比較回路４４の反転入力端子の電位が高くなってくると、Ｐ型ＭＯＳトランジスタＭＰ１０はオフ、Ｎ型ＭＯＳトランジスタＭＮ１０はオンになり、Ｎ型ＭＯＳトランジスタＭＮ１１及びＰ型ＭＯＳトランジスタＭＰ１１のゲートの電位はＶｈ３となる。これにより、Ｐ型ＭＯＳトランジスタＭＰ１１が動作し、ランプ信号バッファ回路４０の出力端子の電位は、（Ｖｈ３＋Ｖｔｈｐ）にクリップされる。ここで、Ｖｔｈｐは、Ｐ型ＭＯＳトランジスタＭＰ１１の閾値電圧である。
図１４は、上記動作を実現するクリップ回路４２の他の例である。図１４に示す回路例では、クリップ回路４２を、下限クリップ用比較回路６４、上限クリップ用比較回路６６、Ｎ型ＭＯＳトランジスタＭＮ２１，ＭＮ２２、Ｐ型ＭＯＳトランジスタＭＰ２１，ＭＰ２２により構成している。
下限クリップ用比較回路６４の反転入力端子（図中、「−」で示す）及び上限クリップ用比較回路６６の反転入力端子（図中、「−」で示す）は、比較回路４４の反転入力端子に接続されている。下限クリップ用比較回路６４の非反転入力端子（図中、「＋」で示す）は、電位Ｖｌｘ２のノードに接続されている。下限クリップ用比較回路６４の出力端子は、Ｎ型ＭＯＳトランジスタＭＮ２２のゲートに接続されている。上限クリップ用比較回路６６の非反転入力端子（図中、「＋」で示す）は、電位Ｖｈｘ２のノードに接続されている。上限クリップ用比較回路６６の出力端子は、Ｐ型ＭＯＳトランジスタＭＰ２２のゲートに接続されている。
Ｎ型ＭＯＳトランジスタＭＮ２１のドレインは、例えば電源電圧ＶＤＤなどの固定電位線に接続されている。Ｎ型ＭＯＳトランジスタＭＮ２１のソースは、Ｎ型ＭＯＳトランジスタＭＮ２２のドレインに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２２のソースは、Ｐ型ＭＯＳトランジスタＭＰ２２のソースに接続されている。Ｐ型ＭＯＳトランジスタＭＰ２２のドレインは、Ｐ型ＭＯＳトランジスタＭＰ２１のソースに接続されている。Ｐ型ＭＯＳトランジスタＭＰ２１のドレインは、例えばグラウンド電位などの固定電位線に接続されている。Ｎ型ＭＯＳトランジスタＭＮ２１のゲートは、電位がＶｌ５のノードに接続されている。Ｐ型ＭＯＳトランジスタＭＰ２１のゲートは、電位がＶｈ５のノードに接続されている。Ｎ型ＭＯＳトランジスタＭＮ２２とＰ型ＭＯＳトランジスタＭＰ２２との接続ノードは、ランプ信号バッファ回路４０の出力端子とＳＥＬＢスイッチＳＷ３との接続ノードに接続されている。
図１４のクリップ回路４２について、下限の電位のクリップ動作を説明する。比較回路４４の反転入力端子の電位が電位Ｖｌｘ２よりも小さいと、Ｎ型ＭＯＳトランジスタＭＮ２２がオンになり、ランプ信号バッファ回路４０の出力端子の電位は、（Ｖｌ５−Ｖｔｈｎ）にクリップされる。ここで、Ｖｔｈｎは、Ｎ型ＭＯＳトランジスタＭＮ２１の閾値電圧である。
図１４のクリップ回路４２について、上限の電位のクリップ動作を説明する。比較回路４４の反転入力端子の電位が電位Ｖｈｘ２よりも大きいと、Ｐ型ＭＯＳトランジスタＭＰ２２がオンになり、ランプ信号バッファ回路４０の出力端子の電位は、（Ｖｈ５＋Ｖｔｈｐ）にクリップされる。ここで、Ｖｔｈｐは、Ｐ型ＭＯＳトランジスタＭＰ２１の閾値電圧である。
このように、ランプ信号バッファ回路４０の出力端子の電位をクリップすることで、ランプ信号バッファ回路４０に入力されるランプ信号の振幅が比較回路４４の入力許容範囲を超えていても、比較回路４４に入力される信号電位が許容範囲を超えることはない。よって、ＡＤ変換の変換レンジを比較回路４４の入力レンジ以上に設定することができるので、高Ｓ／Ｎの実現が可能となる。また、ＡＤ変換の変換レンジを維持しつつ比較回路４４の電源の低電圧化が可能となる。
なお、本実施形態では、クリップ回路４２として図１３及び図１４に示す２つ回路を例示したが、クリップ回路４２の回路構成はこれらに限定されるものではない。クリップ回路４２がモニターするのが比較回路４４の反転入力端子のノードであり、電位をクリップするノードがランプ信号バッファ回路４０の出力であればよい。なお、ランプ信号バッファ回路４０がないと、列毎にランプ信号バッファ回路４０の出力の電位をクリップ制御ができない。列毎にランプ信号バッファ回路４０の出力の電位をクリップ制御する場合には、ランプ信号バッファ回路４０は必須である。
このように、本実施形態によれば、参照信号の振幅が比較回路の入力許容範囲より大きくなる場合でも、比較回路に入力される信号電位を許容範囲内に抑えることができる。これにより、ＡＤ変換の変換レンジを比較回路の入力レンジ以上に設定することができ、高Ｓ／Ｎの実現が可能となる。また、ＡＤ変換の変換レンジを維持しつつ比較回路の電源の低電圧化が可能となる。
［第５実施形態］
本発明の第５実施形態による撮像システムについて、図９を用いて説明する。図１乃至図１４に示す第１乃至第４実施形態による固体撮像装置と同様の構成要素には同一の符号を付し、説明を省略し或いは簡潔にする。図９は、本実施形態による撮像システムの構成を示すブロック図である。
上記第１乃至第４実施形態で述べた固体撮像装置は、種々の撮像システムに適用可能である。適用可能な撮像システムとしては、例えば、デジタルスチルカメラ、デジタルカムコーダー、監視カメラなどが挙げられる。図１５に、上述の実施形態に記載の固体撮像装置を適用したデジタルスチルカメラの例を示す。
図１５に例示した撮像システム２００は、固体撮像装置１００、被写体の光学像を固体撮像装置１００に結像させるレンズ２０２、レンズ２０２を通過する光量を可変にするための絞り２０４、レンズの保護のためのバリア２０６を有する。レンズ２０２及び絞り２０４は、固体撮像装置１００に光を集光する光学系である。固体撮像装置１００は、第１乃至第３実施形態で説明した固体撮像装置１００である。
撮像システム２００は、また、固体撮像装置１００より出力される出力信号の処理を行う出力信号処理部２０８を有する。出力信号処理部２０８は必要に応じて各種の補正、圧縮を行って信号を出力する動作を行う。出力信号処理部２０８は、第１乃至第４実施形態で説明した固体撮像装置１００のＡＤ変換回路部３０と同様のＡＤ変換処理を実施する機能を備えていてもよい。この場合、固体撮像装置１００は、必ずしもＡＤ変換回路部３０を有する必要はない。
撮像システム２００は、さらに、画像データを一時的に記憶するためのバッファメモリ部２１０、外部コンピュータ等と通信するための外部インターフェース部（外部Ｉ／Ｆ部）２１２を有する。さらに撮像システム２００は、撮像データの記録又は読み出しを行うための半導体メモリ等の記録媒体２１４、記録媒体２１４に記録又は読み出しを行うための記録媒体制御インターフェース部（記録媒体制御Ｉ／Ｆ部）２１６を有する。なお、記録媒体２１４は、撮像システム２００に内蔵されていてもよく、着脱可能であってもよい。
さらに撮像システム２００は、各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部２１８、固体撮像装置１００と出力信号処理部２０８に各種タイミング信号を出力するタイミング発生部２２０を有する。ここで、タイミング信号などは外部から入力されてもよく、撮像システム２００は少なくとも固体撮像装置１００と、固体撮像装置１００から出力された出力信号を処理する出力信号処理部２０８とを有すればよい。
第１乃至第４実施形態による固体撮像装置１００を用いて撮像システムを構成することにより、高Ｓ／Ｎの実現と比較回路の電源の低電圧化が可能となる。これにより、より良質の画像が取得可能な低消費電力の撮像システムを実現することができる。
［変形実施形態］
本発明は、上記実施形態に限らず種々の変形が可能である。
例えば、上記第１乃至第４実施形態では、比較回路４４を２入力の回路として説明したが、必ずしも２入力の回路である必要はない。例えば、ソース接地回路等のシングルエンド型増幅器やインバータ回路のような１入力回路を適用することもできる。その場合、共通電位線４６は不要である。
また、上記第１乃至第４実施形態において、列アンプ２６は、画素信号を増幅して、比較部３２に入力される信号範囲を拡大することを目的としている。比較部３２に入力される信号範囲は大きい方が、より大きな効果が期待できるためである。例えば、ダーク画像を撮影した場合、画素信号は小さくなるが、列アンプ２６により増幅することで、比較部３２に入力される信号範囲を大きくすることが可能である。
ただし、列アンプ２６は必ずしも必要ではなく、画素ソースフォロワと定電流源２４とが接続されたノード（垂直出力線１８）を比較部３２に直に接続する構成としてもよい。その際は、タイミングチャートに示した信号や、ランプ信号の電位の変化を適宜反転する必要がある。
また、上記第１乃至第４実施形態では、制御信号ＳＥＬＢを制御信号ＳＥＬの反転信号として説明したが、制御信号ＳＥＬＢは必ずしも制御信号ＳＥＬの反転信号である必要はない。例えば、制御信号ＳＥＬＢと制御信号ＳＥＬは、別々の信号でもよい。
また、上記第１乃至第４実施形態において図４，８，１０，１２を用いて示した各信号の駆動タイミングは、これらに限定されるものではない。固体撮像装置の動作に支障がなければ、上記上司実施形態で説明したそれぞれのタイミングの前後関係が逆転していても差し支えない。
また、上記第１乃至第４実施形態において、ランプ信号バッファ回路４０には、例えばソースフォロワやボルテージフォロワ等が好適に使用できる。
また、上記第１乃至第４実施形態に示した種々のクリップ回路は、任意に組み合わせてもよい。例えば、上限用クリップ回路として第１乃至第４実施形態のいずれかに示した回路を用い、下限用クリップ回路として他の実施形態に示した回路を用いるようにしてもよい。
また、上記第１乃至第４実施形態では、ＡＤ変換回路部３０の列回路部を、画素アレイの各列に対応してそれぞれ配置したが、複数の列毎に１つの列回路部を配置するようにしてもよい。
また、上記第１乃至第４実施形態では、ＡＤ変換回路を構成する、画素からの信号と参照信号を比較する比較部３２を説明したが、上記実施形態に記載の比較部は、第１の信号と第２の信号との比較結果に応じた信号を出力する比較器に、広く適用可能である。
また、上記実施形態において示したトランジスタのソース及びドレインの端子名称は典型例を示したものであり、トランジスタの導電型や着目する動作等によっては、ソース及びドレインの名称が入れ替わることもある。
また、第５実施形態に示した撮像システムは、本発明の固体撮像装置を適用しうる撮像システムの一例を示したものであり、本発明の固体撮像装置を適用可能な撮像システムは図１５に示した構成に限定されるものではない。
なお、上記実施形態は、何れも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。
１０ 画素部
１２ 画素
１６ 垂直走査回路
１８ 垂直出力線
２０ 読み出し回路部
２２ 列読み出し回路部
３０ ＡＤ変換回路部
３２ 比較部
３６ ランプ信号生成部
３８ ランプ信号配線
４０ ランプ信号バッファ回路
４２ クリップ回路
４４ 比較回路
４８ 記憶部
５０ カウンタ回路
５２ カウントデータ配線
７０ 水平走査回路
８０ 信号処理回路
Ｃ１ クランプ容量
ＳＷ２ セレクト（ＳＥＬ）スイッチ
ＳＷ３ セレクト反転（ＳＥＬＢ）スイッチ
ＳＷ４ フィードバック（ＦＢ）スイッチ

Claims (18)

  1. 複数行及び複数列に渡って配された複数の画素と、
    参照信号を出力する参照信号供給部と、
    前記画素からの信号と前記参照信号とに応じた信号を出力する比較部と、を有し、
    前記比較部は、
    入力端子と出力端子とを含む比較回路と、
    前記比較回路の前記入力端子と前記出力端子とを接続する第１のスイッチと、
    前記比較回路の前記入力端子に一方の端子が接続されたクランプ容量と、
    前記クランプ容量の他方の端子に接続され、前記画素からの前記信号及び前記参照信号のいずれか一方を選択して前記他方の端子に入力する第２のスイッチと、
    前記参照信号が前記比較回路に入力される電気的経路に設けられたクリップ回路と、を含む
    ことを特徴とする固体撮像装置。
  2. 前記参照信号供給部と前記第２のスイッチとの間に設けられた参照信号バッファ回路を更に有する
    ことを特徴とする請求項１記載の固体撮像装置。
  3. 前記クリップ回路は、前記クランプ容量と前記比較回路の前記入力端子との間のノードの電位をクリップする
    ことを特徴とする請求項１又は２記載の固体撮像装置。
  4. 前記クリップ回路は、前記参照信号バッファ回路の出力端子と前記第２のスイッチとの間のノードの電位をクリップする
    ことを特徴とする請求項２記載の固体撮像装置。
  5. 前記クリップ回路は、前記画素からの前記信号の電位に応じて、前記比較回路に入力される信号の電位をクリップする
    ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
  6. 前記クリップ回路は、前記比較回路の前記入力端子に入力される電位に応じて、前記比較回路に入力される信号の電位をクリップする
    ことを特徴とする請求項１乃至４のいずれか１項に記載の固体撮像装置。
  7. 前記クリップ回路は、前記比較回路に入力される信号の電位の上限及び下限のうちの少なくとも一方をクリップする
    ことを特徴とする請求項１乃至６のいずれか１項に記載の固体撮像装置。
  8. 前記クリップ回路は、入力される信号の電位が所定の電位より大きいか小さいかの判定を行う判定回路を有し、前記判定回路による判定結果に応じてクリップ動作を行う
    ことを特徴とする請求項１乃至７のいずれか１項に記載の固体撮像装置。
  9. 前記比較部は、前記第２のスイッチが前記画素からの前記信号を選択して前記クランプ容量に入力している期間に、前記第１のスイッチによって前記比較回路の前記入力端子と前記出力端子をショートし、前記画素からの前記信号を前記クランプ容量にサンプリングするように構成されている
    ことを特徴とする請求項１乃至８のいずれか１項に記載の固体撮像装置。
  10. 前記比較部は、前記複数の画素の所定の列毎に設けられている
    ことを特徴とする請求項１乃至９のいずれか１項に記載の固体撮像装置。
  11. 前記画素からの前記信号を読み出して前記比較部に出力する読み出し回路部を更に有する
    ことを特徴とする請求項１乃至１０のいずれか１項に記載の固体撮像装置。
  12. 前記読み出し回路部は、電流源を含む
    ことを特徴とする請求項１１記載の固体撮像装置。
  13. 前記読み出し回路部は、電流源と、前記画素からの前記信号を増幅する列アンプとを含む
    ことを特徴とする請求項１１記載の固体撮像装置。
  14. 前記比較回路は、差動増幅回路を含む
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の固体撮像装置。
  15. 前記差動増幅回路は、所定の電位が入力される非反転入力端子と、前記クランプ容量の前記一方の端子が接続される反転入力端子とを含む
    ことを特徴とする請求項１４記載の固体撮像装置。
  16. 前記比較回路は、シングルエンド型増幅器である
    ことを特徴とする請求項１乃至１３のいずれか１項に記載の固体撮像装置。
  17. 第１の信号と第２の信号とに応じた信号を出力する比較器であって、
    入力端子と出力端子とを含む比較回路と、
    前記比較回路の前記入力端子と前記出力端子とを接続する第１のスイッチと、
    前記比較回路の前記入力端子に一方の端子が接続されたクランプ容量と、
    前記クランプ容量の他方の端子に接続され、前記第１の信号又は前記第２の信号のいずれか一方を選択して前記他方の端子に入力する第２のスイッチと、
    前記第２の信号が前記比較回路に入力される電気的経路に設けられたクリップ回路と、を有する比較部と
    を有することを特徴とする比較器。
  18. 請求項１乃至１６のいずれか１項に記載の固体撮像装置と、
    前記固体撮像装置が出力する信号を用いて画像を生成する信号処理部と
    を有することを特徴とする撮像システム。
JP2015159755A 2015-08-13 2015-08-13 撮像装置 Active JP6727771B2 (ja)

Priority Applications (3)

Application Number Priority Date Filing Date Title
JP2015159755A JP6727771B2 (ja) 2015-08-13 2015-08-13 撮像装置
US15/217,537 US9966398B2 (en) 2015-08-13 2016-07-22 Solid-state imaging device
US15/936,386 US10811448B2 (en) 2015-08-13 2018-03-26 Solid-state imaging device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
JP2015159755A JP6727771B2 (ja) 2015-08-13 2015-08-13 撮像装置

Publications (3)

Publication Number Publication Date
JP2017038312A true JP2017038312A (ja) 2017-02-16
JP2017038312A5 JP2017038312A5 (ja) 2018-08-02
JP6727771B2 JP6727771B2 (ja) 2020-07-22

Family

ID=57996218

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2015159755A Active JP6727771B2 (ja) 2015-08-13 2015-08-13 撮像装置

Country Status (2)

Country Link
US (2) US9966398B2 (ja)
JP (1) JP6727771B2 (ja)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021171137A1 (ja) * 2020-02-28 2021-09-02 株式会社半導体エネルギー研究所 半導体装置、撮像装置、および表示装置

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7005125B2 (ja) 2016-04-22 2022-01-21 キヤノン株式会社 撮像素子、撮像システム、および撮像素子の製造方法
JP7286309B2 (ja) * 2018-12-18 2023-06-05 キヤノン株式会社 光電変換装置、光電変換システムおよび信号処理装置

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5689127A (en) * 1979-12-21 1981-07-20 Canon Inc A/d converter
JP2007019682A (ja) * 2005-07-06 2007-01-25 Sony Corp Ａｄ変換装置並びに半導体装置
JP2010187239A (ja) * 2009-02-12 2010-08-26 Nikon Corp Ａｄ変換器及びこれを用いた固体撮像素子
JP2013121119A (ja) * 2011-12-08 2013-06-17 Renesas Electronics Corp Ａｄコンバータおよびそれを用いた固体撮像装置
US20140293106A1 (en) * 2012-09-07 2014-10-02 Yu Jin Park Analog-to-digital conversion circuit, and image sensor including the same

Family Cites Families (42)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3357858B2 (ja) 1999-03-30 2002-12-16 株式会社東芝 アナログデジタル変換器
JP3619053B2 (ja) 1999-05-21 2005-02-09 キヤノン株式会社 光電変換装置の製造方法
KR100660858B1 (ko) * 2005-01-28 2006-12-26 삼성전자주식회사 선 블랙 현상을 방지하는 시모스 이미지 센서의 칼럼 ａｄｃ
US8553112B2 (en) * 2006-07-31 2013-10-08 National University Corporation Shizuoka University A/D converter and readout circuit
JP5132102B2 (ja) 2006-08-01 2013-01-30 キヤノン株式会社 光電変換装置および光電変換装置を用いた撮像システム
JP2008199254A (ja) * 2007-02-13 2008-08-28 Matsushita Electric Ind Co Ltd 固体撮像装置およびその駆動方法、撮像装置
US7633320B2 (en) * 2007-06-29 2009-12-15 Kabushiki Kaisha Toshiba Comparator circuit
JP5221982B2 (ja) 2008-02-29 2013-06-26 キヤノン株式会社 固体撮像装置及びカメラ
US8305474B2 (en) * 2008-03-21 2012-11-06 STMicroelectronics (R&D) Ltd. Analog-to-digital conversion in image sensors
JP5077091B2 (ja) * 2008-06-23 2012-11-21 コニカミノルタビジネステクノロジーズ株式会社 固体撮像装置
JP2010016056A (ja) 2008-07-01 2010-01-21 Canon Inc 光電変換装置
JP5408954B2 (ja) 2008-10-17 2014-02-05 キヤノン株式会社 撮像装置、及び撮像システム
JP4891308B2 (ja) 2008-12-17 2012-03-07 キヤノン株式会社 固体撮像装置及び固体撮像装置を用いた撮像システム
JP2010183462A (ja) * 2009-02-06 2010-08-19 Panasonic Corp 固体撮像装置及びカメラ
JP5511220B2 (ja) 2009-05-19 2014-06-04 キヤノン株式会社 固体撮像装置
JP5269735B2 (ja) * 2009-10-08 2013-08-21 株式会社東芝 固体撮像装置
US8207416B2 (en) * 2010-02-24 2012-06-26 Monsanto Technology Llc Cotton variety 09R549B2R2
GB2479594A (en) * 2010-04-16 2011-10-19 St Microelectronics A sample and hold circuit with internal averaging of samples
JP5632660B2 (ja) * 2010-06-18 2014-11-26 キヤノン株式会社 Ａｄ変換器及びそれを複数用いた固体撮像装置
JP5856392B2 (ja) 2011-06-06 2016-02-09 キヤノン株式会社 固体撮像装置およびカメラ
JP5762199B2 (ja) 2011-07-28 2015-08-12 キヤノン株式会社 固体撮像装置
JP5901186B2 (ja) 2011-09-05 2016-04-06 キヤノン株式会社 固体撮像装置及びその駆動方法
JP5858695B2 (ja) 2011-09-08 2016-02-10 キヤノン株式会社 固体撮像装置及び固体撮像装置の駆動方法
JP5806566B2 (ja) 2011-09-15 2015-11-10 キヤノン株式会社 Ａ／ｄ変換器および固体撮像装置
JP5484422B2 (ja) 2011-10-07 2014-05-07 キヤノン株式会社 固体撮像装置
JP5901212B2 (ja) 2011-10-07 2016-04-06 キヤノン株式会社 光電変換システム
JP5930651B2 (ja) 2011-10-07 2016-06-08 キヤノン株式会社 固体撮像装置
JP6023437B2 (ja) 2012-02-29 2016-11-09 キヤノン株式会社 固体撮像装置及びカメラ
JP5968146B2 (ja) 2012-07-31 2016-08-10 キヤノン株式会社 固体撮像装置およびカメラ
JP6057602B2 (ja) * 2012-08-10 2017-01-11 キヤノン株式会社 固体撮像装置
JP6132506B2 (ja) * 2012-10-05 2017-05-24 キヤノン株式会社 光電変換装置および撮像システム
JP6174901B2 (ja) 2013-05-10 2017-08-02 キヤノン株式会社 固体撮像装置及びカメラ
JP2014222863A (ja) 2013-05-14 2014-11-27 キヤノン株式会社 撮像装置
JP2015037206A (ja) * 2013-08-12 2015-02-23 キヤノン株式会社 撮像装置
JP6245997B2 (ja) 2014-01-16 2017-12-13 キヤノン株式会社 固体撮像装置及び撮像システム
JP6057931B2 (ja) 2014-02-10 2017-01-11 キヤノン株式会社 光電変換装置及びそれを用いた撮像システム
JP6351288B2 (ja) 2014-02-17 2018-07-04 キヤノン株式会社 固体撮像装置及び撮像システム
JP6463000B2 (ja) * 2014-05-02 2019-01-30 キヤノン株式会社 固体撮像装置及び撮像システム
JP6362096B2 (ja) * 2014-06-25 2018-07-25 キヤノン株式会社 固体撮像装置、撮像システム及び固体撮像装置の駆動方法
JP6109125B2 (ja) 2014-08-20 2017-04-05 キヤノン株式会社 半導体装置、固体撮像装置、および撮像システム
JP6415187B2 (ja) 2014-08-29 2018-10-31 キヤノン株式会社 固体撮像装置および撮像システム
JP2016144151A (ja) 2015-02-04 2016-08-08 キヤノン株式会社 固体撮像装置の駆動方法、固体撮像装置およびカメラ

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5689127A (en) * 1979-12-21 1981-07-20 Canon Inc A/d converter
JP2007019682A (ja) * 2005-07-06 2007-01-25 Sony Corp Ａｄ変換装置並びに半導体装置
JP2010187239A (ja) * 2009-02-12 2010-08-26 Nikon Corp Ａｄ変換器及びこれを用いた固体撮像素子
JP2013121119A (ja) * 2011-12-08 2013-06-17 Renesas Electronics Corp Ａｄコンバータおよびそれを用いた固体撮像装置
US20140293106A1 (en) * 2012-09-07 2014-10-02 Yu Jin Park Analog-to-digital conversion circuit, and image sensor including the same

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2021171137A1 (ja) * 2020-02-28 2021-09-02 株式会社半導体エネルギー研究所 半導体装置、撮像装置、および表示装置
JP2022166798A (ja) * 2020-02-28 2022-11-02 株式会社半導体エネルギー研究所 半導体装置、撮像装置、および表示装置
JP7195387B2 (ja) 2020-02-28 2022-12-23 株式会社半導体エネルギー研究所 半導体装置、撮像装置、および表示装置
US11882374B2 (en) 2020-02-28 2024-01-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, imaging device, and display device

Also Published As

Publication number Publication date
US10811448B2 (en) 2020-10-20
US9966398B2 (en) 2018-05-08
US20170048474A1 (en) 2017-02-16
JP6727771B2 (ja) 2020-07-22
US20180219037A1 (en) 2018-08-02

Similar Documents

Publication Publication Date Title
US9288415B2 (en) Solid-state imaging apparatus and imaging system
JP6319946B2 (ja) 固体撮像装置及び撮像システム
US10523889B2 (en) Image sensor, electronic apparatus, comparator, and drive method
JP6708381B2 (ja) 光電変換装置、および、光電変換システム
US9344652B2 (en) Photoelectric conversion apparatus and image pickup system including an ad conversion unit to convert a signal into a digital signal
JP6385193B2 (ja) 固体撮像装置及び撮像システム
JP6338440B2 (ja) 撮像装置の駆動方法、撮像装置、撮像システム
US10044964B2 (en) Column signal processing unit with driving method for photoelectric conversion apparatus, photoelectric conversion apparatus, and image pickup system
JP6580069B2 (ja) 撮像装置の駆動方法、撮像装置、撮像システム
US10811448B2 (en) Solid-state imaging device
JP6029352B2 (ja) 固体撮像装置
JP6532224B2 (ja) 撮像装置、撮像システム、及び撮像装置の駆動方法
JP6385190B2 (ja) 光電変換装置の駆動方法、光電変換装置、および撮像システム
JP6562675B2 (ja) 光電変換装置、撮像システム、光電変換装置の駆動方法
JP5177198B2 (ja) 物理情報取得方法および物理情報取得装置
JP2019009672A (ja) 撮像装置及びその駆動方法
JP2017055370A (ja) 固体撮像装置
JP6422319B2 (ja) 撮像装置、及びそれを用いた撮像システム
JP2019176520A (ja) 光電変換装置、撮像システム、光電変換装置の駆動方法
WO2015111370A1 (ja) 固体撮像装置及び撮像装置
JP2017103561A (ja) 固体撮像素子および撮像システム

Legal Events

Date Code Title Description
RD05 Notification of revocation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7425

Effective date: 20171214

RD04 Notification of resignation of power of attorney

Free format text: JAPANESE INTERMEDIATE CODE: A7424

Effective date: 20180126

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20180625

A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20180625

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20190228

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20190402

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20190527

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20191024

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20191219

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20200602

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20200701

R151 Written notification of patent or utility model registration

Ref document number: 6727771

Country of ref document: JP

Free format text: JAPANESE INTERMEDIATE CODE: R151