JP5901212B2 - 光電変換システム - Google Patents

Description

本発明は、光電変換システムに関する。

アナログデジタル変換器（Ａ／Ｄ変換器）を内蔵したイメージセンサ等の光電変換装置において、Ａ／Ｄ変換器の故障診断回路を内蔵するものが提案されている。特許文献１では、画素信号の代わりに検査用信号を入力するなどして、列毎に設けてあるラッチ（列メモリ）に任意の時刻でカウント信号を書き込み、これを読み出すことで、故障診断を行っている。

特開平１１−３３１８８３号公報

しかしながら、特許文献１に記載のイメージセンサの故障診断回路には、以下のような問題がある。Ａ／Ｄ変換器に供給されるカウント信号のリニアリティを確認しようとする場合には、画像信号を読み出すためのラッチ（列メモリ）にカウント信号を書き込むことにより検査を行うので、検査を行っている期間は撮像ができないという問題がある。このため、例えばイメージセンサの出荷テストを行う場合に、被写体の撮影による画素部欠陥の有無を検出する検査と、Ａ／Ｄ変換器に供給されるカウント信号のリニアリティの検査とは、別々に行う必要があり、検査時間の増加につながっていた。

本発明の目的は、被写体の撮像と並行して、Ａ／Ｄ変換器に供給されるカウント信号の検査を行うことができる光電変換システムを提供することである。

本発明の光電変換システムは、各々が光電変換素子を含み、マトリクス状に配列された複数の画素と、時間の経過にともなって信号レベルが単調に変化する参照信号を生成する参照信号生成部と、前記画素の列毎に配置され、前記画素からの信号をアナログデジタル変換するＡ／Ｄ変換器と、前記参照信号生成部からの参照信号の出力に合わせてカウント動作を行い、カウント信号をカウント信号線を介して前記Ａ／Ｄ変換器に供給するカウンタとを備え、前記Ａ／Ｄ変換器は、前記画素からの信号と前記参照信号生成部により生成された前記参照信号とを比較する比較器と、前記カウンタからのカウント信号を、前記比較器の出力が反転したときに記憶する記憶部とを有し、前記カウント信号線に接続され、かつ前記Ａ／Ｄ変換器とは独立して設けられ、カウント信号の期待値と、前記カウント信号線を介して供給される前記カウンタからのカウント信号とを照合する検査を行う検査回路を備え、前記検査回路が、前記カウンタからみて前記カウント信号線上の前記Ａ／Ｄ変換器よりも遠い位置に設けられていることを特徴とする。

本発明によれば、被写体の撮像と並行して、カウント信号の検査を行うことができ、検査時間を短縮することができる。

本発明の第１の実施形態に係る光電変換システムの構成例を示す図である。 本発明の実施形態に係る画素の構成例を示す図である。 本発明の実施形態に係る増幅回路の構成例を示す図である。 本発明の実施形態に係るＡ／Ｄ変換器の構成例を示す図である。 本発明の実施形態に係る信号波形を示すタイミングチャートである。 本発明の実施形態に係るカウンタ検査回路の構成例を示す図である。 本発明の実施形態に係るカウンタ検査回路の動作例を示すフローチャートである。 本発明の実施形態に係るカウンタ検査の期待値の一例を示す図である。 本発明の第２の実施形態に係る光電変換システムの構成例を示す図である。 本発明の第３の実施形態に係る光電変換システムの構成例を示す図である。 本発明の第３の実施形態に係る調整回路の構成例を示す図である。 本発明の実施形態に係るラッチパルス生成を示すタイミングチャートである。

以下、本発明の実施形態を図面に基づいて説明する。なお、以下の説明において、図面を通じて同一の構成要素には同一の符号を付し、重複する説明は省略する。

（第１の実施形態）
本発明の第１の実施形態について説明する。
図１は、第１の実施形態に係る光電変換システムの構成例を示すブロック図である。光電変換装置１００は、例えばＣＭＯＳイメージセンサであり、本実施形態に係る光電変換システムを有する。光電変換装置１００は、被写体像を示す入射光を光電変換し、光電変換により得られた電気信号をデジタルデータとして外部に出力する。光電変換装置１００は、画素アレイ１１０、増幅回路１２０、Ａ／Ｄ変換器１３０、垂直走査回路１４０、水平走査回路１５０、参照信号生成部１７０、カウンタ１８０、信号処理回路１９０、タイミング制御部１９５、及びカウンタ検査回路２００を有する。

画素アレイ１１０は、光電変換素子を含む複数の画素１１１を有し、それらがマトリクス状に（行方向及び列方向に）配置されている。図１においては、簡単のために４つの画素１１１を示しているが、画素１１１の個数はこれに限られず、より多くの画素を有する。各画素１１１において、光電変換装置１００への入射光がアナログ信号へ光電変換される。

垂直走査回路１４０は、画素行毎に配置された行制御線１１２に駆動パルス信号を順番に供給する。行制御線１１２に駆動パルス信号が供給されると、対応する画素行に含まれる各画素１１１からアナログ信号が列信号線１１３に読み出される。本実施形態では、画素アレイ１１０からのアナログ信号として、画素１１１のリセットレベルの信号であるノイズ信号と、光電変換により発生した電荷に応じた信号にノイズ信号が重畳した画素信号とが読み出される。画素信号からノイズ信号を引いた値が有効な画素値を表す。

増幅回路１２０及びＡ／Ｄ変換器（アナログデジタル変換器）１３０は、画素アレイ１１０の各列に対応して、列信号線１１３毎に設けられる。増幅回路１２０は、列信号線１１３を介して画素１１１から入力されたアナログ信号を増幅してＡ／Ｄ変換器１３０へ供給する。Ａ／Ｄ変換器１３０は、入力されたアナログ信号をデジタルデータにアナログデジタル変換（Ａ／Ｄ変換）して出力する。

参照信号生成部１７０は、参照信号であるランプ信号を生成し、生成したランプ信号をランプ信号線１７１を通じて各Ａ／Ｄ変換器１３０に供給する。ここで、ランプ信号は、時間の経過にともなって信号レベル（信号の大きさ）が単調に変化する信号であり、例えば出力電圧が時間の経過とともに単調増加若しくは単調減少する信号である。カウンタ１８０は、参照信号生成部１７０からのランプ信号の出力に合わせてカウント動作を行い、カウント値を表現する信号であるカウント信号をカウント信号線１８１を通じて各Ａ／Ｄ変換器１３０に供給する。カウンタ１８０の種類は任意であり、例えばグレイカウンタやバイナリカウンタを用いてもよく、カウンタ１８０はアップダウン機能を有してもよい。本実施形態では、複数のＡ／Ｄ変換器１３０が、参照信号生成部１７０及びカウンタ１８０を共有する例を示すが、Ａ／Ｄ変換器１３０毎に、これらの構成要素を有してもよい。

水平走査回路１５０は、Ａ／Ｄ変換器１３０が出力するデジタルデータを列毎にデジタル信号線１９１、１９２に転送する。デジタル信号線１９１、１９２に転送されたデジタルデータは、信号処理部１９０に供給される。本実施形態では、デジタル信号線１９１、１９２に、それぞれノイズ信号を表すデジタルデータと画素信号を表すデジタルデータとが順次読み出される。信号処理部１９０は、画素信号を表すデジタルデータからノイズ信号を表すデジタルデータを減算して、有効な画素値を外部に出力する。

タイミング制御部１９５は、前述した各構成要素に制御信号を供給して光電変換装置１００の動作を制御する。なお、図１においては、タイミング制御部１９５から各構成要素へ制御信号を送信するための信号線は図示していない。カウンタ検査回路２００は、Ａ／Ｄ変換器１３０とは独立して設けられており、カウント信号線１８１を介してカウンタ１８０からカウント信号が供給され、供給されるカウント信号に基づいてカウンタ１８０の出力の検査を行う。

本実施形態においては、光電変換装置１００が増幅回路１２０を含むことによって、Ａ／Ｄ変換器１３０で発生するノイズの影響を軽減できる。しかし、光電変換装置１００は増幅回路１２０を含まずに、画素１１１からのアナログ信号が列信号線１１３を介して直接にＡ／Ｄ変換器１３０へ供給されるようにしてもよい。また、図１に示した例では、画素アレイ１１０の一方の側に増幅回路１２０、Ａ／Ｄ変換器１３０及び水平走査回路１５０が配置されるが、これらの構成要素が画素アレイ１１０の両側に配置され、画素列毎に何れか一方の側の構成要素に振り分けられてもよい。

図２は、画素１１１の構成例を示す図である。画素１１１は、その画素値を算出するためのアナログ信号をＡ／Ｄ変換器１３０に供給できれば如何なる構成であってもよい。画素１１１は、光電変換を行う光電変換素子（フォトダイオード）１１４及び複数のトランジスタ１１５、１１６、１１７、１１８を有する。光電変換素子１１４は、転送スイッチ１１５を介してフローティングディフュージョン部ＦＤに接続される。フローティングディフュージョン部ＦＤはまた、リセットスイッチ１１６を介して電圧源ＶＤＤに接続されるとともに、増幅トランジスタ１１７のゲート電極に接続される。増幅トランジスタ１１７は、第１主電極が電圧源ＶＤＤに接続され、第２主電極が行選択スイッチ１１８を介して列信号線１１３に接続される。行選択スイッチ１１８のゲート電極は、行制御線１１２の１つである行選択線ＰＳＥＬに接続される。リセットスイッチ１１６のゲート電極は、行制御線１１２の１つであるリセット線ＰＲＥＳに接続される。また、転送スイッチ１１５のゲート電極は、行制御線の１つである転送線ＰＴＸに接続される。

図３は、増幅回路１２０の構成例を示す図である。増幅回路１２０は、画素１１１の画素値を算出するためのアナログ信号をＡ／Ｄ変換器１３０に供給できれば如何なる構成であってもよい。増幅回路１２０は、例えば図３に示す反転アンプである。増幅器１２１の反転入力端子は、クランプ容量ＣＯを介して列信号線１１３に接続され、増幅器１２１の非反転入力端子には電圧ＶＣＯＲが供給される。増幅器１２１の出力端子は、Ａ／Ｄ変換器１３０に接続される。また、増幅器１２１の反転入力端子と出力端子との間に、帰還容量ＣＦ及びアンプリセットスイッチ１２２が並列に接続される。図３に示したように構成することにより、増幅回路１２０は、列信号線１１３を介して入力された信号をクランプ容量ＣＯと帰還容量ＣＦとの容量値の比で増幅し出力する。

図４は、Ａ／Ｄ変換器１３０の構成例を示す図である。
入力端子ＩＮには、列信号線１１３を介してアナログ信号が入力される。比較器１３１は、入力端子ＩＮより入力されたアナログ信号の電圧とランプ信号線１７１を介して供給される比較対象のランプ信号の電圧とを比較し、その比較結果に応じたレベルの出力信号ＣＭＰＯを出力する。比較器１３１の出力信号ＣＭＰＯは、ＲＳフリップフロップ１３８のＳ入力に入力される。ＲＳフリップフロップ１３８のＱ出力、及びディレイ生成用バッファにより遅延されたＲＳフリップフロップ１３８のＱＢ（Ｑバー）出力が、ＡＮＤゲート（論理積演算回路）１３９に入力される。このようにして、ＡＮＤゲート１３９に入力されるＲＳフリップフロップ１３８のＱＢ出力が反転するのが遅れ、ＡＮＤゲート１３９の出力は、図１２に示すように比較器１３１の出力信号ＣＭＰＯの変化に応じて細幅パルスＱ＊ＱＢ’を出力する。ラッチ回路（ＬＮＷ、ＬＳＷ、ＬＮＲ、ＬＳＲ）１３２、１３３、１３４、１３５は、記憶部であり、比較器１３１の出力信号ＣＭＰＯに応じてデジタルデータを記憶する。ラッチ回路（ＬＮＷ）１３２のＤ入力及びラッチ回路（ＬＳＷ）１３３のＤ入力は、ともにカウント信号線１８１に接続される。ラッチ回路（ＬＮＷ）１３２のＧ入力は、ＡＮＤゲート１３９の出力及び制御信号ＰＭＳＥＬＮを入力とするＡＮＤゲート１３６の出力線に接続される。ラッチ回路（ＬＳＷ）１３３のＧ入力は、ＡＮＤゲート１３９の出力及び制御信号ＰＭＳＥＬＳを入力とするＡＮＤゲート１３７の出力線に接続される。ラッチ回路（ＬＮＷ）１３２のＱ出力は、ラッチ回路（ＬＮＲ）１３４のＤ入力に接続され、ラッチ回路（ＬＳＷ）１３３のＱ出力は、ラッチ回路（ＬＳＲ）１３５のＤ入力に接続される。ラッチ回路（ＬＮＲ）１３４のＧ入力及びラッチ回路（ＬＳＲ）１３５のＧ入力は、ともに制御線ＰＭＴＸに接続される。ラッチ回路（ＬＮＲ）１３４のＱ出力は、出力端子ＯＵＴＮに接続され、ラッチ回路（ＬＳＲ）１３５のＱ出力は、出力端子ＯＵＴＳに接続される。

次に、図１に示した光電変換システムの動作について説明する。図５は、第１の実施形態に係る信号波形を示すタイミングチャートであり、画素行１行分の画素１１１のアナログ信号（光電変換信号）がＡ／Ｄ変換器１３０でデジタルデータに変換されるまでの動作を説明するためのタイミングチャートを示している。なお、以下の説明では、信号のハイレベルを“Ｈ”と記し、信号のローレベルを“Ｌ”と記す。

まず、時刻ｔ０において、行選択パルスＰＳＥＬが“Ｈ”となることで行選択スイッチ１１８がオン（導通状態）になり、任意の行に配列された画素１１１が列信号線１１３に接続される。時刻ｔ０〜ｔ１の期間に、画素リセットパルスＰＲＥＳが“Ｈ”となり、リセットスイッチ１１６によって、画素１１１のフローティングディフュージョン部ＦＤがリセットされる。そして、画素１１１のリセット状態に対応した出力（以下、画素リセットレベルと呼ぶ）が、列信号線１１３に出力される。時刻ｔ０〜ｔ２の期間に、リセットパルスＰＣ０Ｒが“Ｈ”となることで増幅回路１２０のアンプリセットスイッチ１２２がオン（導通状態）になり、画素リセットレベルをクランプする。このときの増幅器１２１の出力ＡＭＰＯを、以下Ｎレベルと呼ぶ。

続いて、時刻ｔ２〜ｔ５の期間において、Ａ／Ｄ変換器１３０が、Ｎレベルをアナログ入力として、対応するデジタルデータに変換する第１のＡ／Ｄ変換処理を行う。時刻ｔ２〜ｔ３において、コンパレータリセットパルスＰＣＭＰＲが“Ｈ”となり、増幅器１２１から出力されるＮレベルおよび参照信号生成部１７０で生成される基準電圧がそれぞれ入力容量でクランプされる。その後、コンパレータリセットパルスＰＣＭＰＲが“Ｌ”となり、それぞれの入力容量にクランプされた電圧の差電圧が比較器１３１の初期値となる。その後、参照信号生成部１７０からのランプ信号ＶＲＭＰは、いったん基準電圧より所定電圧だけ低いレベルに下がり、時刻ｔ３〜ｔ５の間、一定の傾きで電圧（信号レベル）が上昇する。例えば、時刻ｔ４において、Ｎレベルとランプ信号ＶＲＭＰのレベルとが一致すると、比較器１３１の出力信号ＣＭＰＯは“Ｌ”から“Ｈ”に変化する。

一方、カウンタ１８０から供給されるカウント信号ＣＮＴ［３：０］は、時刻ｔ３〜ｔ５において、時刻ｔ３からの時間、すなわち一定の傾きで変化するランプ信号の出力を開始してからの時間を計測している。本実施形態では４ビットのグレイカウンタを用いている場合を示しているが、これに限らない。時刻ｔ４において、比較器１３１の出力信号ＣＭＰＯが“Ｌ”から“Ｈ”に反転すると、ＡＮＤゲート１３６の出力が“Ｌ”から“Ｈ”になり、Ｎレベルに対応するカウント信号ＣＮＴが、デジタルデータとしてラッチ回路（ＬＮＷ）１３２にラッチされる。時刻ｔ５において、第１のＡ／Ｄ変換処理が終了する。

続いて、時刻ｔ６〜ｔ７の期間に、画素転送パルスＰＴＸが“Ｈ”となり、光電変換素子１１４から入射光量に応じた光電荷が転送スイッチ１１５を介して読み出される。そして、画素リセットレベルに光電変換出力が重畳したレベルが、列信号線１１３に読み出される。すると、増幅回路１２０において反転増幅された出力が、Ａ／Ｄ変換器１３０に入力される。このときの増幅器１２１の出力ＡＭＰＯを、以下Ｓレベルと呼ぶ。

時刻ｔ８〜ｔ１０の期間において、時刻ｔ３〜ｔ５と同様にして、Ａ／Ｄ変換器１３０が、Ｓレベルをアナログ入力として、対応するデジタルデータに変換する第２のＡ／Ｄ変換処理を行う。第２のＡ／Ｄ変換処理中の例えば時刻ｔ９において、Ｓレベルとランプ信号ＶＲＭＰのレベルとが一致すると、比較器１３１の出力信号ＣＭＰＯは“Ｌ”から“Ｈ”に変化する。時刻ｔ９において、比較器１３１の出力信号ＣＭＰＯが“Ｌ”から“Ｈ”に反転すると、ＡＮＤゲート１３７の出力が“Ｌ”から“Ｈ”になり、Ｓレベルに対応するカウント信号ＣＮＴが、デジタルデータとしてラッチ回路（ＬＳＷ）１３３にラッチされる。時刻ｔ１０において、第２のＡ／Ｄ変換処理が終了する。

時刻ｔ１１〜ｔ１２の期間に、メモリ転送パルスＰＭＴＸが“Ｈ”となり、ラッチ回路（ＬＮＷ）１３２及びラッチ回路（ＬＳＷ）１３３のデジタルデータＱＬＮＷ、ＱＬＳＷが、ラッチ回路（ＬＮＲ）１３４、ラッチ回路（ＬＳＲ）１３５に転送される。ラッチ回路（ＬＮＲ）１３４及びラッチ回路（ＬＳＲ）１３５に格納された一行分のデジタルデータＱＬＮＲ、ＱＬＳＲは、水平走査回路１５０によりデジタル信号線１９１、１９２を介して信号処理部１９０に順次入力される。そして、信号処理部１９０が、Ｎレベルに対応するデジタルデータとＳレベルに対応するデジタルデータとの差分演算を行い、演算結果を光電変換出力として光電変換装置１００外に出力する。

同様にして、画素アレイ１１０の次の行が垂直走査回路１４０によって選択され、同じ読み出し動作が行われ、画素アレイを一通り走査し終わることで、一枚の画像出力が出力される。

次に、カウンタ検査回路２００について説明する。
図６は、カウンタ検査回路２００の構成例を示すブロック図である。カウンタ検査回路２００は、制御回路２０１、セレクタ２０２、２０３、検査信号ラッチ２０４、及び期待値照合回路２０５を有する。

制御回路２０１は、図７に示す検査フローに基づいて、データ入力選択信号ＤＡＴＳＥＬ、クロック入力選択信号ＣＬＫＳＥＬ、及び期待値ＥＶＡＬ［Ｄ，ＣＫ］を出力する。制御回路２０１は、期待値照合回路２０５より出力される照合結果を用いてカウント信号ＣＮＴの検査を実行し、最終的に検査結果ＲＳＬＴを出力する。検査結果ＲＳＬＴは、例えば撮像データの最終行の直後に光電変換装置１００から出力される。

カウンタ検査回路２００には、カウント信号線１８１を介してカウント信号ＣＮＴ［３：０］が供給される。セレクタ２０２は、データ入力選択信号ＤＡＴＳＥＬに応じて、検査信号ラッチ２０４のデータ入力に入力されるデータＣＮＴ［Ｄ］をカウント信号から選択する。また、セレクタ２０３は、クロック入力選択信号ＣＬＫＳＥＬに応じて、検査信号ラッチ２０４のクロック入力に入力されるデータＣＮＴ［ＣＫ］をカウント信号から選択する。検査信号ラッチ２０４は、データＣＮＴ［ＣＫ］をクロックとして動作し、所定のタイミングでデータＣＮＴ［Ｄ］をラッチする。検査信号ラッチ２０４の出力は、期待値照合回路２０５に入力され、制御回路２０１から供給される期待値ＥＶＡＬ［Ｄ，ＣＫ］と照合される。

期待値照合回路２０５は、ＸＯＲ回路（排他的論理和演算回路）２０６及びインバータ２０７を有する。ＸＯＲ回路２０６は、検査信号ラッチ２０４の出力が入力されるとともに、制御回路２０１からの期待値ＥＶＡＬ［Ｄ，ＣＫ］がインバータ２０７を介して入力される。ＸＯＲ回路２０６の出力が照合結果として出力される。すなわち、期待値照合回路２０５は、検査信号と期待値とが一致した場合には照合結果として“Ｈ”を出力し、不一致の場合には照合結果として“Ｌ”を出力し、制御回路２０１に値を返す。

次に、カウンタ検査回路２００の動作について説明する。
図７は、カウンタ検査回路２００の動作例を示すフローチャートである。本実施形態の例ではカウンタ１８０は４ビットのグレイカウンタであるため、図７においては、グレイカウンタの各ビットの立上りエッジにおける下位ビットの期待値と、実際の値を照合するアルゴリズムとなっている。また、変数Ｄは、データ入力選択信号ＤＡＴＳＥＬに応じてセレクタ２０２によりデータＣＮＴ［Ｄ］として選択されるカウント信号ＣＮＴのビットを示している。変数ＣＫは、クロック入力選択信号ＣＬＫＳＥＬに応じて、セレクタ２０３によりデータＣＮＴ［ＣＫ］として選択されるカウント信号ＣＮＴのビットを示している。

制御回路２０１は、変数ＣＫの値を０にする（ステップＳ１０１）。次に、制御回路２０１は、変数ＣＫの値を１インクリメントし（ステップＳ１０２）、変数Ｄの値を０にする（ステップＳ１０３）。

そして、カウント信号ＣＮＴ［ＣＫ］の立ち上がりにおいてカウント信号ＣＮＴ［Ｄ］が検査信号ラッチ２０４によりラッチされるとともに、カウント信号ＣＮＴ［Ｄ］が期待値照合回路２０５に入力される。また、制御回路２０１より期待値ＥＶＡＬ［Ｄ，ＣＫ］が出力されて、期待値照合回路２０５に入力される。期待値照合回路２０５は、カウント信号ＣＮＴ［Ｄ］と期待値ＥＶＡＬ［Ｄ，ＣＫ］とが一致した場合には照合結果として“Ｈ”を出力し、不一致の場合には照合結果として“Ｌ”を出力する。

制御回路２０１は、期待値照合回路２０５より出力される照合結果に基づいて、カウント信号ＣＮＴ［Ｄ］と期待値ＥＶＡＬ［Ｄ，ＣＫ］とが一致しているか否かを判定する（ステップＳ１０４）。判定の結果、カウント信号ＣＮＴ［Ｄ］と期待値ＥＶＡＬ［Ｄ，ＣＫ］とが一致していないと判定した場合には、ＦＡＩＬ（故障）として終了する。一方、判定の結果、カウント信号ＣＮＴ［Ｄ］と期待値ＥＶＡＬ［Ｄ，ＣＫ］とが一致していると判定した場合には、制御回路２０１は、変数Ｄの値を１インクリメントする（ステップＳ１０５）。そして、変数Ｄの値が変数ＣＫの値に達するまで、前述したステップＳ１０４及びＳ１０５の処理を繰り返し行う（ステップＳ１０６のＮＯ）。

変数Ｄの値が変数ＣＫの値に達すると（ステップＳ１０６のＹＥＳ）、制御回路２０１は、変数ＣＫの値がカウント信号ＣＮＴのビット数に達したか否かを判断する（ステップＳ１０７）。判断の結果、変数ＣＫの値がカウント信号ＣＮＴのビット数に達した場合には、ＰＡＳＳ（正常）として終了し、そうでない場合にはステップＳ１０２に戻り、前述したステップＳ１０２〜Ｓ１０７の処理を行う。

以上説明した動作により、カウンタ検査回路２００は、図８に示した期待値テーブルに基づき、カウンタ１８０からのカウント信号ＣＮＴ［３：０］を検査する。例えば、カウンタ検査回路２００は、カウント信号ＣＮＴ［１］の立上りエッジにおけるカウント信号ＣＮＴ［０］のデータを、期待値ＥＶＡＬ［０，１］と照合することで、下位２ｂｉｔが正常であることを確認する。次に、カウンタ検査回路２００は、カウント信号ＣＮＴ［２］の立上りエッジにおけるカウント信号ＣＮＴ［１］及びＣＮＴ［０］のデータを、期待値ＥＶＡＬ［１，２］、ＥＶＡＬ［０，２］とそれぞれ照合することで、下位３ｂｉｔが正常であることを確認する。さらに、カウンタ検査回路２００は、カウント信号ＣＮＴ［３］の立上りエッジにおけるカウント信号ＣＮＴ［２］、ＣＮＴ［１］、ＣＮＴ［０］のデータを、期待値ＥＶＡＬ［２，３］、ＥＶＡＬ［１，３］、ＥＶＡＬ［０，３］と照合する。これにより、最終的に４ビットのカウント信号が正常であることを確認する。

カウンタ検査回路２００は、カウント信号ＣＮＴと期待値ＥＶＡＬとの照合を第２のＡ／Ｄ変換処理と並行して行う。前述した図７に示した例では全部で６回の照合を行うため、画素アレイ１１０の６行分のＡ／Ｄ変換期間において、Ａ／Ｄ変換処理と並行にカウンタ検査を行うことができる。

第１の実施形態によれば、Ａ／Ｄ変換器１３０とは独立してカウンタ検査回路２００を設けることで、画素１１１からの信号のＡ／Ｄ変換と並行してカウンタ１８０の検査を行うことができる。したがって、検査時間を増加させることなく、テストコストの低い光電変換システムが実現できる。

なお、カウンタ検査回路２００は、カウント信号線上の任意の位置に置くことができる。例えば、カウンタ１８０からみて、カウント信号線１８１の末端（カウンタ１８０からみてＡ／Ｄ変換器１３０よりも遠い位置）に配置した場合には、カウント信号線１８１の導通チェックも合わせて行うことができる。また、例えばカウント信号線が複数に分岐する場合には、各分岐の末端に配置するようにしてもよい。また、前述したカウンタの形式やＡ／Ｄ変換の分解能や検査フローは一例に過ぎず、他の方式をとり得ることは明らかである。例えば、カウンタ形式はバイナリカウンタであっても良い。また、カウンタの検査フローとして、カウント信号の各ビットの最初の立上りエッジの時間差を計測し、期待値と照合する等の方法を用いてもよい。

（第２の実施形態）
次に、本発明の第２の実施形態について説明する。
図９は、第２の実施形態に係る光電変換システムの構成例を示すブロック図である。
前述した第１の実施形態では、光電変換装置１００の内部にカウンタ検査回路２００を設けていたが、第２の実施形態に係る光電変換システムは、光電変換装置１００の外部にカウンタ検査回路２００を設けている。また、カウント信号線１８１に接続され、カウント信号を外部のカウンタ検査回路２００に対して出力するバッファ回路１８２を設けている。その他の構成及び動作は、第１の実施形態と同様である。図９に示すように、カウンタ検査回路２００を光電変換装置１００の外部に設けることで、光電変換装置１００の回路面積を低減することができ、製造コストの低い光電変換システムが実現できる。

（第３の実施形態）
次に、本発明の第３の実施形態について説明する。
図１０は、第３の実施形態に係る光電変換システムの構成例を示すブロック図である。
第３の実施形態に係る光電変換システムは、カウンタ１８０とカウント信号線１８１との間に調整回路１８３を設けている。調整回路１８３は、カウンタ検査回路２００からの制御信号に基づいて、カウント信号ＣＮＴの遅延量をビット毎に制御する。

図１１は、調整回路１８３の構成例を示す図である。調整回路１８３は、カウント信号ＣＮＴの各ビットに対応して遅延制御部１８４を有する。遅延制御部１８４は、カウンタ１８０から出力されたカウント信号ＣＮＴ［３：０］＿Ｏが入力され、そのカウント信号ＣＮＴ［３：０］＿Ｏを遅延回路１８５−１、１８５−２、１８５−３により遅延させる。また、遅延制御部１８４は、入力されたカウント信号ＣＮＴ［３：０］＿Ｏ及び遅延回路１８５により遅延されたカウント信号ＣＮＴ［３：０］＿Ｏの内から１つの信号を選択し、カウント信号ＣＮＴ［３：０］としてカウント信号線１８１に対して出力する。

第３の実施形態によれば、調整回路１８３を設けることにより、カウント信号ＣＮＴの各ビットの遅延量を制御することができる。例えば、カウンタ１８０から出力されたカウント信号ＣＮＴにおいて、任意のビット間の位相関係がずれていた場合には、カウンタ検査回路２００の判定に応じて、位相のずれを補正することができる。また、例えばカウンタ検査回路２００によりカウント信号の検査や補正を、温度等の撮影環境の変化に応じて適宜実行することで、耐環境性に優れた光電変換システムを実現することができる。

なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、又はその主要な特徴から逸脱することなく、様々な形で実施することができる。

本発明に係る光電変換システムは、例えばスキャナ、ビデオカメラ、デジタルスチルカメラ等に適用可能である。

１００…光電変換装置、１１０…画素アレイ、１１１…画素、１１３…列信号線、１２０…増幅回路、１２１…増幅器、１３０…Ａ／Ｄ変換器、１３１…比較器、１３２…ラッチ（ＬＮＷ）、１３３…ラッチ（ＬＳＷ）、１３４…ラッチ（ＬＮＲ）、１３５…ラッチ（ＬＳＲ）、１７０…参照信号生成部、１８０…カウンタ、１８１…カウント信号線、１８３…カウント信号調整回路、２００…カウンタ検査回路

Claims (9)

1. 各々が光電変換素子を含み、マトリクス状に配列された複数の画素と、
   時間の経過にともなって信号レベルが単調に変化する参照信号を生成する参照信号生成部と、
   前記画素の列毎に配置され、前記画素からの信号をアナログデジタル変換するＡ／Ｄ変換器と、
   前記参照信号生成部からの参照信号の出力に合わせてカウント動作を行い、カウント信号をカウント信号線を介して前記Ａ／Ｄ変換器に供給するカウンタとを備え、
   前記Ａ／Ｄ変換器は、
   前記画素からの信号と前記参照信号生成部により生成された前記参照信号とを比較する比較器と、
   前記カウンタからのカウント信号を、前記比較器の出力が反転したときに記憶する記憶部とを有し、
   前記カウント信号線に接続され、かつ前記Ａ／Ｄ変換器とは独立して設けられ、カウント信号の期待値と、前記カウント信号線を介して供給される前記カウンタからのカウント信号とを照合する検査を行う検査回路を備え、
   前記検査回路が、前記カウンタからみて前記カウント信号線上の前記Ａ／Ｄ変換器よりも遠い位置に設けられていることを特徴とする光電変換システム。
2. 各々が光電変換素子を含み、マトリクス状に配列された複数の画素と、
   時間の経過にともなって信号レベルが単調に変化する参照信号を生成する参照信号生成部と、
   前記画素の列毎に配置され、前記画素からの信号をアナログデジタル変換するＡ／Ｄ変換器と、
   前記参照信号生成部からの参照信号の出力に合わせてカウント動作を行い、カウント信号をカウント信号線を介して前記Ａ／Ｄ変換器に供給するカウンタとを備え、
   前記Ａ／Ｄ変換器は、
   前記画素からの信号と前記参照信号生成部により生成された前記参照信号とを比較する比較器と、
   前記カウンタからのカウント信号を、前記比較器の出力が反転したときに記憶する記憶部とを有し、
   前記カウント信号線に接続され、かつ前記Ａ／Ｄ変換器とは独立して設けられ、カウント信号の期待値と、前記カウント信号線を介して供給される前記カウンタからのカウント信号とを照合する検査を行う検査回路を備え、
   前記Ａ／Ｄ変換器の前記アナログデジタル変換が行われる期間に、前記検査回路による前記検査が行われることを特徴とする光電変換システム。
3. 前記検査回路は、前記カウンタから供給される前記カウント信号を所定のタイミングで取り込み、取り込んだカウント信号と前記期待値とを照合することを特徴とする請求項１又は２記載の光電変換システム。
4. 前記検査回路は、前記カウンタから供給される前記カウント信号のうちの所定のビットが変化するタイミングで前記カウント信号を取り込むことを特徴とする請求項３記載の光電変換システム。
5. 前記カウント信号線が複数に分岐しており、分岐した前記カウント信号線の各々に対して前記検査回路が設けられていることを特徴とする請求項１〜４の何れか１項に記載の光電変換システム。
6. 前記カウンタと前記カウント信号線との間に、前記カウント信号の遅延量をビット毎に制御する調整回路を備えることを特徴とする請求項１〜５の何れか１項に記載の光電変換システム。
7. 前記複数の画素、前記参照信号生成部、前記Ａ／Ｄ変換器、及び前記カウンタを含む光電変換装置の外部に、前記検査回路を設けたことを特徴とする請求項１〜６の何れか１項に記載の光電変換システム。
8. 前記複数の画素、前記参照信号生成部、前記Ａ／Ｄ変換器、及び前記カウンタを含む光電変換装置の内部に、前記検査回路を設けたことを特徴とする請求項１〜６の何れか１項に記載の光電変換システム。
9. 前記画素の列毎に配置され、前記画素からの信号を増幅して前記Ａ／Ｄ変換器に供給する増幅回路を備えることを特徴とする請求項１〜８の何れか１項に記載の光電変換システム。

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