JP2021136634A - 撮像装置および撮像システム - Google Patents

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Abstract

【課題】 容量付加のためのトランジスタの動作に起因する画質劣化を低減する。【解決手段】 本開示における撮像装置において、増幅トランジスタからの信号が選択トランジスタを介して画素から出力される期間において、容量付加トランジスタのゲート電圧は第１の電圧ＶＨから第２の電圧ＶＬになり、ゲート電圧が第１の電圧ＶＨから第２の電圧ＶＬになるまでの時間あたりの電圧変化量は、ゲート電圧が第２の電圧ＶＬから第１の電圧ＶＨになるまでの単位時間あたりの電圧変化量よりも小さい。【選択図】図２

Description

本発明は撮像装置および撮像システムに関する。
ＣＭＯＳイメージセンサなどの撮像装置において、ダイナミックレンジを拡大する試みがなされている。特許文献１には、フローティングディフュージョン部（以下、ＦＤ部）に容量付加トランジスタが接続された撮像装置が記載されている。特許文献１に記載の固体撮像装置は、容量付加トランジスタをオンまたはオフすることにより、ＦＤ部における変換ゲインを切り替え、ダイナミックレンジの拡大を図っている。
特開２０１０−１２４４１８号公報
しかしながら、特許文献１に記載の撮像装置において、容量付加のためのトランジスタの動作に起因して画質が劣化するという課題が生じていた。
本発明は上述の課題に鑑みてなされたものであって、容量付加のためのトランジスタの動作に起因する画質劣化を低減することを目的とする。
本開示の一実施形態によれば、光電変換部と、前記光電変換部からの電荷を保持する入力ノードを有し、前記入力ノードの電荷に基づく信号を出力する増幅トランジスタと、前記増幅トランジスタから出力された前記信号を読み出す読み出し回路に出力する選択トランジスタと、前記入力ノードの電位を所定のリセット電位にするリセットトランジスタと、前記入力ノードに接続され、前記入力ノードの容量値を切り替える容量付加トランジスタとを有する画素と、前記容量付加トランジスタのゲート電圧を第１の電圧とすることにより前記容量付加トランジスタをオン状態とし、前記ゲート電圧を第２の電圧とすることにより前記容量付加トランジスタをオフ状態とする駆動回路とを備える撮像装置であって、前記増幅トランジスタからの前記信号が前記選択トランジスタを介して前記画素から出力される期間において、前記ゲート電圧は前記第１の電圧から前記第２の電圧になり、前記ゲート電圧が前記第１の電圧から前記第２の電圧になるまでの単位時間あたりの電圧変化量は、前記ゲート電圧が前記第２の電圧から前記第１の電圧になるまでの単位時間あたりの電圧変化量よりも小さいことを特徴とする撮像装置が提供される。
本発明によれば、容量付加のためのトランジスタの動作に起因する画質劣化を低減することが可能となる。
本発明の第１実施形態における撮像装置のブロック図である。 本発明の第１実施形態における画素の等価回路図である。 本発明の第１実施形態における撮像装置のタイミングチャートである。 本発明の第１実施形態における撮像装置のタイミングチャートである。 本発明の第２実施形態における画素の等価回路図である。 本発明の第２実施形態における撮像装置のタイミングチャートである。 本発明の第２実施形態における撮像装置のタイミングチャートである。 本発明の第３実施形態における画素の等価回路図である。 本発明の第３実施形態における撮像装置のタイミングチャートである。 本発明の第３実施形態における撮像装置のタイミングチャートである。 本発明の第３実施形態における撮像装置のタイミングチャートである。 本発明の第４実施形態における画素の等価回路図である。 本発明の第５実施形態における垂直走査回路のブロック図である。 本発明の第６実施形態における垂直走査回路のブロック図である。 本発明の第７実施形態における撮像システムのブロック図である。 本発明の第８実施形態における車載カメラに関する撮像システムのブロック図である。
以下、図面を参照しながら各実施形態を説明する。各実施形態の説明において、他の実施形態と同一の構成については、同一の符号を付して、その説明を省略する場合がある。以下の説明では、特に断りのない限り、スイッチはＮ型のＭＯＳ（Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタによって構成されるものとする。スイッチがオンの状態は、Ｎ型ＭＯＳトランジスタのゲートにハイレベルの制御信号が印加され、Ｎ型ＭＯＳトランジスタが導通の状態を示す。スイッチがオフの状態は、Ｎ型ＭＯＳトランジスタのゲートにローレベルの制御信号が入力され、Ｎ型ＭＯＳトランジスタが非導通である状態を示す。また、Ｎ型ＭＯＳトランジスタのゲートを入力ノード、ソースおよびドレインを主ノードと称することもある。
Ｎ型のＭＯＳトランジスタに代えて、Ｐ型のＭＯＳトランジスタを用いてもよい。この場合は、制御信号などのＰ型ＭＯＳトランジスタに印加される制御信号の電位は、Ｎ型ＭＯＳトランジスタにおける制御信号の電位に対して反転したものとなる。また、スイッチは、Ｎ型のＭＯＳトランジスタとＰ型のＭＯＳトランジスタと含むＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ Ｍｅｔａｌ Ｏｘｉｄｅ Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）スイッチにより構成されてもよい。また、各実施形態の説明において、複数の回路素子を接続する電気経路に他の素子（スイッチ、バッファなど）が設けられてもよい。
［第１実施形態］
図１は本実施形態における撮像装置のブロック図である。撮像装置は、例えばＣＭＯＳイメージセンサであって、画素アレイ１、垂直走査回路２、列読み出し回路３、水平走査回路４、出力回路５、タイミング生成回路６を備える。
画素アレイ１は行列状に配列された複数の画素１０を備え、それぞれの画素１０は照射光に基づき信号電荷を生成および蓄積する光電変換部を備える。なお、本明細書において、行方向とは図１における水平方向Ｄ２を示し、列方向とは図１において垂直方向Ｄ１を示すものとする。図１には、行Ｒ１〜Ｒｎ、列Ｃ１〜Ｃｍのｍ×ｎ個の画素１０が示されている。画素１０上にはマイクロレンズ、カラーフィルタが配置され得る。カラーフィルタは例えば赤、青、緑の原色フィルタであって、ベイヤー配列に従って各画素１０に設けられている。一部の画素１０はＯＢ画素（オプティカル・ブラック画素）として遮光されている。複数の画素１０には、焦点検出用の画素信号を出力する焦点検出画素が配された測距行と、画像を生成するための画素信号を出力する撮像画素が配された複数の撮像行とが設けられ得る。列信号線１５は画素１０の列毎に設けられ、同一列の画素１０は共通の列信号線１５に画素信号を出力する。
垂直走査回路２はシフトレジスタ、ゲート回路、バッファ回路などから構成され、垂直同期信号、水平同期信号、クロック信号などに基づき制御信号を信号線１６を介して画素１０に出力し、行毎に画素１０を駆動する。
列読み出し回路３は各列信号線１５に設けられ、列信号線１５における画素信号を増幅するとともに、ＡＤ（Ａｎａｌｏｇｕｅ ｔｏ Ｄｉｇｉｔａｌ）変換を行う。列読み出し回路３のＡＤ変換部は、参照信号と画素信号とを比較する比較器、比較結果およびカウント信号を保持するメモリなどから構成され得る。
水平走査回路４はデコーダ、シフトレジスタを備え、列読み出し回路３のメモリに保持されたカウント値をデジタル信号として順に読み出し、チップ（撮像装置）の内部または外部に設けられた信号処理部に出力する。信号処理部はデジタル・シグナル・プロセッサを備え、デジタルゲイン、デジタル相関二重サンプリング、デジタルオフセット、リニアリティ補正などのデジタル信号処理を行う。
出力回路５はＬＶＤＳ（Ｌｏｗ Ｖｏｌｔａｇｅ Ｄｉｆｆｅｒｅｎｔｉａｌ Ｓｉｇｎａｌｉｎｇ）方式のシリアル出力回路を備え、信号処理されたデジタル信号を高速、低消費電力にて固体撮像装置の外部へと出力する。
タイミング生成回路６は、クロック、同期信号に基づき様々な制御信号、駆動信号を生成し、垂直走査回路２、列読み出し回路３、水平走査回路４、出力回路５を制御する。また、タイミング生成回路６は、時間とともに電圧が変化する参照信号（ランプ信号）を生成する参照信号出力回路、参照信号に同期したカウント信号を生成するカウント回路を備え得る。カウンタ回路は、参照信号の電位の変化と同時に計数を開始し、カウント信号を列読み出し回路３に供給する。列読み出し回路３は、画素信号と参照信号との大小関係が反転したタイミングにおいて、カウント信号をメモリに保持し、ＡＤ変換後のデジタル信号として出力することができる。
図２は本実施形態における画素の等価回路図であって、画素アレイ１のうちの任意の１行の隣接する２列（例えば列Ｃ１，Ｃ２）の画素１０を示している。画素１０は、光電変換部１０１、転送トランジスタ１０２、リセットトランジスタ１０３、増幅トランジスタ１０４、選択トランジスタ１０５、容量付加トランジスタ１０６、ＦＤ部（浮遊拡散領域：Ｆｌｏａｔｉｎｇ Ｄｉｆｆｕｓｉｏｎ）１０７、容量（容量部）１１０を含む。光電変換部１０１は例えばフォトダイオードから構成されており、入射光による光電変換および電荷の蓄積を行なう。なお、光電変換部１０１はフォトダイオードに限定されず、有機材料の光電変換膜、フォトゲートなどのように光電効果を生じさせる構成であれば良い。画素１０あたりの光電変換部１０１の数も限定されず、２個、４個またはそれ以上の光電変換部１０１が１つのマイクロレンズを共有するように設けられても良い。さらに、埋め込み型のフォトダイオードを構成することで、暗電流ノイズを低減できる。光電変換部１０１にはマイクロレンズが設けられており、マイクロレンズにより集光された光が光電変換部１０１に入射する。
転送トランジスタ１０２は光電変換部１０１に対応して設けられ、ゲートには垂直走査回路２から制御信号φＴＸが印加される。制御信号φＴＸがハイレベルとなると、転送トランジスタ１０２がオン状態（導通状態）となり、光電変換部１０１に蓄積された信号電荷が増幅トランジスタ１０４のゲート（入力ノード）に形成されたＦＤ部１０７に転送される。また、制御信号φＴＸがローレベルとなると、転送トランジスタ１０２はオフ状態（非導通状態）となる。転送トランジスタ１０２をオンまたはオフすることにより、光電変換部１０１の信号電荷をＦＤ部１０７に転送することができる。ＦＤ部１０７は所定の容量を有し、ＦＤ部１０７の電圧は容量および信号電荷に応じた値となる。
増幅トランジスタ１０４のドレインは電源電圧線１０９に接続され、増幅トランジスタ１０４はソースフォロワとして動作する。増幅トランジスタ１０４は、ゲート電圧、すなわちＦＤ部１０７の電圧に応じた信号電圧をソースに出力する。
選択トランジスタ１０５は増幅トランジスタ１０４と列信号線１５との間に設けられている。制御信号φＳＥＬがハイレベルとなると、選択トランジスタ１０５は導通状態となり、増幅トランジスタ１０４のソースから選択トランジスタ１０５を介して列信号線１５に信号電圧を出力する。制御信号φＳＥＬがローレベルとなると、選択トランジスタ１０５はオフ状態となり、増幅トランジスタ１０４のソースは列信号線１５から電気的に切り離される。
リセットトランジスタ１０３のソースはＦＤ部１０７に接続され、ドレインは電源電圧線１０８に接続され、ゲートには垂直走査回路２から制御信号φＲＥＳが印加される。制御信号φＲＥＳがハイレベルとなると、リセットトランジスタ１０３はオン状態となり、ＦＤ部１０７に電源電圧が供給される。
容量付加トランジスタ１０６は容量１１０とＦＤ部１０７との間に設けられている。容量付加トランジスタ１０６のドレイン（第１の主ノード）はＦＤ部１０７に接続され、ソース（第２の主ノード）は容量１１０の一方の電極に接続されている。容量１１０の他方の電極は接地線に接続されている。容量１１０は容量を形成可能であればその種類を問わず、ＭＯＳ構造の容量素子、ポリシリコン電極を有する容量素子、または寄生容量であってもよい。容量付加トランジスタ１０６のソースが電気的に解放された場合、ソースに付加される寄生容量が容量１１０となる。
容量付加トランジスタ１０６のゲートには垂直走査回路２から制御信号φＩＮＣが印加される。制御信号φＩＮＣがハイレベルとなると、容量付加トランジスタ１０６はオン状態となり、容量１１０の一方の電極はＦＤ部１０７に電気的に接続される。容量１１０はＦＤ部１０７の容量に付加され、ＦＤ部１０７において保持可能な電荷が増える。また、容量１１０以外に容量付加トランジスタ１０６の各端子の容量がＦＤ部１０７の容量に付加される。例えば、容量付加トランジスタ１０６がオンする際に、容量付加トランジスタ１０６のチャネル形成による容量（ＭＯＳ容量）がＦＤ部１０７の容量に付加される。さらに、容量付加トランジスタ１０６の各端子の容量がＦＤ部１０７の容量に付加される。例えば、ゲート電極と他の端子との間の容量、他の端子を構成する半導体領域のＰＮ接合容量、他の端子と周りの配線との間の容量などが、ＦＤ部１０７の容量に付加される。このように、ＦＤ部１０７の容量が大きくなることで、ＦＤ部１０７に保持可能な電荷が増え、ダイナミックレンジを拡大することが可能となる。ＦＤ部１０７に付加される容量の大きさは、容量１１０に加えて容量付加トランジスタ１０６の設計、および他の配線の配置などに応じて、適宜決定することができる。
一方、制御信号φＩＮＣがローレベルとなり、容量付加トランジスタ１０６がオフとなると、容量１１０の一方の電極はＦＤ部１０７から電気的に切り離され、容量１１０はＦＤ部１０７に付加されなくなる。ＦＤ部１０７において、１つの電荷に対する電圧の変化量、すなわち電荷電圧変換効率が大きくなり、感度を高めることができる。このように、容量付加トランジスタ１０６をオンまたはオフとすることにより、ＦＤ部１０７の容量値を切り替え、感度およびダイナミックレンジを適宜変更することが可能となる。
列信号線１５には電流源１７が電気的に接続されており、電流源１７は列信号線１５を介して増幅トランジスタ１０４のソースに一定のバイアス電流を供給する。電流源１７は直列に接続されたトランジスタ１７１，１７２を備える。トランジスタ１７１のドレインは列信号線１５に接続され、ソースはトランジスタ１７２のドレインに接続されている。トランジスタ１７２のソースは接地線に接続されている。各列のトランジスタ１７１、１７２のゲートには垂直走査回路２から制御信号Ｇ１７１，Ｇ１７２がそれぞれ印加される。上述したように、電源電圧および接地電圧の間に複数のトランジスタ１７１，１７２が直列に接続されている。このため、トランジスタ１７１，１７２のそれぞれのソース・ドレイン間の電圧が低くなり、ホットキャリアに起因するノイズを抑制することができる。なお、電流源１７の各列の構成するトランジスタの数は限定されず、３個以上若しくは１個であってもよい。
列読み出し回路３には、タイミング生成回路６から制御信号φｃｉｒが入力される。列読み出し回路３は制御信号φｃｉｒに応じて列信号線１５における信号を保持する。例えば、制御信号Φｃｉｒがハイレベルからローレベルに遷移するタイミングにおいて、列読み出し回路３は列信号線１５における信号を保持し得る。
図３は本実施形態における撮像装置のタイミングチャートであって、制御信号φＳＥＬ、φＲＥＳ、φＩＮＣ、φＴＸ、φｃｉｒの電位の状態を表し、各トランジスタがオンとなるハイレベルの第１の電圧ＶＨと、オフとなるローレベルの第２の電圧ＶＬをそれぞれ表している。ここで、電圧ＶＨ＞電圧ＶＬである。また、各制御信号の波形の立上がり、立下がりは、急峻な波形変化として表されているが、実際には配線、素子の寄生の抵抗、容量に応じて所定の時間で変化する。
時刻ｔ１０１以前において、制御信号φＳＥＬ、φＴＸはローレベルであり、選択トランジスタ１０５、転送トランジスタ１０２はオフ状態である。制御信号φＩＮＣはハイレベルであり、容量付加トランジスタ１０６はオン状態となり、ＦＤ部１０７には容量１１０、および容量付加トランジスタ１０６の各部の容量が付加される。制御信号φＲＥＳはハイレベルであり、リセットトランジスタ１０３はオン状態となり、ＦＤ部１０７に電源電圧が供給され、ＦＤ部１０７、容量付加トランジスタ１０６、容量１１０がリセットされる。また、制御信号φｃｉｒはローレベルであり、列読み出し回路３は列信号線１５における信号を保持しない。
時刻ｔ１０１において、制御信号φＳＥＬはローレベルからハイレベルに遷移し、選択トランジスタ１０５はオン状態となる。増幅トランジスタ１０４からの信号が選択トランジスタ１０５を介して画素１０から出力される。すなわち、選択トランジスタ１０５のソースは列信号線１５に電気的に接続され、画素１０の選択がなされる。
時刻ｔ１０２において、制御信号φＲＥＳがハイレベルからローレベルに遷移し、リセットトランジスタ１０３はオフ状態となり、ＦＤ部１０７のリセットが終了する。制御信号φＩＮＣはハイレベルの状態を維持しており、ＦＤ部１０７には容量が付加された状態となっている。列信号線１５には、ＦＤ部１０７のリセット時における電位に応じた信号（以下、「リセット信号」と称する）が出力される。
時刻ｔ１０３において、制御信号φｃｉｒはローレベルからハイレベルに遷移する。時刻ｔ１０４において、制御信号φｃｉｒはハイレベルからローレベルに遷移すると、列読み出し回路３は列信号線１５におけるリセット信号を保持する。列読み出し回路３は保持したリセット信号をＡＤ変換し、リセット信号に対応するデジタル信号を出力する。
時刻ｔ１０５〜ｔ１０６において、制御信号φＴＸがハイレベルとなり、転送トランジスタ１０２がオン状態となる。光電変換部１０１に蓄積された電荷が転送トランジスタ１０２を介してＦＤ部１０７に転送され、ＦＤ部１０７の電位は転送された電荷に応じて低くなる。ここで、容量付加トランジスタ１０６はオン状態を維持しているため、ＦＤ部１０７に保持可能な電荷量が増大し、ダイナミックレンジを拡大することができる。列信号線１５には光電変換時における電荷に応じた信号（検出信号）が出力される。
時刻ｔ１０７〜ｔ１０８において、制御信号φｃｉｒはハイレベルとなり、列読み出し回路３は列信号線１５における検出信号を保持する。列読み出し回路３は保持した検出信号をＡＤ変換し、検出信号に対応するデジタル信号を出力する。
時刻ｔ１０９において、制御信号φＲＥＳはローレベルからハイレベルに遷移し、リセットトランジスタ１０３がオン状態となり、ＦＤ部１０７、容量付加トランジスタ１０６、容量１１０がリセットされる。
時刻ｔ１１０において、制御信号φＳＥＬがハイレベルからローレベルに遷移し、選択トランジスタ１０５がオフ状態となる。増幅トランジスタ１０４は列信号線１５から電気的に切り離され、画素１０は非選択状態となる。この後、リセット信号に対応するデジタル信号と検出信号に対応するデジタル信号との差分信号が算出され、ノイズ成分が除去された信号が得られる。差分信号の算出はチップ内において行われてもよく、チップ外において行われてもよい。
図３において、制御信号φＩＮＣはハイレベルとなっているため、容量１１０に加えて、容量付加トランジスタ１０６のゲート下に形成されるチャネルを含む領域もＦＤ部１０７の容量に付加される。このため、ＦＤ部１０７が保持する電荷量が増大し、ＦＤ部１０７のダイナミックレンジを拡大することが可能である。
図４は、本実施形態における撮像装置のタイミングチャートであって、容量付加トランジスタがオン状態からオフ状態に遷移する点において図３のタイミングチャートと異なっている。
時刻ｔ２０１以前において、制御信号φＳＥＬ、φＴＸはローレベルであり、選択トランジスタ１０５、転送トランジスタ１０２はオフ状態である。制御信号φＩＮＣはハイレベルであり、容量付加トランジスタ１０６はオン状態となる。制御信号φＲＥＳはハイレベルであり、リセットトランジスタ１０３はオン状態となり、ＦＤ部１０７に電源電圧が供給され、ＦＤ部１０７、容量付加トランジスタ１０６、容量１１０がリセットされる。また、制御信号φｃｉｒはローレベルであり、列読み出し回路３は列信号線１５における信号を保持しない。
時刻ｔ２０１において、制御信号φＳＥＬはローレベルからハイレベルに遷移し、選択トランジスタ１０５はオン状態となり、増幅トランジスタ１０４からの信号が選択トランジスタ１０５を介して画素１０から出力される。また、時刻ｔ２０１において、制御信号φＩＮＣがハイレベルからローレベルに遷移する。容量付加トランジスタ１０６がオン状態からオフ状態になり、容量付加トランジスタ１０６、容量１１０のリセット状態が解除される。ここで、制御信号φＩＮＣがハイレベルからローレベルになるまでの単位時間あたりの電圧変化量は、ローレベルからハイレベルになるまでの単位時間当たりの電圧変化量よりも小さい。なお、容量付加トランジスタ１０６のリセット状態の解除のタイミングは必ずしも時刻ｔ２０１でなくてもよいが、リセットトランジスタ１０３がオン状態の期間内であることが望ましい。容量１１０をリセットすることにより、容量１１０に混入した不所望の電荷がＦＤ部１０７へ漏れ（溢れ）、画質に影響を及ぼすのを避けることができる。
時刻ｔ２０２において、制御信号φＲＥＳがハイレベルからローレベルに遷移し、リセットトランジスタ１０３はオフ状態となり、ＦＤ部１０７のリセットが終了する。このとき、容量付加トランジスタ１０６がオフ状態であるため、ＦＤ部１０７に容量は付加されていない。このため、ＦＤ部１０７の容量は、容量付加トランジスタ１０６がオン状態におけるＦＤ部１０７の容量に比べて減少している。
時刻ｔ２０３において、制御信号φｃｉｒはローレベルからハイレベルに遷移する。時刻ｔ２０４において、制御信号φｃｉｒはハイレベルからローレベルに遷移すると、列読み出し回路３は列信号線１５におけるリセット信号を保持する。列読み出し回路３は保持したリセット信号をＡＤ変換し、リセット信号に対応するデジタル信号を出力する。
時刻ｔ２０５〜ｔ２０６において、制御信号φＴＸがハイレベルとなり、転送トランジスタ１０２がオン状態となる。光電変換部１０１に蓄積された電荷が転送トランジスタ１０２を介してＦＤ部１０７に転送され、ＦＤ部１０７の電位は転送された電荷に応じて低くなる。ここで、容量付加トランジスタ１０６はオフ状態を維持している。このため、ＦＤ部１０７における電位の変化は、ＦＤ部１０７に容量が付加されている場合における電位の変化よりも大きくなる。列信号線１５には光電変換時における電荷に応じた信号（検出信号）が出力される。
時刻ｔ２０７〜ｔ２０８において、制御信号φｃｉｒはハイレベルとなり、列読み出し回路３は列信号線１５における検出信号を保持する。列読み出し回路３は保持した検出信号をＡＤ変換し、検出信号に対応するデジタル信号を出力する。
時刻ｔ２０９において、制御信号φＲＥＳはローレベルからハイレベルに遷移し、リセットトランジスタ１０３がオン状態となり、ＦＤ部１０７がリセットされる。時刻ｔ２１０において、制御信号φＳＥＬがハイレベルからローレベルに遷移し、選択トランジスタ１０５がオフ状態となる。増幅トランジスタ１０４は列信号線１５から電気的に切り離され、画素１０は非選択状態となる。
図４の読み出し期間（時刻ｔ２０２〜ｔ２１０）において、容量付加トランジスタ１０６はオフ状態となっている。このため、ＦＤ部１０７の容量は図３の読み出し期間（時刻ｔ１０２〜ｔ１１０）におけるＦＤ部１０７の容量に比べて小さく、ＦＤ部１０７における電荷電圧変換効率が高い状態で読み出し動作を行うことが可能である。すなわち、ＦＤ部１０７における電荷に対する電位の変化（振幅）が大きくなる。よって、低輝度の被写体の撮影のように、信号電荷が少ない場合に、感度を向上させることが可能となる。
また、本実施形態においては、容量付加トランジスタ１０６のリセット状態の解除時（時刻ｔ２０１）において、制御信号φＩＮＣは、ハイレベルからローレベルになるまでの単位時間あたりの電圧変化量が小さくなるように制御されている。これにより、ＦＤ部１０７への不所望の電荷の漏れを低減し、画質劣化を回避することが可能となる。以下、画質劣化が生じる理由とともに本実施形態の効果を詳述する。
仮に、制御信号φＩＮＣが高速にハイレベルからローレベルに変化したとする。この場合、容量付加トランジスタ１０６がオン状態からオフ状態に遷移する際に、チャネル領域の電荷が容量付加トランジスタ１０６のソースまたはドレインに振り分けられ、ソースに振り分けられた電荷は容量１１０に注入されてしまう。注入される電荷は主として、オン状態の容量付加トランジスタ１０６のチャネル領域の電荷である。特に、垂直走査回路２に近い画素１０においては、制御信号φＩＮＣの立下りの波形が急峻であるため、容量１１０への電荷注入が生じ易い。また、容量１１０への電荷注入は、大きなゲートを有する容量付加トランジスタ１０６においても顕著となり得る。ダイナミックレンジを拡大するために、容量付加トランジスタ１０６のゲートサイズを大きくし、付加する容量を大きくすることがある。この場合、容量付加トランジスタ１０６のオン時のチャネル領域の電荷量が大きくなり、リセット状態の解除時の容量１１０への電荷注入量も大きくなり得る。容量１１０に注入された電荷は、信号の読み出し期間においてＦＤ部１０７に漏れ、画質劣化を招き得る。例えば、光電電変換部１０１からＦＤ部１０７に電荷を転送した場合、ＦＤ部１０７の電位が低くなりすぎ、信号の飽和が生じてしまうことがある。
本実施形態においては、容量付加トランジスタ１０６のゲート電圧がハイレベルからローレベルになるまでの単位時間あたりの電圧変化量が小さくなるように、制御信号φＩＮＣの信号波形が制御されている。このため、容量付加トランジスタ１０６のオン状態におけるチャネル領域の電荷は、低インピーダンスの側に排出され易くなる。リセットトランジスタ１０３がオン状態である場合、ＦＤ部１０７はリセットトランジスタ１０３を介して電源電圧線１０８と電気的に接続され、ＦＤ部１０７のインピーダンスは容量１１０のインピーダンスよりも低くなる。容量付加トランジスタ１０６の電荷がＦＤ部１０７へ排出され易くなり、容量１１０への電荷注入が抑制され、容量１１０からＦＤ部１０７への電荷の漏れを低減することが可能となる。従って、本実施形態によれば、リセット状態の解除時において容量１１０への電荷注入を抑制し、劣化の少ない画像を得ることができる。
［第２実施形態］
続いて本実施形態における撮像装置を説明する。図５は本実施形態における画素の等価回路図である。以下、第１実施形態と同一の構成については同一の符号を付して、第１実施形態と異なる構成を中心に本実施形態における撮像装置を説明する。
図５において、容量付加トランジスタ１１５はリセットトランジスタ１０３とＦＤ部１０７との間の電気経路に設けられている。すなわち、容量付加トランジスタ１１５のドレインはリセットトランジスタ１０３のソースに接続され、容量付加トランジスタのソースはＦＤ部１０７に接続されている。容量付加トランジスタ１１５のゲートには制御信号φＩＮＣが印加される。制御信号φＩＮＣがハイレベルとなると、容量付加トランジスタ１１５はオン状態となり、ＦＤ部１０７は容量付加トランジスタ１１５を介してリセットトランジスタ１０３に電気的に接続される。また、制御信号φＩＮＣがローレベルとなると、容量付加トランジスタ１１５はオフ状態となり、ＦＤ部１０７に容量付加トランジスタ１１５の容量が付加されなくなる。
図６、図７は本実施形態における撮像装置のタイミングチャートである。図３、図４と同様に、図６、図７は制御信号φＳＥＬ、φＲＥＳ、φＩＮＣ、φＴＸ、φｃｉｒの電位の状態を表している。以下、図７、図８のタイミングチャートについて、図３、図４のタイミングチャートと異なる動作を中心に説明する。
図６は、容量付加トランジスタ１１５がオン状態における撮像装置の動作を表している。時刻ｔ３０１〜ｔ３１０に亘って、制御信号φＩＮＣはハイレベルであり、容量付加トランジスタ１１５はオン状態を維持している。時刻ｔ３０１〜ｔ３０２において、制御信号φＲＥＳはハイレベルであり、リセットトランジスタ１０３はオン状態となる。電源電圧が容量付加トランジスタ１１５を介してＦＤ部１０７に供給され、ＦＤ部１０７がリセットされる。
時刻ｔ３０２〜ｔ３０９において、制御信号φＲＥＳはローレベルであり、リセットトランジスタ１０３はオフ状態である。ここで、容量付加トランジスタ１１５はオン状態を維持しているため、ＦＤ部１０７には容量付加トランジスタ１１５の容量が付加される。時刻ｔ３０５〜ｔ３０６において、制御信号φＴＸがハイレベルとなり、転送トランジスタ１０２がオン状態となる。光電変換部１０１に蓄積された電荷が転送トランジスタ１０２を介してＦＤ部１０７に転送され、ＦＤ部１０７の電位は転送された電荷に応じて低くなる。ここで、容量付加トランジスタ１１５はオン状態を維持しているため、ＦＤ部１０７に保持可能な電荷量が増大し、ダイナミックレンジを拡大することができる。
時刻ｔ３０７〜ｔ３０８において、制御信号φｃｉｒはハイレベルとなり、列読み出し回路３は列信号線１５における検出信号を保持する。時刻ｔ３０９において、制御信号φＲＥＳはローレベルからハイレベルに遷移し、リセットトランジスタ１０３がオン状態となり、ＦＤ部１０７がリセットされる。
図７は容量付加トランジスタ１１５がオン状態からオフ状態に遷移する撮像装置の動作を表している。時刻ｔ４０１以前において、制御信号φＳＥＬ、φＴＸ、φｃｉｒはローレベルである。制御信号φＩＮＣはハイレベルであり、容量付加トランジスタ１１５はオン状態となる。制御信号φＲＥＳはハイレベルであり、リセットトランジスタ１０３はオン状態となる。電源電圧が容量付加トランジスタ１１５を介してＦＤ部１０７に供給され、ＦＤ部１０７がリセットされる。時刻ｔ４０１において、制御信号φＳＥＬはローレベルからハイレベルに遷移し、選択トランジスタ１０５はオン状態となり、画素１０は選択状態となる。
時刻ｔ４０２において、制御信号φＩＮＣがハイレベルからローレベルに遷移する。容量付加トランジスタ１１５がオン状態からオフ状態になり、ＦＤ部１０７のリセット状態が解除される。ＦＤ部１０７には容量付加トランジスタ１１５の容量が付加されず、ＦＤ部１０７の容量が小さくなる。
時刻ｔ４０３〜ｔ４０４において、制御信号φｃｉｒはハイレベルであり、列読み出し回路３は列信号線１５におけるリセット信号を保持する。列読み出し回路３は保持したリセット信号をＡＤ変換し、リセット信号に対応するデジタル信号を出力する。時刻ｔ４０５〜ｔ４０６において、制御信号φＴＸがハイレベルとなり、転送トランジスタ１０２がオン状態となる。光電変換部１０１に蓄積された電荷が転送トランジスタ１０２を介してＦＤ部１０７に転送され、ＦＤ部１０７の電位は転送された電荷に応じて低くなる。ここで、容量付加トランジスタ１１５はオフ状態を維持しているため、ＦＤ部１０７の容量は小さくなっている。このため、ＦＤ部１０７における電位の変化はＦＤ部１０７に容量が付加されている場合における電位の変化よりも大きい。列信号線１５には光電変換時における電荷に応じた信号（検出信号）が出力される。時刻ｔ４０７〜ｔ４０８において、制御信号φｃｉｒはハイレベルとなり、列読み出し回路３は列信号線１５における検出信号を保持する。列読み出し回路３は保持した検出信号をＡＤ変換し、検出信号に対応するデジタル信号を出力する。
時刻ｔ４０９において、制御信号φＩＮＣはローレベルからハイレベルに遷移し、容量付加トランジスタ１１５はオン状態となる。このとき、リセットトランジスタ１０３はオン状態を維持しているため、ＦＤ部１０７に電源電圧が供給され、ＦＤ部１０７がリセットされる。時刻ｔ４１０において、制御信号φＳＥＬがハイレベルからローレベルに遷移し、選択トランジスタ１０５がオフ状態となる。増幅トランジスタ１０４は列信号線１５から電気的に切り離され、画素１０は非選択状態となる。
図７の読み出し期間（時刻ｔ４０２〜ｔ４０９）において、容量付加トランジスタ１１５はオフ状態となっている。このため、ＦＤ部１０７の容量は図６の読み出し期間（ｔ３０２〜ｔ３１０）におけるＦＤ部１０７の容量に比べて小さく、ＦＤ部１０７における電荷電圧変換効率が高い状態で読み出し動作を行うことが可能である。すなわち、ＦＤ部１０７における電荷に対する電位の変化（振幅）が大きくなる。よって、暗い低輝度の被写体の撮影のように、信号電荷が少ない場合に、感度を向上させることが可能となる。
本実施形態においても、容量付加トランジスタ１１５のリセット状態の解除時（時刻ｔ４０２）において、容量付加トランジスタ１１５からＦＤ部１０７への電荷注入が生じ得る。注入される電荷は主として、オン状態の容量付加トランジスタ１１５のチャネル領域の電荷である。容量付加トランジスタ１１５がオン状態からオフ状態に遷移する際に、チャネル領域の電荷が容量付加トランジスタ１１５のソースまたはドレインに振り分けられ、ソースに振り分けられた電荷はＦＤ部１０７に注入されてしまう。特に、ＦＤ部１０７への電荷注入は、大きなゲートを有する容量付加トランジスタ１１５において顕著となり得る。ＦＤ部１０７に注入された電荷は、リセット時におけるＦＤ部１０７の電位を低下させる。このため、光電変換部１０１の電荷をＦＤ部１０７に転送した際に、ＦＤ部１０７の電位が低くなりすぎ、光電変換部１０１の電荷をすべて読み出すことができなくなることがある。また、画素１０から出力される信号の電圧範囲が列信号線１５における動作電圧範囲から逸脱してしまうことがある。このように、電荷注入に起因するＦＤ部１０７の電位低下は、信号の飽和を生じさせ、画質劣化を招き得る。
リセット状態の解除時のＦＤ部１０７への電荷注入は、特に図５に示された画素１０において顕著になる。図５においては、容量付加トランジスタ１１５がリセットトランジスタ１０３を介して電源電圧線１０８と接続されている。容量付加トランジスタ１１５はリセットトランジスタ１０３のオン抵抗を介して電源側に接続されるため、容量付加トランジスタ１１５の電源電圧線１０８の側、すなわち容量付加トランジスタ１１５のドレインの側のインピーダンスがソース側のインピーダンスよりも高くなる。これにより、容量付加トランジスタ１１５がオン状態からオフ状態に遷移する際、チャネル領域から電源電圧線１０８の側に電荷が排出され難くなり、逆に、チャネル領域の電荷の多くがＦＤ部１０７に注入されてしまう。
本実施形態においても、容量付加トランジスタ１１５のゲートに印加される制御信号φＩＮＣの立ち下り波形を鈍らせることにより、上述の問題を回避することが可能である。制御信号φＩＮＣの立ち下り時間は、立ち上がり時間よりも長い。すなわち、容量付加トランジスタ１１５のゲート電圧がハイレベルからローレベルになるまでの単位時間あたりの電圧変化量は、ゲート電圧がローレベルからハイレベルになるまでの単位時間あたりの電圧変化量よりも小さい。容量付加トランジスタ１１５がオン状態からオフ状態になるまでの時間を長くすることにより、リセットトランジスタ１０３のオン抵抗の影響を軽減することができる。すなわち、容量付加トランジスタ１１５のチャネル領域の電荷は、オン状態であるリセットトランジスタ１０３を介して電源電圧線１０８に排出され易くなる。リセットトランジスタ１０３のオン抵抗による遅延があったとしても、容量付加トランジスタ１１５がオン状態からオフ状態に遷移する時間を長くすることにより、チャネル領域からの電荷がリセットトランジスタ１０３へ移動し易くなり、ＦＤ部１０７への電荷注入が抑制される。これにより、リセット状態の解除時のＦＤ部１０７への電荷注入を抑制し、信号の飽和による画質劣化を低減することが可能となる。
［第３実施形態］
図８は本実施形態における画素の等価回路図のブロック図である。本実施形態における画素１０は、複数の容量付加トランジスタを備える。以下、第２実施形態と異なる構成を中心に本実施形態における撮像装置を説明する。
図８において、画素１０は第１の容量付加トランジスタ１１５に加えて第２の容量付加トランジスタ１１６を備える。容量付加トランジスタ１１６は容量付加トランジスタ１１５とリセットトランジスタ１０３との間に設けられている。すなわち、容量付加トランジスタ１１６のドレインはリセットトランジスタ１０３のソースに接続され、容量付加トランジスタ１１６のソースは容量付加トランジスタ１１５のドレインに接続されている。容量付加トランジスタ１１５のソースはＦＤ部１０７に接続されている。容量付加トランジスタ１１５のゲートには制御信号φＩＮＣ１が印加され、容量付加トランジスタ１１６のゲートには制御信号φＩＮＣ２が印加される。
リセットトランジスタ１０３は、２つの容量付加トランジスタ１１５，１１６を介してＦＤ部１０７をリセット電位に設定することが可能である。容量付加トランジスタ１１５，１１６のそれぞれのオン状態またはオフ状態を切り替えることにより、ＦＤ部１０７に付加される容量を変更することができる。例えば、容量付加トランジスタ１１５がオフ状態である場合、ＦＤ部１０７の容量は最小となる。容量付加トランジスタ１１５，１１６がオン状態である場合、ＦＤ部１０７の容量は最大となる。容量付加トランジスタ１１５がオン状態であり、かつ、容量付加トランジスタ１１６がオフ状態である場合、ＦＤ部の容量は中間の値となる。すなわち、本実施形態によれば、ＦＤ部１０７の容量を最大値、中間値、最小値のいずれかに切り替えることができる。
図９、図１０、図１１は本実施形態における撮像装置のタイミングチャートであり、制御信号φＳＥＬ、φＲＥＳ、φＩＮＣ１、φＩＮＣ２、φＴＸ、φｃｉｒの電位の状態を表している。以下、図９、図１０、図１１のタイミングチャートについて、図６、図７のタイミングチャートと異なる動作を中心に説明する。
図９はＦＤ部１０７の容量が最大となる場合における撮像装置の動作（第１の動作モード）を表している。時刻ｔ５０１〜ｔ５１０に亘って、制御信号φＩＮＣ１，φＩＮＣ２はハイレベルであり、容量付加トランジスタ１１５，１１６はオン状態を維持している。時刻ｔ５０１以前〜ｔ５０２において、制御信号φＲＥＳはハイレベルであり、リセットトランジスタ１０３はオン状態となる。電源電圧が容量付加トランジスタ１１５，１１６を介してＦＤ部１０７に供給され、ＦＤ部１０７がリセットされる。
時刻ｔ５０２〜ｔ５０９において、制御信号φＲＥＳはローレベルであり、リセットトランジスタ１０３はオフ状態である。ここで、容量付加トランジスタ１１５，１１６はオン状態を維持しているため、ＦＤ部１０７には容量付加トランジスタ１１５，１１６の容量が付加され、ＦＤ部１０７の容量は最大となる。時刻ｔ５０５〜ｔ５０６において、制御信号φＴＸがハイレベルとなり、転送トランジスタ１０２がオン状態となる。光電変換部１０１に蓄積された電荷が転送トランジスタ１０２を介してＦＤ部１０７に転送され、ＦＤ部１０７の電位は転送された電荷に応じて低くなる。ここで、容量付加トランジスタ１１５，１１６はオン状態を維持しているため、ＦＤ部１０７に保持可能な電荷量が増大し、ダイナミックレンジを拡大することができる。
時刻ｔ５０９において、制御信号φＲＥＳはローレベルからハイレベルに遷移し、リセットトランジスタ１０３はオン状態となる。このとき、容量付加トランジスタ１１５，１１６はオン状態を維持しているため、ＦＤ部１０７に電源電圧が供給され、ＦＤ部１０７がリセットされる。
図１０はＦＤ部１０７における容量が中間の値となる場合における撮像装置の動作（第２の動作モード）を表している。時刻ｔ６０１以前において、制御信号φＩＮＣ１，φＩＮＣ２はハイレベルであり、容量付加トランジスタ１１５，１１６はオン状態である。また、制御信号φＲＥＳがハイレベルであることから、電源電圧が容量付加トランジスタ１１５，１１６を介してＦＤ部１０７に供給され、ＦＤ部１０７がリセットされる。
時刻ｔ６０２において、制御信号φＩＮＣ２がハイレベルからローレベルに遷移する。容量付加トランジスタ１１６がオン状態からオフ状態になり、ＦＤ部１０７のリセット状態が解除される。制御信号φＩＮＣ１はハイレベルを維持しており、容量付加トランジスタ１１５はオン状態のままである。ＦＤ部１０７において、容量付加トランジスタ１１６の容量は付加されないが、容量付加トランジスタ１１５の容量が付加される。すなわち、ＦＤ部１０７の容量は中間の値となる。
時刻ｔ６０９において、制御信号φＩＮＣ２はローレベルからハイレベルに遷移し、容量付加トランジスタ１１６はオン状態となる。リセットトランジスタ１０３はオン状態を維持しているため、ＦＤ部１０７に電源電圧が供給され、ＦＤ部１０７がリセットされる。
図１１はＦＤ部１０７における容量が最小となる場合における撮像装置の動作（第３の動作モード）を表している。時刻ｔ７０１以前において、制御信号φＩＮＣ１，φＩＮＣ２はハイレベルであり、容量付加トランジスタ１１５，１１６はオン状態である。また、制御信号φＲＥＳがハイレベルであることから、電源電圧が容量付加トランジスタ１１５，１１６を介してＦＤ部１０７に供給され、ＦＤ部１０７がリセットされる。
時刻ｔ７０２において、制御信号φＩＮＣ１がハイレベルからローレベルに遷移する。容量付加トランジスタ１１５がオン状態からオフ状態になり、ＦＤ部１０７のリセット状態が解除される。制御信号φＩＮＣ２はハイレベルを維持しており、容量付加トランジスタ１１６はオン状態のままである。一方、容量付加トランジスタ１１５はオフ状態であることから、ＦＤ部１０７から容量付加トランジスタ１１５，１１６が電気的に遮断され、ＦＤ部１０７には容量が付加されなくなる。すなわち、ＦＤ部１０７の容量は最小となり、ＦＤ部１０７における電荷に対する電位の変化（振幅）は最も大きくなる。
時刻ｔ７０９において、制御信号φＩＮＣ１はローレベルからハイレベルに遷移し、容量付加トランジスタ１１５はオン状態となる。リセットトランジスタ１０３、容量付加トランジスタ１１６はオン状態を維持しているため、ＦＤ部１０７に電源電圧が供給され、ＦＤ部１０７がリセットされる。
図９、図１０、図１１に示されたように、本実施形態における撮像装置は、容量付加トランジスタ１１５，１１６のそれぞれのオン状態またはオフ状態に応じて、複数の動作モードのいずれかを選択的に実行可能であって、ＦＤ部１０７の容量を最大値、中間値、最小値のいずれかに切り替えることができる。
本実施形態においても、容量付加トランジスタ１１５，１１６のリセット状態の解除時（時刻ｔ６０２，ｔ７０２）において、制御信号φＩＮＣ１，φＩＮＣ２の立下りの波形を鈍らせている。すなわち、容量付加トランジスタ１１５，１１６のそれぞれのゲート電圧がハイレベルからローレベルになるまでの単位時間あたりの電圧変化量は、ゲート電圧がローレベルからハイレベルになるまでの単位時間あたりの電圧変化量よりも小さい。これにより、容量付加トランジスタ１１５，１１６からＦＤ部１０７への電荷注入を抑制し、ＦＤ部１０７の電位低下に起因する信号の飽和を回避することができる。なお、制御信号φＩＮＣ１，φＩＮＣ２のいずれか一方のみの立下りの時間を長くしてもよい。例えば、ＦＤ部１０７に直接接続されている容量付加トランジスタ１１５のみのゲート電圧の立下がり時間を長くしてもよい。
また、本実施形態においては、複数の容量付加トランジスタ１１５，１１６がリセットトランジスタ１０３とＦＤ部１０７との間に設けられている。このため、第２実施形態と比較して、ＦＤ部１０７に付加される容量を増大させ、ダイナミックレンジをさらに拡大することが可能となる。第２実施形態においては、ＦＤ部１０７に付加される容量を増大させるためには、容量付加トランジスタ１１５のゲートサイズを大きくする必要がある。しかしながら、ゲートサイズを大きくすると、リセット状態の解除時においてチャネル領域からＦＤ部１０７への電荷注入量が大きくなり、信号飽和が生じ易くなる。本実施形態によれば、複数の容量付加トランジスタ１１５，１１６を用いることによって、それぞれのゲートサイズを小さくしながら、ＦＤ部１０７に付加される容量を大きくすることができる。従って、第２実施形態と比較して、ダイナミックレンジをさらに拡大しながら、リセット時におけるチャネル領域からＦＤ部１０７への電荷注入を低減することが可能となる。
［第４実施形態］
図１２は本実施形態における画素の等価回路図である。本実施形態における画素１０は、第２の容量付加トランジスタ１１６が常時、オン状態である点において、第３実施形態と異なっている。以下、第３実施形態と異なる構成を中心に本実施形態における撮像装置を説明する。
図１２において、容量付加トランジスタ１１６のゲートは電源電圧線（第１の電圧線）１０８に接続されており、容量付加トランジスタ１１６は常時、オン状態となっている。なお、容量付加トランジスタ１１６のゲートに印加される電圧は必ずしも電源電圧に限定されず、容量付加トランジスタ１１６がオン状態となるのに十分な電圧であればよい。容量付加トランジスタ１１５のゲートには制御信号φＩＮＣが印加され、容量付加トランジスタ１１５は制御信号φＩＮＣに応じてオン状態またはオフ状態に遷移し得る。
本実施形態における撮像装置の動作は、第２実施形態における図６、図７のタイミングチャートに示された動作と略同様である。すなわち、図６において、制御信号φＩＮＣは読み出し期間に亘ってハイレベルであり、容量付加トランジスタ１１５はオン状態となる。リセットトランジスタ１０３がオフ状態である場合（時刻ｔ３０２〜ｔ３０９）、ＦＤ部１０７には容量付加トランジスタ１１５，１１６の容量が付加される。これにより、ＦＤ部１０７に付加される容量が大きくなり、ダイナミックレンジを拡大することができる。また、図７において、制御信号φＩＮＣがローレベルである場合（時刻ｔ４０２〜ｔ４０９）、容量付加トランジスタ１１５はオフ状態となる。ＦＤ部１０７には容量付加トランジスタ１１５，１１６の容量が付加されず、ＦＤ部１０７における電荷に対する電位の変化（振幅）が大きくなる。
本実施形態においても、容量付加トランジスタ１１５のリセット状態の解除時において、制御信号φＩＮＣの立下りの波形が鈍らせられている。すなわち、容量付加トランジスタ１１５のゲート電圧が前記第１の電圧から前記第２の電圧になるまでの単位時間あたりの電圧変化量は、前記ゲート電圧が前記第２の電圧から前記第１の電圧になるまでの単位時間あたりの電圧変化量よりも小さい。このため、容量付加トランジスタ１１５からＦＤ部１０７への電荷注入が抑制され、ＦＤ部１０７の電位低下に起因する信号の飽和を回避することができる。
また、複数の容量付加トランジスタ１１５，１１６が設けられているため、第３実施形態と同様に容量付加トランジスタ１１５，１１６のゲートサイズを小さくしながら、ＦＤ部１０７に付加される容量を大きくすることができる。本実施形態においては、容量付加トランジスタ１１６のゲートは電源電圧線１０８に接続されており、容量付加トランジスタ１１６を駆動する制御信号を設ける必要がない。このため、画素１０において光電変換部１０１の開口を大きくすることができ、感度などの光学特性を向上させることが可能となる。
［第５実施形態］
図１３は本実施形態における垂直走査回路のブロック図である。図１３に示された垂直走査回路２は第１〜第４実施形態の撮像装置において用いられ、容量付加トランジスタ１０６，１１５，１１６を駆動する駆動回路として機能し得る。
垂直走査回路２は、バッファ回路２０、走査回路２５、バイアス回路２６を備える。バッファ回路２０は、インバータ２０１、トランジスタ２０２を含む。インバータ２０１は、Ｐ型のトランジスタ（第２のトランジスタ）２０１ａ、Ｎ型のトランジスタ（第１のトランジスタ）２０１ｂから構成される。トランジスタ２０１ａ，２０１ｂのゲートは互いに接続され、走査回路２５からの信号が入力される。トランジスタ２０１ａ，２０１ｂのドレインは互いに接続され、信号線１６に制御信号を出力する。トランジスタ２０１ａのソースには電圧ＶＨが印加されている。電圧ＶＨは電源電圧線（第１の電圧線）における電源電圧であってもよい。トランジスタ２０１ｂのソースはＮ型のトランジスタ２０２のドレインに接続されている。トランジスタ２０２のゲートにはバイアス回路２６からのバイアス電圧が印加され、ソースには電圧ＶＬが印加される。トランジスタ２０２はインバータ２０１の駆動電流を規定する電流源として機能する。電圧ＶＬは接地配線（第２の電圧線）における接地電圧であってもよい。
バイアス回路２６はバイアス電圧を生成し、バッファ回路２０のトランジスタ２０２のゲートにバイアス電圧を供給する。バイアス回路２６は、トランジスタ２０２のソースに印加される電圧ＶＬを用いて所定のバイアス電圧を生成している。
図１３に示された垂直走査回路２において、インバータ２０１に入力される信号がローレベルからハイレベルになる場合、トランジスタ２０１ａはオン状態からオフ状態に遷移し、トランジスタ２０１ｂはオフ状態からオン状態に遷移する。ここで、トランジスタ２０１ｂがオン状態に遷移するとき、トランジスタ２０１ｂに流れる電流はトランジスタ２０２によって制限される。このため、インバータ２０１の出力電圧が電圧ＶＨから電圧ＶＬに遷移する際の信号波形が鈍り、立下がり時間が長くなる。一方、インバータ２０１に入力される信号がハイレベルからローレベルになる場合には、トランジスタ２０１ａはオフ状態からオン状態に遷移し、トランジスタ２０１ｂはオン状態からオフ状態に遷移する。トランジスタ２０１ａに流れる電流はトランジスタ２０２によって制限されず、インバータ２０１の出力電圧は短時間で電圧ＶＬから電圧ＶＨになる。従って、容量付加トランジスタ１０６，１１５，１１６において、ゲート電圧が電圧ＶＬから電圧ＶＨになるまでの単位時間あたりの電圧変化量は、ゲート電圧が電圧ＶＬから電圧ＶＨになるまでの単位時間あたりの電圧変化量よりも小さくなる。このようにして生成された制御信号φＩＮＣを用いることにより、第１〜第４実施形態における容量付加トランジスタ１０６，１１５，１１６からＦＤ部１０７への電荷注入を抑制し、画質劣化を低減することが可能となる。
［第６実施形態］
図１４は本実施形態における垂直走査回路のブロック図である。本実施形態における垂直走査回路は、制御信号のハイレベルおよびローレベルのそれぞれの電圧を切り替え可能である。
垂直走査回路２はバッファ回路２０、走査回路２５、バイアス回路２６，２７を備える。バッファ回路２０は、インバータ２０１，２０３，２０４、Ｐ型のトランジスタ２０５，２０６、Ｎ型のトランジスタ２０７，２０８，２１１，２１２を含む。本実施形態においては、トランジスタ２０５，２０６からなる第１のスイッチ回路によって、第１の電圧ＶＨ１，第３の電圧ＶＨ２のいずれかを選択可能である。また、トランジスタ２０７，２０８からなる第２のスイッチ回路によって、第２の電圧ＶＬ１，第４の電圧ＶＬ２のいずれかを選択可能である。
インバータ２０１は、第５実施形態と同様にＰ型のトランジスタ２０１ａ，２０１ｂを含み、走査回路からの信号を入力し、制御信号を出力する。トランジスタ２０１ａのソースには、２つのＰ型のトランジスタ２０５，２０６のドレインが接続されている。トランジスタ２０５のソースには電圧ＶＨ１が印加され、トランジスタ２０６のソースには電圧ＶＨ２が印加される。トランジスタ２０６のゲートには走査回路２５からの第１の信号が入力され、トランジスタ２０５のゲートには第１の信号をインバータ２０３によって反転した信号が入力される。すなわち、トランジスタ２０５，２０６は第１の信号に応じて相補的に動作し、電圧ＶＨ１，ＶＨ２のいずれかがインバータ２０１に供給される。また、インバータ２０１のトランジスタ２０１ｂのソースには、２つのＮ型のトランジスタ２０７，２０８のドレインが接続されている。トランジスタ２０８のゲートには走査回路２５からの第２の信号が入力され、トランジスタ２０７のゲートには第２の信号をインバータ２０４によって反転した信号が入力される。また、トランジスタ２０７のソースにはトランジスタ２１１を介して電圧ＶＬ１が印加され、トランジスタ２０８のソースにはトランジスタ２１２を介して電圧ＶＬ２が印加されている。トランジスタ２０７，２０８は第２の信号に応じて相補的に動作し、電圧ＶＬ１，ＶＬ２のいずれかがインバータ２０１に供給される。トランジスタ２１１のゲートにはバイアス回路２６からのバイアス電圧が印加され、トランジスタ２１２のゲートにはバイアス回路２７からのバイアス電圧が印加される。
本実施形態においても、インバータ２０１に入力される信号がローレベルからハイレベルになる場合、トランジスタ２０１ｂに流れる電流はトランジスタ２１１，２１２のいずれかの定電流に制限される。このため、インバータ２０１の出力電圧は一定の変化率で電圧ＶＨから電圧ＶＬに変化し、信号線１６における制御信号φＩＮＣの立下りの信号波形を鈍らせることができる。一方、インバータ２０１に入力される信号がハイレベルからローレベルになる場合には、トランジスタ２０１ａに流れる電流はトランジスタ２０２によって制限されず、インバータ２０１の出力電圧は短時間で電圧ＶＬから電圧ＶＨ１，ＶＨ２のいずれかになる。従って、本実施形態においても、立上がり時間よりも短い立下り時間を有する制御信号φＩＮＣを生成することが可能である。これにより、容量付加トランジスタ１０６，１１５，１１６からＦＤ部への電荷注入を抑制し、画質劣化を回避することが可能となる。
上述のバッファ回路２０において、電圧ＶＨ１，ＶＨ２，ＶＬ１，ＶＬ２は適宜設定可能である。例えば、電圧ＶＨ１，ＶＨ２の一方は電源電圧であってもよく、電圧ＶＬ１、ＶＬ２の一方は接地電圧であってもよい。電圧ＶＨ１が電源電圧であって、電圧ＶＬ１が接地電圧である場合、ＶＨ１＞ＶＨ２＞ＶＬ２＞ＶＬ１の関係式が成り立ち得る。電圧ＶＬ１，ＶＨ２の中間の電圧ＶＨ２，ＶＬ２（以下、「中間電圧」と称する）の少なくともいずれかは容量付加トランジスタ１１５，１１６の閾値付近の電圧に設定され得る。図５、図６、図１２に示された画素１０において、容量付加トランジスタ１１５，１１６はＦＤ部１０７をリセットするリセットトランジスタとしても機能している。ここで、光電変換部１０１が電荷を蓄積しているときに、容量付加トランジスタ１１５，１１６のゲートに中間電圧を印加することにより、ブルーミングによる画質劣化を抑制しつつ、ゲート電極周辺の電界に対する耐久信頼性を向上させることが可能となる。以下、その理由を詳述する。
一般的に、ＭＯＳトランジスタのサブスレッショルド領域におけるドレイン−ソース間電流Ｉｄｓは、ゲート−ソース間電圧Ｖｇｓに対数比例する。Ｉｄｓ−Ｖｇｓ特性を片対数グラフで表したときのサブスレッショルド領域における直線の傾きはＳ係数と呼ばれ、トランジスタの特性を表す指標として用いられることがある。Ｓ係数は、一般に１００［ｍＶ／ｄｅｃａｄｅ］程度であり、トランジスタの構造によっておおよその値が決まる。また、サブスレッショルド領域におけるドレイン−ソース間電流Ｉｄｓは、閾値電圧以下ではＳ係数に従って小さくなる。ＦＤ部１０７にゲートリーク電流やブルーミング電流などの電流が流れ込むと、ＦＤ部１０７では、流入した電流が容量付加トランジスタ１１５，１１６のドレイン−ソース間電流Ｉｄｓと釣り合うように電位低下が生じ、所定の電圧となる。すなわち、ＦＤ部１０７の電位が容量付加トランジスタ１１５，１１６のゲートによってクリップされ、ＦＤ部１０７の電位は（ゲート電圧−閾値電圧Ｖｔｈ）よりも下には下がらない。
このように、容量付加トランジスタ１１５，１１６のゲートに上述の中間電圧を印加することで、ＦＤ部１０７の電位は、ＦＤ部１０７に流れ込む電流の量に応じた電位に設定されることになる。また、ＦＤ部１０７の電位が高いほど飽和した光電変換部１０１から溢れ出たブルーミング電流はそのＦＤ部１０７に流れ込む割合が高くなるため、特に電流量の大きい画素１０を除いてはＦＤ部１０７の電位を高く保つことが好ましい。
例えば、光電変換部１０１への電荷の蓄積期間中において、オフ状態にある転送トランジスタ１０２とＦＤ部１０７との間に強い電界が印加された状態になることがある。このような場合、ゲート絶縁膜の製造時のバラツキ等によって比較的ゲートリーク電流が大きい転送トランジスタ１０２を含む画素１０では、ＦＤ部１０７に流入したゲートリーク電流によってＦＤ部１０７の電位が下がる。その結果、転送トランジスタ１０２のゲートとＦＤ部１０７との間の電界が緩和されることになる。つまり、ゲートリーク電流の大きさに応じて自己整合的に転送トランジスタ１０２のゲートとＦＤ部１０７との間の電界を緩和し、電界下でのゲート絶縁膜の耐久信頼性向上に寄与することができる。ＦＤ部１０７の電位を高く保つことで、光電変換部１０１が飽和電荷量に達した後に溢れ出た電荷が他の画素１０に偽信号として漏れ出すブルーミング現象に対してもオーバーフロードレインとして作用するため、ブルーミングによる画質劣化も抑制できる。蓄積期間中において容量付加トランジスタ１１５，１１６のゲートに中間電圧を印加することにより、ブルーミングによる画質劣化を抑制する効果を得ることができる。
［第７実施形態］
本発明の第７実施形態による撮像システムについて、図１５を用いて説明する。図１５は、本実施形態による撮像システムの構成例を示すブロック図である。
上述の実施形態における撮像装置は種々の撮像システムに適用可能である。撮像システムとして、デジタルスチルカメラ、デジタルカムコーダ、カメラヘッド、複写機、ファックス、携帯電話、車載カメラ、観測衛星、監視カメラなどがあげられる。図１５に、撮像システムの例としてデジタルスチルカメラのブロック図を示す。
図１５に示す撮像システム７は、バリア７０６、レンズ７０２、絞り７０４、撮像装置７０、信号処理部７０８、タイミング発生部７２０、全体制御・演算部７１８、メモリ部７１０、記録媒体制御Ｉ／Ｆ部７１６、記録媒体７１４、外部Ｉ／Ｆ部７１２を含む。バリア７０６はレンズを保護し、レンズ７０２は被写体の光学像を撮像装置７０に結像させる。絞り７０４はレンズ７０２を通った光量を可変する。撮像装置７０は上述の実施形態のように構成され、レンズ７０２により結像された光学像を画像データ（画像信号）に変換する。ここで、撮像装置７０の半導体基板にはＡＤ（アナログデジタル）変換部が形成されているものとする。信号処理部７０８は撮像装置７０より出力された撮像データに各種の補正やデータを圧縮する。
タイミング発生部７２０は撮像装置７０および信号処理部７０８に、各種タイミング信号を出力する。全体制御・演算部７１８はデジタルスチルカメラ全体を制御し、メモリ部７１０は画像データを一時的に記憶する。記録媒体制御Ｉ／Ｆ部７１６は記録媒体７１４に画像データの記録または読み出しを行うためのインターフェースであり、記録媒体７１４は撮像データの記録または読み出しを行うための半導体メモリ等の着脱可能な記録媒体である。外部Ｉ／Ｆ部７１２は外部コンピュータ等と通信するためのインターフェースである。タイミング信号などは撮像システムの外部から入力されてもよく、撮像システムは少なくとも撮像装置７０と、撮像装置７０から出力された撮像信号を処理する信号処理部７０８とを有すればよい。
本実施形態では、撮像装置７０とＡＤ変換部とが別の半導体基板に設けられているが、撮像装置７０とＡＤ変換部とが同一の半導体基板に形成されていてもよい。また、撮像装置７０と信号処理部７０８とが同一の半導体基板に形成されていてもよい。
また、それぞれの画素が第１の光電変換部と、第２の光電変換部を含んでもよい。信号処理部７０８は、第１の光電変換部で生じた電荷に基づく画素信号と、第２の光電変換部で生じた電荷に基づく画素信号とを処理し、撮像装置７０から被写体までの距離情報を取得するように構成されてもよい。
［第８実施形態］
図１６（ａ）、図１６（ｂ）は、本実施形態における車載カメラに関する撮像システムのブロック図である。撮像システム８は、上述した実施形態の撮像装置８０を有する。撮像システム８は、撮像装置８０により取得された複数の画像データに対し、画像処理を行う画像処理部８０１と、撮像システム８より取得された複数の画像データから視差（視差画像の位相差）の算出を行う視差算出部８０２を有する。また、撮像システム８は、算出された視差に基づいて対象物までの距離を算出する距離計測部８０３と、算出された距離に基づいて衝突可能性があるか否かを判定する衝突判定部８０４とを有する。ここで、視差算出部８０２、距離計測部８０３は、対象物までの距離情報を取得する距離情報取得手段の一例である。すなわち、距離情報とは、視差、デフォーカス量、対象物までの距離等に関する情報である。衝突判定部８０４はこれらの距離情報のいずれかを用いて、衝突可能性を判定してもよい。距離情報取得手段は、専用に設計されたハードウェアによって実現されてもよいし、ソフトウェアモジュールによって実現されてもよい。また、ＦＰＧＡ（Ｆｉｅｌｄ Ｐｒｏｇｒａｍｍａｂｌｅ Ｇａｔｅ Ａｒｒａｙ）、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ Ｓｐｅｃｉｆｉｃ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔ）によって実現されてもよいし、これらの組合せによって実現されてもよい。
撮像システム８は車両情報取得装置８１０と接続されており、車速、ヨーレート、舵角などの車両情報を取得することができる。また、撮像システム８には、衝突判定部８０４での判定結果に基づいて、車両に対して制動力を発生させる制御信号を出力する制御装置である制御ＥＣＵ８２０が接続されている。また、撮像システム８は、衝突判定部８０４での判定結果に基づいて、ドライバーへ警報を発する警報装置８３０とも接続されている。例えば、衝突判定部８０４の判定結果として衝突可能性が高い場合、制御ＥＣＵ８２０はブレーキをかける、アクセルを戻す、エンジン出力を抑制するなどして衝突を回避、被害を軽減する車両制御を行う。警報装置８３０は音等の警報を鳴らす、カーナビゲーションシステムなどの画面に警報情報を表示する、シートベルトやステアリングに振動を与えるなどしてユーザに警告を行う。撮像システム８は上述のように車両を制御する動作の制御を行う制御手段として機能する。
本実施形態では車両の周囲、例えば前方または後方を撮像システム８で撮像する。図１６（ｂ）は、車両前方（撮像範囲８５０）を撮像する場合の撮像システムを示している。撮像制御手段としての車両情報取得装置８１０が、上述の第１〜第７実施形態に記載した動作を行うように撮像システム８ないしは撮像装置８０に指示を送る。このような構成により、測距の精度をより向上させることができる。
上述では、他の車両と衝突しないように制御する例を説明したが、他の車両に追従して自動運転する制御、車線からはみ出さないように自動運転する制御などにも適用可能である。さらに、撮像システムは、自動車等の車両に限らず、例えば、船舶、航空機、人工衛星、産業用ロボットおよび民生用ロボットなどの移動体（移動装置）に適用することができる。加えて、移動体に限らず、高度道路交通システム（ＩＴＳ）、監視システム等、広く物体認識または生体認識を利用する機器に適用することができる。
［変形実施形態］
本発明は、上述の実施形態に限らず種々の変形が可能である。例えば、いずれかの実施形態の一部の構成を他の実施形態に追加した例や、他の実施形態の一部の構成と置換した例も、本発明の実施形態である。
制御信号φＩＮＣ以外の制御信号φＳＥＬ、φＲＥＳ、φＩＮＣ、φＴＸ、φｃｉｒについても、単位時間あたりの電圧変化量を小さくしてもよい。例えば、制御信号φＴＸの立下がりの信号波形を鈍らせることで、転送トランジスタ１０２のゲート下のポテンシャル障壁による残留電荷が光電変換部１０１に戻るのを抑制することが可能である。制御信号φＴＸがハイレベルからローレベルになるまでの単位時間あたりの電圧変化量を小さく設定してもよい。すなわち、制御信号φＴＸの立下がり時間を長くすることによって、ポテンシャル障壁から電子を排出させることができる。さらに、制御信号の種類に応じて、立下がり時間を適宜設定してもよい。
また、制御信号φＩＮＣの立下りの波形変化は必ずしも連続していなくてもよく、段階的な変化であってもよい。例えば、図１４において、電圧ＶＨ１，ＶＨ２，ＶＬ１，ＶＬ２を容量付加トランジスタ１０６，１１５，１１６のゲートに順に供給することにより、ゲート電圧を段階的に変化させてもよい。
本発明は、上述の実施形態の１以上の機能を実現するプログラムを、ネットワークまたは記憶媒体を介してシステムまたは装置に供給し、そのシステムまたは装置のコンピュータにおける１つ以上のプロセッサがプログラムを読み出し実行する処理でも実現可能である。また、１以上の機能を実現する回路（例えば、ＡＳＩＣ）によっても実現可能である。
なお、上述の実施形態は、いずれも本発明を実施するにあたっての具体化の例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
２ 垂直走査回路
２０ バッファ回路
２５ 走査回路
２６，２７ バイアス回路
１０１ 光電変換部
１０３ リセットトランジスタ
１０７ ＦＤ部
１０５，１１５，１１６ 容量付加トランジスタ
１１０ 容量
２０１ インバータ

Claims (20)

  1. 光電変換部と、前記光電変換部からの電荷を保持する入力ノードを有し、前記入力ノードの電荷に基づく信号を出力する増幅トランジスタと、前記増幅トランジスタから出力された前記信号を読み出す読み出し回路に出力する選択トランジスタと、前記入力ノードの電位を所定のリセット電位にするリセットトランジスタと、前記入力ノードに接続され、前記入力ノードの容量値を切り替える容量付加トランジスタとを有する画素と、
    前記容量付加トランジスタのゲート電圧を第１の電圧とすることにより前記容量付加トランジスタをオン状態とし、前記ゲート電圧を第２の電圧とすることにより前記容量付加トランジスタをオフ状態とする駆動回路とを備える撮像装置であって、
    前記増幅トランジスタからの前記信号が前記選択トランジスタを介して前記画素から出力される期間において、前記ゲート電圧は前記第１の電圧から前記第２の電圧になり、
    前記ゲート電圧が前記第１の電圧から前記第２の電圧になるまでの単位時間あたりの電圧変化量は、前記ゲート電圧が前記第２の電圧から前記第１の電圧になるまでの単位時間あたりの電圧変化量よりも小さいことを特徴とする撮像装置。
  2. 前記リセットトランジスタがオン状態である期間において、前記ゲート電圧は前記第１の電圧から前記第２の電圧になることを特徴とする請求項１に記載の撮像装置。
  3. 前記容量付加トランジスタの第１の主ノードは前記入力ノードに接続され、前記容量付加トランジスタの第２の主ノードは容量部に接続されることを特徴とする請求項１または２に記載の撮像装置。
  4. 前記容量付加トランジスタは、前記入力ノードと前記リセットトランジスタとの間の電気経路に設けられていることを特徴とする請求項１または２に記載の撮像装置。
  5. 前記容量付加トランジスタの第１の主ノードは前記入力ノードに接続され、前記容量付加トランジスタの第２の主ノードは前記リセットトランジスタの一方の主ノードに接続されることを特徴とする請求項４に記載の撮像装置。
  6. 前記容量付加トランジスタがオフ状態であり、かつ、前記リセットトランジスタがオン状態であるときに、前記読み出し回路は前記信号を読み出すことを特徴とする請求項５に記載の撮像装置。
  7. 前記容量付加トランジスタがオン状態であり、かつ、前記リセットトランジスタがオフ状態であるときに、前記読み出し回路は前記信号を読み出すことを特徴とする請求項５に記載の撮像装置。
  8. 前記容量付加トランジスタは、第１の容量付加トランジスタおよび第２の容量付加トランジスタを含み、
    前記第１の容量付加トランジスタの第１の主ノードは前記入力ノードに接続され、
    前記第２の容量付加トランジスタの第１の主ノードは前記第１の容量付加トランジスタの第２の主ノードに接続され、前記第２の容量付加トランジスタの第２の主ノードは前記リセットトランジスタの一方の主ノードに接続されることを特徴とする請求項４に記載の撮像装置。
  9. 前記第１の容量付加トランジスタおよび前記第２の容量付加トランジスタがオン状態であるときに、前記読み出し回路が前記信号を読み出す第１の動作モード、
    前記第１の容量付加トランジスタがオン状態であり、かつ、前記第２の容量付加トランジスタがオフ状態であるときに、前記読み出し回路が前記信号を読み出す第２の動作モード、
    前記第１の容量付加トランジスタがオフ状態であり、かつ、前記第２の容量付加トランジスタがオン状態であるときに、前記読み出し回路が前記信号を読み出す第３の動作モードのいずれかを選択的に実行可能であることを特徴とする請求項８に記載の撮像装置。
  10. 前記第１の動作モードにおいて、前記リセットトランジスタはオフ状態であることを特徴とする請求項９に記載の撮像装置。
  11. 前記第２の動作モードおよび前記第３の動作モードにおいて、前記リセットトランジスタはオン状態であることを特徴とする請求項９に記載の撮像装置。
  12. 前記第２の容量付加トランジスタのゲートは前記第１の電圧を供給する第１の電圧線に接続されていることを特徴とする請求項８に記載の撮像装置。
  13. 前記駆動回路は、所定の駆動電流によって前記ゲート電圧を駆動し、
    前記ゲート電圧を前記第１の電圧から前記第２の電圧するための前記駆動電流は、前記ゲート電圧を前記第２の電圧から前記第１の電圧にするための前記駆動電流よりも小さいことを特徴とする請求項１乃至１２のいずれか１項に記載の撮像装置。
  14. 前記駆動回路は、
    前記ゲート電圧を前記第１の電圧から前記第２の電圧にするときにオン状態となる第１のトランジスタと、
    前記第１のトランジスタの第１の主ノードと前記第２の電圧を供給する第２の電圧線との間の電気経路に設けられ、前記駆動電流を規定する電流源とを備えることを特徴とする請求項１３に記載の撮像装置。
  15. 前記ゲート電圧を前記第２の電圧から前記１の電圧にするときにオン状態となる第２のトランジスタをさらに含み、
    前記第２のトランジスタの第２の主ノードには前記第１の電圧が供給されることを特徴とする請求項１４に記載の撮像装置。
  16. 前記光電変換部が電荷を蓄積する期間において、前記駆動回路は、前記ゲート電圧を、前記第１の電圧および前記第２の電圧の中間の電圧とすることを特徴とする請求項１５に記載の撮像装置。
  17. 前記駆動回路は、
    前記第２のトランジスタの前記第２の主ノードに、前記第１の電圧、または、前記第１の電圧および前記第２の電圧の中間の第３の電圧のいずれかを選択的に供給する第２のスイッチ回路をさらに備えることを特徴とする請求項１６に記載の撮像装置。
  18. 前記駆動回路は、
    前記第１のトランジスタの前記第１の主ノードに、前記第２の電圧、または、前記第１の電圧および前記第２の電圧の中間の第４の電圧のいずれかを選択的に供給する第１のスイッチ回路をさらに備えることを特徴とする請求項１７に記載の撮像装置。
  19. 請求項１〜１８のいずれか１項に記載の撮像装置と、
    前記撮像装置から出力された画像信号を処理する信号処理部と
    を有することを特徴とする撮像システム。
  20. 前記画素が複数の光電変換部を含み、
    前記信号処理部は、前記複数の光電変換部にて生成された前記画像信号をそれぞれ処理し、前記撮像装置から被写体までの距離情報を取得することを特徴とする請求項１９に記載の撮像システム。
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