JP2003224777A - 増幅型固体撮像装置 - Google Patents
増幅型固体撮像装置Info
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- 150000004706 metal oxides Chemical class 0.000 abstract 1
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/14—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components sensitive to infrared radiation, light, electromagnetic radiation of shorter wavelength or corpuscular radiation and specially adapted either for the conversion of the energy of such radiation into electrical energy or for the control of electrical energy by such radiation
- H01L27/144—Devices controlled by radiation
- H01L27/146—Imager structures
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- H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
- H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
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- H04N25/65—Noise processing, e.g. detecting, correcting, reducing or removing noise applied to reset noise, e.g. KTC noise related to CMOS structures by techniques other than CDS
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Abstract
(57)【要約】
【課題】 簡単な構成でリセットノイズを大幅に低減で
きる増幅型固体撮像装置を提供する。 【解決手段】 フォトダイオード４と、そのフォトダイ
オード４に蓄積された信号電荷を増幅する信号増幅用Ｍ
ＯＳトランジスタ１と、フォトダイオード４に蓄積され
た信号電荷をリセットするためのリセット用ＭＯＳトラ
ンジスタ２と、信号増幅用ＭＯＳトランジスタ１により
増幅された信号を選択する画素選択用ＭＯＳトランジス
タ３とを有する複数の画素を備える。リセット期間を３
つに分割した第１の期間でリセットドレイン電位ＶＰ
(i)をロー状態にし、第２,第３の期間でリセットドレイ
ン電位ＶＰ(i)をハイ状態に変化させる。上記第１,第２
の期間でリセットゲート電位ＲＳ(i)を第１の電位(ＶDD
−△Ｖ)とし、第３の期間でリセットゲート電位ＲＳ(i)
を第１の電位より所定電圧△Ｖ高い第２の電位ＶD Dとす
る。
きる増幅型固体撮像装置を提供する。 【解決手段】 フォトダイオード４と、そのフォトダイ
オード４に蓄積された信号電荷を増幅する信号増幅用Ｍ
ＯＳトランジスタ１と、フォトダイオード４に蓄積され
た信号電荷をリセットするためのリセット用ＭＯＳトラ
ンジスタ２と、信号増幅用ＭＯＳトランジスタ１により
増幅された信号を選択する画素選択用ＭＯＳトランジス
タ３とを有する複数の画素を備える。リセット期間を３
つに分割した第１の期間でリセットドレイン電位ＶＰ
(i)をロー状態にし、第２,第３の期間でリセットドレイ
ン電位ＶＰ(i)をハイ状態に変化させる。上記第１,第２
の期間でリセットゲート電位ＲＳ(i)を第１の電位(ＶDD
−△Ｖ)とし、第３の期間でリセットゲート電位ＲＳ(i)
を第１の電位より所定電圧△Ｖ高い第２の電位ＶD Dとす
る。
Description
【０００１】
【発明の属する技術分野】この発明は、増幅型固体撮像
装置に関する。
装置に関する。
【０００２】
【従来の技術】従来、各画素毎に増幅機能を持たせた画
素部とその画素部の周辺に走査回路を有し、その走査回
路により画素データを読み出す増幅型固体撮像装置が提
案されている。特に、上記画素部を周辺の駆動回路およ
び信号処理回路との一体化に有利なＣＭＯＳにより構成
したＡＰＳ(Active Pixel Sensor)型イメージセンサが
知られている。
素部とその画素部の周辺に走査回路を有し、その走査回
路により画素データを読み出す増幅型固体撮像装置が提
案されている。特に、上記画素部を周辺の駆動回路およ
び信号処理回路との一体化に有利なＣＭＯＳにより構成
したＡＰＳ(Active Pixel Sensor)型イメージセンサが
知られている。
【０００３】上記ＡＰＳ型イメージセンサは、１画素内
に光電変換部,増幅部,画素選択部およびリセット部を形
成する必要がある。ここで、通常、光電変換部をフォト
ダイオード(ＰＤ)で形成し、増幅部,画素選択部および
リセット部に３個〜４個のＭＯＳ型トランジスタ(Ｔr)
を用いている。
に光電変換部,増幅部,画素選択部およびリセット部を形
成する必要がある。ここで、通常、光電変換部をフォト
ダイオード(ＰＤ)で形成し、増幅部,画素選択部および
リセット部に３個〜４個のＭＯＳ型トランジスタ(Ｔr)
を用いている。
【０００４】図５に１個のフォトダイオード(ＰＤ)と３
個のＭＯＳ型トランジスタ(Ｔr)を用いて、ＰＤ＋３Ｔr
方式としたＡＰＳ型イメージセンサの構成を示してい
る。このＰＤ＋３Ｔr方式は、例えば馬渕他「１／４イ
ンチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」
(映像情報メディア学会技術報告,ＩＰＵ９７−１３,１
９９７年３月)に開示されている。
個のＭＯＳ型トランジスタ(Ｔr)を用いて、ＰＤ＋３Ｔr
方式としたＡＰＳ型イメージセンサの構成を示してい
る。このＰＤ＋３Ｔr方式は、例えば馬渕他「１／４イ
ンチＶＧＡ対応３３万画素ＣＭＯＳイメージセンサ」
(映像情報メディア学会技術報告,ＩＰＵ９７−１３,１
９９７年３月)に開示されている。
【０００５】図５において、２０１は増幅用ＭＯＳトラ
ンジスタ、２０２はリセット用ＭＯＳトランジスタ、２
０３は画素選択用ＭＯＳトランジスタ、２０４は光電変
換用フォトダイオード、２０５は信号線、２０６は電源
線、２０７は画素選択クロックライン、２８０はリセッ
トクロックラインである。上記画素選択用ＭＯＳトラン
ジスタ２０３は、画素選択クロックライン２０７を介し
て垂直走査回路(I)２２１により駆動される。また、上
記リセット用ＭＯＳトランジスタ２０２は、リセットク
ロックライン２８０を介して垂直走査回路(IIo)２２２
により駆動される。また、上記信号線２０５に、定電流
負荷となるＭＯＳトランジスタ２３０(ゲートバイアス
電圧ＶG)を接続すると共に、その信号線２０５の出力電
圧は、アンプ(増幅用ＭＯＳトランジスタ)２３１および
ＭＯＳトランジスタ２３２を介して水平信号線２３６に
読み出される。上記ＭＯＳトランジスタ２３２は、水平
クロックライン２３５を介して水平走査回路２３４によ
り駆動される。なお、上記水平信号線２３６に、定電流
負荷となるＭＯＳトランジスタ２３３(ゲートバイアス
電圧ＶL2)を接続すると共に、その水平信号線２３６の
電圧をアンプ２３７により増幅して信号ＯＳとして出力
する。
ンジスタ、２０２はリセット用ＭＯＳトランジスタ、２
０３は画素選択用ＭＯＳトランジスタ、２０４は光電変
換用フォトダイオード、２０５は信号線、２０６は電源
線、２０７は画素選択クロックライン、２８０はリセッ
トクロックラインである。上記画素選択用ＭＯＳトラン
ジスタ２０３は、画素選択クロックライン２０７を介し
て垂直走査回路(I)２２１により駆動される。また、上
記リセット用ＭＯＳトランジスタ２０２は、リセットク
ロックライン２８０を介して垂直走査回路(IIo)２２２
により駆動される。また、上記信号線２０５に、定電流
負荷となるＭＯＳトランジスタ２３０(ゲートバイアス
電圧ＶG)を接続すると共に、その信号線２０５の出力電
圧は、アンプ(増幅用ＭＯＳトランジスタ)２３１および
ＭＯＳトランジスタ２３２を介して水平信号線２３６に
読み出される。上記ＭＯＳトランジスタ２３２は、水平
クロックライン２３５を介して水平走査回路２３４によ
り駆動される。なお、上記水平信号線２３６に、定電流
負荷となるＭＯＳトランジスタ２３３(ゲートバイアス
電圧ＶL2)を接続すると共に、その水平信号線２３６の
電圧をアンプ２３７により増幅して信号ＯＳとして出力
する。
【０００６】
【発明が解決しようとする課題】ところで、上記図５に
示す増幅型固体撮像装置では、リセット用ＭＯＳトラン
ジスタ２０２のオン時のゲート下チャネル電位をφRHと
し、リセットドレイン電圧を電源電圧ＶDDとして、 ＶDD ＜ φRH とすると、図６に示すように、上記リセット用ＭＯＳト
ランジスタ２０２がオンしたとき、フォトダイオード２
０４の電位が電源電圧ＶDDにリセットされる。しかしな
がら、リセット用ＭＯＳトランジスタ２０２がオフした
後のフォトダイオード２０４には、電子数で表して次式
のようなリセットノイズ△Ｎrnが発生する。
示す増幅型固体撮像装置では、リセット用ＭＯＳトラン
ジスタ２０２のオン時のゲート下チャネル電位をφRHと
し、リセットドレイン電圧を電源電圧ＶDDとして、 ＶDD ＜ φRH とすると、図６に示すように、上記リセット用ＭＯＳト
ランジスタ２０２がオンしたとき、フォトダイオード２
０４の電位が電源電圧ＶDDにリセットされる。しかしな
がら、リセット用ＭＯＳトランジスタ２０２がオフした
後のフォトダイオード２０４には、電子数で表して次式
のようなリセットノイズ△Ｎrnが発生する。
【０００７】
△Ｎrn ＝ (√(ｋＴＣp))／q ……………… (式１)
ここで、ｋはボルツマン定数、Ｔは絶対温度、Ｃpはフ
ォトダイオード２０４およびそれに接続する領域の容
量、qは素電荷である。上記式１より明らかなように、
リセットノイズ△Ｎrnは、容量Ｃpに依存し、容量Ｃpが
大きい程大きくなる。以下の説明において、このような
リセット用ＭＯＳトランジスタ２０２によるフォトダイ
オード２０４の電位のリセットを「ハードリセット動
作」と規定する。
ォトダイオード２０４およびそれに接続する領域の容
量、qは素電荷である。上記式１より明らかなように、
リセットノイズ△Ｎrnは、容量Ｃpに依存し、容量Ｃpが
大きい程大きくなる。以下の説明において、このような
リセット用ＭＯＳトランジスタ２０２によるフォトダイ
オード２０４の電位のリセットを「ハードリセット動
作」と規定する。
【０００８】図５より明らかなように、容量Ｃpにはフ
ォトダイオード２０４自体の容量に増幅用ＭＯＳトラン
ジスタ２０１のゲート容量およびこれらの相互結線容量
も加わるため、リセットノイズ△Ｎrnの低減は困難であ
る。すなわち、図５の構成の場合、リセットノイズ△Ｎ
rnが大きな課題であった。
ォトダイオード２０４自体の容量に増幅用ＭＯＳトラン
ジスタ２０１のゲート容量およびこれらの相互結線容量
も加わるため、リセットノイズ△Ｎrnの低減は困難であ
る。すなわち、図５の構成の場合、リセットノイズ△Ｎ
rnが大きな課題であった。
【０００９】そこで、上述したようなリセットノイズを
低減する方法として、次のような「ソフトリセット動
作」によるノイズ低減方法が提案されている(Bedabrata
Painet al., Analysis and enhancement of low-light
level performance of photodiode-type CMOS active
pixel imagers operated with sub-threshold reset,IE
EE Workshop on CCDs and Advanced Image Sensors 199
9, p.140)。
低減する方法として、次のような「ソフトリセット動
作」によるノイズ低減方法が提案されている(Bedabrata
Painet al., Analysis and enhancement of low-light
level performance of photodiode-type CMOS active
pixel imagers operated with sub-threshold reset,IE
EE Workshop on CCDs and Advanced Image Sensors 199
9, p.140)。
【００１０】図７は、このソフトリセット動作における
画素部のポテンシャル関係を示しており、以下、図７に
よりソフトリセット動作について説明する。なお、この
場合の増幅型固体撮像装置の構成は、動作タイミングを
除いて図５の増幅型固体撮像装置と同様の構成をしてい
る。
画素部のポテンシャル関係を示しており、以下、図７に
よりソフトリセット動作について説明する。なお、この
場合の増幅型固体撮像装置の構成は、動作タイミングを
除いて図５の増幅型固体撮像装置と同様の構成をしてい
る。
【００１１】図７において、リセット用ＭＯＳトランジ
スタ２０２がオンしたとき、ゲート下チャネル電位φRH
が、 φRH ＜ ＶDD とすると、フォトダイオード２０４の電位は、ゲート下
チャネル電位φRH付近のサブスレッショルド領域にリセ
ットされる。この場合、リセット用ＭＯＳトランジスタ
２０２がオフした後のフォトダイオード２０４には、電
子数で表して次式のようなソフトリセットノイズ△Ｎsr
が発生する。
スタ２０２がオンしたとき、ゲート下チャネル電位φRH
が、 φRH ＜ ＶDD とすると、フォトダイオード２０４の電位は、ゲート下
チャネル電位φRH付近のサブスレッショルド領域にリセ
ットされる。この場合、リセット用ＭＯＳトランジスタ
２０２がオフした後のフォトダイオード２０４には、電
子数で表して次式のようなソフトリセットノイズ△Ｎsr
が発生する。
【００１２】
△Ｎsr ＝ (√(ｋＴＣp／２))／q ……………… (式２)
すなわち、式１の場合のハードリセット動作に比べ、こ
のソフトリセット動作では、電子数でおおよそ√(１／
２)＝０.７１倍にノイズが低減される。
のソフトリセット動作では、電子数でおおよそ√(１／
２)＝０.７１倍にノイズが低減される。
【００１３】しかしながら、図７において、リセット用
ＭＯＳトランジスタ２０２のドレインの電位を電源電圧
ＶDDに固定した場合には、リセット用ＭＯＳトランジス
タ２０２のゲートでのサブスレショルド電流によるリー
クのためフォトダイオード２０４の電位が固定されない
ため、残像が生じるという問題がある。
ＭＯＳトランジスタ２０２のドレインの電位を電源電圧
ＶDDに固定した場合には、リセット用ＭＯＳトランジス
タ２０２のゲートでのサブスレショルド電流によるリー
クのためフォトダイオード２０４の電位が固定されない
ため、残像が生じるという問題がある。
【００１４】そこで、この問題を避けるため、ソフトリ
セット動作の前にハードリセット動作を行うことが提案
されている。すなわち、上記ソフトリセット動作の前
に、一度リセットドレイン電位をゲート下チャネル電位
φRHより低い電位(ＶDD−△φm)にセットする。これに
より、フォトダイオード２０４の電位は(ＶDD−△φm)
に固定されるから、サブスレショルド電流によるリーク
によってずれたフォトダイオード２０４の電位が蓄積期
間毎に固定され、残像が生じない。この場合の回路図を
図８に示し、タイミング図を図９に示している。
セット動作の前にハードリセット動作を行うことが提案
されている。すなわち、上記ソフトリセット動作の前
に、一度リセットドレイン電位をゲート下チャネル電位
φRHより低い電位(ＶDD−△φm)にセットする。これに
より、フォトダイオード２０４の電位は(ＶDD−△φm)
に固定されるから、サブスレショルド電流によるリーク
によってずれたフォトダイオード２０４の電位が蓄積期
間毎に固定され、残像が生じない。この場合の回路図を
図８に示し、タイミング図を図９に示している。
【００１５】図８において、３０１は増幅用ＭＯＳトラ
ンジスタ、３０２はリセット用ＭＯＳトランジスタ、３
０３は画素選択用ＭＯＳトランジスタ、３０４は光電変
換用フォトダイオード、３０５は信号線、３０７は画素
選択クロックライン、３１０は上記増幅用ＭＯＳトラン
ジスタ３０１およびリセット用ＭＯＳトランジスタ３０
２のドレインを画素配列の行を単位として水平方向に結
線された電源線である。上記電源線３１０を介してリセ
ット用ＭＯＳトランジスタ３０２のドレインにリセット
ドレイン電位ＶＰ(i)が印加される。また、３８０はリ
セット用ＭＯＳトランジスタ３０２のゲートが画素配列
の行を単位として水平方向に結線されたリセットクロッ
クラインである。上記リセットクロックライン３８０を
介してリセット用ＭＯＳトランジスタ３０２のゲートに
リセットゲート電位ＲＳ(i)が印加される。
ンジスタ、３０２はリセット用ＭＯＳトランジスタ、３
０３は画素選択用ＭＯＳトランジスタ、３０４は光電変
換用フォトダイオード、３０５は信号線、３０７は画素
選択クロックライン、３１０は上記増幅用ＭＯＳトラン
ジスタ３０１およびリセット用ＭＯＳトランジスタ３０
２のドレインを画素配列の行を単位として水平方向に結
線された電源線である。上記電源線３１０を介してリセ
ット用ＭＯＳトランジスタ３０２のドレインにリセット
ドレイン電位ＶＰ(i)が印加される。また、３８０はリ
セット用ＭＯＳトランジスタ３０２のゲートが画素配列
の行を単位として水平方向に結線されたリセットクロッ
クラインである。上記リセットクロックライン３８０を
介してリセット用ＭＯＳトランジスタ３０２のゲートに
リセットゲート電位ＲＳ(i)が印加される。
【００１６】上記リセットドレイン電位ＶＰ(i)は、Ｍ
ＯＳトランジスタ３１１,３１２およびパルスＶＰo(i)
により、２値の間で変化する。すなわち、パルスＶＰo
(i)がローレベルのとき、ＭＯＳトランジスタ３１１が
オンとなって、リセットドレイン電位ＶＰ(i)が、 ＶＰ(i) ＝ ＶDD となる。一方、上記パルスＶＰo(i)がハイレベルのとき
は、ＭＯＳトランジスタ３１１がオフとなって、ＭＯＳ
トランジスタ３１２の電位降下分△φmだけ電源電圧Ｖ
DDから低下して、リセットドレイン電位ＶＰ(i)が、 ＶＰ(i)＝ＶDD−△φm となり、このリセットドレイン電位ＶＰ(i)が電源線３
１０に印加される。これらの動作タイミングを図９のタ
イミングチャートに示している。
ＯＳトランジスタ３１１,３１２およびパルスＶＰo(i)
により、２値の間で変化する。すなわち、パルスＶＰo
(i)がローレベルのとき、ＭＯＳトランジスタ３１１が
オンとなって、リセットドレイン電位ＶＰ(i)が、 ＶＰ(i) ＝ ＶDD となる。一方、上記パルスＶＰo(i)がハイレベルのとき
は、ＭＯＳトランジスタ３１１がオフとなって、ＭＯＳ
トランジスタ３１２の電位降下分△φmだけ電源電圧Ｖ
DDから低下して、リセットドレイン電位ＶＰ(i)が、 ＶＰ(i)＝ＶDD−△φm となり、このリセットドレイン電位ＶＰ(i)が電源線３
１０に印加される。これらの動作タイミングを図９のタ
イミングチャートに示している。
【００１７】図９において、リセットゲート電位ＲＳ
(i)がハイレベルとなるリセット期間(Ｔ11＋Ｔ12)にお
いて、その前半期間Ｔ11では、リセットドレイン電位Ｖ
Ｐ(i)は、 ＶＰ(i) ＝ ＶDD−△φm となり、 ＶDD−△φm ＜ φRH とすることにより、フォトダイオード３０４の電位が
(ＶDD−△φm)に固定される。すなわち、ハードリセッ
ト動作が行われる。
(i)がハイレベルとなるリセット期間(Ｔ11＋Ｔ12)にお
いて、その前半期間Ｔ11では、リセットドレイン電位Ｖ
Ｐ(i)は、 ＶＰ(i) ＝ ＶDD−△φm となり、 ＶDD−△φm ＜ φRH とすることにより、フォトダイオード３０４の電位が
(ＶDD−△φm)に固定される。すなわち、ハードリセッ
ト動作が行われる。
【００１８】次に、後半期間Ｔ12では、リセットドレイ
ン電位ＶＰ(i)が電源電圧ＶDDとなり、ゲート下チャネ
ル電位φRHを、 φRH ＜ＶDD とすることにより、ソフトリセット動作が行われる。
ン電位ＶＰ(i)が電源電圧ＶDDとなり、ゲート下チャネ
ル電位φRHを、 φRH ＜ＶDD とすることにより、ソフトリセット動作が行われる。
【００１９】しかしながら、図８,図９に示す「ハード
リセット動作→ソフトリセット動作」によるノイズ低減
方法では、残像は回避されるものの、リセットノイズ
は、式２に示すように、通常のハードリセット動作に比
べて、電子数で高々０.７１倍に低減されるのみであ
り、高画質のイメージセンサには不十分なレベルであ
る。
リセット動作→ソフトリセット動作」によるノイズ低減
方法では、残像は回避されるものの、リセットノイズ
は、式２に示すように、通常のハードリセット動作に比
べて、電子数で高々０.７１倍に低減されるのみであ
り、高画質のイメージセンサには不十分なレベルであ
る。
【００２０】そこで、この発明の目的は、極めて簡単な
構成でリセットノイズを大幅に低減できる増幅型固体撮
像装置を提供することにある。
構成でリセットノイズを大幅に低減できる増幅型固体撮
像装置を提供することにある。
【００２１】
【課題を解決するための手段】上記目的を達成するた
め、この発明の増幅型固体撮像装置は、光電変換素子
と、上記光電変換素子に蓄積された信号電荷を増幅する
信号増幅用ＭＯＳトランジスタと、上記光電変換素子に
蓄積された信号をリセットするためのリセット用ＭＯＳ
トランジスタと、上記信号増幅用ＭＯＳトランジスタに
より増幅された信号電荷を選択する画素選択用ＭＯＳト
ランジスタとを有する画素が複数配列された増幅型固体
撮像装置であって、上記リセット用ＭＯＳトランジスタ
をオンするリセット期間が第１の期間,第２の期間およ
び第３の期間の３つの期間からなり、上記第１の期間に
おいて上記リセット用ＭＯＳトランジスタのドレイン電
位をロー状態にすると共に上記リセット用ＭＯＳトラン
ジスタのゲート電位を第１の電位とし、上記第２の期間
において上記リセット用ＭＯＳトランジスタのドレイン
電位をハイ状態にすると共に上記リセット用ＭＯＳトラ
ンジスタのゲート電位を上記第１の電位のままとし、上
記第３の期間において上記リセット用ＭＯＳトランジス
タのドレイン電位をハイ状態のまま上記リセット用ＭＯ
Ｓトランジスタのゲート電位を上記第１の電位より所定
電圧高い第２の電位とする制御手段を備えたことを特徴
としている。
め、この発明の増幅型固体撮像装置は、光電変換素子
と、上記光電変換素子に蓄積された信号電荷を増幅する
信号増幅用ＭＯＳトランジスタと、上記光電変換素子に
蓄積された信号をリセットするためのリセット用ＭＯＳ
トランジスタと、上記信号増幅用ＭＯＳトランジスタに
より増幅された信号電荷を選択する画素選択用ＭＯＳト
ランジスタとを有する画素が複数配列された増幅型固体
撮像装置であって、上記リセット用ＭＯＳトランジスタ
をオンするリセット期間が第１の期間,第２の期間およ
び第３の期間の３つの期間からなり、上記第１の期間に
おいて上記リセット用ＭＯＳトランジスタのドレイン電
位をロー状態にすると共に上記リセット用ＭＯＳトラン
ジスタのゲート電位を第１の電位とし、上記第２の期間
において上記リセット用ＭＯＳトランジスタのドレイン
電位をハイ状態にすると共に上記リセット用ＭＯＳトラ
ンジスタのゲート電位を上記第１の電位のままとし、上
記第３の期間において上記リセット用ＭＯＳトランジス
タのドレイン電位をハイ状態のまま上記リセット用ＭＯ
Ｓトランジスタのゲート電位を上記第１の電位より所定
電圧高い第２の電位とする制御手段を備えたことを特徴
としている。
【００２２】上記構成の増幅型固体撮像装置によれば、
上記制御手段によって、第１の期間においてリセット用
ＭＯＳトランジスタのドレイン電位をロー状態に変化さ
せると共にリセット用ＭＯＳトランジスタのゲート電位
を第１の電位とすると、上記光電変換素子の電位がロー
状態のドレイン電位にリセットされる。次の第２の期間
においてリセット用ＭＯＳトランジスタのドレイン電位
をハイ状態に変化させると共にリセット用ＭＯＳトラン
ジスタのゲート電位を上記第１の電位のままとすると、
上記光電変換素子の電位がゲート下チャネル電位にリセ
ットされる。そして、上記第３の期間においてリセット
用ＭＯＳトランジスタのドレイン電位をハイ状態のまま
リセット用ＭＯＳトランジスタのゲート電位を上記第１
の電位より所定電圧高い第２の電位とすると、上記ゲー
ト下チャネル電位が上記所定電圧に相当する分高くなっ
て、上記光電変換素子に電荷が注入され、その光電変換
素子の電位が高くなったゲート下チャネル電位にリセッ
トされる。これによって、このリセット動作により発生
するノイズは、大幅に低減される。
上記制御手段によって、第１の期間においてリセット用
ＭＯＳトランジスタのドレイン電位をロー状態に変化さ
せると共にリセット用ＭＯＳトランジスタのゲート電位
を第１の電位とすると、上記光電変換素子の電位がロー
状態のドレイン電位にリセットされる。次の第２の期間
においてリセット用ＭＯＳトランジスタのドレイン電位
をハイ状態に変化させると共にリセット用ＭＯＳトラン
ジスタのゲート電位を上記第１の電位のままとすると、
上記光電変換素子の電位がゲート下チャネル電位にリセ
ットされる。そして、上記第３の期間においてリセット
用ＭＯＳトランジスタのドレイン電位をハイ状態のまま
リセット用ＭＯＳトランジスタのゲート電位を上記第１
の電位より所定電圧高い第２の電位とすると、上記ゲー
ト下チャネル電位が上記所定電圧に相当する分高くなっ
て、上記光電変換素子に電荷が注入され、その光電変換
素子の電位が高くなったゲート下チャネル電位にリセッ
トされる。これによって、このリセット動作により発生
するノイズは、大幅に低減される。
【００２３】また、一実施形態の増幅型固体撮像装置
は、上記所定電圧を△Ｖとすると、 △Ｖ ≦ ｋＴ／(２ｑ) (ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは素
電荷)の条件を満足することを特徴としている。
は、上記所定電圧を△Ｖとすると、 △Ｖ ≦ ｋＴ／(２ｑ) (ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは素
電荷)の条件を満足することを特徴としている。
【００２４】上記実施形態の増幅型固体撮像装置によれ
ば、上記所定電圧△ＶをｋＴ／(２ｑ)より大きな値にす
ることにより、大幅にノイズを低減することが可能とな
る。例えば、 △Ｖ ＝ ｋＴ／(８ｑ) とすると、電子数で表したノイズは、ハードリセット動
作の０.３５倍、ソフトリセット動作の０.５倍にまで低
減できる。
ば、上記所定電圧△ＶをｋＴ／(２ｑ)より大きな値にす
ることにより、大幅にノイズを低減することが可能とな
る。例えば、 △Ｖ ＝ ｋＴ／(８ｑ) とすると、電子数で表したノイズは、ハードリセット動
作の０.３５倍、ソフトリセット動作の０.５倍にまで低
減できる。
【００２５】また、一実施形態の増幅型固体撮像装置
は、上記リセット用ＭＯＳトランジスタのゲート電位が
上記第１の電位のときの上記リセット用ＭＯＳトランジ
スタのゲート下チャネル電位をφRHとすると、上記リセ
ット用ＭＯＳトランジスタのドレインのハイ状態のとき
の電位が上記リセット用ＭＯＳトランジスタのゲート下
チャネル電位φRHより高く、かつ、上記リセット用ＭＯ
Ｓトランジスタのドレインのロー状態のときの電位が上
記リセット用ＭＯＳトランジスタのゲート下チャネル電
位φRHより低いことを特徴としている。
は、上記リセット用ＭＯＳトランジスタのゲート電位が
上記第１の電位のときの上記リセット用ＭＯＳトランジ
スタのゲート下チャネル電位をφRHとすると、上記リセ
ット用ＭＯＳトランジスタのドレインのハイ状態のとき
の電位が上記リセット用ＭＯＳトランジスタのゲート下
チャネル電位φRHより高く、かつ、上記リセット用ＭＯ
Ｓトランジスタのドレインのロー状態のときの電位が上
記リセット用ＭＯＳトランジスタのゲート下チャネル電
位φRHより低いことを特徴としている。
【００２６】上記実施形態の増幅型固体撮像装置によれ
ば、上記リセット用ＭＯＳトランジスタのドレインのハ
イ状態のときの電位をリセット用ＭＯＳトランジスタの
ゲート下チャネル電位φRHより高くすることによって、
上記第２,第３の期間において上記光電変換素子の電位
をゲート下チャネル電位φRHにリセットできる。また、
上記リセット用ＭＯＳトランジスタのドレインのロー状
態のときの電位を上記リセット用ＭＯＳトランジスタの
ゲート下チャネル電位φRHより低くすることによって、
上記第１の期間において上記光電変換素子の電位をゲー
ト下チャネル電位φRHよりも低い電位にリセットでき
る。
ば、上記リセット用ＭＯＳトランジスタのドレインのハ
イ状態のときの電位をリセット用ＭＯＳトランジスタの
ゲート下チャネル電位φRHより高くすることによって、
上記第２,第３の期間において上記光電変換素子の電位
をゲート下チャネル電位φRHにリセットできる。また、
上記リセット用ＭＯＳトランジスタのドレインのロー状
態のときの電位を上記リセット用ＭＯＳトランジスタの
ゲート下チャネル電位φRHより低くすることによって、
上記第１の期間において上記光電変換素子の電位をゲー
ト下チャネル電位φRHよりも低い電位にリセットでき
る。
【００２７】また、一実施形態の増幅型固体撮像装置
は、上記複数の画素がマトリクス状に配列されており、
上記複数の画素のリセット用ＭＯＳトランジスタのドレ
インが行単位で夫々接続され、上記リセット用ＭＯＳト
ランジスタのドレインに２値のパルス状の駆動電圧を行
単位で順次印加する第１の走査回路と、上記複数の画素
のリセット用ＭＯＳトランジスタのゲートが行単位で夫
々接続され、上記リセット用ＭＯＳトランジスタのゲー
トに３値のパルス状の駆動電圧を行単位で順次印加する
第２の走査回路とを備えたことを特徴としている。
は、上記複数の画素がマトリクス状に配列されており、
上記複数の画素のリセット用ＭＯＳトランジスタのドレ
インが行単位で夫々接続され、上記リセット用ＭＯＳト
ランジスタのドレインに２値のパルス状の駆動電圧を行
単位で順次印加する第１の走査回路と、上記複数の画素
のリセット用ＭＯＳトランジスタのゲートが行単位で夫
々接続され、上記リセット用ＭＯＳトランジスタのゲー
トに３値のパルス状の駆動電圧を行単位で順次印加する
第２の走査回路とを備えたことを特徴としている。
【００２８】上記実施形態の増幅型固体撮像装置によれ
ば、上記複数の画素のリセット用ＭＯＳトランジスタの
ドレインが行単位で夫々接続された第１の走査回路によ
り、リセット用ＭＯＳトランジスタのドレインに２値
(ロー状態,ハイ状態の電位)のパルス状の駆動電圧を行
単位で順次印加し、上記複数の画素のリセット用ＭＯＳ
トランジスタのゲートが行単位で夫々接続された第２の
走査回路により、リセット用ＭＯＳトランジスタのゲー
トに３値(ローレベル,第１の電位および第２の電位)の
パルス状の駆動電圧を行単位で順次印加する。これによ
り、マトリクス状に配列された複数の画素の光電変換素
子の電位を行毎に順次リセットすることができる。
ば、上記複数の画素のリセット用ＭＯＳトランジスタの
ドレインが行単位で夫々接続された第１の走査回路によ
り、リセット用ＭＯＳトランジスタのドレインに２値
(ロー状態,ハイ状態の電位)のパルス状の駆動電圧を行
単位で順次印加し、上記複数の画素のリセット用ＭＯＳ
トランジスタのゲートが行単位で夫々接続された第２の
走査回路により、リセット用ＭＯＳトランジスタのゲー
トに３値(ローレベル,第１の電位および第２の電位)の
パルス状の駆動電圧を行単位で順次印加する。これによ
り、マトリクス状に配列された複数の画素の光電変換素
子の電位を行毎に順次リセットすることができる。
【００２９】また、一実施形態の増幅型固体撮像装置
は、上記増幅用ＭＯＳトランジスタと上記画素選択用Ｍ
ＯＳトランジスタが直列に接続され、上記直列に接続さ
れた上記増幅用ＭＯＳトランジスタと上記画素選択用Ｍ
ＯＳトランジスタの両端のうちの一端が接続された信号
線と、上記直列に接続された上記増幅用ＭＯＳトランジ
スタと上記画素選択用ＭＯＳトランジスタの両端のうち
の他端が接続された電源線と、上記画素選択用ＭＯＳト
ランジスタのゲートが行単位で夫々接続され、上記画素
選択用ＭＯＳトランジスタのゲートにパルス状の駆動電
圧を行単位で順次印加する第３の走査回路とを備えたこ
とを特徴としている。
は、上記増幅用ＭＯＳトランジスタと上記画素選択用Ｍ
ＯＳトランジスタが直列に接続され、上記直列に接続さ
れた上記増幅用ＭＯＳトランジスタと上記画素選択用Ｍ
ＯＳトランジスタの両端のうちの一端が接続された信号
線と、上記直列に接続された上記増幅用ＭＯＳトランジ
スタと上記画素選択用ＭＯＳトランジスタの両端のうち
の他端が接続された電源線と、上記画素選択用ＭＯＳト
ランジスタのゲートが行単位で夫々接続され、上記画素
選択用ＭＯＳトランジスタのゲートにパルス状の駆動電
圧を行単位で順次印加する第３の走査回路とを備えたこ
とを特徴としている。
【００３０】上記実施形態の増幅型固体撮像装置によれ
ば、上記電源線に接続された増幅用ＭＯＳトランジスタ
により上記光電変換素子に蓄積された信号電荷を増幅
し、さらに上記画素選択用ＭＯＳトランジスタのゲート
が行単位で夫々接続された第３の走査回路によって、画
素選択用ＭＯＳトランジスタのゲートにパルス状の駆動
電圧を行単位で順次印加することによって、選択されて
オンした画素選択用ＭＯＳトランジスタを介して上記増
幅用ＭＯＳトランジスタにより増幅された信号電荷が上
記信号線に読み出すことができる。
ば、上記電源線に接続された増幅用ＭＯＳトランジスタ
により上記光電変換素子に蓄積された信号電荷を増幅
し、さらに上記画素選択用ＭＯＳトランジスタのゲート
が行単位で夫々接続された第３の走査回路によって、画
素選択用ＭＯＳトランジスタのゲートにパルス状の駆動
電圧を行単位で順次印加することによって、選択されて
オンした画素選択用ＭＯＳトランジスタを介して上記増
幅用ＭＯＳトランジスタにより増幅された信号電荷が上
記信号線に読み出すことができる。
【００３１】
【発明の実施の形態】以下、この発明の増幅型固体撮像
装置を図示の実施の形態により詳細に説明する。 （第１実施形態）図１(A)はこの発明の第１実施形態の
増幅型固体撮像装置の画素の回路構成を示す図であり、
図１(B)は上記画素のポテンシャル関係を示す電位図で
ある。
装置を図示の実施の形態により詳細に説明する。 （第１実施形態）図１(A)はこの発明の第１実施形態の
増幅型固体撮像装置の画素の回路構成を示す図であり、
図１(B)は上記画素のポテンシャル関係を示す電位図で
ある。
【００３２】図１(A)に示すように、上記画素は、増幅
用ＭＯＳトランジスタ１と、リセット用ＭＯＳトランジ
スタ２と、画素選択用ＭＯＳトランジスタ３と、光電変
換素子としてのフォトダイオード４とを有している。
用ＭＯＳトランジスタ１と、リセット用ＭＯＳトランジ
スタ２と、画素選択用ＭＯＳトランジスタ３と、光電変
換素子としてのフォトダイオード４とを有している。
【００３３】上記構成の増幅型固体撮像装置の画素にお
いて、図１(B)に示すように、リセット用ＭＯＳトラン
ジスタ２のゲート電位は３段階に変化させる。すなわ
ち、上記リセット用ＭＯＳトランジスタ２のゲート電位
がローレベルのときのゲート下チャネル電位をφRL、上
記リセット用ＭＯＳトランジスタ２のゲート電位がハイ
レベル１のときのゲート下チャネル電位をφRH1とし、
上記リセット用ＭＯＳトランジスタ２のゲート電位がハ
イレベル２(＞ハイレベル１)のときのゲート下チャネル
電位をφRH2とする。ここで、 φRH2−φRH1 ＝ △φ とする。また、リセット用ＭＯＳトランジスタ２のドレ
イン電位を２段階に変化させる。すなわち、上記リセッ
ト用ＭＯＳトランジスタ２のドレインのハイレベル時の
電位を電源電圧ＶDD、ローレベル時の電位をＶLとす
る。ここで、電源電圧ＶDDはゲート下チャネル電位φ
RH1より高い電位、ＶLはゲート下チャネル電位φRH1よ
り低い電位とする。この発明の特徴は、フォトダイオー
ド４に対するリセット動作を３段階で行うことにある。
以下、そのリセット動作について説明する。
いて、図１(B)に示すように、リセット用ＭＯＳトラン
ジスタ２のゲート電位は３段階に変化させる。すなわ
ち、上記リセット用ＭＯＳトランジスタ２のゲート電位
がローレベルのときのゲート下チャネル電位をφRL、上
記リセット用ＭＯＳトランジスタ２のゲート電位がハイ
レベル１のときのゲート下チャネル電位をφRH1とし、
上記リセット用ＭＯＳトランジスタ２のゲート電位がハ
イレベル２(＞ハイレベル１)のときのゲート下チャネル
電位をφRH2とする。ここで、 φRH2−φRH1 ＝ △φ とする。また、リセット用ＭＯＳトランジスタ２のドレ
イン電位を２段階に変化させる。すなわち、上記リセッ
ト用ＭＯＳトランジスタ２のドレインのハイレベル時の
電位を電源電圧ＶDD、ローレベル時の電位をＶLとす
る。ここで、電源電圧ＶDDはゲート下チャネル電位φ
RH1より高い電位、ＶLはゲート下チャネル電位φRH1よ
り低い電位とする。この発明の特徴は、フォトダイオー
ド４に対するリセット動作を３段階で行うことにある。
以下、そのリセット動作について説明する。
【００３４】まず、リセット用ＭＯＳトランジスタ２の
ゲートを第１の電位としてのハイレベル１(このとき、
ゲート下チャネル電位＝φRH1)としておいて、リセット
ドレイン電位をＶLに低下させ、フォトダイオード４を
ＶLにハードリセットする(第１の期間)。
ゲートを第１の電位としてのハイレベル１(このとき、
ゲート下チャネル電位＝φRH1)としておいて、リセット
ドレイン電位をＶLに低下させ、フォトダイオード４を
ＶLにハードリセットする(第１の期間)。
【００３５】次に、リセット用ＭＯＳトランジスタ２の
ゲートをハイレベル１のまま、リセットドレイン電位を
電源電圧ＶDDに戻し、フォトダイオード４をゲート下チ
ャネル電位φRH1付近のサブスレッショルド領域にソフ
トリセットする(第２の期間)。
ゲートをハイレベル１のまま、リセットドレイン電位を
電源電圧ＶDDに戻し、フォトダイオード４をゲート下チ
ャネル電位φRH1付近のサブスレッショルド領域にソフ
トリセットする(第２の期間)。
【００３６】最後に、リセットドレイン電位は電源電圧
ＶDDのまま、リセット用ＭＯＳトランジスタ２のゲート
をハイレベル２(このとき、ゲート下チャネル電位＝φ
RH2＝φRH1＋△φ)に変化させ、第２のソフトリセット
動作を行う(第３の期間)。この第３の期間でリセット用
ＭＯＳトランジスタのゲート電位を△φだけ高めたこと
は、実効的にフォトダイオード４に、 △Ｑ＝△φ・Ｃp で表される電荷△Ｑを注入したことと同じであり、その
後直ちに過剰電荷の放出が始まる。すなわち、上記第３
の期間では、少量の電荷注入後、ソフトリセット動作を
行ったことに相当する。なお、容量Ｃpはフォトダイオ
ード４およびそれに接続する領域の容量であり、以下で
用いる各記号も式１と同様の定義である。
ＶDDのまま、リセット用ＭＯＳトランジスタ２のゲート
をハイレベル２(このとき、ゲート下チャネル電位＝φ
RH2＝φRH1＋△φ)に変化させ、第２のソフトリセット
動作を行う(第３の期間)。この第３の期間でリセット用
ＭＯＳトランジスタのゲート電位を△φだけ高めたこと
は、実効的にフォトダイオード４に、 △Ｑ＝△φ・Ｃp で表される電荷△Ｑを注入したことと同じであり、その
後直ちに過剰電荷の放出が始まる。すなわち、上記第３
の期間では、少量の電荷注入後、ソフトリセット動作を
行ったことに相当する。なお、容量Ｃpはフォトダイオ
ード４およびそれに接続する領域の容量であり、以下で
用いる各記号も式１と同様の定義である。
【００３７】したがって、本動作により発生するノイズ
は次のように表される。以下、説明を容易にするため、 △φ ＝ (ｋＴ／q)／α で表す。α＞２の場合、第２のソフトリセット動作によ
りフォトダイオード４に発生するノイズは、電子数で表
して次式で表される(Bedabrata Pain et al., Analysis
and enhancement of low-light level performance of
photodiode-typeCMOS active pixel imagers operated
with sub-threshold reset, IEEE Workshop on CCDs a
nd Advanced Image Sensors 1999, p.140)。 △Ｎsr2 ＝ √(△φＣp／q) ＝ (√(ｋＴＣp／α))／q ……………… (式３)
は次のように表される。以下、説明を容易にするため、 △φ ＝ (ｋＴ／q)／α で表す。α＞２の場合、第２のソフトリセット動作によ
りフォトダイオード４に発生するノイズは、電子数で表
して次式で表される(Bedabrata Pain et al., Analysis
and enhancement of low-light level performance of
photodiode-typeCMOS active pixel imagers operated
with sub-threshold reset, IEEE Workshop on CCDs a
nd Advanced Image Sensors 1999, p.140)。 △Ｎsr2 ＝ √(△φＣp／q) ＝ (√(ｋＴＣp／α))／q ……………… (式３)
【００３８】上記式３を式２と比べれば、αを２より充
分大きな値にすることにより、この発明では、従来のソ
フトリセット動作より大幅にノイズを低減することが可
能となる。例えば、α＝８とすると、電子数で表したノ
イズは、ハードリセット動作の０.３５倍、ソフトリセ
ット動作の０.５倍にまで低減できる。
分大きな値にすることにより、この発明では、従来のソ
フトリセット動作より大幅にノイズを低減することが可
能となる。例えば、α＝８とすると、電子数で表したノ
イズは、ハードリセット動作の０.３５倍、ソフトリセ
ット動作の０.５倍にまで低減できる。
【００３９】なお、室温においては、
(ｋＴ／q) ＝ ２６ｍＶ
であるから、α＝８の場合、
△φ ＝ ３ｍＶ
となる。この値はゲート下チャネル電位であるから、ゲ
ート電圧に換算して通常のＣＭＯＳプロセスの場合、約
４ｍＶとなる。
ート電圧に換算して通常のＣＭＯＳプロセスの場合、約
４ｍＶとなる。
【００４０】図２は図１(A)に示す画素を用いた増幅型
固体撮像装置の回路構成を示す図である。図２におい
て、１は増幅用ＭＯＳトランジスタ、２は上記増幅用Ｍ
ＯＳトランジスタ１のゲートにソースが接続されたリセ
ット用ＭＯＳトランジスタ、３は上記増幅用ＭＯＳトラ
ンジスタ１のソースにドレインが接続された画素選択用
ＭＯＳトランジスタ、４は上記増幅用ＭＯＳトランジス
タ１のゲートにカソードが接続され、アノードがグラン
ドに接続された光電変換素子としてのフォトダイオード
であり、増幅用ＭＯＳトランジスタ１,リセット用ＭＯ
Ｓトランジスタ２および画素選択用ＭＯＳトランジスタ
３およびフォトダイオード４で画素を構成している。こ
の増幅型固体撮像装置は、マトリクス状に配列された複
数の画素(図２では１つのみを示す)を備えている。上記
増幅用ＭＯＳトランジスタ１,リセット用ＭＯＳトラン
ジスタ２および画素選択用ＭＯＳトランジスタ３は、ｎ
型のＭＯＳトランジスタである。
固体撮像装置の回路構成を示す図である。図２におい
て、１は増幅用ＭＯＳトランジスタ、２は上記増幅用Ｍ
ＯＳトランジスタ１のゲートにソースが接続されたリセ
ット用ＭＯＳトランジスタ、３は上記増幅用ＭＯＳトラ
ンジスタ１のソースにドレインが接続された画素選択用
ＭＯＳトランジスタ、４は上記増幅用ＭＯＳトランジス
タ１のゲートにカソードが接続され、アノードがグラン
ドに接続された光電変換素子としてのフォトダイオード
であり、増幅用ＭＯＳトランジスタ１,リセット用ＭＯ
Ｓトランジスタ２および画素選択用ＭＯＳトランジスタ
３およびフォトダイオード４で画素を構成している。こ
の増幅型固体撮像装置は、マトリクス状に配列された複
数の画素(図２では１つのみを示す)を備えている。上記
増幅用ＭＯＳトランジスタ１,リセット用ＭＯＳトラン
ジスタ２および画素選択用ＭＯＳトランジスタ３は、ｎ
型のＭＯＳトランジスタである。
【００４１】また、５は上記画素選択用ＭＯＳトランジ
スタ３のソースが列毎に接続された複数の信号線(Ｖsig
(j))、６は上記増幅用ＭＯＳトランジスタ１のドレイン
が列毎に接続され、電源電圧ＶDDに接続された複数の電
源線、７は上記画素選択用ＭＯＳトランジスタ３のゲー
トに接続された画素選択クロックライン、８は上記リセ
ット用ＭＯＳトランジスタ２のドレインが行毎に接続さ
れた複数のリセットドレインライン(リセットドレイン
電位ＶＰ(i))、９は上記リセット用ＭＯＳトランジスタ
２のゲートが行毎に接続された複数のリセットゲートラ
イン(リセットゲート電位ＲＳ(i))である。図２では、
上記信号線５,電源線６,リセットドレインライン８およ
びリセットゲートライン９を１つのみ示している。
スタ３のソースが列毎に接続された複数の信号線(Ｖsig
(j))、６は上記増幅用ＭＯＳトランジスタ１のドレイン
が列毎に接続され、電源電圧ＶDDに接続された複数の電
源線、７は上記画素選択用ＭＯＳトランジスタ３のゲー
トに接続された画素選択クロックライン、８は上記リセ
ット用ＭＯＳトランジスタ２のドレインが行毎に接続さ
れた複数のリセットドレインライン(リセットドレイン
電位ＶＰ(i))、９は上記リセット用ＭＯＳトランジスタ
２のゲートが行毎に接続された複数のリセットゲートラ
イン(リセットゲート電位ＲＳ(i))である。図２では、
上記信号線５,電源線６,リセットドレインライン８およ
びリセットゲートライン９を１つのみ示している。
【００４２】上記リセットドレインライン８の一端に、
ＭＯＳトランジスタ１３,１４により構成されるインバ
ータの出力を接続し、そのインバータに信号／ＲＳo(i)
が入力される。このインバータは、ソースが接地された
ｎ型のＭＯＳトランジスタ１４のドレインとｐ型のＭＯ
Ｓトランジスタ１３のドレインとを接続し、ＭＯＳトラ
ンジスタ１３,１４のゲートを共通接続している。上記
ｐ型のＭＯＳトランジスタ１３のソースに抵抗Ｒ1の一
端を接続し、抵抗Ｒ1の他端に電源電圧ＶDDを接続して
いる。さらに、上記抵抗Ｒ1の一端に抵抗Ｒ2の一端を接
続し、その抵抗Ｒ2の他端にｎ型のＭＯＳトランジスタ
１５のドレインを接続すると共に、ＭＯＳトランジスタ
１５のソースを接地している。そして、上記ＭＯＳトラ
ンジスタ１５のゲートにクロックφRを入力している。
ＭＯＳトランジスタ１３,１４により構成されるインバ
ータの出力を接続し、そのインバータに信号／ＲＳo(i)
が入力される。このインバータは、ソースが接地された
ｎ型のＭＯＳトランジスタ１４のドレインとｐ型のＭＯ
Ｓトランジスタ１３のドレインとを接続し、ＭＯＳトラ
ンジスタ１３,１４のゲートを共通接続している。上記
ｐ型のＭＯＳトランジスタ１３のソースに抵抗Ｒ1の一
端を接続し、抵抗Ｒ1の他端に電源電圧ＶDDを接続して
いる。さらに、上記抵抗Ｒ1の一端に抵抗Ｒ2の一端を接
続し、その抵抗Ｒ2の他端にｎ型のＭＯＳトランジスタ
１５のドレインを接続すると共に、ＭＯＳトランジスタ
１５のソースを接地している。そして、上記ＭＯＳトラ
ンジスタ１５のゲートにクロックφRを入力している。
【００４３】上記ＭＯＳトランジスタ１１〜１５および
抵抗Ｒ1,Ｒ2で制御手段を構成している。
抵抗Ｒ1,Ｒ2で制御手段を構成している。
【００４４】上記リセットドレイン電位ＶＰ(i)は、Ｍ
ＯＳトランジスタ１１,１２およびパルスＶＰo(i)によ
り、電源電圧ＶDDおよびＶLに切り替えられる。すなわ
ち、パルスＶＰo(i)がローレベルのとき、ＭＯＳトラン
ジスタ１１がオン,ＭＯＳトランジスタ１２がオフとな
って、リセットドレイン電位ＶＰ(i)は電源電圧ＶDDと
なる。上記パルスＶＰo(i)がハイレベルのときは、ＭＯ
Ｓトランジスタ１２がオン,ＭＯＳトランジスタ１１が
オフとなって、リセットドレイン電位ＶＰ(i)はＶ Lとな
る。
ＯＳトランジスタ１１,１２およびパルスＶＰo(i)によ
り、電源電圧ＶDDおよびＶLに切り替えられる。すなわ
ち、パルスＶＰo(i)がローレベルのとき、ＭＯＳトラン
ジスタ１１がオン,ＭＯＳトランジスタ１２がオフとな
って、リセットドレイン電位ＶＰ(i)は電源電圧ＶDDと
なる。上記パルスＶＰo(i)がハイレベルのときは、ＭＯ
Ｓトランジスタ１２がオン,ＭＯＳトランジスタ１１が
オフとなって、リセットドレイン電位ＶＰ(i)はＶ Lとな
る。
【００４５】他方、リセットゲートライン９(リセット
ゲート電位ＲＳ(i))は、ＭＯＳトランジスタ１３,１４
により構成されるインバータにより信号／ＲＳo(i)の反
転信号が印加される。ここで、インバータの電源は、Ｍ
ＯＳトランジスタ１５のゲートに印加されるクロックφ
Rがローレベルのときは電源電圧ＶDDとなるが、クロッ
クφRがハイレベルのときは、電源電圧ＶDDが抵抗Ｒ1と
抵抗Ｒ2で分圧されて、以下の電圧に低下する。
ゲート電位ＲＳ(i))は、ＭＯＳトランジスタ１３,１４
により構成されるインバータにより信号／ＲＳo(i)の反
転信号が印加される。ここで、インバータの電源は、Ｍ
ＯＳトランジスタ１５のゲートに印加されるクロックφ
Rがローレベルのときは電源電圧ＶDDとなるが、クロッ
クφRがハイレベルのときは、電源電圧ＶDDが抵抗Ｒ1と
抵抗Ｒ2で分圧されて、以下の電圧に低下する。
【００４６】
ＶDD−△Ｖ ＝ ＶDD・Ｒ2／(Ｒ1＋Ｒ2) ……………… (式４)
例えば、
Ｒ1／Ｒ2 ＝ １／７５０
とすると、ＶDD＝３Ｖのとき、△Ｖ＝４ｍＶとなる。こ
れは、図１で説明した場合の例に相当する。なお、ＭＯ
Ｓトランジスタ１５のオン抵抗は、抵抗Ｒ2より充分低
い値とする。
れは、図１で説明した場合の例に相当する。なお、ＭＯ
Ｓトランジスタ１５のオン抵抗は、抵抗Ｒ2より充分低
い値とする。
【００４７】この場合の動作を図３のタイミングチャー
トに示している。図３において、(a)は信号ＴＸ(i)、
(b)は信号ＲＳo(i)、(c)はリセットゲート電位ＲＳ
(i)、(d)はパルスＶＰo(i)、(e)はリセットドレイン電
位ＶＰ(i)、(f)はクロックφRであり、(g)は信号ＴＸ(i
+1)、(h)は信号ＲＳo(i+1)、(i)はリセットゲート電位
ＲＳ(i+1)、(j)はパルスＶＰo(i+1)、(k)はリセットド
レイン電位ＶＰ(i+1)である。図３(a)〜(e)はｉ番目の
行の１水平走査期間におけるリセット動作タイミングを
示し、図３(g)〜(k)はｉ+1番目の行の１水平走査期間に
おけるリセット動作タイミングを示している。
トに示している。図３において、(a)は信号ＴＸ(i)、
(b)は信号ＲＳo(i)、(c)はリセットゲート電位ＲＳ
(i)、(d)はパルスＶＰo(i)、(e)はリセットドレイン電
位ＶＰ(i)、(f)はクロックφRであり、(g)は信号ＴＸ(i
+1)、(h)は信号ＲＳo(i+1)、(i)はリセットゲート電位
ＲＳ(i+1)、(j)はパルスＶＰo(i+1)、(k)はリセットド
レイン電位ＶＰ(i+1)である。図３(a)〜(e)はｉ番目の
行の１水平走査期間におけるリセット動作タイミングを
示し、図３(g)〜(k)はｉ+1番目の行の１水平走査期間に
おけるリセット動作タイミングを示している。
【００４８】図３に示すように、リセットゲート電位Ｒ
Ｓ(i)がハイレベルとなるリセット期間(Ｔ1＋Ｔ2＋Ｔ3)
において、その第１の期間Ｔ1では、リセットゲート電
位ＲＳ(i)が第１の電位としての(ＶDD−△Ｖ)にされる
と共に、リセットドレイン電位ＶＰ(i)はＶLとなり、 ＶL ＜ φRH1 とすることにより、フォトダイオード４が電位ＶLにリ
セットされる。すなわち、ハードリセット動作が行われ
る。
Ｓ(i)がハイレベルとなるリセット期間(Ｔ1＋Ｔ2＋Ｔ3)
において、その第１の期間Ｔ1では、リセットゲート電
位ＲＳ(i)が第１の電位としての(ＶDD−△Ｖ)にされる
と共に、リセットドレイン電位ＶＰ(i)はＶLとなり、 ＶL ＜ φRH1 とすることにより、フォトダイオード４が電位ＶLにリ
セットされる。すなわち、ハードリセット動作が行われ
る。
【００４９】次いで、第２の期間Ｔ2では、リセットゲ
ート電位ＲＳ(i)が(ＶDD−△Ｖ)に保持されると共に、
リセットドレイン電位ＶＰ(i)が電源電圧ＶDDとなり、 ＶDD ＞ φRH とすることにより、第１のソフトリセット動作が行われ
る。
ート電位ＲＳ(i)が(ＶDD−△Ｖ)に保持されると共に、
リセットドレイン電位ＶＰ(i)が電源電圧ＶDDとなり、 ＶDD ＞ φRH とすることにより、第１のソフトリセット動作が行われ
る。
【００５０】さらに、第３の期間Ｔ3では、リセットド
レイン電位ＶＰ(i)が電源電圧ＶDDに保持されると共
に、リセットゲート電位ＲＳ(i)が第２の電位としての
電源電圧ＶDDになり、前の状態から△Ｖだけ高められ、
少量の電荷注入と第２のソフトリセット動作が行われ
る。△Ｖ＝４ｍＶ程度とすれば、図１で説明したよう
に、本動作により発生するノイズは電子数で表して、ハ
ードリセット動作の０.３５倍、ソフトリセット動作の
０.５倍にまで低減することができる。
レイン電位ＶＰ(i)が電源電圧ＶDDに保持されると共
に、リセットゲート電位ＲＳ(i)が第２の電位としての
電源電圧ＶDDになり、前の状態から△Ｖだけ高められ、
少量の電荷注入と第２のソフトリセット動作が行われ
る。△Ｖ＝４ｍＶ程度とすれば、図１で説明したよう
に、本動作により発生するノイズは電子数で表して、ハ
ードリセット動作の０.３５倍、ソフトリセット動作の
０.５倍にまで低減することができる。
【００５１】したがって、この第１実施形態の増幅型固
体撮像装置によれば、簡単な構成でリセットノイズを大
幅に低減することができる。
体撮像装置によれば、簡単な構成でリセットノイズを大
幅に低減することができる。
【００５２】（第２実施形態）図４はこの発明の第２実
施形態の２次元増幅型固体撮像装置の要部の回路構成を
示す図である。この増幅型固体撮像装置の画素の構成
は、第１実施形態の増幅型固体撮像装置の画素と同じ構
成をしている。
施形態の２次元増幅型固体撮像装置の要部の回路構成を
示す図である。この増幅型固体撮像装置の画素の構成
は、第１実施形態の増幅型固体撮像装置の画素と同じ構
成をしている。
【００５３】図４において、１０１は増幅用ＭＯＳトラ
ンジスタ、１０２はリセット用ＭＯＳトランジスタ、１
０３は画素選択用ＭＯＳトランジスタ、１０４は光電変
換素子としてのフォトダイオード、１０５は信号線、１
０６は電源線、１０７は画素選択クロックライン、１０
８はリセットクロックライン、１０９はリセットドレイ
ン用電源ラインである。
ンジスタ、１０２はリセット用ＭＯＳトランジスタ、１
０３は画素選択用ＭＯＳトランジスタ、１０４は光電変
換素子としてのフォトダイオード、１０５は信号線、１
０６は電源線、１０７は画素選択クロックライン、１０
８はリセットクロックライン、１０９はリセットドレイ
ン用電源ラインである。
【００５４】上記画素選択用ＭＯＳトランジスタ１０３
のゲートは、画素選択クロックライン１０７を介して第
３の走査回路としての垂直走査回路(Ｉ)１２１により駆
動される。また、上記リセット用ＭＯＳトランジスタ１
０２のゲートは、リセットクロックライン１０８を介し
て第２の走査回路としての垂直走査回路(II)１２２によ
り駆動される。さらに、上記リセット用ＭＯＳトランジ
スタ１０２のドレインは、リセットドレイン用電源ライ
ン１０９を介して第１の走査回路としての垂直走査回路
(III)１２３により駆動される。上記垂直走査回路(II)
１２２と垂直走査回路(III)１２３で制御手段を構成し
ている。
のゲートは、画素選択クロックライン１０７を介して第
３の走査回路としての垂直走査回路(Ｉ)１２１により駆
動される。また、上記リセット用ＭＯＳトランジスタ１
０２のゲートは、リセットクロックライン１０８を介し
て第２の走査回路としての垂直走査回路(II)１２２によ
り駆動される。さらに、上記リセット用ＭＯＳトランジ
スタ１０２のドレインは、リセットドレイン用電源ライ
ン１０９を介して第１の走査回路としての垂直走査回路
(III)１２３により駆動される。上記垂直走査回路(II)
１２２と垂直走査回路(III)１２３で制御手段を構成し
ている。
【００５５】また、上記信号線１０５に、定電流負荷と
なるＭＯＳトランジスタ１３０(ゲートバイアス電圧
ＶG)を接続すると共に、その信号線１０５の電圧は、ア
ンプ(増幅用ＭＯＳトランジスタ)１３１およびＭＯＳト
ランジスタ１３２を介して水平信号線１３６に読み出さ
れる。上記ＭＯＳトランジスタ１３２は、水平クロック
ライン１３５を介して水平走査回路１３４により駆動さ
れる。また、上記水平信号線１３６に、定電流負荷とな
るＭＯＳトランジスタ１３３(ゲートバイアス電圧ＶL2)
を接続すると共に、その水平信号線１３６の電圧はアン
プ３７により増幅されて信号ＯＳとして出力される。
なるＭＯＳトランジスタ１３０(ゲートバイアス電圧
ＶG)を接続すると共に、その信号線１０５の電圧は、ア
ンプ(増幅用ＭＯＳトランジスタ)１３１およびＭＯＳト
ランジスタ１３２を介して水平信号線１３６に読み出さ
れる。上記ＭＯＳトランジスタ１３２は、水平クロック
ライン１３５を介して水平走査回路１３４により駆動さ
れる。また、上記水平信号線１３６に、定電流負荷とな
るＭＯＳトランジスタ１３３(ゲートバイアス電圧ＶL2)
を接続すると共に、その水平信号線１３６の電圧はアン
プ３７により増幅されて信号ＯＳとして出力される。
【００５６】上記リセットクロックライン１０８には、
図３に示すように、ＶDDと(ＶDD−△Ｖ)およびローレベ
ルからなる３値パルスのリセットゲート電位ＲＳ(i)が
印加され、それを駆動する垂直走査回路(III)１２３に
は、図２に示すように、３値パルス発生機能が付加され
ている。
図３に示すように、ＶDDと(ＶDD−△Ｖ)およびローレベ
ルからなる３値パルスのリセットゲート電位ＲＳ(i)が
印加され、それを駆動する垂直走査回路(III)１２３に
は、図２に示すように、３値パルス発生機能が付加され
ている。
【００５７】また、上記リセットドレインライン１０９
には、図３に示すように、ＶLとＶD Dからなる２値パル
スのリセットドレイン電位ＶＰ(i)が印加され、それを
駆動する垂直走査回路(II)１２２には、図２に示すよう
に、２値パルス発生機能が付加されている。
には、図３に示すように、ＶLとＶD Dからなる２値パル
スのリセットドレイン電位ＶＰ(i)が印加され、それを
駆動する垂直走査回路(II)１２２には、図２に示すよう
に、２値パルス発生機能が付加されている。
【００５８】上記構成の増幅型固体撮像装置は、第１実
施形態の増幅型固体撮像装置と同様の作用,効果を有し
ている。
施形態の増幅型固体撮像装置と同様の作用,効果を有し
ている。
【００５９】この第２実施形態では、リセット用ＭＯＳ
トランジスタ１０２のドレインと増幅用ＭＯＳトランジ
スタ１０１のドレインとは別に配線されている。上記増
幅用ＭＯＳトランジスタ１０１は行単位で駆動されるか
ら、この増幅用ＭＯＳトランジスタ１０１のドレインを
水平方向に接続した場合には、行単位の電源線に駆動電
流が集中し、配線抵抗の影響が信号に出る可能性があ
る。これに対して、図４に示す構成の場合は、増幅用Ｍ
ＯＳトランジスタ１０１のドレインは列単位で垂直方向
に接続され、駆動電流の集中を避けることができる。他
方、リセット用ＭＯＳトランジスタ１０２のドレインに
流れる電流は、受光部(フォトダイオード１０４)電荷の
放電と容量の充放電の電流であるために小さく、リセッ
ト用ＭＯＳトランジスタ１０２のドレインを水平方向に
接続しても問題はない。
トランジスタ１０２のドレインと増幅用ＭＯＳトランジ
スタ１０１のドレインとは別に配線されている。上記増
幅用ＭＯＳトランジスタ１０１は行単位で駆動されるか
ら、この増幅用ＭＯＳトランジスタ１０１のドレインを
水平方向に接続した場合には、行単位の電源線に駆動電
流が集中し、配線抵抗の影響が信号に出る可能性があ
る。これに対して、図４に示す構成の場合は、増幅用Ｍ
ＯＳトランジスタ１０１のドレインは列単位で垂直方向
に接続され、駆動電流の集中を避けることができる。他
方、リセット用ＭＯＳトランジスタ１０２のドレインに
流れる電流は、受光部(フォトダイオード１０４)電荷の
放電と容量の充放電の電流であるために小さく、リセッ
ト用ＭＯＳトランジスタ１０２のドレインを水平方向に
接続しても問題はない。
【００６０】また、上記第２実施形態では、リセット用
ＭＯＳトランジスタ１０２のドレインと増幅用ＭＯＳト
ランジスタ１０１のドレインとは別に配線したが、この
発明はこれに限定されるものではない。上記増幅用ＭＯ
Ｓトランジスタ１０１に電流が流れるのは、図３におい
て画素選択用トランジスタ１０３がオンとなる期間、す
なわち信号ＴＸ(i)がハイレベルの期間であるから、リ
セットドレイン電位ＶＰ(i)によって兼ねることは可能
である。したがって、行単位の電源線１０６に増幅用Ｍ
ＯＳトランジスタ１０１の駆動電流が集中しても、配線
抵抗の影響が出ないようにすれば、図示しないが、増幅
用ＭＯＳトランジスタおよびリセット用ＭＯＳトランジ
スタのドレインを共通接続し、垂直走査回路(III)から
のリセットドレイン電位ＶＰ(i)等が印加されるように
してもよい。
ＭＯＳトランジスタ１０２のドレインと増幅用ＭＯＳト
ランジスタ１０１のドレインとは別に配線したが、この
発明はこれに限定されるものではない。上記増幅用ＭＯ
Ｓトランジスタ１０１に電流が流れるのは、図３におい
て画素選択用トランジスタ１０３がオンとなる期間、す
なわち信号ＴＸ(i)がハイレベルの期間であるから、リ
セットドレイン電位ＶＰ(i)によって兼ねることは可能
である。したがって、行単位の電源線１０６に増幅用Ｍ
ＯＳトランジスタ１０１の駆動電流が集中しても、配線
抵抗の影響が出ないようにすれば、図示しないが、増幅
用ＭＯＳトランジスタおよびリセット用ＭＯＳトランジ
スタのドレインを共通接続し、垂直走査回路(III)から
のリセットドレイン電位ＶＰ(i)等が印加されるように
してもよい。
【００６１】なお、上記第１,第２実施形態では、複数
の画素をマトリクス状に配列した増幅型固体撮像装置に
ついて説明したが、画素配列はこれに限らないのは勿論
である。
の画素をマトリクス状に配列した増幅型固体撮像装置に
ついて説明したが、画素配列はこれに限らないのは勿論
である。
【００６２】
【発明の効果】以上より明らかなように、この発明の増
幅型固体撮像装置によれば、ハードリセット動作と、そ
れに続く第１のソフトリセット動作の後に、少量の電荷
注入と第２のソフトリセット動作を行うことにより、リ
セットノイズを大幅に低減することができる。以上によ
り、この発明は、高性能イメージセンサの形成に極めて
有用となる。
幅型固体撮像装置によれば、ハードリセット動作と、そ
れに続く第１のソフトリセット動作の後に、少量の電荷
注入と第２のソフトリセット動作を行うことにより、リ
セットノイズを大幅に低減することができる。以上によ
り、この発明は、高性能イメージセンサの形成に極めて
有用となる。
【図１】 図１(A)はこの発明の第１実施形態の増幅型
固体撮像装置の画素の回路構成を示す図であり、図１
(B)は上記画素のポテンシャル関係を示す電位図であ
る。
固体撮像装置の画素の回路構成を示す図であり、図１
(B)は上記画素のポテンシャル関係を示す電位図であ
る。
【図２】 図２は上記増幅型固体撮像装置の要部の回路
構成を示す図である。
構成を示す図である。
【図３】 図３は上記増幅型固体撮像装置の駆動パルス
のタイミングチャートである。
のタイミングチャートである。
【図４】 図４はこの発明の第２実施形態の増幅型固体
撮像装置の要部の回路構成を示す図である。
撮像装置の要部の回路構成を示す図である。
【図５】 図５は従来の増幅型固体撮像装置の回路構成
を示す図である。
を示す図である。
【図６】 図６は上記増幅型固体撮像装置のハードリセ
ット動作時のポテンシャル電位図である。
ット動作時のポテンシャル電位図である。
【図７】 図７は従来の他の増幅型固体撮像装置のソフ
トリセット動作時のポテンシャル電位図である。
トリセット動作時のポテンシャル電位図である。
【図８】 図８は従来の他のもう１つの増幅型固体撮像
装置の回路構成を示す図である。
装置の回路構成を示す図である。
【図９】 図９は上記増幅型固体撮像装置の駆動パルス
のタイミングチャートである。
のタイミングチャートである。
１,１０１…増幅用ＭＯＳトランジスタ、
２,１０２…リセット用ＭＯＳトランジスタ、
３,１０３…画素選択用ＭＯＳトランジスタ、
４,１０４…フォトダイオード、
５,１０５…信号線、
６,１０６…電源線、
７,１０７…画素選択クロックライン、
８,１０８…リセットドレインライン、
９,１０９…リセットゲートライン、
１１〜１５…ＭＯＳトランジスタ、
Ｒ1,Ｒ2…抵抗、
１２１…垂直走査回路(Ｉ)、
１２２…垂直走査回路(II)、
１２３…垂直走査回路(III)、
１３０〜１３３…ＭＯＳトランジスタ、
１３４…水平走査回路、
１３５…水平クロックライン、
１３６…水平信号線、
１３７…アンプ。
Claims (5)
- 【請求項１】 光電変換素子と、上記光電変換素子に蓄
積された信号電荷を増幅する信号増幅用ＭＯＳトランジ
スタと、上記光電変換素子に蓄積された信号電荷をリセ
ットするためのリセット用ＭＯＳトランジスタと、上記
信号増幅用ＭＯＳトランジスタにより増幅された信号を
選択する画素選択用ＭＯＳトランジスタとを有する画素
が複数配列された増幅型固体撮像装置であって、 上記リセット用ＭＯＳトランジスタをオンするリセット
期間が第１の期間,第２の期間および第３の期間の３つ
の期間からなり、 上記第１の期間において上記リセット用ＭＯＳトランジ
スタのドレイン電位をロー状態にすると共に上記リセッ
ト用ＭＯＳトランジスタのゲート電位を第１の電位と
し、上記第２の期間において上記リセット用ＭＯＳトラ
ンジスタのドレイン電位をハイ状態にすると共に上記リ
セット用ＭＯＳトランジスタのゲート電位を上記第１の
電位のままとし、上記第３の期間において上記リセット
用ＭＯＳトランジスタのドレイン電位をハイ状態のまま
上記リセット用ＭＯＳトランジスタのゲート電位を上記
第１の電位より所定電圧高い第２の電位とする制御手段
を備えたことを特徴とする増幅型固体撮像装置。 - 【請求項２】 請求項１に記載の増幅型固体撮像装置に
おいて、 上記所定電圧を△Ｖとすると、 △Ｖ ≦ ｋＴ／(２ｑ) (ただし、ｋはボルツマン定数、Ｔは絶対温度、ｑは素
電荷)の条件を満足することを特徴とする増幅型固体撮
像装置。 - 【請求項３】 請求項１に記載の増幅型固体撮像装置に
おいて、 上記リセット用ＭＯＳトランジスタのゲート電位が上記
第１の電位のときの上記リセット用ＭＯＳトランジスタ
のゲート下チャネル電位をφRHとすると、上記リセット
用ＭＯＳトランジスタのドレインのハイ状態のときの電
位が上記リセット用ＭＯＳトランジスタのゲート下チャ
ネル電位φRHより高く、かつ、上記リセット用ＭＯＳト
ランジスタのドレインのロー状態のときの電位が上記リ
セット用ＭＯＳトランジスタのゲート下チャネル電位φ
RHより低いことを特徴とする増幅型固体撮像装置。 - 【請求項４】 請求項１に記載の増幅型固体撮像装置に
おいて、 上記複数の画素がマトリクス状に配列されており、 上記複数の画素のリセット用ＭＯＳトランジスタのドレ
インが行単位で夫々接続され、上記リセット用ＭＯＳト
ランジスタのドレインに２値のパルス状の駆動電圧を行
単位で順次印加する第１の走査回路と、 上記複数の画素のリセット用ＭＯＳトランジスタのゲー
トが行単位で夫々接続され、上記リセット用ＭＯＳトラ
ンジスタのゲートに３値のパルス状の駆動電圧を行単位
で順次印加する第２の走査回路とを備えたことを特徴と
する増幅型固体撮像装置。 - 【請求項５】 請求項４に記載の増幅型固体撮像装置に
おいて、 上記増幅用ＭＯＳトランジスタと上記画素選択用ＭＯＳ
トランジスタが直列に接続され、 上記直列に接続された上記増幅用ＭＯＳトランジスタと
上記画素選択用ＭＯＳ トランジスタの両端のうちの一端が接続された信号線
と、上記直列に接続された上記増幅用ＭＯＳトランジス
タと上記画素選択用ＭＯＳトランジスタの両端のうちの
他端が接続された電源線と、 上記画素選択用ＭＯＳトランジスタのゲートが行単位で
夫々接続され、上記画素選択用ＭＯＳトランジスタのゲ
ートにパルス状の駆動電圧を行単位で順次印加する第３
の走査回路とを備えたことを特徴とする増幅型固体撮像
装置。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002020302A JP3921093B2 (ja) | 2002-01-29 | 2002-01-29 | 増幅型固体撮像装置 |
| KR10-2003-0005573A KR100496171B1 (ko) | 2002-01-29 | 2003-01-28 | 증폭형 고체 촬상장치 |
| US10/353,397 US7283168B2 (en) | 2002-01-29 | 2003-01-29 | Amplification type solid-state image pickup having a three stage reset period for a pixel |
| TW092101965A TW595217B (en) | 2002-01-29 | 2003-01-29 | Amplification type solid-state image pickup device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2002020302A JP3921093B2 (ja) | 2002-01-29 | 2002-01-29 | 増幅型固体撮像装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2003224777A true JP2003224777A (ja) | 2003-08-08 |
| JP3921093B2 JP3921093B2 (ja) | 2007-05-30 |
Family
ID=27606272
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2002020302A Expired - Fee Related JP3921093B2 (ja) | 2002-01-29 | 2002-01-29 | 増幅型固体撮像装置 |
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|---|---|
| US (1) | US7283168B2 (ja) |
| JP (1) | JP3921093B2 (ja) |
| KR (1) | KR100496171B1 (ja) |
| TW (1) | TW595217B (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051784A (ja) * | 2003-07-29 | 2005-02-24 | Agilent Technol Inc | アクティブピクセルセンサ用の回路 |
| JP2008306439A (ja) * | 2007-06-07 | 2008-12-18 | Konica Minolta Holdings Inc | 撮像素子および撮像装置 |
| KR100890152B1 (ko) * | 2006-12-22 | 2009-03-20 | 매그나칩 반도체 유한회사 | Ｃｍｏｓ 이미지 센서를 위한, 작은 크기, 높은 이득 및낮은 노이즈의 픽셀 |
| KR101156445B1 (ko) * | 2010-05-14 | 2012-06-18 | 삼성모바일디스플레이주식회사 | 광검출 픽셀의 구동방법 및 이 광검출 픽셀을 포함하는 엑스레이 검출기의 구동방법 |
| JP2017120973A (ja) * | 2015-12-28 | 2017-07-06 | ルネサスエレクトロニクス株式会社 | 撮像素子 |
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|---|---|---|---|---|
| US8063963B2 (en) * | 1998-02-09 | 2011-11-22 | On Semiconductor Image Sensor | Imaging device having a pixel structure with high dynamic range read-out signal |
| US6795117B2 (en) * | 2001-11-06 | 2004-09-21 | Candela Microsystems, Inc. | CMOS image sensor with noise cancellation |
| ATE428266T1 (de) * | 2003-01-08 | 2009-04-15 | Cypress Semiconductor Corp | Aktiver cmos-pixel mit hard- und soft-reset |
| JP4355148B2 (ja) * | 2003-02-28 | 2009-10-28 | パナソニック株式会社 | 固体撮像装置の駆動方法 |
| US7012238B2 (en) * | 2003-07-02 | 2006-03-14 | Sharp Kabushiki Kaisha | Amplification-type solid-state image pickup device incorporating plurality of arrayed pixels with amplification function |
| US7944020B1 (en) | 2006-12-22 | 2011-05-17 | Cypress Semiconductor Corporation | Reverse MIM capacitor |
| JP5661260B2 (ja) * | 2009-07-16 | 2015-01-28 | キヤノン株式会社 | 固体撮像装置及びその駆動方法 |
| JP5538876B2 (ja) * | 2009-12-25 | 2014-07-02 | キヤノン株式会社 | 固体撮像装置 |
| WO2011089903A1 (en) | 2010-01-25 | 2011-07-28 | Panasonic Corporation | A method for immobilizing protein a on a self-assembled monolayer |
| WO2012029202A1 (en) | 2010-08-30 | 2012-03-08 | Panasonic Corporation | A method for immobilizing streptavidin on a self-assembled monolayer |
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|---|---|---|---|---|
| US6882367B1 (en) * | 2000-02-29 | 2005-04-19 | Foveon, Inc. | High-sensitivity storage pixel sensor having auto-exposure detection |
| US7042507B2 (en) * | 2000-07-05 | 2006-05-09 | Minolta Co., Ltd. | Digital camera, pixel data read-out control apparatus and method, blur-detection apparatus and method |
| US6864920B1 (en) * | 2001-08-24 | 2005-03-08 | Eastman Kodak Company | High voltage reset method for increasing the dynamic range of a CMOS image sensor |
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- 2003-01-29 US US10/353,397 patent/US7283168B2/en not_active Expired - Fee Related
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005051784A (ja) * | 2003-07-29 | 2005-02-24 | Agilent Technol Inc | アクティブピクセルセンサ用の回路 |
| JP4547666B2 (ja) * | 2003-07-29 | 2010-09-22 | マイクロン テクノロジー， インク． | アクティブピクセルセンサ用の回路 |
| US7973847B2 (en) | 2003-07-29 | 2011-07-05 | Aptina Imaging Corporation | Circuit for an active pixel |
| KR100890152B1 (ko) * | 2006-12-22 | 2009-03-20 | 매그나칩 반도체 유한회사 | Ｃｍｏｓ 이미지 센서를 위한, 작은 크기, 높은 이득 및낮은 노이즈의 픽셀 |
| US7940319B2 (en) | 2006-12-22 | 2011-05-10 | Crosstek Capital, LLC | Image sensor pixel without addressing transistor and method of addressing same |
| US8558931B2 (en) | 2006-12-22 | 2013-10-15 | Intellectual Ventures Ii Llc | Method and image sensor pixel without address transistor |
| JP2008306439A (ja) * | 2007-06-07 | 2008-12-18 | Konica Minolta Holdings Inc | 撮像素子および撮像装置 |
| KR101156445B1 (ko) * | 2010-05-14 | 2012-06-18 | 삼성모바일디스플레이주식회사 | 광검출 픽셀의 구동방법 및 이 광검출 픽셀을 포함하는 엑스레이 검출기의 구동방법 |
| US8698089B2 (en) | 2010-05-14 | 2014-04-15 | Samsung Display Co., Ltd. | Photo detecting pixels and X-ray detector including the same |
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