JPH10200817A - 固体撮像装置 - Google Patents
固体撮像装置Info
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- JPH10200817A JPH10200817A JP9001543A JP154397A JPH10200817A JP H10200817 A JPH10200817 A JP H10200817A JP 9001543 A JP9001543 A JP 9001543A JP 154397 A JP154397 A JP 154397A JP H10200817 A JPH10200817 A JP H10200817A
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- mos transistor
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Abstract
(57)【要約】
【課題】 固体撮像装置において、その３値以上の電圧
レベルを出力する回路のスイッチ素子数の低減を図る。 【解決手段】 ３つ以上の電圧レベルを出力する回路を
そのレベルの数と同じ数のスイッチ素子で構成する。
レベルを出力する回路のスイッチ素子数の低減を図る。 【解決手段】 ３つ以上の電圧レベルを出力する回路を
そのレベルの数と同じ数のスイッチ素子で構成する。
Description
【０００１】
【発明の属する技術分野】本発明は、３つの電圧レベル
（３値）ないしはそれ以上の電圧レベルを出力する回路
を有する固体撮像装置に関する。
（３値）ないしはそれ以上の電圧レベルを出力する回路
を有する固体撮像装置に関する。
【０００２】
【従来の技術】固体撮像装置として、例えば入射光によ
り光電変換を行い、光電変換により得られた信号電荷を
蓄積し、蓄積した電荷量に応じてチャネル電流を変調す
る機能を持つ画素例えば画素ＭＯＳトランジスタで構成
された増幅型固体撮像装置が提案されている。
り光電変換を行い、光電変換により得られた信号電荷を
蓄積し、蓄積した電荷量に応じてチャネル電流を変調す
る機能を持つ画素例えば画素ＭＯＳトランジスタで構成
された増幅型固体撮像装置が提案されている。
【０００３】
【発明が解決しようとする課題】この増幅型固体撮像素
子においては、暗電流をできるだけ低減させることが望
まれている。暗電流には２つの原因があり、１つは画素
ＭＯＳトランジスタでのホットキャリアの生成、もう１
つは画素ＭＯＳトランジスタのゲート部界面、即ちゲー
ト絶縁膜と半導体表面との界面での電子・ホールペアの
生成である。
子においては、暗電流をできるだけ低減させることが望
まれている。暗電流には２つの原因があり、１つは画素
ＭＯＳトランジスタでのホットキャリアの生成、もう１
つは画素ＭＯＳトランジスタのゲート部界面、即ちゲー
ト絶縁膜と半導体表面との界面での電子・ホールペアの
生成である。
【０００４】増幅型固体撮像素子において、画素ＭＯＳ
トランジスタがオフしているときは画素ＭＯＳトランジ
スタに微小電流が流れず、ホットキャリアの生成はな
い。従ってホットキャリアの生成による暗電流は生じな
い。しかし、電荷蓄積期間（いわゆる受光期間）におい
ては、画素ＭＯＳトランジスタはオフ状態になってお
り、このオフ状態では画素ＭＯＳトランジスタのゲート
部表面に電荷（電子）が注入できず、このため電子・ホ
ールペアが生成し、このうちのホールがセンサ領域に蓄
積されることによって暗電流が増すことになる。
トランジスタがオフしているときは画素ＭＯＳトランジ
スタに微小電流が流れず、ホットキャリアの生成はな
い。従ってホットキャリアの生成による暗電流は生じな
い。しかし、電荷蓄積期間（いわゆる受光期間）におい
ては、画素ＭＯＳトランジスタはオフ状態になってお
り、このオフ状態では画素ＭＯＳトランジスタのゲート
部表面に電荷（電子）が注入できず、このため電子・ホ
ールペアが生成し、このうちのホールがセンサ領域に蓄
積されることによって暗電流が増すことになる。
【０００５】この電子・ホールペアの生成による暗電流
を低減するために、電荷蓄積期間において、ソース及び
ドレインを同電位としてゲート部に高電圧レベルを印加
してゲート部界面に電荷、この例では電子を注入し、ゲ
ート部界面での電子・ホールペアの発生を抑えることが
考えられている。しかし、ソース及びドレインを同じ低
い電圧にしてゲート部に高電圧レベルを印加して、ゲー
ト部界面に電子を注入する時、ソース〜ゲート境界とド
レイン〜ゲート境界における電界の高い部分において、
注入される電子が加速されホットキャリアを生成してし
まい暗電流の発生を招いてしまう。つまり、ゲート部界
面から発生する暗電流を抑圧するために電子を注入しよ
うとすると、逆にホットキャリアによる暗電流が発生し
てしまう事になる。この２つの暗電流の原因を同時に回
避するために、ゲート部界面に電子を注入する際に、ソ
ース〜ゲート境界とドレイン〜ゲート境界における電界
をなるべく小さくするべく、画素の制御電極に与える電
圧を３値にする必要がある。
を低減するために、電荷蓄積期間において、ソース及び
ドレインを同電位としてゲート部に高電圧レベルを印加
してゲート部界面に電荷、この例では電子を注入し、ゲ
ート部界面での電子・ホールペアの発生を抑えることが
考えられている。しかし、ソース及びドレインを同じ低
い電圧にしてゲート部に高電圧レベルを印加して、ゲー
ト部界面に電子を注入する時、ソース〜ゲート境界とド
レイン〜ゲート境界における電界の高い部分において、
注入される電子が加速されホットキャリアを生成してし
まい暗電流の発生を招いてしまう。つまり、ゲート部界
面から発生する暗電流を抑圧するために電子を注入しよ
うとすると、逆にホットキャリアによる暗電流が発生し
てしまう事になる。この２つの暗電流の原因を同時に回
避するために、ゲート部界面に電子を注入する際に、ソ
ース〜ゲート境界とドレイン〜ゲート境界における電界
をなるべく小さくするべく、画素の制御電極に与える電
圧を３値にする必要がある。
【０００６】ところで、通常、垂直走査回路から３値の
電圧レベルを出力するためには、例えば図８に示すよう
に、その各出力段のスイッチ素子（即ちＭＯＳトランジ
スタ）を４つ必要としていた。
電圧レベルを出力するためには、例えば図８に示すよう
に、その各出力段のスイッチ素子（即ちＭＯＳトランジ
スタ）を４つ必要としていた。
【０００７】図８は垂直走査回路の出力段を示し、各出
力段は夫々スイッチ素子として２つのｐチャネルＭＯＳ
トランジスタ（ＰＭＯＳ１及びＰＭＯＳ２）と、２つの
ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ１及びＮＭＯ
Ｓ２）の計４つのＭＯＳトランジスタで構成される。各
ｐチャネルＭＯＳトランジスタＰＭＯＳ１及びＰＭＯＳ
２、ｎチャネルＭＯＳトランジスタＮＭＯＳ１及びＮＭ
ＯＳ２のソース電極は３値の電圧を供給する電源ＶH ，
ＶM ，ＶL に接続され、ドレイン電極は出力に接続さ
れ、ゲート電極は各パルス電圧が印加される。
力段は夫々スイッチ素子として２つのｐチャネルＭＯＳ
トランジスタ（ＰＭＯＳ１及びＰＭＯＳ２）と、２つの
ｎチャネルＭＯＳトランジスタ（ＮＭＯＳ１及びＮＭＯ
Ｓ２）の計４つのＭＯＳトランジスタで構成される。各
ｐチャネルＭＯＳトランジスタＰＭＯＳ１及びＰＭＯＳ
２、ｎチャネルＭＯＳトランジスタＮＭＯＳ１及びＮＭ
ＯＳ２のソース電極は３値の電圧を供給する電源ＶH ，
ＶM ，ＶL に接続され、ドレイン電極は出力に接続さ
れ、ゲート電極は各パルス電圧が印加される。
【０００８】即ち、第１のｎチャネルＭＯＳトランジス
タＮＭＯＳ１のソース電極に低電圧レベルの電源ＶL が
接続され、ゲート電極にパルス電圧φＬN 〔φ
ＬN m-1 ，φＬN m ，φＬN m+1 ，‥‥〕が印加され、
第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２のソー
ス電極及び第１のｐチャネルＭＯＳトランジスタＰＭＯ
Ｓ１のソース電極に共に中間電圧レベルの電源ＶM が接
続され、夫々のゲート電極にパルス電圧φＭN 〔φＭN
m-1 ，φＭN m ，φＭN m+1 ，‥‥〕及びφＭP 〔φＭ
P m-1 ，φＭP m ，φＭP m+1 ，‥‥〕が印加され、第
２のｐチャネルＭＯＳトランジスタＰＭＯＳ２のソース
電極に高電圧レベルの電源ＶH が接続され、ゲート電極
にパルス電圧φＨP 〔φＨP m-1 ，φＨP m ，φＨP
m+1 ，‥‥〕が印加され、各ｎチャネル及びｐチャネル
のＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＰＭＯ
Ｓ１及びＰＭＯＳ２のドレイン電極が出力端ｔ
〔ｔm-1 ，ｔm ，ｔm+1 ，‥‥〕に接続される。この出
力端ｔ1 〔ｔm-1 ，ｔm ，ｔm+1 ，‥‥〕から夫々垂直
走査パルスφＶ〔φＶm-1 ，φＶm ，φＶm+1 ，‥‥〕
が出力される。
タＮＭＯＳ１のソース電極に低電圧レベルの電源ＶL が
接続され、ゲート電極にパルス電圧φＬN 〔φ
ＬN m-1 ，φＬN m ，φＬN m+1 ，‥‥〕が印加され、
第２のｎチャネルＭＯＳトランジスタＮＭＯＳ２のソー
ス電極及び第１のｐチャネルＭＯＳトランジスタＰＭＯ
Ｓ１のソース電極に共に中間電圧レベルの電源ＶM が接
続され、夫々のゲート電極にパルス電圧φＭN 〔φＭN
m-1 ，φＭN m ，φＭN m+1 ，‥‥〕及びφＭP 〔φＭ
P m-1 ，φＭP m ，φＭP m+1 ，‥‥〕が印加され、第
２のｐチャネルＭＯＳトランジスタＰＭＯＳ２のソース
電極に高電圧レベルの電源ＶH が接続され、ゲート電極
にパルス電圧φＨP 〔φＨP m-1 ，φＨP m ，φＨP
m+1 ，‥‥〕が印加され、各ｎチャネル及びｐチャネル
のＭＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２，ＰＭＯ
Ｓ１及びＰＭＯＳ２のドレイン電極が出力端ｔ
〔ｔm-1 ，ｔm ，ｔm+1 ，‥‥〕に接続される。この出
力端ｔ1 〔ｔm-1 ，ｔm ，ｔm+1 ，‥‥〕から夫々垂直
走査パルスφＶ〔φＶm-1 ，φＶm ，φＶm+1 ，‥‥〕
が出力される。
【０００９】この垂直走査回路の動作で３値を出力する
一例として、ｍ行目の出力段について説明する。図９に
示すようなタイミングで、スイッチ素子の各ＭＯＳトラ
ンジスタＰＭＯＳ１，ＰＭＯＳ２，ＮＭＯＳ１及びＮＭ
ＯＳ２のゲート電極にパルス電圧φＨP m ，φＭP m ，
φＭN m ，φＬN m が供給されると、出力端ｔm から３
値の垂直走査パルスφＶm が得られる。
一例として、ｍ行目の出力段について説明する。図９に
示すようなタイミングで、スイッチ素子の各ＭＯＳトラ
ンジスタＰＭＯＳ１，ＰＭＯＳ２，ＮＭＯＳ１及びＮＭ
ＯＳ２のゲート電極にパルス電圧φＨP m ，φＭP m ，
φＭN m ，φＬN m が供給されると、出力端ｔm から３
値の垂直走査パルスφＶm が得られる。
【００１０】垂直走査パルスφＶm に低電圧レベルの値
ＶL が出力される場合は、パルス電圧φＬN m に接続さ
れたＭＯＳトランジスタＮＭＯＳ１のみが導通状態とな
る。中間電圧レベルの値ＶM が出力される場合は、パル
ス電圧φＭP m とφＭN mに夫々接続されたＭＯＳトラ
ンジスタＰＭＯＳ１とＮＭＯＳ２が導通状態になる。高
電圧レベルの値ＶH が出力される場合は、パルス電圧φ
ＨP m に接続されたＭＯＳトランジスタＰＭＯＳ２が導
通状態になる。
ＶL が出力される場合は、パルス電圧φＬN m に接続さ
れたＭＯＳトランジスタＮＭＯＳ１のみが導通状態とな
る。中間電圧レベルの値ＶM が出力される場合は、パル
ス電圧φＭP m とφＭN mに夫々接続されたＭＯＳトラ
ンジスタＰＭＯＳ１とＮＭＯＳ２が導通状態になる。高
電圧レベルの値ＶH が出力される場合は、パルス電圧φ
ＨP m に接続されたＭＯＳトランジスタＰＭＯＳ２が導
通状態になる。
【００１１】このように、３値を出力する垂直走査回路
の場合は、１つの出力段につきスイッチ素子であるＭＯ
Ｓトランジスタを４つ使った構成になっており、素子数
が多いという欠点があり、更にこの出力段を制御するの
に、１つの出力段につきφＨP ，φＭP ，φＭN ，φＬ
N の４つのパルスが必要で、出力段を制御する回路規模
も大きくなってしまう欠点があった。
の場合は、１つの出力段につきスイッチ素子であるＭＯ
Ｓトランジスタを４つ使った構成になっており、素子数
が多いという欠点があり、更にこの出力段を制御するの
に、１つの出力段につきφＨP ，φＭP ，φＭN ，φＬ
N の４つのパルスが必要で、出力段を制御する回路規模
も大きくなってしまう欠点があった。
【００１２】尚、３値の駆動パルスは、ＣＣＤ固体撮像
素子の垂直転送レジスタを駆動する場合にも必要とな
る。即ち、垂直転送レジスタ中を電荷転送する場合に
は、転送電極に低電圧レベルと中間電圧レベルの繰返し
パルスが印加され、受光部から垂直転送レジスタに信号
電荷を読み出すときには転送電極に高電圧レベルが印加
される。従って、この場合の３値を出力する回路構成
は、上述と同様に４つのスイッチ素子が使用される。
素子の垂直転送レジスタを駆動する場合にも必要とな
る。即ち、垂直転送レジスタ中を電荷転送する場合に
は、転送電極に低電圧レベルと中間電圧レベルの繰返し
パルスが印加され、受光部から垂直転送レジスタに信号
電荷を読み出すときには転送電極に高電圧レベルが印加
される。従って、この場合の３値を出力する回路構成
は、上述と同様に４つのスイッチ素子が使用される。
【００１３】本発明は、上述の点に鑑み、固体撮像装置
の例えば走査回路或いは読み出し・転送駆動回路等にお
いて、３値以上を出力する出力段を構成するスイッチ素
子数を低減できるようにした固体撮像装置を提供するも
のである。
の例えば走査回路或いは読み出し・転送駆動回路等にお
いて、３値以上を出力する出力段を構成するスイッチ素
子数を低減できるようにした固体撮像装置を提供するも
のである。
【００１４】
【課題を解決するための手段】本発明に係る固体撮像装
置は、３つ以上の電圧レベルを出力する回路をレベル数
と同じ数のスイッチ素子で構成することを特徴とする。
電圧レベルの数と同じ数のスイッチ素子で構成されるの
で、従来に比べて回路規模の縮小化が可能になる。
置は、３つ以上の電圧レベルを出力する回路をレベル数
と同じ数のスイッチ素子で構成することを特徴とする。
電圧レベルの数と同じ数のスイッチ素子で構成されるの
で、従来に比べて回路規模の縮小化が可能になる。
【００１５】
【発明の実施の形態】本発明に係る第１の固体撮像装置
は、３つ以上の電圧レベルを出力する回路をその電圧レ
ベルの数と同じ数のスイッチ素子で構成する。
は、３つ以上の電圧レベルを出力する回路をその電圧レ
ベルの数と同じ数のスイッチ素子で構成する。
【００１６】本発明に係る第２の固体撮像装置は、３つ
の電圧レベルを出力する回路を３つのスイッチ素子で構
成する。
の電圧レベルを出力する回路を３つのスイッチ素子で構
成する。
【００１７】本発明は、上記第１の固体撮像装置におい
て、回路のスイッチ素子の第１の主電極が３つ以上の電
圧レベルを与える夫々の電源に接続され、第２の主電極
が出力に接続された構成とする。
て、回路のスイッチ素子の第１の主電極が３つ以上の電
圧レベルを与える夫々の電源に接続され、第２の主電極
が出力に接続された構成とする。
【００１８】本発明は、上記第２の固体撮像装置におい
て、回路のスイッチ素子を２つのｎチャネルＭＯＳトラ
ンジスタと１つのｐチャネルＭＯＳトランジスタで構成
するか、又は１つのチャネルＭＯＳトランジスタと２つ
のｐチャネルＭＯＳトランジスタで構成する。
て、回路のスイッチ素子を２つのｎチャネルＭＯＳトラ
ンジスタと１つのｐチャネルＭＯＳトランジスタで構成
するか、又は１つのチャネルＭＯＳトランジスタと２つ
のｐチャネルＭＯＳトランジスタで構成する。
【００１９】本発明は、上記第１の固体撮像装置におい
て、高電圧レベルと低電圧レベル以外の出力レベルに対
応したスイッチ素子に対して、スイッチ素子を構成する
ｎチャネルＭＯＳトランジスタの相互コンダクタンスと
ｐチャネルＭＯＳトランジスタの相互コンダクタンスの
比で計算される境界電位を境に、低い電位を出力すると
きは上記スイッチ素子をｎチャネルＭＯＳトランジスタ
で構成し、上記境界電位を境に高い電位を出力するとき
は上記スイッチ素子をｐチャネルＭＯＳトランジスタで
構成する。
て、高電圧レベルと低電圧レベル以外の出力レベルに対
応したスイッチ素子に対して、スイッチ素子を構成する
ｎチャネルＭＯＳトランジスタの相互コンダクタンスと
ｐチャネルＭＯＳトランジスタの相互コンダクタンスの
比で計算される境界電位を境に、低い電位を出力すると
きは上記スイッチ素子をｎチャネルＭＯＳトランジスタ
で構成し、上記境界電位を境に高い電位を出力するとき
は上記スイッチ素子をｐチャネルＭＯＳトランジスタで
構成する。
【００２０】以下、図面を参照して本発明の実施例につ
いて説明する。
いて説明する。
【００２１】図１は、Ｘ−Ｙアドレス型固体撮像装置の
１つである増幅型固体撮像装置に適用した実施例であ
る。この増幅型固体撮像装置１は、単位画素（セル）を
構成する画素トランジスタ、例えば画素ＭＯＳトランジ
スタ２が複数個行列状に配列され、各画素ＭＯＳトラン
ジスタ２の第１の主電極、即ちドレイン電極が電源ＶD
に共通に接続され、各行毎の画素ＭＯＳトランジスタ２
の制御電極、即ちゲート電極が垂直走査回路３から走査
パルスφＶ〔‥‥，φＶm+1 ，φＶm ，‥‥〕が出力さ
れる垂直選択線４に接続され、各列毎の画素ＭＯＳトラ
ンジスタ２の第２の主電極、即ちソース電極が画素信号
を水平走査回路６に出力する垂直信号線５に接続されて
なる。
１つである増幅型固体撮像装置に適用した実施例であ
る。この増幅型固体撮像装置１は、単位画素（セル）を
構成する画素トランジスタ、例えば画素ＭＯＳトランジ
スタ２が複数個行列状に配列され、各画素ＭＯＳトラン
ジスタ２の第１の主電極、即ちドレイン電極が電源ＶD
に共通に接続され、各行毎の画素ＭＯＳトランジスタ２
の制御電極、即ちゲート電極が垂直走査回路３から走査
パルスφＶ〔‥‥，φＶm+1 ，φＶm ，‥‥〕が出力さ
れる垂直選択線４に接続され、各列毎の画素ＭＯＳトラ
ンジスタ２の第２の主電極、即ちソース電極が画素信号
を水平走査回路６に出力する垂直信号線５に接続されて
なる。
【００２２】水平走査回路６は、動作スイッチ（例えば
ＭＯＳスイッチ）７、負荷容量素子８、水平スイッチ
（例えばＭＯＳスイッチ）９、水平信号線１０及び水平
シフトレジスタ１１により構成される。即ち、垂直信号
線５には、動作パルスφOPによって制御される動作スイ
ッチ７を介して画素信号を保持する負荷容量素子８が接
続され、負荷容量素子８と水平信号線１０との間に水平
シフトレジスタ１１の水平走査パルスφＨ〔‥‥，φＨ
n ，φＨn+1 ，‥‥〕により制御される水平スイッチ９
が接続される。
ＭＯＳスイッチ）７、負荷容量素子８、水平スイッチ
（例えばＭＯＳスイッチ）９、水平信号線１０及び水平
シフトレジスタ１１により構成される。即ち、垂直信号
線５には、動作パルスφOPによって制御される動作スイ
ッチ７を介して画素信号を保持する負荷容量素子８が接
続され、負荷容量素子８と水平信号線１０との間に水平
シフトレジスタ１１の水平走査パルスφＨ〔‥‥，φＨ
n ，φＨn+1 ，‥‥〕により制御される水平スイッチ９
が接続される。
【００２３】画素信号は、水平ブランキング期間に動作
スイッチ７を介して負荷容量素子８に保持され、この負
荷容量素子８に保持された画素信号は水平映像期間中
に、水平シフトレジスタからの水平走査パルスφＨ〔‥
‥，φＨn ，φＨn+1 ，‥‥〕により制御された水平ス
イッチ９が順次導通し、水平信号線１０に出力される。
スイッチ７を介して負荷容量素子８に保持され、この負
荷容量素子８に保持された画素信号は水平映像期間中
に、水平シフトレジスタからの水平走査パルスφＨ〔‥
‥，φＨn ，φＨn+1 ，‥‥〕により制御された水平ス
イッチ９が順次導通し、水平信号線１０に出力される。
【００２４】水平信号線１０の端には、演算増幅器、例
えば差動増幅器１２と、検出容量素子１３及びリセット
スイッチ（例えばリセットＭＯＳスイッチ）１４により
構成された水平出力回路１５が接続され、水平信号線１
０に順次出力された画素信号を電圧に変換して撮像装置
１の出力端子ｔout から信号を出力する。
えば差動増幅器１２と、検出容量素子１３及びリセット
スイッチ（例えばリセットＭＯＳスイッチ）１４により
構成された水平出力回路１５が接続され、水平信号線１
０に順次出力された画素信号を電圧に変換して撮像装置
１の出力端子ｔout から信号を出力する。
【００２５】水平出力回路１５では、差動増幅器１２の
反転入力端子に水平信号線１０が接続され、その非反転
入力端子に所定のバイアス電圧ＶB が与えられ、差動増
幅器１２に並列に、即ち差動増幅器１２の反転入力端子
と出力端子間に検出容量素子１３及びリセットパルスφ
R が印加されるリセットスイッチ１４が接続される。
反転入力端子に水平信号線１０が接続され、その非反転
入力端子に所定のバイアス電圧ＶB が与えられ、差動増
幅器１２に並列に、即ち差動増幅器１２の反転入力端子
と出力端子間に検出容量素子１３及びリセットパルスφ
R が印加されるリセットスイッチ１４が接続される。
【００２６】図３Ａは行列状に配列された画素ＭＯＳト
ランジスタの平面図、図３Ｂは、単位画素（即ち画素Ｍ
ＯＳトランジスタ２）の半導体構造の一例を示す。この
画素ＭＯＳトランジスタ２は、第１導電型、例えばｐ型
のシリコン半導体基板２１上にオーバーフローバリア領
域となる第２導電型例えばｎ型半導体領域２２及びｐ型
半導体領域２３が順次形成され、このｐ型半導体領域２
３の表面にこれより濃度の高いｐ型半導体領域からな
る、いわゆるセンサ領域２４が形成される。さらに、セ
ンサ領域２４上に例えばＳｉＯ2 等によるゲート絶縁膜
２５を介して光を透過しうるリング状のゲート電極２６
が形成され、そのリング状のゲート電極２６の内側及び
外側に対応する領域に夫々ｎ型のソース領域２７及びド
レイン領域２８が形成され、また、ドレイン領域２８の
直下のｐ型半導体領域２３に、ゲート下に蓄積された信
号電荷が隣接画素へ漏れ出さないようにするためのｎ型
のチャネルストップ領域２９が形成されて成る。
ランジスタの平面図、図３Ｂは、単位画素（即ち画素Ｍ
ＯＳトランジスタ２）の半導体構造の一例を示す。この
画素ＭＯＳトランジスタ２は、第１導電型、例えばｐ型
のシリコン半導体基板２１上にオーバーフローバリア領
域となる第２導電型例えばｎ型半導体領域２２及びｐ型
半導体領域２３が順次形成され、このｐ型半導体領域２
３の表面にこれより濃度の高いｐ型半導体領域からな
る、いわゆるセンサ領域２４が形成される。さらに、セ
ンサ領域２４上に例えばＳｉＯ2 等によるゲート絶縁膜
２５を介して光を透過しうるリング状のゲート電極２６
が形成され、そのリング状のゲート電極２６の内側及び
外側に対応する領域に夫々ｎ型のソース領域２７及びド
レイン領域２８が形成され、また、ドレイン領域２８の
直下のｐ型半導体領域２３に、ゲート下に蓄積された信
号電荷が隣接画素へ漏れ出さないようにするためのｎ型
のチャネルストップ領域２９が形成されて成る。
【００２７】この画素ＭＯＳトランジスタ２では、図３
Ｂに示すように、リング状のゲート電極２６を透過した
光Ｌがシリコン半導体中で光電変換して、電子・ホール
のペアを発生し、このうちの一方の電荷、この例ではホ
ールｈが信号電荷としてゲート電極２６下のｐ型センサ
領域２４に形成されたポテンシャルウエルに蓄積され
る。この電荷（ホール）ｈにより、読み出し動作時にお
けるチャネル電流（即ちセンサ領域２４の表面のチャネ
ルに流れるチャネル電流〔いわゆるソース・ドレイン間
電流〕）が制御され、そのチャネル電流の変化量が信号
出力となる。
Ｂに示すように、リング状のゲート電極２６を透過した
光Ｌがシリコン半導体中で光電変換して、電子・ホール
のペアを発生し、このうちの一方の電荷、この例ではホ
ールｈが信号電荷としてゲート電極２６下のｐ型センサ
領域２４に形成されたポテンシャルウエルに蓄積され
る。この電荷（ホール）ｈにより、読み出し動作時にお
けるチャネル電流（即ちセンサ領域２４の表面のチャネ
ルに流れるチャネル電流〔いわゆるソース・ドレイン間
電流〕）が制御され、そのチャネル電流の変化量が信号
出力となる。
【００２８】上述の増幅型固体撮像装置１は、一例とし
て、画素ＭＯＳトランジスタ２の制御電極に、選択状態
において高レベルの電圧を印加し、非選択状態において
読み出し期間に中間レベルの電圧を印加し、画素リセッ
ト期間に低レベルの電圧を印加することが要求される。
そして、暗電流の低減のために、電荷蓄積期間では画素
ＭＯＳトランジスタ２のソース及びドレインを同電位に
した状態で制御電極に高レベルの電圧を印加することが
要求される。
て、画素ＭＯＳトランジスタ２の制御電極に、選択状態
において高レベルの電圧を印加し、非選択状態において
読み出し期間に中間レベルの電圧を印加し、画素リセッ
ト期間に低レベルの電圧を印加することが要求される。
そして、暗電流の低減のために、電荷蓄積期間では画素
ＭＯＳトランジスタ２のソース及びドレインを同電位に
した状態で制御電極に高レベルの電圧を印加することが
要求される。
【００２９】図２の駆動タイミングチャートに示すよう
に、同図中、例えば左の水平ブランキング期間ＨBLK に
ついてみると、この水平ブランキング期間ＨBLK の前半
にｍ−１行目の画素ＭＯＳトランジスタ２から画素信号
を出力し負荷容量素子８に画素信号を保持する動作、即
ち読み出し動作を行うために、ｍ−１行目の垂直走査パ
ルスφＶm-1 を高レベルにし、動作スイッチ７の制御電
極に加えられる動作パルスφOPを立ち上げれば、負荷容
量８に画素信号が読み出される（選択読み出し）。次
に、水平ブランキング期間ＨBLK の後半では、読み出し
た画素ＭＯＳトランジスタ２の信号電荷をリセットする
ためにｍ−１行目の垂直走査パルスφＶm-1 を高レベル
にしたまま、基板パルスφSUB を立ち上げ画素ＭＯＳト
ランジスタ２に蓄積されている信号電荷を基板に排出す
る（いわゆる選択リセット）。
に、同図中、例えば左の水平ブランキング期間ＨBLK に
ついてみると、この水平ブランキング期間ＨBLK の前半
にｍ−１行目の画素ＭＯＳトランジスタ２から画素信号
を出力し負荷容量素子８に画素信号を保持する動作、即
ち読み出し動作を行うために、ｍ−１行目の垂直走査パ
ルスφＶm-1 を高レベルにし、動作スイッチ７の制御電
極に加えられる動作パルスφOPを立ち上げれば、負荷容
量８に画素信号が読み出される（選択読み出し）。次
に、水平ブランキング期間ＨBLK の後半では、読み出し
た画素ＭＯＳトランジスタ２の信号電荷をリセットする
ためにｍ−１行目の垂直走査パルスφＶm-1 を高レベル
にしたまま、基板パルスφSUB を立ち上げ画素ＭＯＳト
ランジスタ２に蓄積されている信号電荷を基板に排出す
る（いわゆる選択リセット）。
【００３０】一方、同じ水平ブランキング期間ＨBLK の
前半に、ｍ−１行目以外の読み出しを行わない画素ＭＯ
Ｓトランジスタ（いわゆる非選択画素）２の制御電極
は、図２中の垂直走査パルスφＶm とφＶm+1 で示され
るように、中間レベルにして信号が読み出されないよう
にする（非選択読み出し）。また、同じ水平ブランキン
グ期間の後半に、リセットを行わないｍ−１行目以外の
画素ＭＯＳトランジスタ２の制御電極は、図中の垂直走
査パルスφＶm とφＶm+1 で示されるように、低レベル
にして画素ＭＯＳトランジスタ２に蓄積された信号電荷
がリセットされないようにする（非選択リセット）。水
平映像期間中は、水平走査パルスφＨ〔‥‥，φＨn ，
φＨn+1 ，‥‥〕により制御された水平スイッチ９で負
荷容量素子８に保持された画素信号が水平信号線１０に
出力され、水平出力回路１５から信号ＯＵＴを出力す
る。
前半に、ｍ−１行目以外の読み出しを行わない画素ＭＯ
Ｓトランジスタ（いわゆる非選択画素）２の制御電極
は、図２中の垂直走査パルスφＶm とφＶm+1 で示され
るように、中間レベルにして信号が読み出されないよう
にする（非選択読み出し）。また、同じ水平ブランキン
グ期間の後半に、リセットを行わないｍ−１行目以外の
画素ＭＯＳトランジスタ２の制御電極は、図中の垂直走
査パルスφＶm とφＶm+1 で示されるように、低レベル
にして画素ＭＯＳトランジスタ２に蓄積された信号電荷
がリセットされないようにする（非選択リセット）。水
平映像期間中は、水平走査パルスφＨ〔‥‥，φＨn ，
φＨn+1 ，‥‥〕により制御された水平スイッチ９で負
荷容量素子８に保持された画素信号が水平信号線１０に
出力され、水平出力回路１５から信号ＯＵＴを出力す
る。
【００３１】次に、上述のＸ−Ｙアドレス型の増幅型固
体撮像装置において、垂直走査回路ないしは水平走査回
路の出力が３値であるような場合の走査回路の出力段の
回路構成の実施例を説明する。
体撮像装置において、垂直走査回路ないしは水平走査回
路の出力が３値であるような場合の走査回路の出力段の
回路構成の実施例を説明する。
【００３２】図４は例えば垂直走査回路３の各出力段の
回路構成の第１の実施例を示す。この垂直走査回路３の
各出力段は、制御電極（即ちゲート電極）にパルス電圧
φＬN 〔φＬN m-1 ，φＬN m ，φＬN m+1 〕が供給さ
れ、第１の主電極（即ちソース電極）が低レベルの電源
ＶL に接続された第１のｎチャネルＭＯＳトランジスタ
ＮＭＯＳ１と、制御電極（即ちゲート電極）にパルス電
圧φＭN 〔φＭN m-1 ，φＭN m ，φＭN m+1 〕が供給
され、第１の主電極（即ちソース電極）が中間レベルの
電源ＶM に接続された第２のｎチャネルＭＯＳトランジ
スタＮＭＯＳ２と、制御電極（即ちゲート電極）にパル
ス電圧φＨP 〔φＨP m-1 ，φＨP m ，φＨP m+1 〕が
供給され、第１の主電極（即ちソース電極）が高レベル
の電源ＶH に接続されたｐチャネルＭＯＳトランジスタ
ＰＭＯＳ１との３つのスイッチ素子で構成される。各Ｍ
ＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２及びＰＭＯＳ
１の夫々の第２の主電極（即ちドレイン電極）は共通の
出力端子ｔ〔ｔm-1 ，ｔm ，ｔm+1 〕に接続される。
回路構成の第１の実施例を示す。この垂直走査回路３の
各出力段は、制御電極（即ちゲート電極）にパルス電圧
φＬN 〔φＬN m-1 ，φＬN m ，φＬN m+1 〕が供給さ
れ、第１の主電極（即ちソース電極）が低レベルの電源
ＶL に接続された第１のｎチャネルＭＯＳトランジスタ
ＮＭＯＳ１と、制御電極（即ちゲート電極）にパルス電
圧φＭN 〔φＭN m-1 ，φＭN m ，φＭN m+1 〕が供給
され、第１の主電極（即ちソース電極）が中間レベルの
電源ＶM に接続された第２のｎチャネルＭＯＳトランジ
スタＮＭＯＳ２と、制御電極（即ちゲート電極）にパル
ス電圧φＨP 〔φＨP m-1 ，φＨP m ，φＨP m+1 〕が
供給され、第１の主電極（即ちソース電極）が高レベル
の電源ＶH に接続されたｐチャネルＭＯＳトランジスタ
ＰＭＯＳ１との３つのスイッチ素子で構成される。各Ｍ
ＯＳトランジスタＮＭＯＳ１，ＮＭＯＳ２及びＰＭＯＳ
１の夫々の第２の主電極（即ちドレイン電極）は共通の
出力端子ｔ〔ｔm-1 ，ｔm ，ｔm+1 〕に接続される。
【００３３】次に、この図４の実施例の動作を図５のタ
イミングチャートを用いて説明する。垂直走査パルスφ
Ｖm を例にとる。この垂直走査パルスφＶm に低レベル
の値ＶL が出力される場合は、パルス電圧φＬN が高レ
ベルで電源ＶL に接続された第１のｎチャネルＭＯＳト
ランジスタＮＭＯＳ１が導通状態となり、他のパルス電
圧φＭN が低レベルで電源ＶM に接続された第２のｎチ
ャネルＭＯＳトランジスタＮＭＯＳ２とパルス電圧φＭ
H が高レベルで電源ＶH に接続されたｐチャネルＭＯＳ
トランジスタＰＭＯＳ１とが非導通状態となる。
イミングチャートを用いて説明する。垂直走査パルスφ
Ｖm を例にとる。この垂直走査パルスφＶm に低レベル
の値ＶL が出力される場合は、パルス電圧φＬN が高レ
ベルで電源ＶL に接続された第１のｎチャネルＭＯＳト
ランジスタＮＭＯＳ１が導通状態となり、他のパルス電
圧φＭN が低レベルで電源ＶM に接続された第２のｎチ
ャネルＭＯＳトランジスタＮＭＯＳ２とパルス電圧φＭ
H が高レベルで電源ＶH に接続されたｐチャネルＭＯＳ
トランジスタＰＭＯＳ１とが非導通状態となる。
【００３４】垂直走査パルスφＶm に中間レベルの値Ｖ
M が出力される場合は、パルス電圧φＬN が低レベルで
電源ＶL に接続された第１のｎチャネルＭＯＳトランジ
スタＮＭＯＳ１が非導通状態となり、パルス電圧φＭN
が高レベルで電源ＶM に接続された第２のｎチャネルＭ
ＯＳトランジスタＮＭＯＳ２が導通状態となり、パルス
電圧φＨP が高レベルで電源ＶH に接続されたＰＭＯＳ
１が非導通状態となる。
M が出力される場合は、パルス電圧φＬN が低レベルで
電源ＶL に接続された第１のｎチャネルＭＯＳトランジ
スタＮＭＯＳ１が非導通状態となり、パルス電圧φＭN
が高レベルで電源ＶM に接続された第２のｎチャネルＭ
ＯＳトランジスタＮＭＯＳ２が導通状態となり、パルス
電圧φＨP が高レベルで電源ＶH に接続されたＰＭＯＳ
１が非導通状態となる。
【００３５】垂直走査パルスφＶm に高レベルの値ＶH
が出力される場合は、パルス電圧φＬN が低レベルで電
源ＶL に接続された第１のｎチャネルＭＯＳトランジス
タＮＭＯＳ１と、パルス電圧φＭN が低レベルで電源Ｖ
L に接続された第２のｎチャネルＭＯＳトランジスタＮ
ＭＯＳ２とが非導通状態となり、パルス電圧φＨN が低
レベルで電源ＶH に接続されたｐチャネルＭＯＳトラン
ジスタＰＭＯＳ１が導通状態となる。
が出力される場合は、パルス電圧φＬN が低レベルで電
源ＶL に接続された第１のｎチャネルＭＯＳトランジス
タＮＭＯＳ１と、パルス電圧φＭN が低レベルで電源Ｖ
L に接続された第２のｎチャネルＭＯＳトランジスタＮ
ＭＯＳ２とが非導通状態となり、パルス電圧φＨN が低
レベルで電源ＶH に接続されたｐチャネルＭＯＳトラン
ジスタＰＭＯＳ１が導通状態となる。
【００３６】この第１の実施例によれば、垂直走査回路
の出力が３値である場合の出力段のスイッチ素子が３個
で済む上、出力段に入るパルス電圧も３種類だけでよ
い。このため、垂直走査回路で最も面積をとる出力段が
小さくなり、また出力段の動作に必要なパルスを作る走
査回路中の論理回路の規模も小さくなり、増幅型固体撮
像装置の小型化に寄与する。
の出力が３値である場合の出力段のスイッチ素子が３個
で済む上、出力段に入るパルス電圧も３種類だけでよ
い。このため、垂直走査回路で最も面積をとる出力段が
小さくなり、また出力段の動作に必要なパルスを作る走
査回路中の論理回路の規模も小さくなり、増幅型固体撮
像装置の小型化に寄与する。
【００３７】図６は第２の実施例を示す。この第２の実
施例において、前述の図４の第１の実施例と違うところ
は、中間レベルの電源ＶM に第１の主電極（即ちソース
電極）が接続されたスイッチ素子をｎチャネルＭＯＳト
ランジスタＮＭＯＳ２に代えてｐチャネルＭＯＳトラン
ジスタＰＭＯＳ２とした点である。その他の構成は図４
と同様なので重複説明を省略する。
施例において、前述の図４の第１の実施例と違うところ
は、中間レベルの電源ＶM に第１の主電極（即ちソース
電極）が接続されたスイッチ素子をｎチャネルＭＯＳト
ランジスタＮＭＯＳ２に代えてｐチャネルＭＯＳトラン
ジスタＰＭＯＳ２とした点である。その他の構成は図４
と同様なので重複説明を省略する。
【００３８】この第２の実施例のタイミングチャートを
図７に示す。ここでは、中間レベルの電源ＶM にソース
電極が接続されたｐチャネルＭＯＳトランジスタＰＭＯ
Ｓ２を制御するパルス電圧φＭP m が、第１の実施例の
ｎチャネルＭＯＳトランジスタＮＭＯＳ２を制御するパ
ルス電圧φＭN m に対して反転している。他のパルス電
圧φＨP m ，φＬN m は第１の実施例と同じである。
図７に示す。ここでは、中間レベルの電源ＶM にソース
電極が接続されたｐチャネルＭＯＳトランジスタＰＭＯ
Ｓ２を制御するパルス電圧φＭP m が、第１の実施例の
ｎチャネルＭＯＳトランジスタＮＭＯＳ２を制御するパ
ルス電圧φＭN m に対して反転している。他のパルス電
圧φＨP m ，φＬN m は第１の実施例と同じである。
【００３９】基本的な動作は、第１の実施例と同様であ
る。垂直走査パルスφＶm に低レベルの値ＶL を出力す
るときは、電源ＶL に接続されたｎチャネルＭＯＳトラ
ンジスタＮＭＯＳ１を導通し、中間レベルの値ＶM を出
力するときは、電源ＶM に接続された第２のｐチャネル
ＭＯＳトランジスタＰＭＯＳ２を導通し、高レベルの値
ＶH を出力するとは、電源ＶH に接続された第１のｐチ
ャネルＭＯＳトランジスタＰＭＯＳ１を導通するよう
に、夫々のスイッチ素子、即ちｎチャネルＭＯＳトラン
ジスタＮＭＯＳ１、第１及び第２のｐチャネルＭＯＳト
ランジスタＰＭＯＳ１及びＰＭＯＳ２の制御電極にパル
ス電圧φＬN ，φＭP ，φＨP を与える。
る。垂直走査パルスφＶm に低レベルの値ＶL を出力す
るときは、電源ＶL に接続されたｎチャネルＭＯＳトラ
ンジスタＮＭＯＳ１を導通し、中間レベルの値ＶM を出
力するときは、電源ＶM に接続された第２のｐチャネル
ＭＯＳトランジスタＰＭＯＳ２を導通し、高レベルの値
ＶH を出力するとは、電源ＶH に接続された第１のｐチ
ャネルＭＯＳトランジスタＰＭＯＳ１を導通するよう
に、夫々のスイッチ素子、即ちｎチャネルＭＯＳトラン
ジスタＮＭＯＳ１、第１及び第２のｐチャネルＭＯＳト
ランジスタＰＭＯＳ１及びＰＭＯＳ２の制御電極にパル
ス電圧φＬN ，φＭP ，φＨP を与える。
【００４０】この第２の実施例においても、第１の実施
例と同様に、走査回路の出力が３値である場合の出力段
のスイッチ素子が３個で済み、また出力段に入るパルス
電圧も３種類でよい。従って、走査回路での出力段の占
有面積が小さくなり、また、出力段の動作に必要なパル
ス電圧を作る走査回路中の論理回路の規模も小さくな
り、固体撮像装置の小型化が図れる。
例と同様に、走査回路の出力が３値である場合の出力段
のスイッチ素子が３個で済み、また出力段に入るパルス
電圧も３種類でよい。従って、走査回路での出力段の占
有面積が小さくなり、また、出力段の動作に必要なパル
ス電圧を作る走査回路中の論理回路の規模も小さくな
り、固体撮像装置の小型化が図れる。
【００４１】図４の第１の実施例は、中間レベルの出力
電圧ＶM が高レベルと低レベルのほぼ中間より低レベル
寄りである場合に有利であり、図６の第２の実施例は、
逆に中間レベルの出力電圧ＶM が高レベル寄りである場
合に有利である。
電圧ＶM が高レベルと低レベルのほぼ中間より低レベル
寄りである場合に有利であり、図６の第２の実施例は、
逆に中間レベルの出力電圧ＶM が高レベル寄りである場
合に有利である。
【００４２】その理由は、中間レベルを出力する時に導
通するスイッチ素子のオン抵抗に起因し、中間レベルの
出力電圧が高レベルと低レベルのほぼ中間を境に、低レ
ベル寄りならｎチャネルＭＯＳトランジスタの方がオン
抵抗が低くなり、高レベル寄りならｐチャネルＭＯＳト
ランジスタの方がオン抵抗が低くなり、上記の条件下
で、中間レベルを出力するスイッチ素子のサイズ（チャ
ネル幅）を最小にできる。
通するスイッチ素子のオン抵抗に起因し、中間レベルの
出力電圧が高レベルと低レベルのほぼ中間を境に、低レ
ベル寄りならｎチャネルＭＯＳトランジスタの方がオン
抵抗が低くなり、高レベル寄りならｐチャネルＭＯＳト
ランジスタの方がオン抵抗が低くなり、上記の条件下
で、中間レベルを出力するスイッチ素子のサイズ（チャ
ネル幅）を最小にできる。
【００４３】換言すれば、例えば３値以上とした場合に
は、高レベルと低レベル以外の出力レベルに対応したス
イッチ素子に対して、スイッチ素子を構成するｎチャネ
ルＭＯＳトランジスタの相互コンダクタンスとｐチャネ
ルＭＯＳトランジスタの相互コンダクタンスの比で計算
される境界電位を境に、低い電位を出力するときはその
中間のレベルを出力するスイッチ素子をｎチャネルＭＯ
Ｓトランジスタで構成し、前記境界電位を境に高い電位
を出力するときはその中間のレベルを出力するスイッチ
素子をｐチャネルＭＯＳトランジスタで構成するのがよ
い。
は、高レベルと低レベル以外の出力レベルに対応したス
イッチ素子に対して、スイッチ素子を構成するｎチャネ
ルＭＯＳトランジスタの相互コンダクタンスとｐチャネ
ルＭＯＳトランジスタの相互コンダクタンスの比で計算
される境界電位を境に、低い電位を出力するときはその
中間のレベルを出力するスイッチ素子をｎチャネルＭＯ
Ｓトランジスタで構成し、前記境界電位を境に高い電位
を出力するときはその中間のレベルを出力するスイッチ
素子をｐチャネルＭＯＳトランジスタで構成するのがよ
い。
【００４４】尚、上例では３値の電圧レベルを出力する
走査回路の出力段について説明したが、３値以上の電圧
レベルを出力する場合にも、そのレベルの数と同数のス
イッチ素子で構成することができる。
走査回路の出力段について説明したが、３値以上の電圧
レベルを出力する場合にも、そのレベルの数と同数のス
イッチ素子で構成することができる。
【００４５】また、本発明は、ＣＣＤ固体撮像装置にお
いて、垂直転送レジスタに与える３値、即ち垂直転送レ
ジスタ内の電荷転送時の低レベル及び中間レベルと、受
光部からの信号電荷を垂直転送レジスタに読み出すとき
の高レベルとの３値の駆動パルスを出力する出力段の回
路構成にも、上述の本発明を適用できる。
いて、垂直転送レジスタに与える３値、即ち垂直転送レ
ジスタ内の電荷転送時の低レベル及び中間レベルと、受
光部からの信号電荷を垂直転送レジスタに読み出すとき
の高レベルとの３値の駆動パルスを出力する出力段の回
路構成にも、上述の本発明を適用できる。
【００４６】
【発明の効果】本発明によれば、３つの電圧レベル、も
しくは３つ以上の電圧レベルを出力する回路がそのレベ
ルの数と同じ数のスイッチ素子で構成されることによ
り、固体撮像装置の例えば走査回路、或いは転送駆動回
路の出力段のスイッチ素子を減らすことができ、従っ
て、出力段の占有面積を小さくでき、同時に、このスイ
ッチ素子を制御するパルスを作る論理回路の規模も縮小
することができる。これによって固体撮像装置の小型化
を図ることができる。
しくは３つ以上の電圧レベルを出力する回路がそのレベ
ルの数と同じ数のスイッチ素子で構成されることによ
り、固体撮像装置の例えば走査回路、或いは転送駆動回
路の出力段のスイッチ素子を減らすことができ、従っ
て、出力段の占有面積を小さくでき、同時に、このスイ
ッチ素子を制御するパルスを作る論理回路の規模も縮小
することができる。これによって固体撮像装置の小型化
を図ることができる。
【００４７】３値の電圧レベルを出力するときは、２つ
のｎチャネルＭＯＳトランジスタと１つのｐチャネルＭ
ＯＳトランジスタの計３つのＭＯＳトランジスタ、又は
１つのｎチャネルＭＯＳトランジスタと２つのｐチャネ
ルＭＯＳトランジスタの計３つのＭＯＳトランジスタで
回路を構成することができる。
のｎチャネルＭＯＳトランジスタと１つのｐチャネルＭ
ＯＳトランジスタの計３つのＭＯＳトランジスタ、又は
１つのｎチャネルＭＯＳトランジスタと２つのｐチャネ
ルＭＯＳトランジスタの計３つのＭＯＳトランジスタで
回路を構成することができる。
【００４８】高電圧レベルと低電圧レベル以外の出力レ
ベルに対応したスイッチ素子をｐチャネルＭＯＳトラン
ジスタ又はｎチャネルＭＯＳトランジスタとすることに
より、その中間出力レベルを高電圧レベル寄り、又は低
電圧レベル寄りにすることが可能となる。
ベルに対応したスイッチ素子をｐチャネルＭＯＳトラン
ジスタ又はｎチャネルＭＯＳトランジスタとすることに
より、その中間出力レベルを高電圧レベル寄り、又は低
電圧レベル寄りにすることが可能となる。
【図１】本発明に係る固体撮像装置の一例を示す構成図
である。
である。
【図２】本発明に係る固体撮像装置の駆動タイミングチ
ャートと出力波形図である。
ャートと出力波形図である。
【図３】Ａ 本発明に係る固体撮像素子の画素の概略的
平面図である。 Ｂ 図３ＡのＸ−Ｘ′線上の断面図である。
平面図である。 Ｂ 図３ＡのＸ−Ｘ′線上の断面図である。
【図４】本発明に係る３値の電圧レベルを出力する出力
段の一例を示す回路構成図である。
段の一例を示す回路構成図である。
【図５】図４のタイミングチャートである。
【図６】本発明に係る３値の電圧レベルを出力する出力
段の他の例を示す回路構成図である。
段の他の例を示す回路構成図である。
【図７】図６のタイミングチャートである。
【図８】従来例に係る３値の電圧レベルを出力する出力
段の回路構成図である。
段の回路構成図である。
【図９】図８のタイミングチャートである。
１ 増幅型固体撮像装置、２ 画素ＭＯＳトランジス
タ、３ 垂直走査回路、４ 垂直選択線、５ 垂直信号
線、６ 水平走査回路、７ 動作スイッチ、８負荷容量
素子、９ 水平スイッチ、１０ 水平信号線、１１ 水
平シフトレジスタ、１５ 水平出力回路、ＰＭＯＳ１，
ＰＭＯＳ２ ｐチャネルＭＯＳトランジスタ（スイッチ
素子）、ＮＭＯＳ１，ＮＭＯＳ２ ｎチャネルＭＯＳト
ランジスタ（スイッチ素子）
タ、３ 垂直走査回路、４ 垂直選択線、５ 垂直信号
線、６ 水平走査回路、７ 動作スイッチ、８負荷容量
素子、９ 水平スイッチ、１０ 水平信号線、１１ 水
平シフトレジスタ、１５ 水平出力回路、ＰＭＯＳ１，
ＰＭＯＳ２ ｐチャネルＭＯＳトランジスタ（スイッチ
素子）、ＮＭＯＳ１，ＮＭＯＳ２ ｎチャネルＭＯＳト
ランジスタ（スイッチ素子）
Claims (5)
- 【請求項１】 ３つ以上の電圧レベルを出力する回路が
レベルの数と同じ数のスイッチ素子で構成されてなるこ
とを特徴とする固体撮像装置。 - 【請求項２】 ３つの電圧レベルを出力する回路が３つ
のスイッチ素子で構成されてなることを特徴とする固体
撮像装置。 - 【請求項３】 前記回路のスイッチ素子の第１の主電極
が３つ以上の電圧レベルを与える夫々の電源に接続さ
れ、第２の主電極が出力に接続されて成ることを特徴と
する請求項１に記載の固体撮像装置。 - 【請求項４】 前記回路のスイッチ素子が２つのｎチャ
ネルＭＯＳトランジスタと１つのｐチャネルＭＯＳトラ
ンジスタで構成されるか、 又は１つのｎチャネルＭＯＳトランジスタと２つのｐチ
ャネルＭＯＳトランジスタで構成されてなることを特徴
とする請求項２に記載の固体撮像装置。 - 【請求項５】 高電圧レベルと低電圧レベル以外の出力
レベルに対応したスイッチ素子に対して、該スイッチ素
子を構成するｎチャネルＭＯＳトランジスタの相互コン
ダクタン スとｐチャネルＭＯＳトランジスタの相互コンダクタン
スの比で計算される境界電位を境に、低い電位を出力す
るときは前記スイッチ素子をｎチャネルＭＯＳトランジ
スタで構成し、 前記境界電位を境に高い電位を出力するときは前記スイ
ッチ素子をｐチャネルＭＯＳトランジスタで構成するこ
とを特徴とする請求項１に記載の固体撮像装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00154397A JP3867330B2 (ja) | 1997-01-08 | 1997-01-08 | 固体撮像装置とその製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP00154397A JP3867330B2 (ja) | 1997-01-08 | 1997-01-08 | 固体撮像装置とその製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10200817A true JPH10200817A (ja) | 1998-07-31 |
| JP3867330B2 JP3867330B2 (ja) | 2007-01-10 |
Family
ID=11504445
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP00154397A Expired - Fee Related JP3867330B2 (ja) | 1997-01-08 | 1997-01-08 | 固体撮像装置とその製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3867330B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100787326B1 (ko) | 2005-10-26 | 2007-12-21 | 산요덴키가부시키가이샤 | 3치 펄스 발생 회로 |
| WO2008018363A1 (fr) * | 2006-08-09 | 2008-02-14 | Panasonic Corporation | dispositif d'entraînement de capteur d'image |
| US7492402B2 (en) | 2003-01-22 | 2009-02-17 | Seiko Epson Corporation | Image-processing device, image-processing method and solid-state image pickup device |
| WO2017122550A1 (ja) * | 2016-01-14 | 2017-07-20 | ソニー株式会社 | 固体撮像素子、駆動方法、および電子装置 |
-
1997
- 1997-01-08 JP JP00154397A patent/JP3867330B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
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