JP6412052B2 - 通信回路、通信方法、およびプログラム - Google Patents

Description

本発明は、通信回路、通信方法、およびプログラムに関するものである。

VoIP(Voice over IP)の普及で、電話機などのアナログ端末を小型のVoIPゲートウェイ（Gateway）に収容する要求が高まっている。アナログ端末をVoIPゲートウェイに収容するためには、加入者回線制御回路(Subscriber Line Interface Circuit；SLIC)の搭載が必要である。

電話回線とも呼ばれる加入者回線は、電話機等を接続して通話や通信をおこなうための回線である。そして、ＳＬＩＣは、加入者回線の主機能を担う回路であり、接続された電話機を動作させるために必要な電力の供給や、着信通知、音声伝送などの機能を実現する回路である。

加入者回線の動作においては、電話機などの端末に着信を通知するための呼出信号を送出する際に最も消費電力が大きくなることが知られている。古くは電話機の機械的なベルを電磁石の働きで鳴動させる必要があったので、非特許文献１において呼出信号は65乃至83Vrmsの交流信号が規定され、日本国内の標準仕様として用いられている。上記65乃至83Vrmsの交流信号は通常正弦波が用いられ、ピーク電圧の絶対値は184乃至235Vとなる。加入者回線では通常負電源を用いるので、ピーク電圧は-184乃至-235Vとなる。この信号を送出するためには-184乃至-235Vを出力できる電源の搭載が必要となる。以下の説明では説明を簡易化するために呼出信号は65Vrms(ピーク電圧-184V)として説明する。

呼出信号送出のためには、-184Vの定電圧の電源を用意するか、あるいは呼出信号の変動に同期したピーク値-184Vの交流電源を用意する必要がある。前者はSLICの回路内部で電気的損失を持たせて回線電圧を制御する必要があることから電源効率が悪くなるため、電源効率を重視する場合は後者の構成とすることが多い。以降は後者の電源構成による動作を前提として説明をおこなう。

加入者回線は２本の信号線によって構成されており、回線空き状態において地気（接地）である線をＬ１、もう１本の線をＬ２と規定している。

図１は、呼出信号送出時の電源と回線電圧の関係を示していて、接続された電話機等の端末はＬ１-Ｌ２間電圧を呼出信号として認識する。

通常、呼出信号は極性反転後に送出されるので、Ｌ２を基準にＬ１線に65Vrmsの交流信号を送出することで伝送される。このために、前述したように加入者回線制御装置には、ピーク電圧-184Vの電源が必要となる。加入者回線制御装置に接続される電話機等の端末は、呼出信号受信時に一定のインピーダンスを持っているので、電圧がピークになる時に消費電力が最大になる。呼出信号送出時に流れる信号は、電流は大きくないが、電圧が大きいため、呼出信号送出時の消費電力は大きい。特に複数の端末が接続できるような構成の装置では、装置全体のピーク電力に対応するために、容量の大きな電源を搭載する必要があった。

ＳＬＩＣは専用ＩＣ（SLIC Integrated Circuit；SLIC_IC）として市場に多く流通していて、その中には１つのＩＣで２回線の加入者回線をサポートするものも存在している。そのようなＩＣにおいて、ピーク電力を減らすために２回線に呼出信号を送出する際に回線間で呼出信号の位相をずらしてピーク電力を抑えるような機能を持ったものも存在している。

技術参考資料「電話サービスのインタフェース」、東日本電信電話株式会社/西日本電信電話株式会社発行、http://web116.jp/shop/annai/gisanshi/analog/pdf/analog_gisanshi.pdf

しかし、これらのSLIC_ICが有する機能は、単一のSLIC_ICにおいてピーク電力を抑えることができるだけであり、SLIC_ICを複数個搭載する装置では、装置全体としてのピーク電力を低減しきれていなかった。

本発明の通信装置は、複数のSLIC_ICを搭載していても、呼出信号を送出時に装置全体のピーク出力電力を低減することを目的とする。

上記の目的を達成するために、本発明の通信回路は、通信装置の有する通信回路の数と前記通信回路の順番を記憶するレジスタと、所定の周期を前記通信回路の数で除した時間ずつずらして前記順番に前記所定の周期の呼出信号の発信を開始する回線制御回路とを備える。

上記の目的を達成するために、本発明の通信方法は、通信装置の有する通信回路の数と前記通信回路の順番を記憶し、所定の周期を前記通信回路の数で除した時間ずつずらして前記順番に前記所定の周期の呼出信号の発信を開始する。

上記の目的を達成するために、本発明のプログラムは、通信装置の有する通信回路の数と前記通信回路の順番を記憶し、所定の周期を前記通信回路の数で除した時間ずつずらして前記順番に前記所定の周期の呼出信号の発信を開始する。

本発明の通信装置によれば、呼出信号を送出時に装置のピーク出力電力を低減することが可能になる。

関連技術を説明する図である。 第１の実施形態、および第２の実施形態の構成例を示す図である。 第１の実施形態、および第２の実施形態の構成例を示す図である。 第１の実施形態の動作を説明する図である。 第１の実施形態の動作を説明する図である。 第２の実施形態の動作を説明する図である。 第３の実施形態の構成例を示す図である。

［第１の実施形態］
次に、本発明の実施の形態について図２乃至図５を参照して詳細に説明する。
［構成の説明］
本実施形態の構成を図２、図３を参照して説明する。

図２に、本実施形態の回線制御装置１の構成例を示す。

回線制御装置１は、ＣＰＵ２、ＲＯＭ３、ＲＡＭ４、ＳＬＩＣ５乃至ＳＬＩＣ８、コネクタ（connector）２０乃至２７、および電源回路１０乃至電源回路１７によって構成される通信装置である。

ＣＰＵ２は、回線制御装置１の制御をおこなうＣＰＵ（Central Processing Unit)である。ＲＯＭ３は、ＣＰＵ２が動作するためのプログラムが格納されている不揮発性メモリ（Memory）である。ＲＡＭ４は、データを一時保存するためのメモリである。ＳＬＩＣ５乃至ＳＬＩＣ８は、加入者回線制御回路である。ＳＬＩＣ５乃至ＳＬＩＣ８は、２回線の加入者回線の制御が可能な通信回路である。

尚、本実施形態では、ＳＬＩＣが４つとしているが、ＳＬＩＣは２つ以上の幾つであっても良い。また、本実施形態では、ＳＬＩＣの１つについて２回線の加入者回線が接続されるとしているが、２回線以上の何回線であっても良い。

コネクタ２０乃至コネクタ２７は、ＳＬＩＣ５乃至ＳＬＩＣ８に接続されている端子で、電話機等の端末と接続可能である。

電源回路１０および電源回路１１は、ＳＬＩＣ５に接続される電源回路である。電源回路１２および電源回路１３は、ＳＬＩＣ６に接続される電源回路である。電源回路１４および電源回路１５は、ＳＬＩＣ７に接続される電源回路である。電源回路１６および電源回路１７は、ＳＬＩＣ８に接続される電源回路である。

また、各ＳＬＩＣは、シリアルペリフェラルインタフェース（Serial Peripheral Interface；SPI）を経由してＣＰＵ２によって制御される。そして、各ＳＬＩＣとＣＰＵ２の間は次の信号線によって接続されている。即ち、クロック（clock）信号線であるＣＬＫ３０、ＣＰＵ２から各ＳＬＩＣへの送信信号線のＴＸ３１、およびＣＰＵ２が各ＳＬＩＣから出力される信号を受信する受信信号線であるＲＸ３２の各信号線である。

これらの信号線は、各ＳＬＩＣに並列に接続されているので、ＳＬＩＣ５乃至ＳＬＩＣ８の内、ＣＰＵ２がどのＳＬＩＣにアクセス（access）するかを指定する必要がある。そのために、一般的にChip SelectやChip enable（以下、Chip Select等とする）と呼ばれる信号を伝送する信号線であるＣＳ３５乃至ＣＳ３８が用意されている。Chip Select等の信号はローアクティブ（low active）とし、例えばＣＳ３５がローレベル（low level）ならＳＬＩＣ５が選択されてアクセスされることを意味する。同様にＣＳ３６、ＣＳ３７、ＣＳ３８は、それぞれＳＬＩＣ６、ＳＬＩＣ７、ＳＬＩＣ８を選択する信号線として用いられる。また以降の説明の中でＣＳ３５乃至ＣＳ３８をアクティブなローレベルにすることを、アサート（assert）と表現することがある。

回線制御装置１は、アナログ通話／通信データはデジタル化されてTDM(Time Division Multiplexing)で伝送されるものとする。そして、TDMの信号を伝送する信号線によって、ＣＰＵ２に対してＳＬＩＣ５乃至ＳＬＩＣ８が並列に接続される。TDMの信号線の図示は省略する。

また、TDMデータ転送用のクロックを伝送する信号線であるＴＤＭＣＬＫ３９は、ＣＰＵ２に対してＳＬＩＣ５乃至ＳＬＩＣ８を並列に接続している。

尚、本実施形態では、ＣＰＵ２と各ＳＬＩＣの制御インタフェースは、ＳＰＩとしているが、パラレルバス（Parallel Bus）やＩ２Ｃ（Inter-Integrated Circuit）などのシリアルバス（Serial Bus）であっても良い。

次に、図３にＳＬＩＣ５０の構成例を示す。図１で示したＳＬＩＣ５乃至ＳＬＩＣ８はいずれも同じ構成であり、その内の１つのＳＬＩＣをＳＬＩＣ５０として示している。

ＳＬＩＣ５０は２回線の制御が可能であり、それぞれの回線をｃｈ０、ｃｈ１と呼ぶこととする。

ＳＬＩＣ５０は、ＳＰＩ制御部５１、レジスタ（register）部５２、起動レジスタ５３、同期レジスタ５７、アクセス検知部５４、呼出信号制御部５５、電源制御部５６、ch0回線制御部５８、ch1回線制御部５９を備える。

ＳＰＩ制御部５１は、ＳＰＩにより信号の送受信をする。尚、図２に示したＳＰＩの信号線である、ＣＬＫ３０、ＴＸ３１、ＲＸ３２は、図３では、それぞれＣＬＫ７５、ＴＸ７６、ＲＸ７７として表している。図２の信号線であるＣＳ３５乃至ＣＳ３８の内の１本について、図３ではＣＳ７８として表している。

レジスタ部５２は、ＳＰＩ制御部５１に接続されている。そして、レジスタ部５２は、ＣＰＵ２が発する回線動作条件や動作の制御をＳＬＩＣ５０の構成要素に通知したり、ＣＰＵ２に対して回線状態の変化を通知したりするためのレジスタである。起動レジスタ５３は、後述の様に、起動直後に必ず1回だけアクセスされるレジスタである。同期レジスタ５７は、タイミング同期用のレジスタである。レジスタ部５２、起動レジスタ５３、および同期レジスタ５７は互いに接続されている。

アクセス検知部５４は、ＳＰＩ制御部５１に接続され、ＳＰＩ経由でのアクセスを検知する検知手段である。

呼出信号制御部５５は、アクセス検知部５４に接続され、呼出信号の送出タイミングを制御する。

次に、電源制御部５６、ch0回線制御部５８、およびch1回線制御部５９について説明する。

ch0回線制御部５８は、電源制御部５６、呼出信号制御部５５と接続されている。更にch0回線制御部５８は、ＳＬＩＣ５０の外部のch0電源回路６０とch0電源線６４で接続されている。また、ch0電源回路６０は、電源制御部５６とch0電源制御信号線６２で接続されている。

ch1回線制御部５９は、電源制御部５６、呼出信号制御部５５と接続されている。更にch1回線制御部５９は、ＳＬＩＣ５０の外部のch1電源回路６１とch1電源線６５で接続されている。また、ch1電源回路６１は、電源制御部５６とch1電源制御信号線６３で接続されている。

更に、ch0回線制御部５８は回線制御装置１のコネクタ７０に接続されている。また、ch1回線制御部５９は回線制御装置１のコネクタ７１に接続されている。
［動作の説明］
次に、図２乃至図６を参照して本実施形態の動作を説明する。

図３に示されるＳＬＩＣ５、ＳＬＩＣ６、ＳＬＩＣ７、ＳＬＩＣ８は、共通のＳＰＩに接続されている。

図４は、ＳＰＩのデータフォーマット例である。一般的なＳＰＩでは図４のように、コマンド（command）、アドレス（address）、データ（data）のフィールド（field）が定義される。そして、コマンドにはリード／ライト（read/write）の種別等を、アドレスにはアクセスしたいレジスタのアドレスを、データには設定したいデータが書き込まれる。図４のデータフォーマットは一例であり、フィールドの定義やビット数が変わることがある。

ＣＰＵ２は、起動時にＳＰＩを経由して、各ＳＬＩＣが備えている起動時に１度だけアクセスすることが規定されている起動レジスタ５３にアクセスする。

各ＳＬＩＣに備えられるアクセス検知部５４は、ＳＰＩ上の信号を検知しており、起動レジスタ５３にアクセスされたかどうかを判別している。具体的には、ＳＰＩのＴＸ７６信号線で伝送されるデータのアドレスフィールドが、起動レジスタへのアクセスかどうかを検知していれば良い。また、その時に、ＣＳ７８信号線の信号がアサートされているかどうかを判定すれば、自身のＳＬＩＣへのアクセスか、他のＳＬＩＣへのアクセスかを判別可能である。

次に、ＣＰＵ２が、ＳＬＩＣ５からＳＬＩＣ８まで順番にアクセスする場合の動作について説明する。

ＣＰＵ２がＳＬＩＣ５の起動レジスタ５３にアクセスする場合、ＣＳ３５がアサートされるので、ＳＬＩＣ５のアクセス検知部５４は、ＳＬＩＣ５へのアクセスが発生したと判断する。一方ＳＬＩＣ６乃至ＳＬＩＣ８はそれぞれのＳＬＩＣへの有効なアクセスの発生を示すＣＳ３６乃至ＣＳ３８がアサートされない。従って、ＳＬＩＣ６乃至ＳＬＩＣ８は、起動レジスタ５３へのアクセスは発生したものの、他のＳＬＩＣへのアクセスであると認識することができる。

そして、ＳＬＩＣ５乃至ＳＬＩＣ８のそれぞれの起動レジスタ５３は、起動レジスタ５３に対するアクセス回数を検知して記憶している。

次に、ＣＰＵ２がＳＬＩＣ６の起動レジスタ５３にアクセスして、ＣＳ３６がアサートされると、ＳＬＩＣ６のアクセス検知部５４はＳＬＩＣ６へのアクセスとして認識する。そして、ＳＬＩＣ５、ＳＬＩＣ７、ＳＬＩＣ８の各アクセス検知部５４は、ＣＳ３５、ＣＳ３７、ＣＳ３８がアサートされないので、ＳＬＩＣ５、ＳＬＩＣ７、ＳＬＩＣ８へのアクセスではないことを認識する。またＳＬＩＣ６のアクセス検知部５４は、起動レジスタ部５３に記憶する起動レジスタへのアクセス回数を参照することで、回線制御装置１の中で２番目にアクセスされたＳＬＩＣであることを認識する。

同様にＳＬＩＣ７、ＳＬＩＣ８へのアクセスが続けて行われ、ＳＬＩＣ７は３番目、ＳＬＩＣ８は４番目にアクセスされたＳＬＩＣであることを認識する。

ＣＰＵ２は、回線制御装置１の全てのＳＬＩＣの起動レジスタ５３に対してアクセスを完了すると、同期レジスタ５７にアクセスする。同期レジスタ５７へアクセスすることによって、ＳＬＩＣ５乃至ＳＬＩＣ８は、回線制御装置１の全てのＳＬＩＣの起動レジスタ５３に対してアクセスを完了したことを認識する。

上記の例では、同期レジスタ５７へのアクセスを生じた時点で、ＳＬＣＩ５乃至ＳＬＩＣ８は、いずれも合計４回の起動レジスタ５３に対するアクセスが発生したことを認識している。また、ＳＬＩＣ５は、ＳＬＩＣ５へのアクセスが回線制御装置１のＳＬＩＣの中で１番目であったことを認識している。同様に、ＳＬＩＣ６は、ＳＬＩＣ６へのアクセスが回線制御装置１のＳＬＩＣの中で２番目であったことを、ＳＬＩＣ７は３番目、ＳＬＩＣ８は４番目であったことを認識する。

また後述するように、同期レジスタ５７へのアクセスをきっかけに、全ＳＬＩＣで共通のタイマーを生成する。

この様にして、回線制御装置１の各ＳＬＩＣについて、順番付けが行われる。

次に、各ＳＬＩＣが送出する呼出信号について説明する。

図２に示す回線制御装置１では、合計８回線に対応している。そして、回線制御装置１が、８回線同時に呼出信号を鳴動させる場合、呼出信号の１周期の間に８回線の電力のピークが均等に存在すれば、消費電力は最も平滑化される。つまり、図１に示す呼出信号の周期が50msとした場合、50msの1/8である6.25ms間隔で呼出信号を遅延させて鳴動すれば最もピーク電力を減らすことができる。

前述のように同期レジスタ５７を参照することで、接続されているＳＬＩＣの総数と、自分が何番目にアクセスされたデバイスかは認識可能である。そこで、ＳＬＩＣの総数をｍ個、自身のＳＬＩＣがｎ番目にアクセスされた場合、ch0とch1の呼出信号送出遅延を以下のように決定する。

Ch0呼出信号送出タイミング：(呼出信号周期/(2×m))×(n-1)
Ch1呼出信号送出タイミング：(呼出信号周期/2)＋(呼出信号周期/(2×m))×(n-1)
ＳＬＩＣは、上記の時間だけ、基準となるタイミングに対して遅延した呼出信号を送出すれば良い。

また、各ＳＬＩＣに接続される回線数がｉ本であった場合は、次式に従う。

Ch0呼出信号送出タイミング：(呼出信号周期/(i×m))×(n-1)
・・・
Ch(ｉ-1)呼出信号送出タイミング：(呼出信号周期/i)＋(呼出信号周期/(i×m))×(n-1)
次に、上記遅延のための基準クロックの生成について説明する。

各ＳＬＩＣには、TDMデータ転送用のクロック（以下、TDMCLK）を伝送する信号線であるＴＤＭＣＬＫ３９が接続されている。TDMCLKは、通常64kHzの倍数のクロックが用いられる。本実施例では512kHzのクロックが用いられているとする。本実施例での呼出信号の周期は50msであるから、TDMCLKを25600クロックカウントすれば50msのタイマーを生成することができる。

このタイマーは、回線制御装置１の全てのＳＬＩＣで共通でなければいけないが、同期レジスタ５７へのアクセスが発生した時点でクロックのカウントをリセットすることで、全ＳＬＩＣで共通のタイマーを生成することができる。

この50msのタイマーを基準として、上記計算式で導かれた時間分の遅延を加算したタイミングで呼出信号を送出する。

以上の様にして、ＳＬＩＣ５乃至ＳＬＩＣ８が送出する呼出信号の様子を、図５に示す。図５の縦軸は、各ＳＬＩＣそれぞれのch0およびch1の出力電圧を表わし、横軸は時間を表わしている。そして、図５では、各ＳＬＩＣ毎に呼出信号の送出開始時刻に遅延がある様子が示されている。

このように呼出信号の送出開始タイミングを制御することで、通信装置１の全回線を対象としてピーク電力を平滑化が可能となった。更に、ＳＬＩＣ内の２回線、即ちch0、ch１の２回線の間でもピーク電力の平滑化が可能となった。

以上説明した様に、本実施形態の回線制御装置１は、複数のSLIC_ICを搭載していても、呼出信号を送出時に装置全体のピーク電力を低減することが可能である。
［第２の実施形態］
次に、第２の実施形態について図６を参照して説明する。
［構成の説明］
第２の実施形態の構成は、第１の実施形態の構成例を示す図２、図３と同様である。
［動作の説明］
次に、第２の実施形態の動作について、図６を参照して説明する。

関連技術の説明で用いた図１に示したように、Ｌ２は一定のレベルで、Ｌ１にのみ交流信号を重畳する呼出信号の送出方法は、unbalanced ringingと呼ばれている。
一方、図６に示す様に、Ｌ１とＬ２の両方に位相の反転した交流信号を重畳する、balanced ringingと呼ばれる呼出信号の送出方法も広く利用されている。本実施形態の呼出信号の送出方法は、balanced ringingによるものである。

balanced ringingの場合、図６の例の様に、電源のピーク電圧がunbalanced ringingの半分で済む長所がある。尚、図６において、電源波形からＬ１−ＧＮＤ波形の生成、および電源波形からＬ２−ＧＮＤ波形の生成については、通常、SLIC_ICの機能として実現される。

balanced ringingでは、呼出信号の１周期の間に、電源の電圧ピークが２回存在する。そこで、ＳＬＩＣ５０がbalanced ringingによって呼出信号を各回線に送出する際に、呼出信号送出タイミングを、第１の実施形態で説明した呼出信号送出タイミングの半分の周期にする。

そこで、ＳＬＩＣの総数をｍ個、自身のＳＬＩＣがｎ番目にアクセスされた場合、ch0とch1の呼出信号送出遅延を以下のように決定する。

Ch0呼出信号送出タイミング：(呼出信号周期/(4×m))×(n-1)
Ch1呼出信号送出タイミング：(呼出信号周期/4)＋(呼出信号周期/(4×m))×(n-1)
この様にすることで、呼出信号の送出がbalanced ringingによる場合であっても、通信装置１の各ＳＬＩＣが出力する呼出信号のピーク電力を、時間的に平滑化することが可能である。

以上説明した様に、本実施形態の通信装置は、第１の実施形態の通信装置と同様に、通信装置が複数の回線へ呼出信号を送出する際に、ピーク電力を平準化することが可能である。また、第１の実施形態の通信装置と比べて、電源のピーク電圧が約半分で呼出信号の送出が実現可能なため、第１の実施形態の通信装置より電源の負担を軽減することが出来る。

第３の実施形態

本実施形態の通信回路８１は、通信装置８０の有する通信回路８１の数と前記通信回路８１の順番を記憶するレジスタ８２を備える。また、通信回路８１は、所定の周期を前記通信回路８１の数で除した時間ずつずらして前記順番に前記所定の周期の呼出信号の発信を開始する回線制御回路８３を備える。

以上の様にすることで、本実施形態の通信回路８１は、呼出信号を送出時に通信装置８０全体のピーク出力電力を低減することが可能である。

尚、本発明は、実施形態の機能を実現する情報処理プログラムが、回路或いは装置に直接或いは遠隔から供給される場合にも適用可能である。

１ 回線制御装置
２ ＣＰＵ
３ ＲＯＭ
４ ＲＡＭ
５、６、７、８ ＳＬＩＣ
１０、１１、１２、１３、１４、１５、１６、１７ 電源回路
２０、２１、２２、２３、２４、２５、２６、２７ コネクタ
３０ クロック信号線
３１ ＴＸ
３２ ＲＸ
３５、３６、３７、３８ ＣＳ
３９ ＴＤＭＣＬＫ
５０ ＳＬＩＣ
５１ ＳＰＩ制御部
５２ レジスタ部
５３ 起動レジスタ
５４ アクセス検知部
５５ 呼出信号制御部
５６ 電源制御部
５７ 同期レジスタ
５８ ch0回線制御部
５９ ch1回線制御部
６０ ch0電源回路
６１ ch1電源回路
６２ ch0電源制御信号線
６３ ch0電源制御信号線
６４ ch0電源線
６５ ch1電源線
７０、７１ コネクタ
７５ ＣＬＫ
７６ ＴＸ
７７ ＲＸ
７８ ＣＳ
７９ ＴＤＭＣＬＫ
８０ 通信装置
８１ 通信回路
８２ レジスタ
８３ 回線制御部

Claims (9)

1. 通信装置の有する通信回路の数と前記通信回路の順番を記憶するレジスタと、
   所定の周期を前記通信回路の数で除した時間ずつずらして前記順番に前記所定の周期の呼出信号の発信を開始する回線制御回路とを備えることを特徴とする通信回路。
2. 前記通信回路はそれぞれ複数の回線に接続され、
   前記回線制御回路は、前記複数の回線の１つに前記発信を開始した後、前記複数の回線の１つ以外の前記複数の回線に前記所定の周期を前記複数の回線の数で除した時間ずつずらして前記所定の周期で呼出信号の発信を開始することを特徴とする請求項１に記載の通信回路。
3. 前記通信装置が起動されると前記通信装置の制御部は前記通信回路毎に順番に１回ずつ前記レジスタにアクセスし、
   前記レジスタは前記アクセスを検知することで前記複数の通信回路の数と前記順番を記憶することを特徴とする請求項１または請求項２に記載の通信回路。
4. 通信装置の有する通信回路の数と前記通信回路の順番を記憶し、所定の周期を前記通信回路の数で除した時間ずつずらして前記順番に前記所定の周期の呼出信号の発信を開始する通信方法。
5. 前記通信回路の接続される複数の回線の１つに前記発信を開始した後、前記複数の回線の１つ以外の前記複数の回線に前記所定の周期を前記複数の回線の数で除した時間ずつずらして前記所定の周期で呼出信号の発信を開始することを特徴とする請求項４に記載の通信方法。
6. 前記通信装置が起動されると前記通信回路毎に順番に１回ずつアクセスされ、
   前記アクセスを検知することで前記通信装置の有する通信回路の数と前記通信回路の順番を記憶することを特徴とする請求項４または請求項５に記載の通信方法。
7. 通信装置の有する通信回路の数と前記通信回路の順番を記憶し、所定の周期を前記通信回路の数で除した時間ずつずらして前記順番に前記所定の周期の呼出信号の発信を開始するプログラム。
8. 前記通信回路の接続される複数の回線の１つに前記発信を開始した後、前記複数の回線の１つ以外の前記複数の回線に前記所定の周期を前記複数の回線の数で除した時間ずつずらして前記所定の周期で呼出信号の発信を開始することを特徴とする請求項７に記載のプログラム。
9. 前記通信装置が起動されると前記通信回路毎に順番に１回ずつアクセスされ、
   前記アクセスを検知することで前記通信装置の有する通信回路の数と前記通信回路の順番を記憶することを特徴とする請求項７または請求項８に記載のプログラム。

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