TWI578711B - 用於執行具有改良類比至數位轉換器線性之相關多重取樣的方法及系統 - Google Patents

用於執行具有改良類比至數位轉換器線性之相關多重取樣的方法及系統 Download PDF

Info

Publication number
TWI578711B
TWI578711B TW104139207A TW104139207A TWI578711B TW I578711 B TWI578711 B TW I578711B TW 104139207 A TW104139207 A TW 104139207A TW 104139207 A TW104139207 A TW 104139207A TW I578711 B TWI578711 B TW I578711B
Authority
TW
Taiwan
Prior art keywords
adc
circuit
sar
image data
input data
Prior art date
Application number
TW104139207A
Other languages
English (en)
Other versions
TW201626727A (zh
Inventor
羅伯 喬韓森
Original Assignee
豪威科技股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 豪威科技股份有限公司 filed Critical 豪威科技股份有限公司
Publication of TW201626727A publication Critical patent/TW201626727A/zh
Application granted granted Critical
Publication of TWI578711B publication Critical patent/TWI578711B/zh

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/70—SSIS architectures; Circuits associated therewith
    • H04N25/71—Charge-coupled device [CCD] sensors; Charge-transfer registers specially adapted for CCD sensors
    • H04N25/75—Circuitry for providing, modifying or processing image signals from the pixel array
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
    • H03M1/00—Analogue/digital conversion; Digital/analogue conversion
    • H03M1/06—Continuously compensating for, or preventing, undesired influence of physical parameters
    • H03M1/0617—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence
    • H03M1/0634—Continuously compensating for, or preventing, undesired influence of physical parameters characterised by the use of methods or means not specific to a particular type of detrimental influence by averaging out the errors, e.g. using sliding scale
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N25/00—Circuitry of solid-state image sensors [SSIS]; Control thereof
    • H04N25/60—Noise processing, e.g. detecting, correcting, reducing or removing noise
    • H04N25/616—Noise processing, e.g. detecting, correcting, reducing or removing noise involving a correlated sampling function, e.g. correlated double sampling [CDS] or triple sampling

Description

用於執行具有改良類比至數位轉換器線性之相關多重取樣的方法及系統
本發明之一實例大體上係關於影像感測器。更具體言之，本發明之實例係關於用於自影像感測器像素單元讀出影像資料之方法及系統，該等方法及系統包含執行類比至數位轉換。本發明之實例包含一種用於執行具有改良類比至數位轉換器線性之相關多重取樣之方法及系統。
高速影像感測器已廣泛用於包含汽車領域、機器視覺領域及專業視訊拍攝領域之不同領域中之許多應用中。消費者市場對具有一減小捲動快門效果之高速慢動作視訊及標準高清晰度(HD)視訊之持續需求進一步驅動了高速影像感測器之發展。
在習知互補金屬氧化物半導體(「CMOS」)像素單元中，影像電荷自一光敏裝置(例如，一光電二極體)轉移且被轉換至一浮動擴散節點上之像素單元內之一電壓信號。可自該像素單元讀出該影像電荷至讀出電路中且接著處理該影像電荷。在習知CMOS影像感測器中，讀出電路包含一類比至數位轉換器(ADC)。ADC由於各ADC之特定架構而固有地經受非線性誤差。包含積分非線性(INL)及微分非線性(DNL) 之非線性誤差使得ADC之輸出偏離理想輸出。例如，該理想輸出可為輸入之一線性函數。
由於此等非線性誤差對ADC而言係固有的，所以不可能藉由校準來消除此等誤差之影響。影像感測器上之非線性誤差之負面影響包含減小可由讀出電路之ADC處理之影像電荷(例如，輸入信號)之動態範圍以及減小ADC之有效解析度。
100‧‧‧成像系統
105‧‧‧像素陣列
108‧‧‧邏輯控制
109‧‧‧讀出行位線
110‧‧‧讀出電路
115‧‧‧功能邏輯
120‧‧‧控制電路
210‧‧‧掃描電路
220‧‧‧類比至數位轉換(ADC)電路
230‧‧‧隨機數產生器(RNG)
301‧‧‧輸入開關
3011‧‧‧輸入開關
3021‧‧‧比較器電容器
3022‧‧‧比較器電容器
3031‧‧‧比較器重設開關
3032‧‧‧比較器重設開關
304‧‧‧比較器
305‧‧‧鎖存器
306‧‧‧選擇器電路
307‧‧‧逐次逼近暫存器(SAR)
3081‧‧‧數位至類比轉換器(DAC)電容器
3084‧‧‧數位至類比轉換器(DAC)電容器
3085‧‧‧數位至類比轉換器(DAC)電容器
308p‧‧‧數位至類比轉換器(DAC)電容器
3091‧‧‧數位至類比轉換器(DAC)重設開關
3092‧‧‧數位至類比轉換器(DAC)重設開關
310‧‧‧數位至類比轉換器(DAC)電路
3111-311w‧‧‧資料輸出線
312‧‧‧數位至類比轉換器(DAC)電容器
500‧‧‧方法
501‧‧‧方塊
502‧‧‧方塊
503‧‧‧方塊
504‧‧‧方塊
505‧‧‧方塊
506‧‧‧方塊
507‧‧‧方塊
A/D‧‧‧類比至數位轉換
C1‧‧‧行
C2‧‧‧行
C3‧‧‧行
Cx‧‧‧行
CMP_RST‧‧‧比較器重設開關
DAC_RST‧‧‧數位至類比轉換器(DAC)重設開關
N1‧‧‧值
N2‧‧‧值
N3‧‧‧值
N4‧‧‧值
P1‧‧‧像素單元
P2‧‧‧像素單元
P3‧‧‧像素單元
Pn‧‧‧像素單元
R1‧‧‧列
R2‧‧‧列
R3‧‧‧列
Ry‧‧‧列
SAR‧‧‧逐次逼近暫存器
SHX‧‧‧輸入開關
VSHR1‧‧‧經取樣輸入資料
VSHR2‧‧‧經取樣輸入資料
VSHR3‧‧‧經取樣輸入資料
VSHR4‧‧‧經取樣輸入資料
VSHS1‧‧‧經取樣輸入資料
VSHS2‧‧‧經取樣輸入資料
VSHS3‧‧‧經取樣輸入資料
VSHS4‧‧‧經取樣輸入資料
VREF‧‧‧參考電壓
VCM‧‧‧預定比較器電壓/預定電壓
VDAC‧‧‧節點
VIN‧‧‧輸入電壓信號/輸入電壓
在隨附圖式之圖中藉由實例之方式而非藉由限制方式圖解說明本發明之實施例，除非另外規定，否則圖中相同元件符號指示貫穿各圖之類似元件。應注意，在本發明中對本發明之「一(an或one)」實施例之參考並不一定為相同實施例，且其等意謂至少一者。在圖中：
圖1係圖解說明根據本發明之一實施例之包含執行具有改良ADC線性之相關多重取樣之一讀出電路之一例示性成像系統之一方塊圖。
圖2係圖解說明根據本發明之一實施例之圖1中之讀出電路之細節之一方塊圖。
圖3係圖解說明根據本發明之一實施例之圖2中之ADC電路之細節之一方塊圖。
圖4圖解說明根據本發明之一實施例之圖2及圖3中之ADC電路中之輸入及輸出信號之一時序圖。
圖5係圖解說明根據本發明之一實施例之執行具有改良類比至數位轉換器線性之相關多重取樣之一方法之一流程圖。
對應元件符號指示貫穿圖中若干視圖之對應組件。熟習此項技術者將明白，為了簡單且清楚起見圖解說明圖中之元件，且並不一定按比例繪製元件。例如，圖中之一些元件之尺寸可相對於其他元件而被誇示以幫助改良對本發明之各種實施例之理解。此外，為了促進對本發明之此等多種實施例之更少受阻礙理解，通常不描繪在一商業可 行實施例中有用或必要之常見但熟知的元件。
在以下描述中，陳述眾多特定細節以便提供對本發明之完整理解。然而，應瞭解可無需使用此等特定細節來實踐本發明之實施例。在其他例項中，未展示熟知電路、結構或技術以避免混淆此描述之理解。
貫穿本說明書對「一實施例(one embodiment或an embodiment)」之參考意謂與實施例相結合而描述之一特定特徵、結構或特性包含於本發明之至少一實施例中。因此，貫穿本說明書在多個地方出現片語「在一實施例中(in one embodiment或in an embodiment)」並不一定全部指代相同實施例。此外，在一或多個實施例中可以任何合適方式組合特定特徵、結構或特性。特定特徵、結構或特性可包含於一積體電路、一電子電路、一組合邏輯電路或提供所描述功能性之其他合適組件中。
根據本發明之教示之實例描述一執行相關多重取樣(CMS)同時減小包含於讀出電路中之ADC電路之非線性誤差之一影像感測器讀出電路。在一實例中，藉由在列時間內除了對ADC基座隨機化外亦過取樣(CMS)來減小該ADC電路之非線性誤差。根據本發明之教示，該影像感測器讀出電路可計算及利用多個樣本之誤差之平均值，因此減小該ADC電路之非線性誤差。
圖1係圖解說明根據本發明之一實施例之包含執行具有改良ADC線性之相關多重取樣之一讀出電路110之一例示性成像系統100之一方塊圖。成像系統100可為一互補金屬氧化物半導體(「CMOS」)影像感測器。如所描繪實例中展示，成像系統100包含耦合至控制電路120及讀出電路110之像素陣列105，讀出電路110耦合至功能邏輯115及邏輯控制108。
像素陣列105之經圖解說明實施例係成像感測器或像素單元(例如，像素單元P1、P2、......、Pn)之二維(「2D」)陣列。在一實例中，各像素單元係一CMOS成像像素。如圖解說明，各像素單元被配置至一列(例如，列R1至Ry)及一行(例如，行C1至Cx)中以獲取一人、位置或物件等等之影像資料，接著可使用該影像資料來呈現人、位置或物件等等之一影像。
在一實例中，在各像素已獲取其影像資料或影像電荷之後，由讀出電路110透過讀出行位元線109讀出該影像資料且接著將該影像資料傳遞到功能邏輯115。在一實施例中，一邏輯電路108可控制讀出電路110且將影像資料輸出至功能邏輯115。在各種實例中，讀出電路110可包含放大電路(未圖解說明)、類比至數位轉換(ADC)電路220或其他。功能邏輯115可簡單地儲存該影像資料或甚至藉由應用後期影像效果(例如，剪裁、旋轉、消除紅眼、調整亮度、調整對比度或其他)操縱該影像資料。在一實例中，讀出電路110可沿著讀出行線一次讀出一列影像資料(已圖解說明)，或可使用諸如一串列讀出或同時全並行讀出所有像素等多種其他技術(未圖解說明)來讀出該影像資料。
在一實例中，控制電路120耦合至像素陣列105以控制像素陣列105之操作特性。例如，控制電路120可產生用於控制影像獲取之一快門信號。在一實例中，該快門信號係一全域快門信號，其用於同時啟用像素陣列105內之所有像素以在一單個獲取窗期間同時捕獲其等相應影像資料。在另一實例中，該快門信號係一捲動快門信號，使得在連續獲取窗期間循序地啟用像素之各列、或行群組。
圖2係圖解說明根據本發明之一實施例之圖1中執行具有改良ADC線性之相關多重取樣之一成像系統100之讀出電路110之細節之一方塊圖。如圖2中展示，讀出電路110可包含掃描電路210、一ADC電路220及一隨機數產生器(RNG)230。掃描電路210可包含放大電路、 選擇電路(例如，多工器)等等以沿著讀出行位線109一次讀出一列影像資料或可使用例如一串列讀出或同時全並行讀出所有像素等多種其他技術讀出該影像資料。隨機數產生器(RNG)230可耦合至ADC電路220以產生用作ADC基座(Nx)之隨機值。使用該隨機值，ADC電路220可相對於用作一ADC基座之隨機值自像素陣列105之一列取樣影像資料。
圖3係圖解說明根據本發明之一實施例之圖2中之ADC電路220之細節之一方塊圖。雖然在一些實施例中未圖解說明，但是複數個ADC電路220可包含於讀出電路110中。如圖3中展示，ADC電路220包含一比較器304(諸如一全微分運算放大器)、一鎖存器305、一選擇器電路306(諸如一多工器)、一數位至類比轉換器(DAC)電路310及一逐次逼近暫存器(SAR)307。ADC電路220亦包括複數個開關，開關包含一輸入開關「SHX」301、一對比較器重設開關「CMP_RST」3031、3032及一對數位至類比轉換器(DAC)重設開關「DAC_RST」3091、3092。ADC電路220亦包括包含於DAC電路310中之複數個DAC電容器3081至308p(p>1)及耦合至比較器304之輸入之一對比較器電容器3021、3022。
在一實施例中，如圖3中展示，DAC電路310包含並聯之複數個DAC電容器3081至308p及位於並聯之兩個電容器3084、3085之前板之間之一電容器312。電容器3081至308p之後板分別耦合至SAR 307之資料輸出線3111至311w(w>1)。在一些實施例中，SAR 307包含分別耦合至十二個並聯電容器3081至308p(例如，p=12)之十二條資料輸出線(例如，w=12)。DAC電路310耦合至DAC重設開關「DAC_RST」3091、3092。在閉合DAC重設開關「DAC_RST」3091、3092之後，DAC電容器3081至308p之前板及DAC電容器312之兩個板耦合至接地且因此DAC電路310重設。如圖3中進一步展示，輸入電壓VIN自掃描電路210 接收且對應於來自像素陣列105中之一像素之影像資料或影像電荷。在閉合輸入開關「SHX」之後，在節點VDAC處量測輸入電壓VIN使得由DAC電路310中之電容器3081至308p接收及獲取輸入電壓VIN。
在一實施例中，比較器304之輸入分別耦合至比較器電容器3021、3022及比較器重設開關3031、3032。在閉合比較器重設開關3031、3032之後，比較器304以及比較器電容器3021、3022之輸入耦合至預定電壓VCM。如圖3中展示，比較器電容器3021耦合至接地，而比較器電容器3022耦合至節點VDAC。在一實施例中，比較器在圖4中之SHR1期間重設(例如，當VIN等於像素重設值時)，且在DAC電路310上取樣輸入信號VIN。換言之，在電壓輸入VIN之各轉換之後(例如，當已轉換列中之所有樣本時)，藉由閉合比較器重設開關「CMP_RST」3031、3032重設比較器304使得耦合至比較器重設開關「CMP_RST」3032之比較器304之反相輸入被設定為預定比較器電壓VCM。
比較器304之輸出耦合至鎖存器305，鎖存器305接收及儲存正自比較器304輸出之資料。鎖存器305之輸出耦合至選擇器電路306，且選擇器電路306之輸出耦合至SAR 307。在一實施例中，鎖存器305之輸出之一者反相。因此，SAR 307可經由鎖存器305及選擇器電路306接收一SAR輸入，SAR輸入係比較器304之一結果(或輸出)。
SAR 307耦合至一電壓參考VREF(例如，10V)及耦合至接地，且藉由經由資料輸出線3111至311w驅動DAC電容器3081至308p之後板而控制DAC電路310。例如，若第一資料輸出線3111(例如，b0)為0，則耦合至其之DAC電容器3081之後板連接到接地，且若第一資料輸出線3111為1，則耦合至其之DAC電容器3081之後板連接到電壓參考VREF。在經取樣輸入資料(例如，VSHR1、VSHR2、VSHR3、VSHR4、VSHS1、VSHS2、VSHS3、VSHS4)之各轉換之前重設SAR 307。藉由ADC電路自正被處理之一給定列取樣影像資料而獲得經取樣輸入資料。SAR 307結 合DAC電路310執行二元搜尋，且連續將資料輸出線3111至311w中之各位元自最高有效位(MSB)設定至最低有效位(LSB)。在此實施例中，比較器304判定資料輸出線3111至311w中之一位元是否應維持設定或重設。在轉換結束時，SAR 307保持經取樣輸入資料之ADC轉換值(例如，ADC輸出)。
參考圖1及圖3，ADC電路220之元件之各者可由邏輯電路108控制。在一實例中，邏輯電路108可傳輸信號以分別控制斷開及閉合開關「SHX」301、「CMP_RST」3031、3032、「DAC_RST」3091、3092之時序以及傳輸信號以控制鎖存器305及選擇器電路306。在一實例中，邏輯電路108產生及傳輸信號以控制開關(如圖4之時序圖中展示)。
作為一實例，若節點VDAC具有V1之一值且SAR 307包含12個位元之儲存且正儲存等於0之一值(例如，輸出線3111至311w=B<11：0>=0x000)，則因為DAC電容器3081至308p憑藉由SAR 307掃過所有可能程式碼(自0至4095)而被二進位編碼，所以節點VDAC將自V1線性增加至約V1+VREF。
然而，使用被設定為0(例如，B<11：0>=0x000)之SAR 307對DAC電路310上之輸入電壓(信號)VIN取樣將具有任何雜訊、比較器304偏移或來自開關303、3031、3032之電荷注射之負面影響，導致輸入電壓信號VIN在ADC轉換期間被剪裁。此係由於當SAR 307之輸入被設定為0時獲得DAC電路310之最低輸出電壓。在一實施例中，為了避免此負面效果，相對於高於0之SAR 307值(例如，ADC基座)執行輸入電壓信號VIN之取樣。如圖3中展示，在一實施例中，SAR 307亦可耦合至隨機數產生器(RNG)230以接收用作ADC基座(Nx)之隨機值。在一些實施例中，隨機數產生器230產生可被均勻分佈在64與79之間之不相關隨機數且將其等傳輸至SAR 307。
在一些實施例中，SAR 307之輸出線3111至311w耦合至由邏輯電路108控制之一多工器(未展示)以設定一基座值。在此實施例中，SAR 307之內容(例如，VSHR1)可在下一值(例如，VSHR2、VSHR3、VSHR4、VSHS1、VSHS2、VSHS3、VSHS4)之取樣期間被傳遞至包含於讀出電路110中之一讀出記憶體(未展示)。
在此實施例中，因為比較器304在圖4中之SHR1期間(例如，當VIN等於像素重設值時)被重設，且在DAC電路310上取样電壓輸入信號VIN，所以VSHR取樣輸入值之轉換將導致值接近於ADC基座之值。在此實施例中，在各轉換之後比較器304之反相輸入被設定為預定電壓VCM。在一實施例中，針對VSHR取樣輸入值使用8位轉換，而針對VSHS取樣輸入值使用12位轉換。
在一實施例中，為了減小ADC電路220固有之非線性誤差，ADC電路220使用相關多重取樣(CMS)且使用在列時間內隨機化之一ADC基座。在其他實施例中，亦可自像素陣列之逐列隨機化ADC基座。
圖4圖解說明根據本發明之一實施例之圖2及圖3中之ADC電路220中之輸入及輸出信號之一時序圖。如上文論述，邏輯電路108可將控制信號傳輸至ADC電路220中之元件(諸如開關「SHX」301、「CMP_RST」3031、3032及「DAC_RST」3091、3092)以對應於圖4之時序圖中圖解說明之信號。邏輯電路108亦可將控制信號傳輸至鎖存器305及選擇器電路306。在一實施例中，可依據以下方程式計算該相關多重取樣(CMS)電壓VCMS：
在圖4中，時序圖之左部分圖解說明VSHR值之ADC轉換，且時序圖之右部分圖解說明VSHS值之ADC轉換。在圖4中之實例中，在下一轉換(例如，SHX=1)之前重設DAC電路310(例如，DAC_RST=1)，且 在SHR1(例如，SHX=1)期間重設比較器304(例如，CMP_RST=1)。在圖4中之實例中，存在四個CMS樣本(即，M=4；4x CMS)使得使用ADC基座之四個值(N1至N4)。N1至N4之ADC基座值係不相關隨機數。在一實施例中，N1至N4之值可均勻分佈在64與79之間。如圖4中展示，相對於SAR 307執行一列內之取樣(例如，VSHR1、VSHR2、VSHR3、VSHR4及VSHS1、VSHS2、VSHS3、VSHS4)，其中ADC基座值為N1至N4。藉由將ADC基座值N1至N4隨機化及執行多重取樣(例如，如圖4中之4x CMS)，ADC電路220可平均化來自各取樣之線性誤差，此導致經改良ADC DNL及INL。再者，藉由改良ADC電路220之ADC線性，減小由ADC引起之結構雜訊。在一些實施例中，自像素陣列105之逐列進一步隨機化ADC基座值(例如，N1至N4)以減小垂直固定圖案雜訊(VFPN)。
此外，本發明之以下實施例可被描述為一程序，該程序通常被描繪為一流程圖、一流向圖、一結構圖或一方塊圖。雖然一流程圖可將操作描述為一循序程序，但是可並行或同時執行許多操作。此外，可重新配置該等操作之次序。當其操作完成時程序終止。一程序可對應於一方法、一程序等等。
圖5係圖解說明根據本發明之一實施例之執行具有改良類比至數位轉換器線性之相關多重取樣之一方法500之一流程圖。方法或程序500開始於讀出電路自彩色像素陣列中之一給定列n獲取一影像資料(方塊501)，其中(n1)。在一實施例中，該讀出電路包含選擇及放大來自該給定列n之該影像資料之一掃描電路。該掃描電路可包含用以選擇影像之至少一多工器及用以放大該影像資料之至少一放大器。該掃描電路亦可將經選擇及經放大之該影像資料傳輸至該ADC電路以進行進一步處理。
在方塊502處，包含於讀出電路中之一ADC電路產生用作給定列 n之ADC基座之複數個不相關隨機數。因此，針對相同列隨機化用作一ADC基座之值，而非使單一數重複用作相同列之ADC基座。在一些實施例中，不相關隨機數被均勻分佈在64與79之間。在方塊503處，包含於該ADC電路中之SAR將不相關隨機數之一者儲存為該ADC基座，且在方塊504處，該ADC電路自列n取樣影像資料以獲得一經取樣輸入資料。在此實施例中，該ADC電路相對於儲存於該SAR中之值(例如，大於0x000之一隨機數)取樣。返回參考圖4，用作ADC基座之不相關隨機數係：N1、N2、N3及N4。在圖4中之實例中，N1係0x41(或65)且N2係0x45(或69)。在此實例中，該讀出電路使用四個樣本(M=4)執行CMS。在一實施例中，該ADC電路在包含於該ADC電路中之一數位至類比(DAC)電路上自該給定列取樣該影像資料以獲得該經取樣輸入資料。
在圖5中之方塊505處，ADC電路將經取樣輸入資料自類比轉換至數位以獲得一ADC輸出值。因此，該ADC輸出值係對應於經取樣輸入資料之數位化值。在一些實施例中，將經取樣輸入資料自類比轉換至數位包含使用皆包含於ADC電路中之DAC電路及SAR執行二元搜尋。該ADC電路亦可包含一比較器。在此實施例中，為了執行該經取樣輸入資料自類比至數位之轉換，該比較器判定是否連續將儲存於該SAR中之複數個位元自MSB設定或重設至LSB，且該SAR基於由該比較器之判定設定或重設儲存於其中之該複數個位元之各者。一旦儲存於該SAR中之LSB被該SAR設定或重設，儲存於該SAR中之值係該ADC輸出值，該ADC輸出值係該經取樣輸入資料之一經數位化轉換值。該ADC輸出值可接著被輸出至一功能邏輯或儲存於包含於該讀出電路中之記憶體中。在一實施例中，該ADC電路之該經取樣輸入資料自類比至數位之轉換進一步包含在該影像資料之取樣期間在該DAC電路上將該比較器之一反相輸入重設至一預定值(例如，VCM)以獲得該 經取樣輸入資料。在此實施例中，該ADC電路進一步包含耦合至該比較器之輸出之一鎖存器及耦合至該鎖存器之該輸出之一選擇器電路(諸如一多工器)。該鎖存器接收及儲存比較器輸出值，且該選擇器電路選擇自該鎖存器輸出之待傳輸至該SAR之值。
在方塊506處，ADC電路判定針對給定列n是否有其他輸入資料樣本待處理。例如，在圖4中之實例中，待處理之樣本對包含：VSHR1、VSHR2、VSHR3、VSHR4、VSHS1、VSHS2、VSHS3及VSHS4。在圖4中，一旦樣本VSHR1自類比轉換至數位以獲得ADC輸出值且SAR含有ADC輸出值，ADC電路可判定針對列n有其他樣本(例如，VSHR2、VSHR3、VSHR4、VSHS1、VSHS2、VSHS3及VSHS4)待處理。在框506處，若ADC電路判定被轉換之當前樣本並非為列n中之最後樣本，則程序500返回至方塊503，在方塊503處，SAR更新其內容且將不相關隨機數之一不同者儲存為ADC基座，且在方塊504處，ADC電路相對於儲存於SAR中之經更新值自列n取樣影像資料。例如，在圖4中，SAR儲存N2代替N1。程序500接著繼續至方塊505，在方塊505處，將經取樣輸入資料自類比轉換至數位以產生另一ADC輸出。
在方塊506處，若ADC電路判定針對給定列n無其他輸入資料樣本待處理，則程序500繼續至方塊507，該ACD電路計算非線性誤差且輸出列n之最終ADC輸出。在一些實施例中，該ADC電路將ADC輸出值儲存在包含於該讀出電路中之一記憶體(未展示)中。為了計算該非線性誤差，該ACD電路可判定ACD輸出之各者之INL及DNL(例如，針對給定列n之各經數位化轉換之經取樣輸入資料)且計算列n之INL及DNL誤差之平均值。為了輸出列n之最終ADC輸出，該ADC電路可使用以下方程式計算CMS電壓VCMS：
在其他實施例中，ADC電路將ADC輸出值輸出至一功能邏輯以執行列n計算之非線性誤差及最終ADC輸出。藉由在列時間內隨機化ADC基座及執行CMS，減小包含INL及DNL之ADC非線性，此係因為非線性誤差被平均化。可針對彩色像素陣列中之各列重複程序500。
依據電腦軟體及硬體描述上文解釋之程序。所描述之技術可構成在一機器(例如，電腦)可讀儲存媒體內體現之機器可執行指令，該機器可執行指令當由一機器執行時將使該機器執行所描述之操作。此外，該程序可在硬體(例如一專用積體電路(「ASIC」)或類似物)內體現。
本發明之所圖解說明實例之以上描述(包含說明書摘要中描述之內容)不旨在係詳盡或被限制為所揭示之精確形式。雖然為了說明性目的，本文描述本發明之特定實施例及實例，但是在不脫離本發明之更廣泛精神及範疇之情況下，多種等效修改係可能的。
鑑於以上詳述，可對本發明之實例作出此等修改。以下申請專利範圍中所使用之術語不應被解釋為將本發明限制於說明書及申請專利範圍中揭示之特定實施例。實情係，該範疇將完全由以下申請專利範圍判定，以下申請專利範圍應根據所建立之申請專利範圍解釋之公認原則來解釋。因此，本說明書及圖式被認為是說明性的而非限制性的。
220‧‧‧類比至數位轉換(ADC)電路
301‧‧‧輸入開關
3011‧‧‧輸入開關
3021‧‧‧比較器電容器
3022‧‧‧比較器電容器
3031‧‧‧比較器重設開關
3032‧‧‧比較器重設開關
304‧‧‧比較器
305‧‧‧鎖存器
306‧‧‧選擇器電路
307‧‧‧逐次逼近暫存器(SAR)
3081‧‧‧數位至類比轉換器(DAC)電容器
3084‧‧‧數位至類比轉換器(DAC)電容器
3085‧‧‧數位至類比轉換器(DAC)電容器
308p‧‧‧數位至類比轉換器(DAC)電容器
3091‧‧‧數位至類比轉換器(DAC)重設開關
3092‧‧‧數位至類比轉換器(DAC)重設開關
310‧‧‧數位至類比轉換器(DAC)電路
3111-311w‧‧‧資料輸出線
312‧‧‧數位至類比轉換器(DAC)電容器
CMP_RST‧‧‧比較器重設開關
DAC_RST‧‧‧數位至類比轉換器(DAC)重設開關
SHX‧‧‧輸入開關
VREF‧‧‧參考電壓
VCM‧‧‧預定比較器電壓/預定電壓
VDAC‧‧‧節點
VIN‧‧‧輸入電壓信號/輸入電壓

Claims (22)

  1. 一種在一影像感測器中執行具有改良類比至數位轉換器(ADC)線性之相關多重取樣(Correlated Multi-Sampling,CMS)之方法，其包括：由一讀出電路自一彩色像素陣列中之一第一列獲取一影像資料；由包含於該讀出電路中之一ADC電路產生用作該第一列之複數個ADC基座(pedestals)之複數個不相關(uncorrelated)隨機數，該等ADC基座包含一第一ADC基座及一第二ADC基座；由包含於該ADC電路中之一逐次逼近暫存器(Successive Approximation Register,SAR)儲存該第一ADC基座；由該ADC電路相對於(against)儲存於該SAR中之該第一ADC基座自該第一列取樣該影像資料以獲得一第一經取樣輸入資料；及由該ADC電路將該第一經取樣輸入資料自類比轉換至數位以獲得一第一ADC輸出值；一旦獲得該第一ADC輸出值，則由該SAR儲存該第二ADC基座，由該ADC電路相對於儲存於該SAR中之該第二ADC基座自該第一列取樣該影像資料以獲得一第二經取樣輸入資料，及由該ADC電路將該第二經取樣輸入資料自類比轉換至數位以獲得一第二ADC輸出值。
  2. 如請求項1之方法，其中該等不相關隨機數被均勻分佈在64與79之間。
  3. 如請求項1之方法，其中由該讀出電路自該第一列獲取該影像資 料進一步包括：由包含於該讀出電路中之一掃描電路選擇及放大來自該第一列之該影像資料；及將該影像資料自該第一列傳輸至該ADC電路。
  4. 如請求項1之方法，其中由該ADC電路自該第一列取樣該影像資料以獲得該第一及第二經取樣輸入資料進一步包括：在包含於該ADC電路中之一數位至類比(DAC)電路上取樣該影像資料以分別獲得該第一及該第二經取樣輸入資料。
  5. 如請求項4之方法，其中由該ADC電路將該第一及該第二經取樣輸入資料自類比轉換至數位以分別獲得該第一及該第二ADC輸出值進一步包括：使用該DAC電路及該SAR執行二元搜尋。
  6. 如請求項5之方法，其中由該ADC電路將該第一及該第二經取樣輸入資料自類比轉換至數位以分別獲得該第一及該第二ADC輸出值進一步包括：由包含於該ADC電路中之一比較器判定連續將儲存於該SAR中之複數個位元自最高有效位(MSB)設定或重設至最低有效位(LSB)，基於藉由該比較器之該判定由該SAR設定或重設儲存於該SAR中之該複數個位元之各者以分別獲得該第一及該第二ADC輸出值，及自該SAR分別將該第一及該第二ADC輸出值輸出至一功能邏輯。
  7. 如請求項6之方法，其中由該ADC電路將該第一及該第二經取樣輸入資料自類比轉換至數位以分別獲得該第一及該第二ADC輸出值進一步包括： 在該影像資料之該取樣期間在該DAC電路上將該比較器之一反相輸入重設至一預定值以分別獲得該第一及該第二經取樣輸入資料。
  8. 如請求項7之方法，其中由該ADC電路將該第一及該第二經取樣輸入資料自類比轉換至數位以分別獲得該第一及該第二ADC輸出值進一步包括：由一鎖存器接收及儲存該等比較器輸出值，及由一選擇器電路選擇自該鎖存器輸出之待傳輸至該SAR之值。
  9. 如請求項8之方法，其進一步包括：由該讀出電路自邏輯電路接收控制信號，其中該等控制信號控制以下至少一者：該鎖存器、該選擇器電路、用以接收該影像資料之一開關、用以重設該比較器之一開關及用以重設該DAC電路之一開關。
  10. 如請求項9之方法，其進一步包括：由該讀出電路產生分別對應於該第一及該第二經取樣輸入資料之該等ADC輸出值之各者之一非線性誤差及產生該等非線性誤差之一平均值；及基於該第一ADC輸出值及該第二ADC輸出值由該讀出電路產生一最終ADC輸出。
  11. 一種在一影像感測器中執行具有改良類比至數位轉換器(ADC)線性之相關多重取樣(CMS)之方法，該方法包括：由ADC電路產生用作複數個ADC基座之複數個不相關隨機數以用於自第一列取樣；在影像資料之各取樣之前，由包含於該等ADC電路中之一逐次逼近暫存器(SAR)儲存該ADC基座之一不同者；由包含於一讀出電路中之一ADC電路相對於儲存於該SAR中之 該複數個ADC基座複數次地自一第一列取樣一影像資料，以獲得複數個經取樣輸入資料；及由該ADC電路將該複數個經取樣輸入資料之各者自類比轉換至數位，其中由該ADC電路轉換包含使用該SAR執行二元搜尋(binary search)。
  12. 如請求項11之方法，其中該等不相關隨機數被均勻分佈在64與79之間。
  13. 如請求項11之方法，其中由該ADC電路取樣進一步包括：在包含於該ADC電路中之一數位至類比(DAC)電路上取樣該影像資料以獲得該複數個經取樣輸入資料。
  14. 如請求項13之方法，其中由該ADC電路轉換包含：使用該DAC電路執行該二元搜尋。
  15. 如請求項14之方法，其中由該ADC電路轉換包含：由包含於該ADC電路中之一比較器判定連續將儲存於該SAR中之複數個位元自最高有效位(MSB)設定或重設至最低有效位(LSB)，基於藉由該比較器之該判定由該SAR設定或重設儲存於該SAR中之該複數個位元之各者以獲得ADC輸出值，及自該SAR將該等ADC輸出值輸出至一功能邏輯。
  16. 如請求項15之方法，其中由該ADC電路轉換包含：在該影像資料之該取樣期間在該DAC電路上將該比較器之一反相輸入重設至一預定值以獲得該複數個經取樣輸入資料。
  17. 如請求項16之方法，其進一步包括：由該讀出電路判定針對該等ADC輸出值之各者之一非線性誤差及產生該等非線性誤差之一平均值。
  18. 一種成像系統，其包括： 一彩色像素陣列，其用於獲取影像資料，該像素陣列包含複數個列及行；一讀出電路，其耦合至該彩色像素陣列以自該彩色像素陣列中之一第一列獲取一影像資料，其中該讀出電路包含一類比至數位轉換(ADC)電路以：產生用作複數個ADC基座之複數個不相關隨機數以用於自該第一列取樣；在該影像資料之各取樣之前，將該等ADC基座之一不同者儲存在包含於該ADC電路中之一逐次逼近暫存器(SAR)中；相對於儲存於該SAR中之該複數個ADC基座複數次地自該第一列取樣該影像資料以獲得複數個經取樣輸入資料，其中在包含於該ADC電路中之一數位至類比(DAC)電路上取樣該影像資料，及將該複數個經取樣輸入資料之各者自類比轉換至數位，其中由該ADC電路轉換包含使用該SAR及該DAC電路執行二元搜尋。
  19. 如請求項18之成像系統，其中該等不相關隨機數被均勻分佈在64與79之間。
  20. 如請求項18之成像系統，其中該ADC電路進一步包括：一比較器，其用以判定連續將儲存於該SAR中之複數個位元自最高有效位(MSB)設定或重設至最低有效位(LSB)，其中該SAR基於藉由該比較器之該判定設定或重設儲存於該SAR中之該複數個位元之各者以獲得ADC輸出值。
  21. 如請求項20之成像系統，其中由該ADC電路轉換包含：在該影像資料之該取樣期間在該DAC電路上將該比較器之一反相輸入重設至一預定值以獲得該複數個經取樣輸入資料。
  22. 如請求項21之成像系統，其中該讀出電路進一步判定針對該等 ADC輸出值之各者之一非線性誤差及產生該等非線性誤差之一平均值。
TW104139207A 2014-11-26 2015-11-25 用於執行具有改良類比至數位轉換器線性之相關多重取樣的方法及系統 TWI578711B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US14/555,062 US9491390B2 (en) 2014-11-26 2014-11-26 Method and system for implementing correlated multi-sampling with improved analog-to-digital converter linearity

Publications (2)

Publication Number Publication Date
TW201626727A TW201626727A (zh) 2016-07-16
TWI578711B true TWI578711B (zh) 2017-04-11

Family

ID=56011503

Family Applications (1)

Application Number Title Priority Date Filing Date
TW104139207A TWI578711B (zh) 2014-11-26 2015-11-25 用於執行具有改良類比至數位轉換器線性之相關多重取樣的方法及系統

Country Status (4)

Country Link
US (1) US9491390B2 (zh)
CN (1) CN105635606B (zh)
HK (1) HK1220306A1 (zh)
TW (1) TWI578711B (zh)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10003761B2 (en) * 2015-09-10 2018-06-19 Canon Kabushiki Kaisha Imaging device having multiple analog-digital conversion circuits that perform multiple ad conversions for a singular one of a pixel signal
US10015429B2 (en) * 2015-12-30 2018-07-03 Omnivision Technologies, Inc. Method and system for reducing noise in an image sensor using a parallel multi-ramps merged comparator analog-to-digital converter
KR101963393B1 (ko) 2016-09-27 2019-03-28 한국과학기술연구원 이미지센서를 이용한 난수 생성 시스템, 난수 생성 방법, 데이터베이스 구축방법, 및 그 방법이 컴퓨터 프로그램으로 기록되어 있는 컴퓨터 판독가능한 기록 매체
WO2018062812A1 (ko) * 2016-09-27 2018-04-05 한국과학기술연구원 이미지센서를 이용한 난수 생성 시스템, 난수 생성 방법, 데이터베이스 구축방법, 및 그 방법이 컴퓨터 프로그램으로 기록되어 있는 컴퓨터 판독가능한 기록 매체
CN106961563B (zh) * 2017-03-24 2020-07-28 长春长光辰芯光电技术有限公司 低噪音宽动态范围图像传感器相关多次采样电路
KR102295526B1 (ko) 2017-04-10 2021-08-30 삼성전자 주식회사 이미지 센서 및 이를 포함하는 이미지 처리 장치
EP3611919A4 (en) * 2017-10-20 2020-03-25 Shenzhen Goodix Technology Co., Ltd. ANALOG READING AND IMAGE SENSOR MODULE
US10848703B2 (en) * 2018-04-09 2020-11-24 Omnivision Technologies, Inc. Digital CDS readout with 1.5 ADC conversions per pixel
WO2020236209A1 (en) * 2019-05-22 2020-11-26 Adesto Technologies Corporation Pulse width signal overlap compensation techniques
US10797716B1 (en) 2019-09-09 2020-10-06 Semiconductor Components Industries, Llc Imaging systems having successive approximation register (SAR) analog-to-digital converters with reduced non-linearity

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605738B2 (en) * 2006-09-13 2009-10-20 Advantest Corporation A-D converter and A-D convert method
CN101567692A (zh) * 2009-03-30 2009-10-28 东南大学 一种并行的高速动态元件匹配方法
TW201334424A (zh) * 2011-11-07 2013-08-16 Linear Techn Inc 用於在類比至數位轉換器中將元件不匹配隨機化之系統與方法
TW201427419A (zh) * 2012-12-27 2014-07-01 Omnivision Tech Inc 用於減少像素陣列讀出時間之轉換電路
US8847169B2 (en) * 2010-05-25 2014-09-30 The Hong Kong University Of Science And Technology Quantum-limited highly linear CMOS detector for computer tomography

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1741190B1 (en) * 2004-04-20 2008-07-16 Nxp B.V. Method to improve error reduction in a digital-to-analog converter and digital-to-analog converter in which this method is applied
US8248490B2 (en) * 2010-04-21 2012-08-21 Omnivision Technologies, Inc. Imaging sensor having reduced column fixed pattern noise
CN102751990A (zh) * 2012-06-18 2012-10-24 东南大学 一种可提高动态性能的流水线式模数转换器
JP6037947B2 (ja) * 2013-06-11 2016-12-07 ルネサスエレクトロニクス株式会社 固体撮像装置および半導体装置
CN105981370B (zh) * 2014-02-07 2019-07-19 拉姆伯斯公司 馈通补偿图像传感器

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7605738B2 (en) * 2006-09-13 2009-10-20 Advantest Corporation A-D converter and A-D convert method
CN101567692A (zh) * 2009-03-30 2009-10-28 东南大学 一种并行的高速动态元件匹配方法
US8847169B2 (en) * 2010-05-25 2014-09-30 The Hong Kong University Of Science And Technology Quantum-limited highly linear CMOS detector for computer tomography
TW201334424A (zh) * 2011-11-07 2013-08-16 Linear Techn Inc 用於在類比至數位轉換器中將元件不匹配隨機化之系統與方法
TW201427419A (zh) * 2012-12-27 2014-07-01 Omnivision Tech Inc 用於減少像素陣列讀出時間之轉換電路

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
Guanhua Wang, Foti Kacani, and Yun Chiu,"IRD Digital Background Calibration of SAR ADC With Coarse Reference ADC Acceleration", IEEE TRANSACTIONS ON CIRCUITS AND SYSTEMS—II: EXPRESS BRIEFS, VOL. 61, NO. 1, JANUARY 2014, page 11-15 *

Also Published As

Publication number Publication date
US9491390B2 (en) 2016-11-08
CN105635606B (zh) 2019-01-01
HK1220306A1 (zh) 2017-04-28
US20160150173A1 (en) 2016-05-26
TW201626727A (zh) 2016-07-16
CN105635606A (zh) 2016-06-01

Similar Documents

Publication Publication Date Title
TWI578711B (zh) 用於執行具有改良類比至數位轉換器線性之相關多重取樣的方法及系統
US9450596B2 (en) Ramp and successive approximation register analog to digital conversion methods, systems and apparatus
US8022856B2 (en) Successive approximation type A/D converter, method of controlling successive approximation type A/D converter, solid-state imaging device, and imaging apparatus
JP5378945B2 (ja) Ｘ線画素検出器の読出し回路及び集積回路
TWI473436B (zh) 具有多種類比數位轉換器模式之混合類比數位轉換器
US8730081B2 (en) Calibration in multiple slope column parallel analog-to-digital conversion for image sensors
US10348323B2 (en) Analog-to-digital conversion and method of analog-to-digital conversion
WO2011122600A1 (ja) 固体撮像装置
US8275213B2 (en) Apparatus and method for gain correction
JP6205215B2 (ja) 撮像装置
TWI574514B (zh) 用於實施延伸範圍近似類比數位轉換器之方法及系統
US20150102206A1 (en) Readout circuit for image sensors
JP4157862B2 (ja) アナログ‐デジタル変換器及びその動作方法、撮像装置並びにランプ発生器の動作方法
JP2013106225A (ja) 撮像装置及び撮像システム
JP6651603B2 (ja) 位相差オートフォーカス画像センサ用のアナログ−デジタルコンバータ
US10686463B1 (en) Method for calibration of digital readout with split counter and residual bits
TWI626619B (zh) 用於在具有管道架構之影像感測器中實施動態接地共享之方法及系統
WO2018138958A1 (ja) Ａｄ変換装置及び撮像装置
Gao et al. Indirect-feedback Sigma-Delta CMOS image sensors with SAR-based startup
JP2014192542A (ja) 撮像装置、半導体集積回路装置、及び、ａ／ｄ変換方法
JP2008245318A (ja) アナログ‐デジタル変換器及びその動作方法、ランプ発生器及びその動作方法並びに撮像装置