CN105635606A - 实施具有改良模数转换器线性的相关多采样的方法及系统 - Google Patents

实施具有改良模数转换器线性的相关多采样的方法及系统 Download PDF

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Abstract

本申请案涉及用于实施具有改进的模/数转换器线性的相关多采样的方法及系统。一种在图像传感器中实施具有改进的模/数转换器ADC线性的相关多采样CMS的方法从包含于读出电路中的产生用作多个ADC基座的多个不相关随机数以用于对图像数据采样的ADC电路开始。在所述图像数据的每一采样之前包含于所述ADC电路中的逐次逼近寄存器SAR存储所述ADC基座中的不同一者。所述ADC电路相对于多个ADC基座多次从行对图像数据采样以获得多个经采样输入数据。所述ADC电路将所述多个经采样输入数据中的每一者从模拟转换到数字，其包含使用所述SAR执行二分搜索。还描述其它实施例。

Description

实施具有改良模数转换器线性的相关多采样的方法及系统
技术领域
本发明的实例大体上涉及图像传感器。更特定来说，本发明的实例涉及用于从图像传感器像素单元读出图像数据的方法及系统，所述方法及系统包含执行模/数转换。本发明的实例包含用于实施具有改进的模/数转换器线性的相关多采样的方法及系统。
背景技术
高速图像传感器已广泛使用于包含汽车领域、机器视觉领域及专业视频拍摄领域的不同领域中的许多应用中。消费者市场对具有减小滚动快门效果的高速慢动作视频及标准高清晰度(HD)视频的持续需求进一步驱动了高速图像传感器的发展。
在常规互补金属氧化物半导体(“CMOS”)像素单元中，图像电荷从光敏装置(举例来说，光电二极管)转移且被转换到浮动扩散节点上的像素单元内的电压信号。可从所述像素单元读出所述图像电荷到读出电路中且接着处理。在常规CMOS图像传感器中，读出电路包含模/数转换器(ADC)。ADC由于每一ADC的特定架构而固有地经受非线性误差。包含积分非线性(INL)及微分非线性(DNL)的非线性误差引起ADC的输出脱离理想输出。例如，所述理想输出可为输入的线性函数。
由于这些非线性误差对ADC来说为固有的，所以通过校准不可能移除这些误差的影响。图像传感器上的非线性误差的负面影响包含减小可由读出电路的ADC处理的图像电荷(举例来说，输入信号)的动态范围以及减小ADC的有效分辨率。
发明内容
一方面，本发明提供一种在图像传感器中实施具有改进的模/数转换器(ADC)线性的相关多采样(CMS)的方法。所述方法包括：由读出电路从彩色像素阵列中的第一行获取图像数据；由包含于所述读出电路中的ADC电路产生用作所述第一行的多个ADC基座的多个不相关随机数，所述ADC基座包含第一ADC基座及第二ADC基座；由包含于所述ADC电路中的逐次逼近寄存器(SAR)存储所述第一ADC基座；由所述ADC电路相对于存储于所述SAR中的所述第一ADC基座从所述第一行对所述图像数据采样以获得第一经采样输入数据；以及由所述ADC电路将所述第一经采样输入数据从模拟转换到数字以获得第一ADC输出值；一旦获得所述第一ADC输出值，由所述SAR存储所述第二ADC基座，由所述ADC电路相对于存储于所述SAR中的所述第二ADC基座从所述第一行对所述图像数据采样以获得第二经采样输入数据，以及由所述ADC电路将所述第二经采样输入数据从模拟转换到数字以获得第二ADC输出值。
另一方面，本发明提供一种在图像传感器中实施具有改进的模/数转换器(ADC)线性的相关多采样(CMS)的方法。所述方法包括：由ADC电路产生用作多个ADC基座的多个不相关随机数以用于从第一行采样；在图像数据的每一采样之前由包含于所述ADC电路中的逐次逼近寄存器(SAR)存储所述ADC基座中的不同一者；由包含于读出电路中的ADC电路相对于存储于所述SAR中的所述多个ADC基座多次从第一行对图像数据采样以获得多个经采样输入数据；以及由所述ADC电路将所述多个经采样输入数据中的每一者从模拟转换到数字，其中由所述ADC电路转换包含使用所述SAR执行二分搜索。
又一方面，本发明提供一种成像系统。所述成像系统包括：彩色像素阵列，其用于获取图像数据，所述像素阵列包含多个行及列；读出电路，其耦合到所述彩色像素阵列以从所述彩色像素阵列中的第一行获取图像数据，其中所述读出电路包含模/数转换(ADC)电路以：产生用作多个ADC基座的多个不相关随机数以用于从所述第一行采样；在所述图像数据的每一采样之前将所述ADC基座中的不同一者存储在包含于所述ADC电路中的逐次逼近寄存器(SAR)中；相对于存储于所述SAR中的所述多个ADC基座多次从所述第一行对所述图像数据采样以获得多个经采样输入数据，其中在包含于所述ADC电路中的数/模(DAC)电路上对所述图像数据采样，以及将所述多个经采样输入数据中的每一者从模拟转换到数字，其中由所述ADC电路转换包含使用所述SAR及所述DAC电路执行二分搜索。
附图说明
在附图的各图中通过实例的方式而不是通过限制方式说明本发明的实施例，图中相同参考贯穿各图指示相似元件，除非另外说明。应注意，在本发明中对本发明的“一”或“一个”实施例的参考并不一定为相同实施例，且其意味着至少一者。在图中：
图1为说明根据本发明的一个实施例包含实施具有改进的ADC线性的相关多采样的读出电路的实例成像系统的框图。
图2为说明根据本发明的一个实施例图1中的读出电路的细节的框图。
图3为说明根据本发明的一个实施例图2中的ADC电路的细节的框图。
图4说明根据本发明的一个实施例的图2及3中的ADC电路中的输入及输出信号的时序图。
图5为说明根据本发明的一个实施例实施具有改进的模/数转换器线性的相关多采样的方法的流程图。
对应的参考符号贯穿诸图中若干视图指示对应组件。熟练的技术人员将了解，为了简单且清楚的目的说明图中的元件，且并不一定按比例绘制元件。举例来说，图中一些元件的尺寸可相对于其它元件而被夸示以帮助改进对本发明的各种实施例的理解。并且，为了促进对本发明的这些多种实施例的更少阻碍理解，通常不描绘在商业可行的实施例中有用或必要的常见但好理解的元件。
具体实施方式
在以下描述中，陈述众多特定细节以便提供对本发明的详尽理解。然而，可无需使用这些特定细节实践本发明的实施例。在其它情况中，未展示众所周知的电路、结构或技术以避免使此描述的理解模糊。
贯穿此说明书对“一个实施例”或“一实施例”的参考意味着与实施例相结合而描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，贯穿此说明书在多个地方出现短语“在一个实施例中”或“在一实施例中”并不一定都指代相同的实施例。此外，在一或多个实施例中特定的特征、结构或特性可以任何合适的方式组合。特定特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述的功能性的其它合适组件中。
根据本发明的教示的实例描述实施相关多采样(CMS)同时减小包含于读出电路中的ADC电路的非线性误差的图像传感器读出电路。在一个实例中，通过在行时间内除了对ADC基座随机化外还过采样(CMS)来减小所述ADC电路的非线性误差。根据本发明的教示，所述图像传感器读出电路可计算及利用多个样本的误差的平均值从而减小所述ADC电路的非线性误差。
图1为说明根据本发明的一个实施例包含实施具有改进的ADC线性的相关多采样的读出电路110的实例成像系统100的框图。成像系统100可为互补金属氧化物半导体(“CMOS”)图像传感器。如所描绘的实例中展示，成像系统100包含耦合到控制电路120及读出电路110的像素阵列105，读出电路110耦合到功能逻辑115及逻辑控制108。
所说明的像素阵列105的实施例为成像传感器或像素单元(举例来说，像素单元P1、P2……Pn)的二维(“2D”)阵列。在一个实例中，每一像素单元为CMOS成像像素。如说明，每一像素单元被布置到行(举例来说，行R1到Ry)及列(举例来说，列C1到Cx)中以获取人、位置或物体等等的图像数据，接着可使用所述图像数据来渲染人、位置或物体等等的图像。
在一个实例中，在每一像素单元已获取其图像数据或图像电荷之后，由读出电路110经由列位线109读出所述图像数据且接着将其传递到功能逻辑115。在一个实施例中，逻辑电路108可控制读出电路110且将图像数据输出到功能逻辑115。在各种实例中，读出电路110可包含放大电路(未说明)、模/数转换(ADC)电路220或其它。功能逻辑115可简单地存储所述图像数据或甚至通过应用后图像效果(举例来说，剪裁、旋转、消除红眼、调整亮度、调整对比度或其它)操纵所述图像数据。在一个实例中，读出电路110可沿着读出列线一次读出一行图像数据(已说明)，或可使用例如串行读出或同时全并行读出所有像素等多种其它技术(未说明)来读出所述图像数据。
在一个实例中，控制电路120耦合到像素阵列105以控制像素阵列105的操作特性。举例来说，控制电路120可产生用于控制图像获取的快门信号。在一个实例中，所述快门信号为全局快门信号，其用于同时启用像素阵列105内的所有像素以在单获取窗期间同时捕获其相应的图像数据。在另一个实例中，所述快门信号为滚动快门信号，使得在连续获取窗期间循序地启用像素的每一行、列或群组。
图2为说明根据本发明的一个实施例的图1中实施具有改进的ADC线性的相关多采样的成像系统100的读出电路110的细节的框图。如图2中展示，读出电路110可包含扫描电路210、ADC电路220及随机数产生器(RNG)230。扫描电路210可包含放大电路、选择电路(举例来说，多路复用器)等等以沿着读出列位线109一次读出一行图像数据或可使用例如串行读出或同时全并行读出所有像素等多种其它技术读出所述图像数据。随机数产生器(RNG)230可耦合到ADC电路220以产生用作ADC基座(Nx)的随机值。使用所述随机值，ADC电路220可相对于用作ADC基座的随机值从像素阵列105的行对图像数据采样。
图3为说明根据本发明的一个实施例图2中的ADC电路220的细节的框图。虽然在一些实施例中未说明，但多个ADC电路220可包含于读出电路110中。如图3中展示，ADC电路220包含比较器304(例如全微分运算放大器)、锁存器305、选择器电路306(例如多路复用器)、数/模转换器(DAC)电路310及逐次逼近寄存器(SAR)307。ADC电路220还包括多个开关，多个开关包含输入开关“SHX”301、一对比较器复位开关“CMP_RST”3031、3032及一对数/模转换器(DAC)复位开关“DAC_RST”3091、3092。ADC电路220还包括包含于DAC电路310中的多个DAC电容器3081到308p(p>1)及耦合到比较器304的输入的一对比较器电容器3021、3022。
在一个实施例中，如图3中展示，DAC电路310包含并联的多个DAC电容器3081到308p及位于并联的两个电容器3084、3085的前板之间的一个电容器312。电容器3081到308p的后板分别耦合到SAR307的数据输出线3111到311w(w>1)。在一些实施例中，SAR307包含分别耦合到十二个并联电容器3081到308p(举例来说，p＝12)的十二条数据输出线(举例来说，w＝12)。DAC电路310耦合到DAC复位开关“DAC_RST”3091、3092。在闭合DAC复位开关“DAC_RST”3091、3092之后，DAC电容器3081到308p的前板及DAC电容器312的两个板耦合到接地且因此DAC电路310复位。如图3中进一步展示，输入电压VIN从扫描电路210接收且对应于来自像素阵列105中的像素的图像数据或图像电荷。在闭合输入开关“SHX”之后，在节点VDAC处测量输入电压VIN使得由DAC电路310中的电容器3081到308p接收及获取输入电压VIN。
在一个实施例中，比较器304的输入分别耦合到比较器电容器3021、3022及比较器复位开关3031、3032。在闭合比较器复位开关3031、3032之后，比较器304以及比较器电容器3021、3022的输入耦合到预定电压VCM。如图3中展示，比较器电容器3021耦合到接地，而比较器电容器3022耦合到节点VDAC。在一个实施例中，比较器在图4中的SHR1期间复位(举例来说，当VIN等于像素复位值时)，且在DAC电路310上采样输入信号VIN。换句话说，在电压输出VIN的每一转换之后(举例来说，当已转换行中的所有样本时)，通过闭合比较器复位开关“CMP_RST”3031、3032复位比较器304使得耦合到比较器复位开关“CMP_RST”3032的比较器304的逆转输入被设定为预定的比较器电压VCM。
比较器304的输出耦合到锁存器305，锁存器305接收及存储正从比较器304输出的数据。锁存器305的输出耦合到选择器电路306，且选择器电路306的输出耦合到SAR307。在一个实施例中，锁存器305的输出中的一者被逆转。因此，SAR307可经由锁存器305及选择器电路306接收SAR输入，此为比较器304的结果(或输出)。
SAR307耦合到电压参考VREF(举例来说，10V)及耦合到接地，且通过经由数据输出线3111到311w驱动DAC电容器3081到308p的后板而控制DAC电路310。举例来说，如果第一数据输出线3111(举例来说，b0)为0，那么耦合到其的DAC电容器3081的后板连接到接地，且如果第一数据输出线3111为1，那么耦合到其的DAC电容器3081的后板连接到电压参考VREF。在经采样输入数据(举例来说，VSHR1、VSHR2、VSHR3、VSHR4、VSHS1、VSHS2、VSHS3、VSHS4)的每一转换之前复位SAR307。通过ADC电路从正被处理的给定行对图像数据采样获得经采样输入数据。SAR307结合DAC电路310执行二分搜索，且连续将数据输出线3111到311w中的每一位从最高有效位(MSB)设定到最低有效位(LSB)。在此实施例中，比较器304确定数据输出线3111到311w中的位是否应维持设定或复位。在转换结束时，SAR307保持经采样输入数据的ADC转换值(举例来说，ADC输出)。
参考图1及3，ADC电路220的元件中的每一者可由逻辑电路108控制。在一个实例中，逻辑电路108可分别发射信号以控制断开及闭合开关“SHX”301、“CMP_RST”3031、3032、“DAC_RST”3091、3092的时序以及发射信号以控制锁存器305及选择器电路306。在一个实例中，逻辑电路108产生及发射信号以控制开关(如图4的时序图中展示)。
作为实例，如果节点VDAC具有V1的值且SAR307包含12位存储且正存储等于0的值(举例来说，输出线3111到311w＝B<11:0>＝0x000)，因为DAC电容器3081到308p通过由SAR307扫过所有可能代码(从0到4095)而被二进制译码，节点VDAC将从V1线性增加到约V1+VREF。
然而，使用被设定为0(举例来说，B<11:0>＝0x000)的SAR307对DAC电路310上的输入电压(信号)VIN采样将具有任何噪声、比较器304偏移或来自开关303、3031、3032的电荷注射的负面影响，从而导致输入电压信号VIN在ADC转换期间被剪裁。此是由于当SAR307的输入被设定为0时获得DAC电路310的最低输出电压。在一个实施例中，为了避免此负面效果，相对于高于0的SAR307值(举例来说，ADC基座)执行输入电压信号VIN的采样。如图3中展示，在一个实施例中，SAR307还可耦合到随机数产生器(RNG)230以接收用作ADC基座(Nx)的随机值。在一些实施例中，随机数产生器230产生可被均匀分布在64与79之间的不相关随机数且将其发射到SAR307。
在一些实施例中，SAR307的输出线3111到311w耦合到由逻辑电路108控制的多路复用器(未展示)以设定基座值。在此实施例中，SAR307的内容(举例来说，VSHR1)可在下一值(举例来说，VSHR2、VSHR3、VSHR4、VSHS1、VSHS2、VSHS3、VSHS4)的采样期间被传递到包含于读出电路110中的读出存储器(未展示)。
在此实施例中，因为比较器304在图4中的SHR1期间(举例来说，当VIN等于像素复位值时)被复位，且在DAC电路310上对电压输入信号VIN采样，所以VSHR采样输入值的转换将导致接近于ADC基座的值的值。在此实施例中，在每一转换之后比较器304的逆转输入被设定为预定电压VCM。在一个实施例中，针对VSHR采样输入值使用8位转换，而针对VSHS采样输入值使用12位转换。
在一个实施例中，为了减小ADC电路220固有的非线性误差，ADC电路220使用相关多采样(CMS)且使用在行时间内随机化的ADC基座。在其它实施例中，还可从像素阵列的逐行随机化ADC基座。
图4说明根据本发明的一个实施例的图2及3中的ADC电路220中的输入及输出信号的时序图。如上文论述，逻辑电路108可将控制信号发射到ADC电路220中的元件(例如开关“SHX”301、“CMP_RST”3031、3032及“DAC_RST”3091、3092)以对应于图4的时序图中说明的信号。逻辑电路108还可将控制信号发射到锁存器305及选择器电路306。在一个实施例中，可依据以下计算所述相关多采样(CMS)电压VCMS：
V C M S = 1 M ( &Sigma; i = 1 M V S H R ( i ) - &Sigma; i = 1 M V S H S ( i ) )
在图4中，时序图的左部分说明VSHR值的ADC转换，且时序图的右部分说明VSHS值的ADC转换。在图4中的实例中，在下一转换(举例来说，SHX＝1)之前复位DAC电路310(举例来说，DAC_RST＝1)，且在SHR1(举例来说，SHX＝1)期间复位比较器304(举例来说，CMP_RST＝1)。在图4中的实例中，存在四个CMS样本(即，M＝4；4xCMS)使得使用ADC基座的四个值(N1到N4)。N1到N4的ADC基座值为不相关随机数。在一个实施例中，N1到N4的值可均匀分布在64与79之间。如图4中展示，相对于SAR307执行行内的采样(举例来说，VSHR1、VSHR2、VSHR3、VSHR4及VSHS1、VSHS2、VSHS3、VSHS4)，其中ADC基座值为N1到N4。通过将ADC基座值N1到N4随机化及执行多采样(举例来说，如图4中的4xCMS)，ADC电路220可平均化来自每一采样的线性误差，此产生改进的ADCDNL及INL。此外，通过改进ADC电路220的ADC线性，减小由ADC引起的结构噪声。在一些实施例中，从像素阵列105的逐行进一步随机化ADC基座值(举例来说，N1到N4)以减小垂直固定图案噪声(VFPN)。
此外，本发明的以下实施例可被描述为一过程，所述过程通常被描绘为流程图、流向图、结构图或框图。尽管流程图可将操作描述为循序过程，但可并行或同时执行许多操作。另外，可重新布置所述操作的次序。当其操作完成时过程终止。过程可对应于方法、程序等等。
图5为说明根据本发明的一个实施例实施具有改进的模/数转换器线性的相关多采样的方法500的流程图。方法或过程500从读出电路从彩色像素阵列中的给定行n获取图像数据开始(框501)，其中(n≥1)。在一个实施例中，所述读出电路包含选择及放大来自所述给定行n的所述图像数据的扫描电路。所述扫描电路可包含用以选择图像的至少一个多路复用器及用以放大所述图像数据的至少一个放大器。所述扫描电路还可将经选择及经放大的所述图像数据发射到所述ADC电路以用于进一步处理。
在框502处，包含于读出电路中的ADC电路产生用作给定行n的ADC基座的多个不相关随机数。因此，针对相同行随机化用作ADC基座的值，而不是使单一数反复用作相同行的ADC基座。在一些实施例中，所述不相关随机数被均匀分布在64与79之间。在框503处，包含于所述ADC电路中的SAR将所述不相关随机数中的一者存储为所述ADC基座，且在框504中，所述ADC电路对来自行n的图像数据采样以获得经采样输入数据。在此实施例中，所述ADC电路相对于存储于所述SAR中的值(举例来说，大于0x000的随机数)采样。返回参考图4，用作ADC基座的所述不相关随机数为：N1、N2、N3及N4。在图4中的实例中，N1为0x41(或65)且N2为0x45(或69)。在此实例中，所述读出电路使用四个样本(M＝4)实施CMS。在一个实施例中，所述ADC电路在包含于所述ADC电路中的数/模(DAC)电路上从所述给定行对所述图像数据采样以获得所述经采样输入数据。
在图5中的框505处，ADC电路将经采样输入数据从模拟转换成数字以获得ADC输出值。因此，所述ADC输出值是对应于经采样输入数据的数字化值。在一些实施例中，将经采样输入数据从模拟转换成数字包含使用都包含于ADC电路中的DAC电路及SAR执行二分搜索。所述ADC电路还可包含比较器。在此实施例中，为了执行所述经采样输入数据从模拟到数字的转换，所述比较器确定是否连续将存储于所述SAR中的多个位从MSB设定或复位到LSB，且所述SAR基于由所述比较器的确定设定或复位存储于其中的所述多个位中的每一者。一旦存储于所述SAR中的LSB被所述SAR设定或复位，存储于所述SAR中的值就为所述ADC输出值，所述ADC输出值为所述经采样输入数据经数字化转换的值。所述ADC输出值可接着被输出到功能逻辑或存储于包含于所述读出电路中的存储器中。在一个实施例中，所述ADC电路的所述经采样输入数据从模拟到数字的转换进一步包含所述图像数据的采样期间在所述DAC电路上将所述比较器的逆转输入复位到预定值(举例来说，VCM)以获得所述经采样输入数据。在此实施例中，所述ADC电路进一步包含耦合到所述比较器的输出的锁存器及耦合到所述锁存器的所述输出的选择器电路(例如多路复用器)。所述锁存器接收及存储比较器输出值，且所述选择器电路选择从所述锁存器输出的待发射到所述SAR的值。
在框506处，ADC电路确定针对给定行n是否有其它输入数据样本待处理。例如，在图4中的实例中，待处理的样本对包含：VSHR1、VSHR2、VSHR3、VSHR4、VSHS1、VSHS2、VSHS3及VSHS4。在图4中，一旦样本VSHR1被从模拟转换到数字以获得ADC输出值且SAR含有ADC输出值，ADC电路就可确定针对行n其它样本(举例来说，VSHR2、VSHR3、VSHR4、VSHS1、VSHS2、VSHS3及VSHS4)待处理。在框506处，如果ADC电路确定被转换的当前样本并非为行n中的最后样本，那么过程500返回到框503，在框503处，SAR更新其内容且将不相关随机数中的不同一者存储为ADC基座，且在框504处，ADC电路相对于存储于SAR中的经更新值从行n对图像数据采样。例如，在图4中，SAR存储N2代替N1。过程500接着继续到框505，在框505处，将经采样输入数据从模拟转换到数字以产生另一ADC输出。
在框506处，如果ADC电路确定针对给定行n无其它输入数据样本待处理，那么过程500继续到框507，所述ACD电路计算非线性误差且输出行n的最终ADC输出。在一些实施例中，所述ADC电路将ADC输出值存储在包含于所述读出电路中的存储器(未展示)中。为了计算所述非线性误差，所述ACD电路可确定ACD输出中的每一者的INL及DNL(举例来说，针对给定行n的每一数字化转换的经采样输入数据)且计算行n的INL及DNL误差的平均值。为了输出行n的最终ADC输出，所述ADC电路可使用以下等式计算CMS电压VCMS：
V C M S = 1 M ( &Sigma; i = 1 M V S H R ( i ) - &Sigma; i = 1 M V S H S ( i ) )
在其它实施例中，ADC电路将ADC输出值输出到功能逻辑以执行行n计算的非线性误差及最终ADC输出。通过在行时间内随机化ADC基座及实施CMS，减小包含INL及DNL的ADC非线性，因为非线性误差被平均化。可针对彩色像素阵列中的每一行重复过程500。
依据计算机软件及硬件描述上文解释的过程。所描述的技术可构成在机器(举例来说，计算机)可读存储媒体内体现的机器可执行的指令，所述机器可执行的指令当由机器执行时将致使机器执行所描述的操作。另外，过程可在硬件(例如专用集成电路(“ASIC”)或类似物)内体现。
本发明的所说明的实例的上文描述，包含说明书摘要中所描述的内容，不希望为详尽的或被限制为所揭示的精确形式。虽然为了说明的目的，本文描述本发明的特定实施例及实例，但在不背离本发明的更广泛精神及范围的情况下，多种等效修改为可能的。
鉴于上文详细的描述，可对本发明的实例做出这些修改。所附权利要求书中所使用的术语不应被解释为将本发明限制于说明书及权利要求书中揭示的特定实施例。实际上，所述范围将完全由所附权利要求书确定，权利要求书应根据所建立的权利要求解释的公认原则来解释。因此，本说明书及图式被认为是说明性的而不是限制性的。

Claims (22)

1.一种在图像传感器中实施具有改进的模/数转换器ADC线性的相关多采样CMS的方法，其包括：
由读出电路从彩色像素阵列中的第一行获取图像数据；
由包含于所述读出电路中的ADC电路产生用作所述第一行的多个ADC基座的多个不相关随机数，所述ADC基座包含第一ADC基座及第二ADC基座；
由包含于所述ADC电路中的逐次逼近寄存器SAR存储所述第一ADC基座；
由所述ADC电路相对于存储于所述SAR中的所述第一ADC基座从所述第一行对所述图像数据采样以获得第一经采样输入数据；以及
由所述ADC电路将所述第一经采样输入数据从模拟转换到数字以获得第一ADC输出值；
一旦获得所述第一ADC输出值，
由所述SAR存储所述第二ADC基座，
由所述ADC电路相对于存储于所述SAR中的所述第二ADC基座从所述第一行对所述图像数据采样以获得第二经采样输入数据，以及
由所述ADC电路将所述第二经采样输入数据从模拟转换到数字以获得第二ADC输出值。
2.根据权利要求1所述的方法，其中所述不相关随机数被均匀分布在64与79之间。
3.根据权利要求1所述的方法，其中由所述读出电路从所述第一行获取所述图像数据进一步包括：
由包含于所述读出电路中的扫描电路选择及放大来自所述第一行的所述图像数据；以及
将所述图像数据从所述第一行发射到所述ADC电路。
4.根据权利要求1所述的方法，其中由所述ADC电路从所述第一行对所述图像数据采样以获得所述第一及第二经采样输入数据进一步包括：
在包含于所述ADC电路中的数/模DAC电路上对所述图像数据采样以分别获得所述第一及所述第二经采样输入数据。
5.根据权利要求4所述的方法，其中由所述ADC电路将所述第一及所述第二经采样输入数据从模拟转换到数字以分别获得所述第一及所述第二ADC输出值进一步包括；
使用所述DAC电路及所述SAR执行二分搜索。
6.根据权利要求5所述的方法，其中由所述ADC电路将所述第一及所述第二经采样输入数据从模拟转换到数字以分别获得所述第一及所述第二ADC输出值进一步包括：
由包含于所述ADC电路中的比较器确定连续将存储于所述SAR中的多个位从最高有效位MSB设定或复位到最低有效位LSB，
基于通过所述比较器的所述确定由所述SAR设定或复位存储于所述SAR中的所述多个位中的每一者以分别获得所述第一及所述第二ADC输出值，以及
从所述SAR分别将所述第一及所述第二ADC输出值输出到功能逻辑。
7.根据权利要求6所述的方法，其中由所述ADC电路将所述第一及所述第二经采样输入数据从模拟转换到数字以分别获得所述第一及所述第二ADC输出值进一步包括：
在所述图像数据的所述采样期间在所述DAC电路上将所述比较器的逆转输入复位到预定值以分别获得所述第一及所述第二经采样输入数据。
8.根据权利要求7所述的方法，其中由所述ADC电路将所述第一及所述第二经采样输入数据从模拟转换到数字以分别获得所述第一及所述第二ADC输出值进一步包括：
由锁存器接收及存储比较器输出值，以及
由选择器电路选择从所述锁存器输出的待发射到所述SAR的值。
9.根据权利要求8所述的方法，其进一步包括：
由所述读出电路从逻辑电路接收控制信号，其中所述控制信号控制以下各项中的至少一者：所述锁存器、所述选择器电路、用以接收所述图像数据的开关、用以复位所述比较器的开关及用以复位所述DAC电路的开关。
10.根据权利要求9所述的方法，其进一步包括：
由所述读出电路产生分别对应于所述第一及所述第二经采样输入数据的所述ADC输出值中的每一者的非线性误差及产生所述非线性误差的平均值；以及
基于所述第一ADC输出值及所述第二ADC输出值由所述读出电路产生最终ADC输出。
11.一种在图像传感器中实施具有改进的模/数转换器ADC线性的相关多采样CMS的方法，所述方法包括：
由ADC电路产生用作多个ADC基座的多个不相关随机数以用于从第一行采样；
在图像数据的每一采样之前由包含于所述ADC电路中的逐次逼近寄存器SAR存储所述ADC基座中的不同一者；
由包含于读出电路中的ADC电路相对于存储于所述SAR中的所述多个ADC基座多次从第一行对图像数据采样以获得多个经采样输入数据；以及
由所述ADC电路将所述多个经采样输入数据中的每一者从模拟转换到数字，其中由所述ADC电路转换包含使用所述SAR执行二分搜索。
12.根据权利要求11所述的方法，其中所述不相关随机数被均匀分布在64与79之间。
13.根据权利要求11所述的方法，其中由所述ADC电路采样进一步包括：
在包含于所述ADC电路中的数/模DAC电路上对所述图像数据采样以获得所述多个经采样输入数据。
14.根据权利要求13所述的方法，其中由所述ADC电路转换包含：
使用所述DAC电路执行所述二分搜索。
15.根据权利要求14所述的方法，其中由所述ADC电路转换包含：
由包含于所述ADC电路中的比较器确定连续将存储于所述SAR中的多个位从最高有效位MSB设定或复位到最低有效位LSB，
基于通过所述比较器的所述确定由所述SAR设定或复位存储于所述SAR中的所述多个位中的每一者以获得ADC输出值，以及
从所述SAR将所述ADC输出值输出到功能逻辑。
16.根据权利要求15所述的方法，其中由所述ADC电路转换包含：
在所述图像数据的所述采样期间在所述DAC电路上将所述比较器的逆转输入复位到预定值以获得所述多个经采样输入数据。
17.根据权利要求16所述的方法，其进一步包括：
由所述读出电路确定针对所述ADC输出值中的每一者的非线性误差及产生所述非线性误差的平均值。
18.一种成像系统，其包括：
彩色像素阵列，其用于获取图像数据，所述像素阵列包含多个行及列；
读出电路，其耦合到所述彩色像素阵列以从所述彩色像素阵列中的第一行获取图像数据，其中所述读出电路包含模/数转换ADC电路以：
产生用作多个ADC基座的多个不相关随机数以用于从所述第一行采样；
在所述图像数据的每一采样之前将所述ADC基座中的不同一者存储在包含于所述ADC电路中的逐次逼近寄存器SAR中；
相对于存储于所述SAR中的所述多个ADC基座多次从所述第一行对所述图像数据采样以获得多个经采样输入数据，其中在包含于所述ADC电路中的数/模DAC电路上对所述图像数据采样，以及
将所述多个经采样输入数据中的每一者从模拟转换到数字，其中由所述ADC电路转换包含使用所述SAR及所述DAC电路执行二分搜索。
19.根据权利要求18所述的成像系统，其中所述不相关随机数被均匀分布在64与79之间。
20.根据权利要求18所述的成像系统，其中所述ADC电路进一步包括：
比较器，其用以确定连续将存储于所述SAR中的多个位从最高有效位MSB设定或复位到最低有效位LSB，其中所述SAR基于通过所述比较器的所述确定设定或复位存储于所述SAR中的所述多个位中的每一者以获得ADC输出值。
21.根据权利要求20所述的成像系统，其中由所述ADC电路转换包含：
在所述图像数据的所述采样期间在所述DAC电路上将所述比较器的逆转输入复位到预定值以获得所述多个经采样输入数据。
22.根据权利要求21所述的成像系统，其中所述读出电路进一步确定针对所述ADC输出值中的每一者的非线性误差以及产生所述非线性误差的平均值。
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