CN105828004B - 用于实施扩展范围逐次逼近模/数转换器的方法及系统 - Google Patents

用于实施扩展范围逐次逼近模/数转换器的方法及系统 Download PDF

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Abstract

本发明涉及用于实施扩展范围逐次逼近模/数转换器的方法及系统。一种实施扩展范围逐次逼近模/数转换器ADC的方法以读出电路获取来自彩色像素阵列中的行的图像数据开始。所述读出电路中的ADC电路接着产生用于所述行的ADC消隐脉冲电平。包含于ADC电路中的逐次逼近寄存器SAR接着存储ADC消隐脉冲电平。SAR包含多个位及是所述多个位中的一者的复制品的额外位。ADC电路对照存储于SAR中的ADC消隐脉冲电平而对来自所述行的所述图像数据进行取样以获得所取样输入数据。ADC电路接着将所述所取样输入数据从模拟转换到数字以获得ADC输出值。描述其它实施例。

Description

用于实施扩展范围逐次逼近模/数转换器的方法及系统
技术领域
本发明的实例一般来说涉及一种扩展范围逼近模/数转换器。可与图像传感器相关地使用本发明。更具体来说，本发明的实例涉及用于从图像传感器像素单元读出图像数据的方法及系统，包含执行模/数转换。本发明的实例包含一种用于利用扩展范围逼近模/数转换器实施相关双取样的方法及系统。
背景技术
高速图像传感器已广泛用于不同领域(包含汽车领域、机器视觉领域及专业视频摄影的领域)中的许多应用中。高速图像传感器的发展由消费者市场对具有经减小滚动快门效应的高速慢动作视频及正常高清(HD)视频的持续需求进一步驱动。
在常规互补金属氧化物半导体(“CMOS”)像素单元中，从光敏装置(例如，光电二极管)转移图像电荷并在所述像素单元内侧在浮动扩散节点上将所述图像电荷转换为电压信号。可将图像电荷从像素单元读出到读出电路中且接着处理所述图像电荷。在常规CMOS图像传感器中，读出电路包含模/数转换器(ADC)。一种类型的ADC是逐次逼近ADC，其使用二进制搜索来转换模拟信号。此二进制搜索使用逐次逼近寄存器(SAR)来实施，所述逐次逼近寄存器通过以最高有效位(MSB)开始且在最低有效位(LSB)处结束来尝试位的所有值而计数以会聚于是模拟信号的转换的数字输出上。
然而，在具有SAR ADC的图像传感器中，ADC范围的数个百分比可由于需要模拟数据消隐脉冲电平(pedestal)来避免偏移和噪声的削减而丢失。举例来说，如果消隐脉冲电平是60LSB或160LSB，那么12位ADC的最大范围是4036LSB(例如，4096LSB到60LSB)或3936LSB(例如，4096LSB到160LSB)。因此，模拟消隐脉冲电平减小最大ADC范围。尽管可应用数字增益来将最大输出伸展到4096LSB的所要范围，但ADC并非真正的12位ADC。
发明内容
在一个方面中，本发明提供一种实施扩展范围逐次逼近模/数转换器(ADC)的方法，其包括：由读出电路获取来自彩色像素阵列中的行的图像数据；由包含于所述读出电路中的ADC电路产生用于所述行的ADC消隐脉冲电平；由包含于所述ADC电路中的逐次逼近寄存器(SAR)存储所述ADC消隐脉冲电平，其中所述SAR包含多个位及是所述多个位中的一者的复制品的额外位；由所述ADC电路对照存储于所述SAR中的所述ADC消隐脉冲电平而对来自所述行的所述图像数据进行取样以获得所取样输入数据；及由所述ADC电路将所述所取样输入数据从模拟转换到数字以获得ADC输出值。
在另一方面中，本发明提供一种系统，其包括：彩色像素阵列，其用于获取图像数据，所述像素阵列包含多个行及列；及读出电路，其耦合到所述彩色像素阵列以获取来自所述彩色像素阵列中的行的图像数据，其中所述读出电路包含模/数转换(ADC)电路以：产生ADC消隐脉冲电平以用于从所述行进行取样，将所述ADC消隐脉冲电平存储于包含于所述ADC电路中的逐次逼近寄存器(SAR)中，其中所述SAR包含多个位及是所述多个位中的一者的复制品的额外位；对照存储于所述SAR中的所述ADC消隐脉冲电平而对来自所述行的所述图像数据进行取样以获得所取样输入数据，其中在包含于所述ADC电路中的数/模(DAC)电路上对所述图像数据进行取样，及将所述所取样输入数据中的每一者从模拟转换到数字以获得ADC输出值，其中由所述ADC电路进行转换包含使用所述SAR及所述DAC电路执行二进制搜索。
在另一方面中，本发明提供一种实施扩展范围逐次逼近模/数转换器(ADC)的方法，所述方法包括：由ADC电路产生用于从彩色像素阵列中的行进行取样的ADC消隐脉冲电平，其中所述ADC消隐脉冲电平小于512最低有效位(LSB)；由包含于所述ADC电路中的逐次逼近寄存器(SAR)存储所述ADC消隐脉冲电平，其中所述SAR包含十三(13)个位，所述十三个位包含十二(12)个位及是所述十二个位中的位8的复制品的额外位；由所述ADC电路对照存储于所述SAR中的所述ADC消隐脉冲电平而对来自所述行的所述图像数据进行取样以获得所取样输入数据；及由所述ADC电路将所述所取样输入数据从模拟转换到数字以获得ADC输出值，其中由所述ADC电路进行转换包含使用所述SAR执行二进制搜索。
附图说明
在附图的各图中以实例方式而非以限制方式图解说明本发明的实施例，在附图中贯穿各个视图相似参考编号指示类似元件，除非另有规定。应注意，在本发明中对本发明的“一”或“一个”实施例的提及未必是指相同实施例，且其意指至少一个。在图式中：
图1是根据本发明的一个实施例的图解说明包含实施扩展范围逐次逼近ADC的读出电路的实例性成像系统的框图。
图2是根据本发明的一个实施例的图解说明图1中的读出电路的细节的框图。
图3是根据本发明的一个实施例的图解说明图2中的ADC电路的细节的框图。
图4A图解说明在具有12位SAR(图4A)的ADC电路中的位范围(x轴)对ADC代码范围(y轴)的图表，且图4B图解说明根据本发明的一个实施例的在具有图3中的13位SAR的ADC电路中的位范围(x轴)对ADC代码范围(y轴)的图表。
图5是根据本发明的一个实施例的图解说明实施扩展范围逐次逼近ADC的方法的流程表。
贯穿图式的数个视图，对应参考字符指示对应组件。所属领域的技术人员将了解，各图中的元件是为简单及清晰起见而图解说明的，且未必按比例绘制。举例来说，为帮助改进对本发明的各种实施例的理解，各图中的元件中的一些元件的尺寸可相对于其它元件被放大。此外，通常不描绘在商业上可行的实施例中有用或必需的常见而众所周知的元件以便促进对本发明的这些各种实施例的较不受阻碍的观看。
具体实施方式
在以下说明中，陈述众多特定细节以便提供对本发明的透彻理解。然而，应理解，可在无这些特定细节的情况下实践本发明的实施例。在其它例子中，尚未展示众所周知的电路、结构及技术以避免使对此说明的理解模糊。
贯穿本说明书对“一个实施例”或“一实施例”的提及意指结合所述实施例描述的特定特征、结构或特性包含于本发明的至少一个实施例中。因此，贯穿本说明书在各个地方中出现的短语“在一个实施例中”或“在一实施例中”未必全部是指相同实施例。此外，可以任何适合方式将所述特定特征、结构或特性组合于一个或多个实施例中。特定特征、结构或特性可包含于集成电路、电子电路、组合逻辑电路或提供所描述功能性的其它适合组件中。
根据本发明的教示的实例描述一种图像传感器读出电路，所述图像传感器读出电路实施相关双取样(CDS)同时扩展包含于读出电路中的ADC电路的范围。在一个实例中，通过将是SAR中的位中的一者的复制品的额外位包含于所述SAR中而扩展ADC电路的范围。
图1是根据本发明的一个实施例的图解说明包含实施扩展范围逐次逼近ADC的读出电路110的实例性成像系统100的框图。举例来说，读出电路110可利用扩展范围逐次逼近ADC来实施相关双取样(CDS)。成像系统100可为互补金属氧化物半导体(“CMOS”)图像传感器。如在所描绘实例中所展示，成像系统100包含耦合到控制电路120及读出电路110(其耦合到功能逻辑115及逻辑控制108)的像素阵列105。
像素阵列105的所图解说明实施例是成像传感器或像素单元(例如，像素单元P1、P2、...、Pn)的二维(“2D”)阵列。在一个实例中，每一像素单元是CMOS成像像素。如所图解说明，每一像素单元布置到行(例如，行R1到Ry)及列(例如，列C1到Cx)中以获取人、地点或对象等的图像数据，接着可使用所述图像数据再现所述人、地点或对象等的图像。
在一个实例中，在每一像素已获取其图像数据或图像电荷之后，图像数据由读出电路110经由读出列位线109读出且接着传送到功能逻辑115。在一个实施例中，逻辑电路108可控制读出电路110且将图像数据输出到功能逻辑115。在各种实例中，读出电路110可包含放大电路(未图解说明)、模/数转换(ADC)电路220或其它。功能逻辑115可简单地存储所述图像数据或甚至通过应用后图像效应(例如，修剪、旋转、移除红眼、调整亮度、调整对比度或其它)来操纵所述图像数据。在一个实例中，读出电路110可沿着读出列线一次读出一行图像数据(所图解说明)或可使用多种其它技术(未图解说明)读出所述图像数据，例如串行读出或所有像素的同时全并行读出。
在一个实例中，控制电路120耦合到像素阵列105以控制像素阵列105的操作特性。举例来说，控制电路120可产生用于控制图像获取的快门信号。在一个实例中，快门信号是用于同时启用像素阵列105内的所有像素以在单个获取窗期间同时捕获其相应图像数据的全局快门信号。在另一实例中，快门信号是滚动快门信号，使得在连续获取窗期间顺序地启用像素的每一行、列或群组。
图2是根据本发明的一个实施例的图解说明图1中的成像系统100的利用扩展范围SAR ADC来实施相关双取样(CDS)的读出电路110的细节的框图。如图2中所展示，读出电路110可包含扫描电路210、ADC电路220及ADC消隐脉冲电平产生器230。扫描电路210可包含放大电路、选择电路(例如，多路复用器)等以沿着读出列位线109一次读出一行图像数据或可使用多种其它技术读出所述图像数据，例如串行读出或所有像素的同时全并行读出。ADC消隐脉冲电平产生器230可耦合到ADC电路220以产生将用作ADC消隐脉冲电平(Nx)的值。使用ADC消隐脉冲电平，ADC电路220可对照ADC消隐脉冲电平而对来自像素阵列105的行的图像数据进行取样。在一些实施例中，ADC消隐脉冲电平小于512LSB(例如，小于图3中经设定的SAR 307的位8)。举例来说，ADC消隐脉冲电平可为128LSB(例如，设定SAR 307中的位6)或256LSB(例如，设定SAR 307中的位7)。在一些实施例中，ADC消隐脉冲电平是可调整的。
图3是根据本发明的一个实施例的图解说明图2中的ADC电路220的细节的框图。尽管未图解说明，但在一些实施例中，多个ADC电路220可包含于读出电路110中。如图3中所展示，ADC电路220包含比较器304(例如全差分运算放大器)、数/模转换器(DAC)电路310及SAR307。ADC电路220还包括耦合到包含于DAC电路310中的多个DAC开关3121到312q(q>1)以及输入开关“SHX”301的多个DAC电容器3081到308p(p>1)。
在一个实施例中，如图3中所展示，DAC电路310包含并联的多个DAC电容器3081到308p。应理解，DAC电路310可包含任何数目个DAC电容器3081到308p(例如，p>1)。在图3中，DAC电路310包含十三个DAC电容器3081到30813(例如，p＝13)，其中DAC电容器3081到30812耦合到SAR 307中的位0到位11且DAC电容器30813耦合到SAR307中的为包含于位0到位11(例如，B0到B11)中的位中的一者的复制品的额外位。在一个实施例中，SAR 307可包含一个以上经复制位。此外，尽管图3将DAC电路310图解说明为电容器实施的DAC，但一些实施例包含使用电阻器或电阻器与电容器的混合来实施的DAC电路310。
在一个实例中，所述额外位是图3中的位8的复制品(例如，B8D)。DAC电容器3081到308p的背板分别耦合到SAR 307的数据输出线3111到311w(w>1)。在一些实施例中，SAR 307包含分别耦合到十三个并联DAC电容器3081到308p(例如，p＝13)的十三个数据输出线(例如，w＝13)。在一些实施例中，当将ADC消隐脉冲电平设定到位7或更小时，DAC电容器30813(例如，与经复制位相关联的DAC电容器)的一半的背板断开连接，且当将ADC消隐脉冲电平设定到位6或更小时，DAC电容器30813的四分之三的背板断开连接。在一些实施例中，当将ADC消隐脉冲电平设定到位7或更小时，DAC电容器30813的一半的背板连接到低电压，且当将ADC消隐脉冲电平设定到位6或更小时，DAC电容器30813的四分之三的背板连接到低电压。
如图3中进一步所展示，输入电压VIN从扫描电路210接收且对应于来自像素阵列105中的像素的图像数据或图像电荷。在闭合输入开关“SHX”后，即刻在节点VDAC处测量输入电压VIN，使得输入电压VIN由DAC电路310中的电容器3081到308p(例如，在图3中p＝13)接收并获取。如图3中所展示，输入信号VIN在DAC电路310上取样。
在一个实施例中，比较器304的输入分别耦合到高电压参考VREFHI及VDAC节点。比较器304的输出(例如，比较器输出)耦合到SAR 307。在一些实施例中，比较器304在电压输入VIN的每一转换之后(例如，在已转换行中的所有样本时)复位。
如图3中所展示，SAR 307包含多个位，例如位0到位11(例如，B0到B11)及额外位(例如，B8D)，所述额外位是包含于位0到位11(例如，B0到B11)中的位中的一者的复制品。在图3中，额外位是位8的复制品(例如，B8D)。SAR 307中的位中的每一者分别耦合到数据输出线3111到311w。在图3中，额外位B8D分别耦合到数据输出线31113(例如，w＝13)。
在一个实施例中，额外位的大小是可调整的。额外位可与ADC消隐脉冲电平(Nx)为相同大小或大于所述ADC消隐脉冲电平(Nx)以避免代码范围的丢失。举例来说，当ADC消隐脉冲电平为128LSB(例如，设定SAR 307中的位6)时，额外位是位6或较高位(例如，图3中的位7到位11)的复制品。由于在图3中的实施例中，SAR ADC的最大范围由SAR DAC中的位的总和(或SAR DAC的代码范围)设定，因此12位ADC电路220的最大代码范围可通过复制位11作为额外位而因此增加多达12.5个位以产生6144个输出代码。在此实施例中，LSB步长保持固定且ADC电路220的后CDS全规模与真正12位或较大SAR ADC相同。在一个实施例中，较低位中的一者(例如，SAR 307的位8)并添加一个额外转换循环，则将DAC电路310的范围扩展。在此实施例中，复制位8；在其它实施例中，经复制位的大小可为可调整的。当将消隐脉冲电平设定到位7或更小时，使经复制位8的电容器的一半的背板断开连接。当将消隐脉冲电平设定为具有6个位或更小时，使经复制位8的电容器的四分之三的背板断开连接。在其它实施例中，代替将经复制位的电容器的背板断开连接，可将所述背板连接到低电压。
参考图3，数据输出线3111到311w分别经由多个DAC开关3121到312q(q>1)耦合到高电压参考VREFHI(例如，1.0V)且耦合到低电压参考VREFLO(例如，接地)，且通过驱动DAC电容器3081到308p的背板而控制DAC电路310。举例来说，如果第一数据输出线3111(例如，B0)是0，那么DAC电容器3081的耦合到第一数据输出线3111的背板连接到低电压参考VREFLO(例如，接地)，且如果第一数据输出线3111是1，那么DAC电容器3081的耦合到第一数据输出线3111的背板连接到高电压参考VREFHI。在一些实施例中，SAR 307中的位用来分别选择数据输出线3111到311w是耦合到高电压参考VREFHI(例如，1.0V)还是耦合到低电压参考VREFLO(例如，接地)。
SAR 307在所取样输入数据(例如，VSHR1、VSHS1)的每一转换之前复位。通过ADC电路220对来自正被处理的给定行的图像数据进行取样而获得所取样输入数据。
在一个实施例中，当ADC电路220对结果电平(例如，SHR1)或信号电平(例如，SHS1)进行取样(其为两个单独取样事件)而非对照ADC DAC 0电平(其中DAC电容器3081到30813中的每一者耦合到VREFLO(例如，接地))而对输入信号VIN进行取样时，可将DAC电路310设定到ADC消隐脉冲电平(Nx)值以避免任何信号变为小于0电平(例如，由于噪声或其它非理想效应)。举例来说，可通过在对结果电平或信号电平的取样期间设定位8(例如，将DAC电容器3089耦合到VREFHI)而将DAC电路310设定到ADC消隐脉冲电平(Nx)值。在此实施例中，在取样之后，经设定的位8接着复位使得所有DAC电路310位为低的(例如，耦合到VREFLO)。以此方式，模拟取样信号(例如，VSHR1、VSHS1)移位达ADC消隐脉冲电平(Nx)。换句话说，模拟取样信号具有消隐脉冲电平。因此，由于经移位模拟取样信号而防止ADC电路220转换低于真实0电平的信号。
SAR 307连同DAC电路310一起执行二进制搜索且将数据输出线3111到311w中的每一位从最高有效位(MSB)逐次地设定到最低有效位(LSB)。在一个实施例中，在对额外位正复制的位的设定或复位之后执行由SAR 307对所述额外位的设定或复位。举例来说，当额外位是位8的复制品(例如，B8D)时，在SAR 307将位8设定或复位之后，SAR307将额外位设定或复位。在一个实施例中，比较器304确定数据输出线3111到311w中的位是应保持设定还是被复位。类似地，比较器304确定将存储于SAR 307中的多个位及额外位从MSB逐次地设定或复位到LSB，且在确定将额外位正复制的位设定或复位之后执行确定将所述额外位设定或复位。在转换的末端处，除额外位的转换之外，SAR307还进行所取样输入数据的转换(例如，ADC输出)。在图3中的实施例中，在13位转换之后，ADC电路220输出代码B<11:0>以及额外位B8D。为获得所取样输入数据的经ADC转换值，将两个值相加提供13位代码。在一个实施例中，所述相加由加法器(未展示)执行且被发射到功能逻辑115。在一些实施例中，SAR 307执行所述两个值的相加以提供13位代码。在其它实施例中，如果ADC消隐脉冲电平等于额外代码范围，那么12位代码由数字CDS产生。在此实施例中使用经复制位补偿初始ADC消隐脉冲电平(Nx)(例如，移位达ADC消隐脉冲电平(Nx)的模拟取样信号)，使得高信号不超过DAC电路310的最大代码范围。
作为实例，如果节点VDAC具有值V1且SAR 307包含13个存储位且正存储等于0的值(例如，输出线3111到311w＝B<11:0>＝0x000)，那么由于DAC电容器3081到308p通过由SAR307扫掠所有可能代码(从0到4607)而被二进制编码，因此节点VDAC将从V1线性增加到约V1+VREFHI。
在一些实施例中，SAR 307的输出线3111到311w耦合到由逻辑电路108控制的多路复用器(未展示)以设定消隐脉冲电平值。在此实施例中，可在对下一值(例如，VSHS1)的取样期间将SAR 307的内容(例如，VSHR1)传送到包含于读出电路110中的读出存储器(未展示)。
在此实施例中，由于比较器304在图4中的SHR1期间(例如，当VIN等于像素复位值时)复位，且电压输入信号VIN在DAC电路310上取样，因此VSHR取样输入值的转换将产生接近于ADC消隐脉冲电平的值的值。
参考图1及3，ADC电路220的元件中的每一者可由逻辑电路108控制。在一个实例中，逻辑电路108可发射信号以控制开关“SHX”301的断开及闭合的时序。在其它实例中，逻辑电路108产生并发射信号以控制比较器304、SAR 307及DAC电路310的复位。逻辑电路108还可产生并发射信号以控制ADC消隐脉冲电平产生器230产生ADC消隐脉冲电平(Nx)。
图4A图解说明在具有12位SAR(图4A)的现有技术ADC电路中的位范围(x轴)对ADC代码范围(y轴)的图表。不包含是复制品的额外位的现有技术12位ADC电路可在设定所有位时达到4095个LSB的范围。然而，512LSB的ADC消隐脉冲电平将现有技术12位ADC电路的净输出减小到3583LSB(例如，4095LSB到512LSB)且因此将净范围减小到小于12个位。相比来说，图4B图解说明根据本发明的一个实施例的在具有图3中的13位SAR的ADC电路220中的位范围(x轴)对ADC代码范围(y轴)的图表。通过复制位8作为额外位(例如，B8D)，将ADC输出代码增加(或扩展)到4607LSB。因此，即使512个LBS的ADC消隐脉冲电平减小范围，ADC净输出仍为4095(例如，4607LSB到512LSB)且净范围是12个位。在此实施例中，通过将ADC消隐脉冲电平设定到小于512LSB，在CDS之后的数据输出并不削减且可使12位范围饱和。关于行时间成本，在图3中的实施例中由ADC电路220针对信号样本进行的一个中范围位转换可为80纳秒(ns)。在此实施例中，在面积方面的成本是一个SAR寄存器位(例如，额外位)及一个8b电容器(例如，DAC电容器30813)。在其它实施例中，信号样本取决于ADC的分辨率以及其它因素，且可为几十纳秒。
因此，由本发明的实施例提供的扩展ADC范围帮助减小及减轻由(举例来说)数字CDS(例如，移除偏移、抑制低频率噪声)、数字域中的校正(或减法)(例如，暗电流减法)以及从比较器304复位释放到ADC SHR取样的像素级的改变(例如，减轻“软BSUN”)导致的丢失代码及范围。
此外，可将本发明的以下实施例描述为一过程，通常将所述过程描绘为流程表、流程图、结构图或框图。虽然流程表可将操作描述为顺序过程，但可并行或同时执行操作中的许多操作。另外，可重新布置操作的次序。当过程的操作完成时，终止所述过程。过程可对应于方法、程序等。
图5是根据本发明的一个实施例的图解说明实施扩展范围逐次逼近ADC的方法500的流程表。
方法或过程500以读出电路获取来自彩色像素阵列中的给定行n的图像数据(框501)开始，其中(n≥1)。在一个实施例中，读出电路包含选择并放大来自给定行n的图像数据的扫描电路。扫描电路可包含用以选择图像的至少一个多路复用器及用以放大图像数据的至少一个放大器。扫描电路还可将经选择且经放大的图像数据发射到ADC电路以用于进一步处理。
在框502处，包含于读出电路中的ADC电路产生用于给定行n的ADC消隐脉冲电平。在一些实施例中，ADC消隐脉冲电平是可调整的且小于512LSB。举例来说，ADC消隐脉冲电平可为128LSB或256LSB。
在框503处，包含于ADC电路中的SAR存储ADC消隐脉冲电平。SAR包含多个位及是所述多个位中的一者的复制品的额外位。举例来说，SAR可包含13个位，其中多个位包含12个位且额外位是位8的复制品。在一个实施例中，额外位是可调整的且与ADC消隐脉冲电平为相同大小或大于所述ADC消隐脉冲电平。
在框504处，ADC电路220对来自行n的图像数据进行取样以获得所取样输入数据。在此实施例中，ADC电路220对照存储于SAR中的值(例如，来自ADC消隐脉冲电平产生器230的ADC消隐脉冲电平)进行取样。在一个实施例中，ADC电路220在包含于ADC电路220中的DAC电路310上对来自给定行的图像数据进行取样以获得所取样输入数据。
在图5中的框505处，ADC电路220将所取样输入数据从模拟转换到数字以获得ADC输出值。因此，ADC输出值是对应于所取样输入数据的数字化值。在一些实施例中，将所取样输入数据从模拟转换到数字包含使用DAC电路310及SAR 307(两者均包含于ADC电路220中)执行二进制搜索。ADC电路220还可包含比较器304。在此实施例中，为执行所取样输入数据的从模拟到数字的转换，比较器304确定是将存储于SAR307中的多个位从MSB逐次地设定还是复位到LSB。在确定将额外位正复制的位设定或复位之后执行由比较器304确定将所述额外位设定或复位。在此实施例中，SAR 307基于由比较器304进行的确定而将存储于其中的多个位中的每一者设定或复位。类似地，在对额外位正复制的位的设定或复位之后执行由SAR 307对所述额外位的设定或复位。一旦存储于SAR 307中的LSB由SAR 307设定或复位，存储于SAR 307中的值便是ADC输出值(其为所取样输入数据的经数字转换值)。在一个实施例中，在转换的末端处，除额外位的转换之外，SAR 307还进行所取样输入数据的转换(例如，ADC输出)。为获得所取样输入数据的经ADC转换值，将两个值相加提供13位代码。在其它实施例中，如果ADC消隐脉冲电平等于额外代码范围，那么12位代码由数字CDS产生。可接着将ADC输出值输出到功能逻辑115或存储于包含于读出电路110中的存储器中。
在电脑软件及硬件方面描述上文所解释的过程。所描述的技术可构成体现于机器(例如，计算机)可读存储媒体内的机器可执行指令，所述机器可执行指令在由机器执行时将致使所述机器实施所描述的操作。另外，所述过程可体现在硬件内，例如专用集成电路(“ASIC”)等等。
尽管将本发明的实施例描述为实施于图像传感器中，但本发明的实施例可与任何ADC应用一起使用以代替消隐脉冲电平或获得较大代码范围。
包含发明摘要中所描述内容的本发明的所图解说明实例的以上说明并不打算为穷尽性或限制于所揭示的精确形式。尽管出于说明性目的而在本文中描述本发明的特定实施例及实例，但可在不背离本发明的较宽广精神及范围的情况下做出各种等效修改。
鉴于上文详细说明，可对本发明的实例做出这些修改。所附权利要求书中使用的术语不应理解为将本发明限制于说明书及权利要求书中所揭示的特定实施例。而是，所述范围将完全由所附权利要求书来确定，权利要求书将根据所创建的附权利要求解释原则来加以理解。因此，本说明书及各图应视为说明性的而非限制性的。

Claims (25)

1.一种实施扩展范围逐次逼近模/数转换器ADC的方法，其包括：
由读出电路获取来自彩色像素阵列中的行的图像数据；
由包含于所述读出电路中的ADC电路产生用于所述行的ADC消隐脉冲电平；
由包含于所述ADC电路中的逐次逼近寄存器SAR存储所述ADC消隐脉冲电平，其中所述SAR包含多个位及是所述多个位中的一者的复制品的额外位；
由所述ADC电路对照存储于所述SAR中的所述ADC消隐脉冲电平而对来自所述行的所述图像数据进行取样以获得所取样输入数据；及
由所述ADC电路将所述所取样输入数据从模拟转换到数字以获得ADC输出值。
2.根据权利要求1所述的方法，其中所述额外位与所述ADC消隐脉冲电平为相同大小或大于所述ADC消隐脉冲电平。
3.根据权利要求1所述的方法，其中所述ADC消隐脉冲电平小于512最低有效位LSB，也即，小于经设定的所述SAR的位8。
4.根据权利要求1所述的方法，其中SAR包含13个位，其中所述多个位包含12个位且所述额外位是位8的复制品。
5.根据权利要求1所述的方法，其中所述ADC消隐脉冲电平是可调整的且经复制位的大小是可调整的。
6.根据权利要求1所述的方法，其中所述ADC消隐脉冲电平是以下各项中的一者：
128LSB，其中设定所述SAR中的位6，或
256LSB，其中设定所述SAR中的位7。
7.根据权利要求1所述的方法，其中由所述读出电路获取来自所述行的所述图像数据进一步包括：
由包含于所述读出电路中的扫描电路选择并放大来自所述行的所述图像数据；及
将来自所述行的所述图像数据发射到所述ADC电路。
8.根据权利要求1所述的方法，其中由所述ADC电路对来自所述行的所述图像数据进行取样以获得所述所取样输入数据进一步包括：
在包含于所述ADC电路中的数/模DAC电路上对所述图像数据进行取样以获得所述所取样输入数据。
9.根据权利要求8所述的方法，其中由所述ADC电路将所述所取样输入数据从模拟转换到数字以获得所述ADC输出值进一步包括：
使用所述DAC电路及所述SAR执行二进制搜索。
10.根据权利要求9所述的方法，其中所述DAC电路包含多个电容器，其中当将所述ADC消隐脉冲电平设定到位7时，与所述额外位相关联且包含于所述DAC中的所述电容器的一半的背板断开连接，且
其中当将所述ADC消隐脉冲电平设定到位6或更小时，与所述额外位相关联且包含于所述DAC中的所述电容器的四分之三的所述背板断开连接。
11.根据权利要求10所述的方法，其中由所述ADC电路将所述所取样输入数据从模拟转换到数字以获得所述ADC输出值进一步包括：
由包含于所述ADC电路中的比较器确定将存储于所述SAR中的所述多个位及所述额外位从最高有效位MSB逐次地设定或复位到LSB，其中在确定将所述额外位正复制的位设定或复位之后执行由所述比较器确定将所述额外位设定或复位，
基于由所述比较器进行的所述确定而由所述SAR将存储于所述SAR中的所述位中的每一者设定或复位以获得所述ADC输出值，其中在对所述额外位正复制的所述位的所述设定或复位之后执行由所述SAR对所述额外位的所述设定或复位，及
将所述ADC输出值从所述SAR输出到功能逻辑。
12.一种系统，其包括：
彩色像素阵列，其用于获取图像数据，所述像素阵列包含多个行及列；及
读出电路，其耦合到所述彩色像素阵列以获取来自所述彩色像素阵列中的行的图像数据，其中所述读出电路包含模/数转换ADC电路以：
产生ADC消隐脉冲电平以用于从所述行进行取样，
将所述ADC消隐脉冲电平存储于包含于所述ADC电路中的逐次逼近寄存器SAR中，其中所述SAR包含多个位及是所述多个位中的一者的复制品的额外位；
对照存储于所述SAR中的所述ADC消隐脉冲电平而对来自所述行的所述图像数据进行取样以获得所取样输入数据，其中在包含于所述ADC电路中的数/模DAC电路上对所述图像数据进行取样，及
将所述所取样输入数据中的每一者从模拟转换到数字以获得ADC输出值，其中由所述ADC电路进行转换包含使用所述SAR及所述DAC电路执行二进制搜索。
13.根据权利要求12所述的系统，其中所述额外位与所述ADC消隐脉冲电平为相同大小或大于所述ADC消隐脉冲电平。
14.根据权利要求12所述的系统，其中所述ADC消隐脉冲电平小于512最低有效位LSB，也即，小于经设定的所述SAR的位8。
15.根据权利要求12所述的系统，其中SAR包含13个位，其中所述多个位包含12个位且所述额外位是位8的所述复制品。
16.根据权利要求12所述的系统，其中所述ADC消隐脉冲电平是可调整的且经复制位的大小是可调整的。
17.根据权利要求12所述的系统，其中所述ADC消隐脉冲电平是以下各项中的一者：
128LSB，其中设定所述SAR中的位6，或
256LSB，其中设定所述SAR中的位7。
18.根据权利要求12所述的系统，其中所述读出电路进一步包括扫描电路，其中由所述读出电路获取来自所述行的所述图像数据进一步包括：
由包含于所述读出电路中的所述扫描电路选择并放大来自所述行的所述图像数据；及
将来自所述行的所述图像数据发射到所述ADC电路。
19.根据权利要求12所述的系统，其中所述DAC电路包含多个电容器，
其中当将所述ADC消隐脉冲电平设定到位7时，与所述额外位相关联且包含于所述DAC中的所述电容器的一半的背板断开连接，且
其中当将所述ADC消隐脉冲电平设定到位6或更小时，与所述额外位相关联且包含于所述DAC中的所述电容器的四分之三的所述背板断开连接。
20.根据权利要求12所述的系统，其中所述ADC电路进一步包括：
比较器，其用以确定将存储于所述SAR中的所述多个位及所述额外位从最高有效位MSB逐次地设定或复位到LSB，其中在确定将所述额外位正复制的位设定或复位之后执行由所述比较器确定将所述额外位设定或复位，
其中所述SAR基于由所述比较器进行的所述确定而将存储于所述SAR中的所述位中的每一者设定或复位以获得所述ADC输出值，其中在对所述额外位正复制的所述位的所述设定或复位之后执行由所述SAR对所述额外位的所述设定或复位。
21.一种实施扩展范围逐次逼近模/数转换器ADC的方法，所述方法包括：
由ADC电路产生用于从彩色像素阵列中的行进行取样的ADC消隐脉冲电平，其中所述ADC消隐脉冲电平小于512最低有效位LSB；
由包含于所述ADC电路中的逐次逼近寄存器SAR存储所述ADC消隐脉冲电平，其中所述SAR包含十三(13)个位，所述十三个位包含十二(12)个位及是所述十二个位中的位8的复制品的额外位；
由所述ADC电路对照存储于所述SAR中的所述ADC消隐脉冲电平而对来自所述行的所述图像数据进行取样以获得所取样输入数据；及
由所述ADC电路将所述所取样输入数据从模拟转换到数字以获得ADC输出值，其中由所述ADC电路进行转换包含使用所述SAR执行二进制搜索。
22.根据权利要求21所述的方法，其中由所述ADC电路进行取样进一步包括：
在包含于所述ADC电路中的数/模DAC电路上对所述图像数据进行取样以获得多个所取样输入数据。
23.根据权利要求22所述的方法，其中由所述ADC电路进行转换包含：
使用所述DAC电路执行所述二进制搜索。
24.根据权利要求23所述的方法，其中所述DAC电路包含多个电容器，其中当将所述ADC消隐脉冲电平设定到位7时，与所述额外位相关联且包含于所述DAC中的所述电容器的一半的背板断开连接，且
其中当将所述ADC消隐脉冲电平设定到位6或更小时，与所述额外位相关联且包含于所述DAC中的所述电容器的四分之三的所述背板断开连接。
25.根据权利要求23所述的方法，其中由所述ADC电路进行转换包含：
由包含于所述ADC电路中的比较器确定将存储于所述SAR中的所述多个位及所述额外位从最高有效位MSB逐次地设定或复位到LSB，其中在确定将所述额外位正复制的位设定或复位之后执行由所述比较器确定将所述额外位设定或复位，
基于由所述比较器进行的所述确定而由所述SAR将存储于所述SAR中的所述位中的每一者设定或复位以获得所述ADC输出值，其中在对所述额外位正复制的所述位的所述设定或复位之后执行由所述SAR对所述额外位的所述设定或复位，及
将所述ADC输出值从所述SAR输出到功能逻辑。
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