JPH0761019B2 - アナログ・デイジタル変換器 - Google Patents
アナログ・デイジタル変換器Info
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- JPH0761019B2 JPH0761019B2 JP61144364A JP14436486A JPH0761019B2 JP H0761019 B2 JPH0761019 B2 JP H0761019B2 JP 61144364 A JP61144364 A JP 61144364A JP 14436486 A JP14436486 A JP 14436486A JP H0761019 B2 JPH0761019 B2 JP H0761019B2
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- H03M1/802—Simultaneous conversion using weighted impedances using capacitors, e.g. neuron-mos transistors, charge coupled devices
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- Engineering & Computer Science (AREA)
- Theoretical Computer Science (AREA)
- Analogue/Digital Conversion (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明はアナログ・ディジタル変換器に関し、特に逐次
比較型における局部ディジタル・アナログ変換器に、一
定分解能を有するディジタル・アナログ変換器を複数個
用いて、より高い分解能を得ることのできるアナログ・
ディジタル変換器に関する。
比較型における局部ディジタル・アナログ変換器に、一
定分解能を有するディジタル・アナログ変換器を複数個
用いて、より高い分解能を得ることのできるアナログ・
ディジタル変換器に関する。
近年、多くの分野においてディジタル化が進められて来
ており、アナログ信号とディジタル信号とのインターフ
ェースとしてアナログ・ディジタル変換器（以下ADCと
記す）及びディジタル・アナログ変換器（以下DACと記
す）等が非常に重要となってきている。
ており、アナログ信号とディジタル信号とのインターフ
ェースとしてアナログ・ディジタル変換器（以下ADCと
記す）及びディジタル・アナログ変換器（以下DACと記
す）等が非常に重要となってきている。
上記ADCにおいて、中速及び高速で動作でき、更に変換
ビット数を多くとれる方式として逐次比較型ADCがあ
る。
ビット数を多くとれる方式として逐次比較型ADCがあ
る。
第８図に逐次比較型ADCの構成ブロック図を示す。つま
りアナログ信号入力端子１より入力されたアナログ信号
をサンプル・ホールド回路２で標本化及び保持し、先づ
第一番目に局部ディジタル・アナログ変換器５のディジ
タル入力に逐次近似レジスタ４より最上位ビット（MS
B）のみを“1"とし、他のビットを“0"として出力をフ
ルスケール値（以降FSと記す）の1/2に設定し、この とサンプルホールド回路２に保持されているアナログ信
号との大小関係を比較器３で比較し、出力を逐次近似レ
ジスタ４へ送る。逐次近似レジスタ４は比較器３の出力
によって、次に局部DAC5へ与えるディジタル・データを
制御する。つまり、入力されたアナログ信号の方が より大きかった場合は局部DAC5へ与えるMSBは“1"のま
まとし、２番目のビット（2SB）にも“1"を与え局部DAC
5の出力を とす、又は入力されたアナログ信号の方が より小さかった場合は、MSBを“0"に戻し、2SBに“1"を
与え局部DAC5の出力を とする。ここで定まった局部DAC5の出力とアナログ信号
との大小関係を比較して2SBを定める。この様にして最
下位ビット（LSB）まで順次比較して行きアナログ・デ
ィジタル変換を行なう。
りアナログ信号入力端子１より入力されたアナログ信号
をサンプル・ホールド回路２で標本化及び保持し、先づ
第一番目に局部ディジタル・アナログ変換器５のディジ
タル入力に逐次近似レジスタ４より最上位ビット（MS
B）のみを“1"とし、他のビットを“0"として出力をフ
ルスケール値（以降FSと記す）の1/2に設定し、この とサンプルホールド回路２に保持されているアナログ信
号との大小関係を比較器３で比較し、出力を逐次近似レ
ジスタ４へ送る。逐次近似レジスタ４は比較器３の出力
によって、次に局部DAC5へ与えるディジタル・データを
制御する。つまり、入力されたアナログ信号の方が より大きかった場合は局部DAC5へ与えるMSBは“1"のま
まとし、２番目のビット（2SB）にも“1"を与え局部DAC
5の出力を とす、又は入力されたアナログ信号の方が より小さかった場合は、MSBを“0"に戻し、2SBに“1"を
与え局部DAC5の出力を とする。ここで定まった局部DAC5の出力とアナログ信号
との大小関係を比較して2SBを定める。この様にして最
下位ビット（LSB）まで順次比較して行きアナログ・デ
ィジタル変換を行なう。
以上述べた様な逐次比較型ADCにおける局部DACの回路形
式として抵抗ストリングを用いたもの及び容量アレイを
用いたもの等がある。
式として抵抗ストリングを用いたもの及び容量アレイを
用いたもの等がある。
上述した従来の局部DACとしては、今日集積回路技術の
進歩により、８乃至10ビットの分解能を有するDAC化が
安定に信頼度良く量産されるに至ったので、低ビット数
のアナログ・ディジタル変換器は同様に信頼度良く量産
されるに至った。
進歩により、８乃至10ビットの分解能を有するDAC化が
安定に信頼度良く量産されるに至ったので、低ビット数
のアナログ・ディジタル変換器は同様に信頼度良く量産
されるに至った。
しかしながら、集積回路技術で製造される素子の相互整
合性には限界が有り、より高い分解能を有するDACを得
る事は非常に難しい。例えば、12乃至16ビットの高分解
能DACを得るためには、整合性の良い抵抗素子および、
または容量素子を独立に使用した個別部品による構成手
段を用いるか、あるいはレーザー等を使用した機能トリ
ミングによる微調整手段等を用いる必要があり、その製
造コストが非常に高くなるばかりでなく、その素子の信
頼度も低下していた。
合性には限界が有り、より高い分解能を有するDACを得
る事は非常に難しい。例えば、12乃至16ビットの高分解
能DACを得るためには、整合性の良い抵抗素子および、
または容量素子を独立に使用した個別部品による構成手
段を用いるか、あるいはレーザー等を使用した機能トリ
ミングによる微調整手段等を用いる必要があり、その製
造コストが非常に高くなるばかりでなく、その素子の信
頼度も低下していた。
この様に単一の抵抗ストリングや容量アレイを用いた基
本構成で、高ビット数のDACを形成すると、素子の製造
上のバラツキ等により、DACの単調増加性を保つ事がで
きなくなる。このため従来は複数のDACを並列使用し、
その出力を累積加算する方法、つまり、例えば、DACを
２個用いる場合は、第１のDACのフルスケール値をFS1,
第２のDACのフルスケール値をFS2とすると、２つのDAC
を並列使用した際のフルスケールFSはFS＝FS1＋FS2とな
る、ここで、ディジタル入力のインクリメントに従って
先づ第１のDACの出力が増加し、MSBが“0"→“1"に変化
すると、第１のDACにはロジック“1"が全ビットに供給
され、FSIを出力し、その後のディジタル入力のインク
リメントに対しては、第２のDACの出力が加算されて全
出力が出力されるものである。
本構成で、高ビット数のDACを形成すると、素子の製造
上のバラツキ等により、DACの単調増加性を保つ事がで
きなくなる。このため従来は複数のDACを並列使用し、
その出力を累積加算する方法、つまり、例えば、DACを
２個用いる場合は、第１のDACのフルスケール値をFS1,
第２のDACのフルスケール値をFS2とすると、２つのDAC
を並列使用した際のフルスケールFSはFS＝FS1＋FS2とな
る、ここで、ディジタル入力のインクリメントに従って
先づ第１のDACの出力が増加し、MSBが“0"→“1"に変化
すると、第１のDACにはロジック“1"が全ビットに供給
され、FSIを出力し、その後のディジタル入力のインク
リメントに対しては、第２のDACの出力が加算されて全
出力が出力されるものである。
又、マスターDACとスレーブDACを使用した補間型、つま
り、マスターDACの１ステップをスレーブDACにより更に
細分割する方法等があるが、先出の累積加算の方法で
は、各DACの有する利得誤差が累積的に残り、大きな総
括的直線性誤差が発生すると言う欠点があり、後出の補
間型ではスレーブDACのステップの誤差が増加すると単
調増加性が得られなくなると言う欠点があった。
り、マスターDACの１ステップをスレーブDACにより更に
細分割する方法等があるが、先出の累積加算の方法で
は、各DACの有する利得誤差が累積的に残り、大きな総
括的直線性誤差が発生すると言う欠点があり、後出の補
間型ではスレーブDACのステップの誤差が増加すると単
調増加性が得られなくなると言う欠点があった。
本発明によるアナログ・ディジタル変換器は、夫々の入
力がアナログ信号入力端子に接続された複数のディジタ
ル・アナログ変換回路と、これらディジタル・アナログ
変換回路の出力が共通に接続される一方の入力端子およ
び基準電圧が供給される他方の入力端子を有する比較回
路と、この比較回路の出力を受ける逐次近似レジスタ
と、このレジスタの出力に応答して、上記複数のディジ
タル・アナログ変換回路からの出力を１つずつ順次加算
して出力させるべく各ディジタル・アナログ変換回路に
制御信号を供給する制御回路とを備えている。
力がアナログ信号入力端子に接続された複数のディジタ
ル・アナログ変換回路と、これらディジタル・アナログ
変換回路の出力が共通に接続される一方の入力端子およ
び基準電圧が供給される他方の入力端子を有する比較回
路と、この比較回路の出力を受ける逐次近似レジスタ
と、このレジスタの出力に応答して、上記複数のディジ
タル・アナログ変換回路からの出力を１つずつ順次加算
して出力させるべく各ディジタル・アナログ変換回路に
制御信号を供給する制御回路とを備えている。
〔実施例〕 以下図面を参照して本発明を詳細に説明する。
第１図は本発明の第１の実施例のブロック構成図であ
る。第１図のアナログ・ディジタル変換器は、アナログ
信号入力端子１と、比較回路３と、逐次近似レジスタ回
路４と、アナログ信号入力回路７と、局部DACである第
１から第2mまでのDAC11,12,……,1kと、そのスイッチ制
御信号発生回路10と、容量21とで構成され、基準電位端
子20には、サンプル・ホールド容量を兼ねた容量アレイ
より成る電荷再分布型のｌビットの基準電位が印加され
る。
る。第１図のアナログ・ディジタル変換器は、アナログ
信号入力端子１と、比較回路３と、逐次近似レジスタ回
路４と、アナログ信号入力回路７と、局部DACである第
１から第2mまでのDAC11,12,……,1kと、そのスイッチ制
御信号発生回路10と、容量21とで構成され、基準電位端
子20には、サンプル・ホールド容量を兼ねた容量アレイ
より成る電荷再分布型のｌビットの基準電位が印加され
る。
この構成によるアナログ・ディジタル変換器は、先づア
ナログ信号入力回路７を通してサンプル・ホールド容量
を兼ねている局部DACを構成する第1,第2,……第ｋのDAC
の容量アレイに、アナログ信号入力端子１より印加され
よアナログ信号がサンプルされ、次にアナログ信号入力
回路７が切断されホールドされる。この後第１のDAC11
から第ｋのDAC1kのｋ個のDACを１ビットづつお互いに順
次用いる事により逐次比較でｎビットのアナログ・ディ
ジタル変換を行なうものである。但し、ここでｎ＝ｌ＋
m,k＝2mである。
ナログ信号入力回路７を通してサンプル・ホールド容量
を兼ねている局部DACを構成する第1,第2,……第ｋのDAC
の容量アレイに、アナログ信号入力端子１より印加され
よアナログ信号がサンプルされ、次にアナログ信号入力
回路７が切断されホールドされる。この後第１のDAC11
から第ｋのDAC1kのｋ個のDACを１ビットづつお互いに順
次用いる事により逐次比較でｎビットのアナログ・ディ
ジタル変換を行なうものである。但し、ここでｎ＝ｌ＋
m,k＝2mである。
第２図は本発明の詳細な回路説明図である。第２図はｎ
ビットのアナログ・ディジタル変換器を構成しており、
アナログ信号入力端子１と、比較器３と、逐次近似レジ
スタ４と、ディジタル信号出力端子６と、第１の基準電
位端子8,第２の基準電位端子９と逐次近似レジスタ４か
らの各ビットデータD1,D2……D(n-1),Dnにより各スイッ
チを制御する信号を発生するスイッチ制御回路10と、サ
ンプル・ホールド容量を兼ねた容量C10からC1lで構成さ
れる容量アレイ及びスイッチS10からS1lで構成されるス
イッチ群より成る電荷再分布型の第１の電圧発生器11
と、第１の電圧発生器11と同様な構成の第２から第ｋの
電圧発生器12,……,1kと、第３の基準電位端子20と、第
１から第ｋの電圧発生器11,12,……,1kを構成している
サンプル・ホールド容量を兼ねている容量アレイの全容
量値と等しい容量値を持つ容量21と、スイッチ23,24と
から構成されている。ここにおいて、第１から第ｋの電
圧発生器を構成している容量アレイの各容量C10,C11,…
…C1l,C20,C21,……C2l,およびCk0,Ck1,……Cklはそれ
ぞれ単位容量をＣとすると、C,C,2C,……2(l-1)Cと２の
重み付けがされている。又、容量21の容量値Ｃ′はＣ′
＝（ｋ×dl）Ｃとなる。そして、第１から第ｋの電圧発
生器の共通端子は比較器３の反転入力端子へ接続され、
容量21は比較器３の非反転入力端子に接続されている。
ビットのアナログ・ディジタル変換器を構成しており、
アナログ信号入力端子１と、比較器３と、逐次近似レジ
スタ４と、ディジタル信号出力端子６と、第１の基準電
位端子8,第２の基準電位端子９と逐次近似レジスタ４か
らの各ビットデータD1,D2……D(n-1),Dnにより各スイッ
チを制御する信号を発生するスイッチ制御回路10と、サ
ンプル・ホールド容量を兼ねた容量C10からC1lで構成さ
れる容量アレイ及びスイッチS10からS1lで構成されるス
イッチ群より成る電荷再分布型の第１の電圧発生器11
と、第１の電圧発生器11と同様な構成の第２から第ｋの
電圧発生器12,……,1kと、第３の基準電位端子20と、第
１から第ｋの電圧発生器11,12,……,1kを構成している
サンプル・ホールド容量を兼ねている容量アレイの全容
量値と等しい容量値を持つ容量21と、スイッチ23,24と
から構成されている。ここにおいて、第１から第ｋの電
圧発生器を構成している容量アレイの各容量C10,C11,…
…C1l,C20,C21,……C2l,およびCk0,Ck1,……Cklはそれ
ぞれ単位容量をＣとすると、C,C,2C,……2(l-1)Cと２の
重み付けがされている。又、容量21の容量値Ｃ′はＣ′
＝（ｋ×dl）Ｃとなる。そして、第１から第ｋの電圧発
生器の共通端子は比較器３の反転入力端子へ接続され、
容量21は比較器３の非反転入力端子に接続されている。
第３図に局部ディジタル・アナログ変換器として（ｎ−
１）ビットの電圧発生器を２個用い全体としてｎビット
とからなる場合の第１図におけるスイッチ制御信号発生
回路と第１及び第２の電圧発生器の部分の基本構成を示
す。
１）ビットの電圧発生器を２個用い全体としてｎビット
とからなる場合の第１図におけるスイッチ制御信号発生
回路と第１及び第２の電圧発生器の部分の基本構成を示
す。
第１の電圧発生器11（DAC1）と第２の電圧発生器12（DA
C2）へのディジタル入力はそれぞえ（Ｂ），（Ｃ）であ
り、入力ビット・データ（Ａ）との対応をｎ＝６ビット
として第１表に示す。
C2）へのディジタル入力はそれぞえ（Ｂ），（Ｃ）であ
り、入力ビット・データ（Ａ）との対応をｎ＝６ビット
として第１表に示す。
ディジタル入力（Ｂ）は入力ビットデータ（Ａ）の上位
（ｎ−１）ビット・データであり、ディジタル入力
（Ｃ）はディジタル入力（Ｂ）にLSBデータを加算して
得られる。これらの分割された論理入力を２個の電圧発
生器へ印加すると、DAC1とDAC2は下位ビット（今回の２
個の場合はLSBのみ）に依存して順次交互に加算してい
る。
（ｎ−１）ビット・データであり、ディジタル入力
（Ｃ）はディジタル入力（Ｂ）にLSBデータを加算して
得られる。これらの分割された論理入力を２個の電圧発
生器へ印加すると、DAC1とDAC2は下位ビット（今回の２
個の場合はLSBのみ）に依存して順次交互に加算してい
る。
今、DAC1の利得をK,DAC2の利得をＫ−ΔＫと利得誤差を
２個の電圧発生器が相対的に持っているとし、更にｎ−
１＝ｌとすると、従来の複数のDACを並列使用する累積
加算の方法に比し、この利得誤差は各論理ステップの毎
回のロジック入力のインクリメント毎に現われる。しか
しながら、その誤差量は1/2lに圧縮される。なぜなら、
順次交互に加算される量はDACの1LSBに相当する量であ
り、この１ステップの量は各DACのフルスケール値を2l
で割った値となっているから、利得誤差も同等比で圧縮
される。
２個の電圧発生器が相対的に持っているとし、更にｎ−
１＝ｌとすると、従来の複数のDACを並列使用する累積
加算の方法に比し、この利得誤差は各論理ステップの毎
回のロジック入力のインクリメント毎に現われる。しか
しながら、その誤差量は1/2lに圧縮される。なぜなら、
順次交互に加算される量はDACの1LSBに相当する量であ
り、この１ステップの量は各DACのフルスケール値を2l
で割った値となっているから、利得誤差も同等比で圧縮
される。
更に詳細に考察すると、各DACつまりDAC1とDAC2の出力V
1およびV2は、各DACへ与えられている基準電位をVREFと
すると、 ここで従来の累積加算の方法では、フルスケール出力V
FSは VFS＝（2K−ΔＫ）VREF またこの全DACの理想的なハーフスケール出力は 一方DAC1がフルスケール状態となる実際の全DACのハー
フスケール時の出力VHSは、 VHS＝KVREF となる。したがってハーフスケールでの直線性誤差V
LE(HS)は、 この値のフルスケール値に対する比L,Eは、 となっている。
1およびV2は、各DACへ与えられている基準電位をVREFと
すると、 ここで従来の累積加算の方法では、フルスケール出力V
FSは VFS＝（2K−ΔＫ）VREF またこの全DACの理想的なハーフスケール出力は 一方DAC1がフルスケール状態となる実際の全DACのハー
フスケール時の出力VHSは、 VHS＝KVREF となる。したがってハーフスケールでの直線性誤差V
LE(HS)は、 この値のフルスケール値に対する比L,Eは、 となっている。
次に本発明を用いた場合は、フルスケール電位EFSは従
来例と同様に、 EFS＝（2K−ΔＫ）VREF また、DAC1,DAC2の1LSBの出力幅VSTEPは、 VSTEP(1)＝Ｋ・VREF/2l VSTEP(2)＝（Ｋ−ΔＫ）・VREF/2l 利得誤差による直線性誤差は２ステップ毎にダイナミッ
ク・レンジ全般にわたり現われるがその値は圧縮されて
いる。この２ステップの幅点電位は理想的には、 となる。一方実際の幅点電位は、 VSTEP′/2＝（Ｋ−ΔＫ）VREF/2l となる。この時の直線性誤差VLEは、 この値のフルスケール値に対する比L,Eは となり定量的にも従来の累積が の方法の1/2lに圧縮さ
れている事が確認できる。
来例と同様に、 EFS＝（2K−ΔＫ）VREF また、DAC1,DAC2の1LSBの出力幅VSTEPは、 VSTEP(1)＝Ｋ・VREF/2l VSTEP(2)＝（Ｋ−ΔＫ）・VREF/2l 利得誤差による直線性誤差は２ステップ毎にダイナミッ
ク・レンジ全般にわたり現われるがその値は圧縮されて
いる。この２ステップの幅点電位は理想的には、 となる。一方実際の幅点電位は、 VSTEP′/2＝（Ｋ−ΔＫ）VREF/2l となる。この時の直線性誤差VLEは、 この値のフルスケール値に対する比L,Eは となり定量的にも従来の累積が の方法の1/2lに圧縮さ
れている事が確認できる。
第４図に本発明の第１の実施例の回路説明図を示す。こ
こで説明を簡潔にすべくｎ＝６と、６ビットのアナログ
・ディジタル変換器として説明する。またｌ＝4,m＝2,
つまりｋ＝22＝4,第１の基準電位端子８を電位をVR,第
２の基準電位端子９の電位を接地電位、そして第３の基
準電位端子20の電位をVR/2とする。この様に設定する
と、電圧発生管は４個となり、それら各電圧発生器11,1
2,13,14における各容量アレイの容量値は、 C10＝C11＝C20＝C21＝C30＝C31＝C40＝C41＝1C, C12＝C22＝C32＝C42＝2C、 C13＝C23＝C33＝C43＝4C、 C14＝C24＝C34＝C44＝8C、 となり容量21の容量値Ｃ′は64Cとなる。
こで説明を簡潔にすべくｎ＝６と、６ビットのアナログ
・ディジタル変換器として説明する。またｌ＝4,m＝2,
つまりｋ＝22＝4,第１の基準電位端子８を電位をVR,第
２の基準電位端子９の電位を接地電位、そして第３の基
準電位端子20の電位をVR/2とする。この様に設定する
と、電圧発生管は４個となり、それら各電圧発生器11,1
2,13,14における各容量アレイの容量値は、 C10＝C11＝C20＝C21＝C30＝C31＝C40＝C41＝1C, C12＝C22＝C32＝C42＝2C、 C13＝C23＝C33＝C43＝4C、 C14＝C24＝C34＝C44＝8C、 となり容量21の容量値Ｃ′は64Cとなる。
アナログ・ディジタル変換動作を順に追って説明する。
先づ第１に、第１から第４の電圧発生器11,12,13,14に
含まれているスイッチS10〜S14,S20〜S24,S20〜S24,S30
〜S34,およびS40〜S44が全てアナログ信号入力端子１側
に接続され、さらにスイッチ2,24が共にオンし導通状態
となる。このため、アナログ信号入力端子１に印加され
ているアナログ信号Vinが第１から第４の電圧発生器11
から14を構成している全容量アレイに第３の基準電位Ve
/2に対してサンプリングされる。次にスイッチ23,24が
オフし開放状態となり、同時に逐次近似レジスタ４から
のビットデータD1〜D6のうちD1が“1",D2〜D6が“0"と
なりスイッチS10〜S14,S20〜S24,S30〜S34及びS40〜S44
もアナログ信号入力端子１から切り離され、容量値が8C
であるC14,C24,C34,C44に接続されているスイッチS14,S
24,S34,S44は第１の基準電位端子８側つまり電位VRに接
続され、他のS10〜S13,S20〜S23,S20〜S33およびS40〜S
43は第２の基準電位端子９側つまり接地電位へ接続され
る。この状態が逐次比較方式における最上位ビット（MS
B）の比較段階となる。ここで、比較器３の反転入力端
子の電位をVIおよび非反転入力の電位をVNとすると、 VN＝VR/2 （VR/2−VIN）64C＝（VI−VR）32C＋（VI−０）32C VI＝VR−VIN となり、VIN＞VR/2の場合比較器３の出力は“1"が、ま
たVIN＜VR/2の場合は“0"が出力され、この比較器３の
出力が逐次近似レジスタに印加される。そして、第２の
2SBの比較段階となる。この際、MSBの比較においてVIN
＞VR/2だとすると、ビットデータD1,D2が“1"およびビ
ットデータD3〜D6が“0"となりスイツチS13,C14,C24,C
34,C44が第１の基準電位である電位VRへ、また他のスイ
ッチS10〜S12,S20〜S23,S30〜S33,S40〜S43が第２の基
準電位である接地電位へ接続される。この状態では となり、 の場合比較器３の出力は“1"が、また、 の場合は“0"が出力され、この比較器３の出力が逐次近
似レジスタに印加される。この様に順次比較して行きLS
Bの比較まで行ない、最後のA/D変換結果が逐次近似レジ
スタ４よりディジタル信号出力信号６を介して出力され
る。
先づ第１に、第１から第４の電圧発生器11,12,13,14に
含まれているスイッチS10〜S14,S20〜S24,S20〜S24,S30
〜S34,およびS40〜S44が全てアナログ信号入力端子１側
に接続され、さらにスイッチ2,24が共にオンし導通状態
となる。このため、アナログ信号入力端子１に印加され
ているアナログ信号Vinが第１から第４の電圧発生器11
から14を構成している全容量アレイに第３の基準電位Ve
/2に対してサンプリングされる。次にスイッチ23,24が
オフし開放状態となり、同時に逐次近似レジスタ４から
のビットデータD1〜D6のうちD1が“1",D2〜D6が“0"と
なりスイッチS10〜S14,S20〜S24,S30〜S34及びS40〜S44
もアナログ信号入力端子１から切り離され、容量値が8C
であるC14,C24,C34,C44に接続されているスイッチS14,S
24,S34,S44は第１の基準電位端子８側つまり電位VRに接
続され、他のS10〜S13,S20〜S23,S20〜S33およびS40〜S
43は第２の基準電位端子９側つまり接地電位へ接続され
る。この状態が逐次比較方式における最上位ビット（MS
B）の比較段階となる。ここで、比較器３の反転入力端
子の電位をVIおよび非反転入力の電位をVNとすると、 VN＝VR/2 （VR/2−VIN）64C＝（VI−VR）32C＋（VI−０）32C VI＝VR−VIN となり、VIN＞VR/2の場合比較器３の出力は“1"が、ま
たVIN＜VR/2の場合は“0"が出力され、この比較器３の
出力が逐次近似レジスタに印加される。そして、第２の
2SBの比較段階となる。この際、MSBの比較においてVIN
＞VR/2だとすると、ビットデータD1,D2が“1"およびビ
ットデータD3〜D6が“0"となりスイツチS13,C14,C24,C
34,C44が第１の基準電位である電位VRへ、また他のスイ
ッチS10〜S12,S20〜S23,S30〜S33,S40〜S43が第２の基
準電位である接地電位へ接続される。この状態では となり、 の場合比較器３の出力は“1"が、また、 の場合は“0"が出力され、この比較器３の出力が逐次近
似レジスタに印加される。この様に順次比較して行きLS
Bの比較まで行ない、最後のA/D変換結果が逐次近似レジ
スタ４よりディジタル信号出力信号６を介して出力され
る。
上記した様に逐次近似を行なっていくが、この際の第１
から第４の電位発生器に含まれている各スイッチの接続
される基準電位の、逐次近似レジスタ４からのディジタ
ル出力であるビット・データD1〜D6に対応させた一覧表
を第２表および第３表に示す。但し、この表で“1"は第
１の基準電位側を、“2"は第２の基準電位側をそれぞれ
表わす。
から第４の電位発生器に含まれている各スイッチの接続
される基準電位の、逐次近似レジスタ４からのディジタ
ル出力であるビット・データD1〜D6に対応させた一覧表
を第２表および第３表に示す。但し、この表で“1"は第
１の基準電位側を、“2"は第２の基準電位側をそれぞれ
表わす。
第５図に第２表および第３表に示した第１から第４ので
電圧発生器（DAC1〜DAC4）に含まれる各スイッチS10〜S
14,S20〜S24,S30〜S34,およびB40〜S44の制御信号発生
回路（第４図のスイッチ制御信号発生回路10に相当す
る）を達成する例を示す。この図において、端子D1〜D6
は逐次近似レジスタ４から出力されるビット・データの
入力端子である。また、各出力S10〜S44は論理レベルの
“1"で第１の基準電位側に接続する様に働き、論理レベ
ルの“0"で第２の基準電位側へ接続する様に働く。
電圧発生器（DAC1〜DAC4）に含まれる各スイッチS10〜S
14,S20〜S24,S30〜S34,およびB40〜S44の制御信号発生
回路（第４図のスイッチ制御信号発生回路10に相当す
る）を達成する例を示す。この図において、端子D1〜D6
は逐次近似レジスタ４から出力されるビット・データの
入力端子である。また、各出力S10〜S44は論理レベルの
“1"で第１の基準電位側に接続する様に働き、論理レベ
ルの“0"で第２の基準電位側へ接続する様に働く。
また第４図における容量21の容量値Ｃ′は前述した様に
第１から第４の電圧発生器に含まれている容量C10〜C44
の全容量値を加えたものと同じ値となっており、比較器
３の２つの入力端子の条件をそろえる様に働いている。
第１から第４の電圧発生器に含まれている容量C10〜C44
の全容量値を加えたものと同じ値となっており、比較器
３の２つの入力端子の条件をそろえる様に働いている。
第６図に本発明の第２の実施例の回路説明図を示す。第
６図において第１の実施例における回路説明図である第
４図と同一の構成には同一番号を付す。この第２の実施
例において、第１から第４の電圧発生器11〜14は、それ
ぞれ６つのスイッチと容量とから成っており、各電圧発
生器11,12,13,14における各容量アレイの容量値は、 C10＝C11＝C20＝C21＝C30＝C31＝C40＝C41＝1C, C12＝C22＝C32＝C42＝2C、 C13＝C14＝C15＝C23＝C24＝C25＝C33＝C34＝C35＝C43＝
C44＝C45＝4C、 となっている。また容量21の容量値Ｃ′は第１の実施例
と同じく64Cとなる。
６図において第１の実施例における回路説明図である第
４図と同一の構成には同一番号を付す。この第２の実施
例において、第１から第４の電圧発生器11〜14は、それ
ぞれ６つのスイッチと容量とから成っており、各電圧発
生器11,12,13,14における各容量アレイの容量値は、 C10＝C11＝C20＝C21＝C30＝C31＝C40＝C41＝1C, C12＝C22＝C32＝C42＝2C、 C13＝C14＝C15＝C23＝C24＝C25＝C33＝C34＝C35＝C43＝
C44＝C45＝4C、 となっている。また容量21の容量値Ｃ′は第１の実施例
と同じく64Cとなる。
この第２の実施例では各電圧発生器11から14における容
量アレイの容量値が、最少1Cで最大4Cとなっているため
に、集積回路等に本アナログディジタル変換器を作り込
む際に、容量の相対精度を高くすることができ、アナロ
グ・デゥジタル変換の変換精度をも高くすることができ
る利点がある。
量アレイの容量値が、最少1Cで最大4Cとなっているため
に、集積回路等に本アナログディジタル変換器を作り込
む際に、容量の相対精度を高くすることができ、アナロ
グ・デゥジタル変換の変換精度をも高くすることができ
る利点がある。
また、第１の実施例と同様に、第１から第４の電圧発生
器に含まれている各スイッチの接続される基準電位の、
逐次近似レジスタからのディジタル出力であるビット・
データD1〜D6に対応させた一覧表を第４表および第５表
に示す。
器に含まれている各スイッチの接続される基準電位の、
逐次近似レジスタからのディジタル出力であるビット・
データD1〜D6に対応させた一覧表を第４表および第５表
に示す。
第７図に第４表および第５表に示した第１から第４の電
位発生器（DAC1〜DAC4）に含まれる各スイッチS10〜
S15,S20〜S25,S30〜S35およびS40〜S45の制御信号発生
回路を達成する例を示す。
位発生器（DAC1〜DAC4）に含まれる各スイッチS10〜
S15,S20〜S25,S30〜S35およびS40〜S45の制御信号発生
回路を達成する例を示す。
以上具体的に実施例を用いて説明した様に本発明は、ｎ
ビットの逐次比較型のアナログ・ディジタル変換器を構
成する際に、局部ディジタル・アナログ変換器としてｌ
＜ｎとなるｌビットのディジタル・アナログ変換器を2m
個（但しここでｌ＋ｍ＝ｎとなる整数。）使い、さら
に、これら2m個のディジタル・アナログ変換器の出力を
１ビット分づつ順位交互に出力し加算して行くことによ
り、各ディジタル・アナログ変換器の持つゲイン・エラ
ーが出力としてのゼロからフル・スケールまでの間に均
等に配分され、全体として大きなゲインエラーとして表
われてはこなくなり、直線性 誤差が大幅に改善されると言う効果がある。
ビットの逐次比較型のアナログ・ディジタル変換器を構
成する際に、局部ディジタル・アナログ変換器としてｌ
＜ｎとなるｌビットのディジタル・アナログ変換器を2m
個（但しここでｌ＋ｍ＝ｎとなる整数。）使い、さら
に、これら2m個のディジタル・アナログ変換器の出力を
１ビット分づつ順位交互に出力し加算して行くことによ
り、各ディジタル・アナログ変換器の持つゲイン・エラ
ーが出力としてのゼロからフル・スケールまでの間に均
等に配分され、全体として大きなゲインエラーとして表
われてはこなくなり、直線性 誤差が大幅に改善されると言う効果がある。
また、本来所望のビット数よりも少ないビット数のディ
ジタル・アナログ変換器を複数個用いる為、集積回路等
に形成する際に各素子のバラツキ等に対し非常に容易と
なる効果がある。
ジタル・アナログ変換器を複数個用いる為、集積回路等
に形成する際に各素子のバラツキ等に対し非常に容易と
なる効果がある。
第１図は本発明の第１の実施例のブロック構成図、第２
図は本発明の第１の実施例の更に詳しいブロック構成
図、第３図は本発明の基本構成の説明図、第４図は本発
明の第１の実施例の回路説明図、第５図は本発明の第１
の実施例に用いられるスイッチ制御信号発生回路の一例
の回路図、第６図は本発明の第２の実施例の回路説明
図、第７図は本発明の第２の実施例に用いられるスイッ
チ制御信号発生回路の一例の回路図、第８図は従来の逐
次比較型アナログ・ディジタル変換器のブロック構成図
である。 １……アナログ信号入力端子、２……サンプル・ホール
ド回路、３……比較器、４……逐次近似レジスタ、５…
…局部ディジタル・アナログ変換器、６……ディジタル
信号出力端子、７……アナログ信号入力回路、S10〜
S1l,S20〜S2l,……,Sk0〜Skl,23,24……スイッチ、８…
…第１の基準電位端子、９……第２の基準電位端子、10
……スイッチ制御信号発生回路、11,12,…,1k……電圧
発生器、20……第３の基準電位端子、21,C10〜C1l,C20
〜C2l,…,Ck0〜Ckl……容量、22……スイッチ制御信
号、25……アナログ出力、26,27……加算器、D1〜D6…
…ビット・データ。
図は本発明の第１の実施例の更に詳しいブロック構成
図、第３図は本発明の基本構成の説明図、第４図は本発
明の第１の実施例の回路説明図、第５図は本発明の第１
の実施例に用いられるスイッチ制御信号発生回路の一例
の回路図、第６図は本発明の第２の実施例の回路説明
図、第７図は本発明の第２の実施例に用いられるスイッ
チ制御信号発生回路の一例の回路図、第８図は従来の逐
次比較型アナログ・ディジタル変換器のブロック構成図
である。 １……アナログ信号入力端子、２……サンプル・ホール
ド回路、３……比較器、４……逐次近似レジスタ、５…
…局部ディジタル・アナログ変換器、６……ディジタル
信号出力端子、７……アナログ信号入力回路、S10〜
S1l,S20〜S2l,……,Sk0〜Skl,23,24……スイッチ、８…
…第１の基準電位端子、９……第２の基準電位端子、10
……スイッチ制御信号発生回路、11,12,…,1k……電圧
発生器、20……第３の基準電位端子、21,C10〜C1l,C20
〜C2l,…,Ck0〜Ckl……容量、22……スイッチ制御信
号、25……アナログ出力、26,27……加算器、D1〜D6…
…ビット・データ。
Claims (4)
- 【請求項１】夫々の入力がアナログ信号入力端子に接続
された複数のディジタル・アナログ変換回路と、これら
ディジタル・アナログ変換回路の出力が共通に供給され
る一方の入力端子および基準電圧が供給される他方の入
力端子を有する比較回路と、この比較回路の出力を受け
る逐次近似レジスタと、この逐次近似レジスタの出力に
応答して、上記複数のディジタル・アナログ変換回路か
らの出力を１つずつ順次加算して出力させるべく各ディ
ジタル・アナログ変換回路に制御信号を供給する制御信
号発生回路とを備えることを特徴とするアナログ・ディ
ジタル変換器。 - 【請求項２】前記複数のディジタル・アナログ変換回路
の夫々は電荷再分布型の容量アレーで構成されているこ
とを特徴とする特許請求の範囲第１項記載のアナログ・
ディジタル変換器。 - 【請求項３】前記複数のディジタル・アナログ変換器の
夫々を構成している容量アレーが前記アナログ信号入力
端子に供給されるアナログ信号に対するサンプル・ホー
ルド容量を兼用することを特徴とする特許請求の範囲第
２項記載のアナログ・ディジタル変換器。 - 【請求項４】前記比較回路の前記他方の入力端子には、
該複数のディジタル・アナログ変換器に含まれる容量ア
レーの各容量値を加算した全容量値と同じ容量値を有し
一方の電極が所定基準電位に接続された容量または容量
アレーのもう一方の電極が接続されていることを特徴と
する特許請求の範囲第２項又は第３項記載のアナログ・
ディジタル変換器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144364A JPH0761019B2 (ja) | 1986-06-19 | 1986-06-19 | アナログ・デイジタル変換器 |
| DE3751639T DE3751639T2 (de) | 1986-06-19 | 1987-06-19 | Analog-Digital-Wandler |
| US07/063,896 US4764750A (en) | 1986-06-19 | 1987-06-19 | Analog-to-digital converter |
| EP87108802A EP0249986B1 (en) | 1986-06-19 | 1987-06-19 | Analog-to-digital converter |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61144364A JPH0761019B2 (ja) | 1986-06-19 | 1986-06-19 | アナログ・デイジタル変換器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS631120A JPS631120A (ja) | 1988-01-06 |
| JPH0761019B2 true JPH0761019B2 (ja) | 1995-06-28 |
Family
ID=15360388
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61144364A Expired - Lifetime JPH0761019B2 (ja) | 1986-06-19 | 1986-06-19 | アナログ・デイジタル変換器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4764750A (ja) |
| EP (1) | EP0249986B1 (ja) |
| JP (1) | JPH0761019B2 (ja) |
| DE (1) | DE3751639T2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7952509B2 (en) | 2009-01-26 | 2011-05-31 | Fujitsu Semiconductor Limited | Successive approximation A/D converter |
Families Citing this family (30)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0734541B2 (ja) * | 1987-07-27 | 1995-04-12 | 日本電気株式会社 | 逐次比較形アナログ・ディジタル変換方式 |
| US5377248A (en) * | 1988-11-29 | 1994-12-27 | Brooks; David R. | Successive-approximation register |
| AU640354B2 (en) * | 1988-11-29 | 1993-08-26 | Magellan Corporation (Australia) Pty Ltd | Successive-approximation register |
| US4940981A (en) * | 1989-02-08 | 1990-07-10 | Burr-Brown Corporation | Dual analog-to-digital converter with single successive approximation register |
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| IT1229752B (it) * | 1989-05-17 | 1991-09-10 | Sgs Thomson Microelectronics | Convertitore analogico/digitale ad elevata velocita'. |
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| US5619203A (en) * | 1994-10-21 | 1997-04-08 | Lucent Technologies Inc. | Current source driven converter |
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1986
- 1986-06-19 JP JP61144364A patent/JPH0761019B2/ja not_active Expired - Lifetime
-
1987
- 1987-06-19 US US07/063,896 patent/US4764750A/en not_active Expired - Lifetime
- 1987-06-19 EP EP87108802A patent/EP0249986B1/en not_active Expired - Lifetime
- 1987-06-19 DE DE3751639T patent/DE3751639T2/de not_active Expired - Lifetime
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Also Published As
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|---|---|
| DE3751639T2 (de) | 1996-09-05 |
| EP0249986A2 (en) | 1987-12-23 |
| DE3751639D1 (de) | 1996-02-01 |
| EP0249986B1 (en) | 1995-12-20 |
| JPS631120A (ja) | 1988-01-06 |
| EP0249986A3 (en) | 1991-07-03 |
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