JP2002533973A - 容量性フラッシュアナログ−ディジタル変換器用電子回路 - Google Patents
容量性フラッシュアナログ−ディジタル変換器用電子回路Info
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Abstract
(57)【要約】
容量性比較器の並列枝路アレイを用いて、第1アナログ信号と第２アナログ信号との比をディジタルコード表現に変換するための容量性フラッシュアナログ-ディジタル変換器用電子回路である。各枝路は、その枝路のアレイインデックスに従ってディジタルコードの１ビットを同時に計算する。第１アナログ信号は、正の第１信号ノード及び負の第１信号ノードを具えている第１信号ノード間に電圧差として供給する。第２アナログ信号は、正の第２信号ノード及び負の第２信号ノードを具えている第２信号ノード間に電圧差として供給する。
Description
【０００１】
本発明は、アナログ-ディジタル変換器、特に、容量性の加重が正確で、１ク
ロックサイクルで変換し、入力を入れ替えることができ、且つ線形又は非線形変
換が可能なフラッシュADC用の電子回路に関するものである。
ロックサイクルで変換し、入力を入れ替えることができ、且つ線形又は非線形変
換が可能なフラッシュADC用の電子回路に関するものである。
【０００２】
多くの超大規模集積化（VLSI）プロセスにとって最も正確なデバイスはコンデ
ンサである。その理由の１つは、多くのADCはコンデンサ及び電荷の再分布原理
を用いるからである。従来の最もコンパクトな構成のADCは、ハードウェアを節
約するために並列というよりもむしろ、多数のステップで変換を行なうようにし
ている（例えば、US特許第4,831,381号、US特許第4,517，549号、US特許第4,129
,863号及びUS特許第4,922,251号）。これらのADCは、ハードウェアは効率的では
あるが、変換に多数のクロックサイクルを必要とするために、極めて高速度では使
用できない。
ンサである。その理由の１つは、多くのADCはコンデンサ及び電荷の再分布原理
を用いるからである。従来の最もコンパクトな構成のADCは、ハードウェアを節
約するために並列というよりもむしろ、多数のステップで変換を行なうようにし
ている（例えば、US特許第4,831,381号、US特許第4,517，549号、US特許第4,129
,863号及びUS特許第4,922,251号）。これらのADCは、ハードウェアは効率的では
あるが、変換に多数のクロックサイクルを必要とするために、極めて高速度では使
用できない。
【０００３】 フラッシュ変換器は、たいてい１クロックサイクル内にて並列に変換を行なう
。従来、たいていのｎ-ビット構成のものは、一連の２ｎ個の基準電圧を発生させ
る２ｎ個の抵抗を有する抵抗性のラダー回路と、入力電圧を複数の基準電圧と比
較する２ｎ個の比較器とを用いている。こうした構成のものでは、抵抗性のラダ
ー回路を基準電圧に接続するスイッチの抵抗を考慮しなければならない。
。従来、たいていのｎ-ビット構成のものは、一連の２ｎ個の基準電圧を発生させ
る２ｎ個の抵抗を有する抵抗性のラダー回路と、入力電圧を複数の基準電圧と比
較する２ｎ個の比較器とを用いている。こうした構成のものでは、抵抗性のラダ
ー回路を基準電圧に接続するスイッチの抵抗を考慮しなければならない。
【０００４】 US特許第4,742,330号には容量性のフラッシュADCが開示されている。このADC
は、２ｎ個の並列枝路を３つのフェーズで用いて2nビット変換を行なうようにし
ている。第1フェーズでは、オフセット補正を行ない、第２及び第３フェーズにて
それぞれ上位n-ビット（MSB）と、下位n-ビット（LSB）を得るようにしている。
第２フェーズの作業は、上述した抵抗性のラダー回路を有する慣例のフラッシュ
ADCのものと密接に関連している。MSBは、入力信号が位置する粗電圧範囲｛Ｖｉ ．．． Ｖi+1｝を決定する。第3フェーズのLSBは、粗電圧範囲｛Ｖｉ．．．Ｖi+1 ｝を、各々がlog２ｎ個の２進加重コンデンサを含む２ｎ個の並列枝路を用いて
２ｎ個の細密電圧レベルに分けることにより決定される。これらの加重コンデン
サの幾つかのものはＶｉに、他のものはＶi+1に接続して、２つの極限値間にて補
間をとるようにする。２ｎ個の比較器は入力電圧を２ｎ個の細密基準電圧と並列
に比較する。
は、２ｎ個の並列枝路を３つのフェーズで用いて2nビット変換を行なうようにし
ている。第1フェーズでは、オフセット補正を行ない、第２及び第３フェーズにて
それぞれ上位n-ビット（MSB）と、下位n-ビット（LSB）を得るようにしている。
第２フェーズの作業は、上述した抵抗性のラダー回路を有する慣例のフラッシュ
ADCのものと密接に関連している。MSBは、入力信号が位置する粗電圧範囲｛Ｖｉ ．．． Ｖi+1｝を決定する。第3フェーズのLSBは、粗電圧範囲｛Ｖｉ．．．Ｖi+1 ｝を、各々がlog２ｎ個の２進加重コンデンサを含む２ｎ個の並列枝路を用いて
２ｎ個の細密電圧レベルに分けることにより決定される。これらの加重コンデン
サの幾つかのものはＶｉに、他のものはＶi+1に接続して、２つの極限値間にて補
間をとるようにする。２ｎ個の比較器は入力電圧を２ｎ個の細密基準電圧と並列
に比較する。
【０００５】 従来の一般的なADCは、それらの構成が２つの入力電圧、即ち基準電圧と、変換
すべき信号電圧とに対して対称になっていない。概して、基準電圧は時間で変化
するものでもない。これらの制限を克服する原理については下記に説明する。
すべき信号電圧とに対して対称になっていない。概して、基準電圧は時間で変化
するものでもない。これらの制限を克服する原理については下記に説明する。
【０００６】
本発明の目的は、従来の容量性フラッシュADC回路の欠点を克服して改善した容
量性フラッシュADC用の電子回路を提供することにある。
量性フラッシュADC用の電子回路を提供することにある。
【０００７】
上記目的を達成するためには次ぎのようにするのが望ましい。 ・ 回路構成を2つの入力電圧に対して対称にして、基準電圧と、変換する信号
電圧とを動作中に入れ替えることができるようにする。 ・ 基準電圧が時間で変化し得ると共に、この基準電圧が変換すべき信号電圧
と同じ高さの周波数成分を有し得るようにする。 ・ VLSIプロセスの最も正確な素子であるコンデンサで計算する。 ・ アナログ-ディジタル変換を１クロックサイクル内にて行なうようにし、
且つ ・ 構成は制御し易く簡単にする。
電圧とを動作中に入れ替えることができるようにする。 ・ 基準電圧が時間で変化し得ると共に、この基準電圧が変換すべき信号電圧
と同じ高さの周波数成分を有し得るようにする。 ・ VLSIプロセスの最も正確な素子であるコンデンサで計算する。 ・ アナログ-ディジタル変換を１クロックサイクル内にて行なうようにし、
且つ ・ 構成は制御し易く簡単にする。
【０００８】 そこで、本発明は、第1と第２アナログ信号の比を、並列アレイの容量性比較
器の枝路を用いてディジタルコード表現に変換するための容量性フラッシュアナ
ログ-ディジタル変換器用電子回路であって、各枝路がそのアレイインデックス
に従ってディジタルコードの１ビットを同時に計算し、前記第１アナログ信号が
、正の第１信号ノード及び負の第１信号ノードを具えている第１信号ノード間に
電圧差として供給され、前記第２アナログ信号が、正の第２信号ノード及び負の
第２信号ノードを具えている第２信号ノード間に電圧差として供給され、各枝路
が： (ｉ) 正入力ノード、負入力ノード、正出力ノード及び負出力ノードを有する
比較器と、 （ii） 前記比較器の正入力ノードに接続した正の共通プレートを有している正
の第１及び第２コンデンサと、 （iii） 前記比較器の負入力ノードに接続した負の共通プレートを有している
負の第１及び第２コンデンサと、 （ｉｖ） 第1及び第２帰還スイッチと を具え、 前記正の第１及び第２コンデンサが、前記第１及び第２信号ノードにそれぞれ切
換え自在に接続される正の第１及び第２対向プレートもそれぞれ有し、且つ前記
負の第１及び第２コンデンサも、前記第１及び第２信号ノードにそれぞれ切換え
自在に接続される負の第１及び第２対向プレートをそれぞれ有するようにしたこ
とを特徴とする容量性フラッシュアナログ-ディジタル変換器用電子回路にある
。
器の枝路を用いてディジタルコード表現に変換するための容量性フラッシュアナ
ログ-ディジタル変換器用電子回路であって、各枝路がそのアレイインデックス
に従ってディジタルコードの１ビットを同時に計算し、前記第１アナログ信号が
、正の第１信号ノード及び負の第１信号ノードを具えている第１信号ノード間に
電圧差として供給され、前記第２アナログ信号が、正の第２信号ノード及び負の
第２信号ノードを具えている第２信号ノード間に電圧差として供給され、各枝路
が： (ｉ) 正入力ノード、負入力ノード、正出力ノード及び負出力ノードを有する
比較器と、 （ii） 前記比較器の正入力ノードに接続した正の共通プレートを有している正
の第１及び第２コンデンサと、 （iii） 前記比較器の負入力ノードに接続した負の共通プレートを有している
負の第１及び第２コンデンサと、 （ｉｖ） 第1及び第２帰還スイッチと を具え、 前記正の第１及び第２コンデンサが、前記第１及び第２信号ノードにそれぞれ切
換え自在に接続される正の第１及び第２対向プレートもそれぞれ有し、且つ前記
負の第１及び第２コンデンサも、前記第１及び第２信号ノードにそれぞれ切換え
自在に接続される負の第１及び第２対向プレートをそれぞれ有するようにしたこ
とを特徴とする容量性フラッシュアナログ-ディジタル変換器用電子回路にある
。
【０００９】 前記アナログ-ディジタル変換は、第１フェーズと第２フェーズとから成る１
クロックサイクル内にて行なうようにするのが好適である。また、ディジタルコ
ードはディジタル温度計コードとするのが好適である。
クロックサイクル内にて行なうようにするのが好適である。また、ディジタルコ
ードはディジタル温度計コードとするのが好適である。
【００１０】 好ましくは、前記クロックサイクルの第１フェーズにて、前記正の第１対向プ
レートが、前記正の第１信号ノードに接続され、前記正の第２対向プレートが、
前記負の第２信号ノードに接続され、前記負の第１対向プレートが、前記負の第
１信号ノードに接続され、前記負の第２対向プレートが、前記正の第２信号ノー
ドに接続され、且つ前記第１帰還スイッチが前記比較器の前記負出力ノードを該
比較器の前記正入力ノードに接続し、前記第２帰還スイッチが、前記比較器の前
記正出力ノードを前記比較器の前記負入力ノードに接続し；且つ前記クロックサ
イクルの前記第２フェーズでは、前記正の第１対向プレートが、前記負の第１信
号ノードに接続され、前記正の第２対向プレートが、前記正の第２信号ノードに
接続され、前記負の第１対向プレートが、前記正の第１信号ノードに接続され、前
記負の第２対向プレートが、前記負の第２信号ノードに接続され、且つ前記第１
及び第２帰還スイッチが共に開いて、前記比較器の正出力ノードと負出力ノード
との間の電圧差の極性で前記ディジタルコードの１ビットを出力するようにする
。
レートが、前記正の第１信号ノードに接続され、前記正の第２対向プレートが、
前記負の第２信号ノードに接続され、前記負の第１対向プレートが、前記負の第
１信号ノードに接続され、前記負の第２対向プレートが、前記正の第２信号ノー
ドに接続され、且つ前記第１帰還スイッチが前記比較器の前記負出力ノードを該
比較器の前記正入力ノードに接続し、前記第２帰還スイッチが、前記比較器の前
記正出力ノードを前記比較器の前記負入力ノードに接続し；且つ前記クロックサ
イクルの前記第２フェーズでは、前記正の第１対向プレートが、前記負の第１信
号ノードに接続され、前記正の第２対向プレートが、前記正の第２信号ノードに
接続され、前記負の第１対向プレートが、前記正の第１信号ノードに接続され、前
記負の第２対向プレートが、前記負の第２信号ノードに接続され、且つ前記第１
及び第２帰還スイッチが共に開いて、前記比較器の正出力ノードと負出力ノード
との間の電圧差の極性で前記ディジタルコードの１ビットを出力するようにする
。
【００１１】 前記正と負の各第１コンデンサ及び前記正と負の各第２コンデンサの、それぞ
れのキャパシタンスが、各枝路毎に当該枝路のアレイインデックスに従って異な
るようにするのが好適である。
れのキャパシタンスが、各枝路毎に当該枝路のアレイインデックスに従って異な
るようにするのが好適である。
【００１２】 どの枝路でも、前記正の第１コンデンサのキャパシタンスが、前記負の第１コ
ンデンサのキャパシタンスにほぼ等しく、且つ前記正の第２コンデンサのキャパ
シタンスが、前記負の第２コンデンサのキャパシタンスにほぼ等しくなるように
するのが好適である。
ンデンサのキャパシタンスにほぼ等しく、且つ前記正の第２コンデンサのキャパ
シタンスが、前記負の第２コンデンサのキャパシタンスにほぼ等しくなるように
するのが好適である。
【００１３】 どの枝路でも、前記正の第１コンデンサと前記正の第２コンデンサとのキャパ
シタンスの比が、当該枝路のアレイインデックスの一次関数となるようにして、
前記第１及び第２アナログ信号の比と前記ディジタルコードとの間で線形変換を
するようにするのが好適である。
シタンスの比が、当該枝路のアレイインデックスの一次関数となるようにして、
前記第１及び第２アナログ信号の比と前記ディジタルコードとの間で線形変換を
するようにするのが好適である。
【００１４】 どの枝路でも、前記正の第１コンデンサと前記正の第２コンデンサとのキャパ
シタンスの比が、当該枝路のアレイインデックスの非線形関数となるようにして
、前記第１及び第２アナログ信号の比と前記ディジタルコードとの間で非線形変
換を行なうようにするのが好適である。
シタンスの比が、当該枝路のアレイインデックスの非線形関数となるようにして
、前記第１及び第２アナログ信号の比と前記ディジタルコードとの間で非線形変
換を行なうようにするのが好適である。
【００１５】 好ましくは、それぞれ異なる枝路における各コンデンサのキャパシタンスの比
が、前記アレイインデックスの関数として線形的に離間されるようにする。
が、前記アレイインデックスの関数として線形的に離間されるようにする。
【００１６】 それぞれ異なる枝路における各コンデンサのキャパシタンスの比が、前記アレ
イインデックスの関数として非線形的に離間されるようにするのも好適である。
イインデックスの関数として非線形的に離間されるようにするのも好適である。
【００１７】 前記第１アナログ信号が、周期性信号の位相角の正弦関数に相当し、前記第２ア
ナログ信号が、前記周期性信号の位相角の余弦関数に相当し、且つどの枝路でも、
前記正の第１と第２コンデンサのキャパシタンスの比を、当該枝路におけるアレ
イインデックスの一次関数の正接関数となるようにして、前記位相角と該位相角
のディジタルコード表現との間で線形変換するのが好適である。
ナログ信号が、前記周期性信号の位相角の余弦関数に相当し、且つどの枝路でも、
前記正の第１と第２コンデンサのキャパシタンスの比を、当該枝路におけるアレ
イインデックスの一次関数の正接関数となるようにして、前記位相角と該位相角
のディジタルコード表現との間で線形変換するのが好適である。
【００１８】
本発明をより詳細に説述するために、添付の図面に従ってこれを説明する。
【００１９】 図１は、本発明による容量性フラッシュADCの電子回路の基本原理を示した図
である。アナログ入力信号ΔVｘ，ΔVｒ及び出力信号ΔVoutは、それぞれ対応す
る電圧Vｘ，Vｒ及びVoutと云うよりもむしろ、電圧のトランジションとする。AD
Cに関する慣例の論議では、入力信号Vｘは既定比率の基準電圧Vｒと比較される信
号電圧とすることができた。しかしながら、本発明のこの実施例における回路は
、２つの入力信号に対して対称とする必要があり、従って、固定された基準とな
るものをなくし、実際上、VｒとVｘを置きかえることができるようにする。
である。アナログ入力信号ΔVｘ，ΔVｒ及び出力信号ΔVoutは、それぞれ対応す
る電圧Vｘ，Vｒ及びVoutと云うよりもむしろ、電圧のトランジションとする。AD
Cに関する慣例の論議では、入力信号Vｘは既定比率の基準電圧Vｒと比較される信
号電圧とすることができた。しかしながら、本発明のこの実施例における回路は
、２つの入力信号に対して対称とする必要があり、従って、固定された基準とな
るものをなくし、実際上、VｒとVｘを置きかえることができるようにする。
【００２０】 以下の説明では、コンデンサのプレートが他のコンデンサのプレートと共用さ
れる場合に、そのプレートを“共通プレート”と称し、共用されないプレートの
ことを“対向プレート”と称する。容量性比較の基本的な考え方は、２つの入力
電圧のトランジションを図１に示したようにコンデンサの対向プレートに印加す
ることにある。これらのトランジションの符号（sign）は互いに反対であって、
一方のトランジションはコンデンサの共通プレートの電圧を下げるも、他方のト
ランジションはコンデンサの共通プレートの電圧を高める。コンデンサが大きく
なるにつれて、それぞれの入力の影響は大きくなる。
れる場合に、そのプレートを“共通プレート”と称し、共用されないプレートの
ことを“対向プレート”と称する。容量性比較の基本的な考え方は、２つの入力
電圧のトランジションを図１に示したようにコンデンサの対向プレートに印加す
ることにある。これらのトランジションの符号（sign）は互いに反対であって、
一方のトランジションはコンデンサの共通プレートの電圧を下げるも、他方のト
ランジションはコンデンサの共通プレートの電圧を高める。コンデンサが大きく
なるにつれて、それぞれの入力の影響は大きくなる。
【００２１】 電荷保存原理を用いることにより、図１における比較器の入力端子に供給され
る出力電圧のトランジションを次式１のように計算することができる。 ここに、ΔVｘ及びΔVｒは入力の電圧トランジションであり、Cｘ及びCｒはそれ
ぞれのコンデンサのキャパシタンス値であり、C０は共通プレートと大地との間の
寄生キャパシタンスである。入力電圧のトランジションが印加される前には、Vo ut ＝０であるため、入力電圧のトランジションが印加された後には、比較器の出
力が出力電圧のトランジションの符号に依存するようになることが想定される。
比較器の出力“ビット（Bit）”は、Voutが増大する場合に１となり、また、Vou t が減少する場合に-１となる。式１から、比較器の出力は次式２のようになる。
従って、容量性比較器回路は入力電圧のトランジションの比率をキャパシタンス
の既定比率Cｘ/Cｒと比較する。
る出力電圧のトランジションを次式１のように計算することができる。 ここに、ΔVｘ及びΔVｒは入力の電圧トランジションであり、Cｘ及びCｒはそれ
ぞれのコンデンサのキャパシタンス値であり、C０は共通プレートと大地との間の
寄生キャパシタンスである。入力電圧のトランジションが印加される前には、Vo ut ＝０であるため、入力電圧のトランジションが印加された後には、比較器の出
力が出力電圧のトランジションの符号に依存するようになることが想定される。
比較器の出力“ビット（Bit）”は、Voutが増大する場合に１となり、また、Vou t が減少する場合に-１となる。式１から、比較器の出力は次式２のようになる。
従って、容量性比較器回路は入力電圧のトランジションの比率をキャパシタンス
の既定比率Cｘ/Cｒと比較する。
【００２２】 図２は、図１に示した電子回路に対応する差動回路を示す。この差動回路利点
の１つは、差分信号の極性を反転させることにより、正と負の双方の電圧トラン
ジションを簡単に発生させることができることにある。
の１つは、差分信号の極性を反転させることにより、正と負の双方の電圧トラン
ジションを簡単に発生させることができることにある。
【００２３】 図３は、容量性比較器の並列枝路のアレイを用いて、第１と第２アナログ信号
の比をディジタルコードに変換するための本発明による容量性フラッシュADCの
一実施例を示す。この例で説明するディジタルコードはディジタル温度計のコー
ドとする。従って、例えば10進数の“５”の８ビット表現は00011111となり、ま
た、10進数の“６”の８ビット表現は00111111となる。温度計のコード以外のデ
ィジタルコードも本発明には適用可能である。アナログ-ディジタル変換は、図5
に示したような第1フェーズ３１と第２フェーズ３２とから成る１クロックサイ
クル内にて行うのであって、第１フェーズ３１では、オフセット補正を行ない、
また、第２フェーズ３２の期間中にアナログ-ディジタル変換を行なうようにす
る。図４は、図３における１つの容量性比較器の枝路１０を詳細に示した図であ
る。
の比をディジタルコードに変換するための本発明による容量性フラッシュADCの
一実施例を示す。この例で説明するディジタルコードはディジタル温度計のコー
ドとする。従って、例えば10進数の“５”の８ビット表現は00011111となり、ま
た、10進数の“６”の８ビット表現は00111111となる。温度計のコード以外のデ
ィジタルコードも本発明には適用可能である。アナログ-ディジタル変換は、図5
に示したような第1フェーズ３１と第２フェーズ３２とから成る１クロックサイ
クル内にて行うのであって、第１フェーズ３１では、オフセット補正を行ない、
また、第２フェーズ３２の期間中にアナログ-ディジタル変換を行なうようにす
る。図４は、図３における１つの容量性比較器の枝路１０を詳細に示した図であ
る。
【００２４】 全てのスイッチが位置“１”にある図3及び図4に示したような第1フェーズに
おいては、スイッチセット１１及び１２は、第１アナログ信号Vｘが実際上正の
極性を有し、また、第２アナログ信号Vｒが実際上負の極性を有するような第１
の切換え状態にある。従って、正の第１コンデンサ２０における正の第１対向プ
レート２０ａは、スイッチセット１１の正の第１信号ノード１１ａに接続され、
正の第２コンデンサ１８における正の第２対向プレート１８ａは、スイッチセッ
ト１２の負の第２信号ノード１２ｂに接続される。負の第１コンデンサ２１にお
ける負の第１対向プレート２１ａは、スイッチセット１１の負の第１信号ノード
１１ｂに接続され、負の第２コンデンサ１９における負の第２対向プレート１９
ａは、スイッチセット１２の正の第２信号ノード１２ａに接続される。第１帰還
スイッチ１３は、比較器１５の負出力ノード１６をこの比較器１５の正入力ノー
ド２２に接続し、第２帰還スイッチ１４は、比較器１５の正出力ノード１７を比
較器１５の負入力ノード２３に接続する。閉じた帰還スイッチ１３，１４による
負帰還によって、比較器１５の正入力ノード２２と負入力ノード２３との間の差
分電圧及び比較器１５の正出力ノード１７と負出力ノード１６との間の差分電圧
を共にゼロにする。
おいては、スイッチセット１１及び１２は、第１アナログ信号Vｘが実際上正の
極性を有し、また、第２アナログ信号Vｒが実際上負の極性を有するような第１
の切換え状態にある。従って、正の第１コンデンサ２０における正の第１対向プ
レート２０ａは、スイッチセット１１の正の第１信号ノード１１ａに接続され、
正の第２コンデンサ１８における正の第２対向プレート１８ａは、スイッチセッ
ト１２の負の第２信号ノード１２ｂに接続される。負の第１コンデンサ２１にお
ける負の第１対向プレート２１ａは、スイッチセット１１の負の第１信号ノード
１１ｂに接続され、負の第２コンデンサ１９における負の第２対向プレート１９
ａは、スイッチセット１２の正の第２信号ノード１２ａに接続される。第１帰還
スイッチ１３は、比較器１５の負出力ノード１６をこの比較器１５の正入力ノー
ド２２に接続し、第２帰還スイッチ１４は、比較器１５の正出力ノード１７を比
較器１５の負入力ノード２３に接続する。閉じた帰還スイッチ１３，１４による
負帰還によって、比較器１５の正入力ノード２２と負入力ノード２３との間の差
分電圧及び比較器１５の正出力ノード１７と負出力ノード１６との間の差分電圧
を共にゼロにする。
【００２５】 図示してはないが、図３及び図４の全てのスイッチを第２位置を占めるように
する第２フェーズにおいては、スイッチセット１１及び１２は、第１アナログ信
号Vｘが実際上負の極性を有し、また、第２アナログ信号Vｒが実際上正の極性を
有するような第２の切換え状態にある。従って、正の第１コンデンサ２０におけ
る正の第１対向プレート２０ａは、スイッチセット１１の負の第１信号ノード１
１ｂに接続され、正の第２コンデンサ１８における正の第２対向プレート１８ａ
は、スイッチセット１２の正の第２信号ノード１２ａに接続される。負の第１コ
ンデンサ２１における負の第１対向プレート２１ａは、スイッチセット１１の正
の第１信号ノード１１ａに接続され、また、負の第２コンデンサ１９における負
の第２対向プレート１９ａは、スイッチセット１２の負の第２信号ノード１２ｂ
に接続される。帰還スイッチ１３，１４が開いていることにより、比較器１５の
正出力ノード１７と負出力ノード１６との電圧差の極性によって温度計コードの
１ビットが出力される。
する第２フェーズにおいては、スイッチセット１１及び１２は、第１アナログ信
号Vｘが実際上負の極性を有し、また、第２アナログ信号Vｒが実際上正の極性を
有するような第２の切換え状態にある。従って、正の第１コンデンサ２０におけ
る正の第１対向プレート２０ａは、スイッチセット１１の負の第１信号ノード１
１ｂに接続され、正の第２コンデンサ１８における正の第２対向プレート１８ａ
は、スイッチセット１２の正の第２信号ノード１２ａに接続される。負の第１コ
ンデンサ２１における負の第１対向プレート２１ａは、スイッチセット１１の正
の第１信号ノード１１ａに接続され、また、負の第２コンデンサ１９における負
の第２対向プレート１９ａは、スイッチセット１２の負の第２信号ノード１２ｂ
に接続される。帰還スイッチ１３，１４が開いていることにより、比較器１５の
正出力ノード１７と負出力ノード１６との電圧差の極性によって温度計コードの
１ビットが出力される。
【００２６】 並列の容量性比較器枝路のアレイにおけるキャパシタンス比は、アナログ-デ
ィジタル変換用の基準レベルを規定する。このことを、図４に詳しく示した容量
性比較器の枝路１０につき説明する。なお、全ての並列枝路は、コンデンサ１８
，１９，２０，２１の実際のキャパシタンス値以外は同様な電子回路を有するこ
とに留意すべきである。
ィジタル変換用の基準レベルを規定する。このことを、図４に詳しく示した容量
性比較器の枝路１０につき説明する。なお、全ての並列枝路は、コンデンサ１８
，１９，２０，２１の実際のキャパシタンス値以外は同様な電子回路を有するこ
とに留意すべきである。
【００２７】 並列枝路の総数ｎはディジタル温度計コードの分解能（即ち、ビット数）を決
定し、例えば、８つの並列枝路(n=8)の容量性比較器を用いる場合には、ADCの出
力は８ビットの分解能を有することになる。なお、このような状況では、温度計コ
ードの場合における８ビット分解能は、非冗長８ビット２進コードの場合におけ
るような２５６のレベルではなく、僅か８つの異なるレベルを符号化するだけで
済むことに留意すべきである。ｎ個の並列容量性比較器の枝路（例えば、枝路１
０）は、いずれも第１及び第２アナログ信号に対応する同じ電圧トランジション
を受取り、これらの電圧トランジションの比をｎ個の既定キャパシタンス比と並
列に比較する。既定キャパシタンス比は、加重キャパシタンス２０と１８（又は
２１と１９）の比、即ちＣｘ/Ｃｒとする。
定し、例えば、８つの並列枝路(n=8)の容量性比較器を用いる場合には、ADCの出
力は８ビットの分解能を有することになる。なお、このような状況では、温度計コ
ードの場合における８ビット分解能は、非冗長８ビット２進コードの場合におけ
るような２５６のレベルではなく、僅か８つの異なるレベルを符号化するだけで
済むことに留意すべきである。ｎ個の並列容量性比較器の枝路（例えば、枝路１
０）は、いずれも第１及び第２アナログ信号に対応する同じ電圧トランジション
を受取り、これらの電圧トランジションの比をｎ個の既定キャパシタンス比と並
列に比較する。既定キャパシタンス比は、加重キャパシタンス２０と１８（又は
２１と１９）の比、即ちＣｘ/Ｃｒとする。
【００２８】 正の第１及び第２コンデンサ１８及び２０の共通プレート２０ｂ/１８ｂは、
比較器１５の正入力ノード２２に接続され、負の第１及び第２コンデンサ２１及
び１９の共通プレート２１ｂ/１９ｂは、比較器１５の負入力ノード２３に接続
されている。クロックサイクルの第２フェーズの期間中には、正の第１コンデン
サ２０における正の第１対向プレート２０ａ及び負の第１コンデンサ２１におけ
る負の第１対向プレート２１ａが、負の第１信号ノード１１ｂ（Ｖｘ-）及び正
の第１信号ノード１１ａ（Ｖｘ+）にそれぞれ接続される。同様に、正の第２コン
デンサ１８における正の第２対向プレート１８ａ及び負の第２コンデンサ１９に
おける負の第２対向プレート１９ａが、正の第２信号ノード１２ａ（Ｖｒ+）及
び負の第２信号ノード１２ｂ（Ｖｘ-）にそれぞれ接続される。正の第１コンデ
ンサ２０と、負の第１コンデンサ２１のキャパシタンスを正確に整合させ（即ち
、キャパシタンスが等しくなるように設計し）、且つ正の第２コンデンサ１８と
、負の第２コンデンサ１９のキャパシタンスを同様に整合させる。従って、クロ
ックサイクルのこの第２フェーズの期間中には、比較器１５の正入力ノード２２
及び負入力ノード２３における各電圧トランジションは式１からそれぞれ次ぎの
ようになる。 ここに、Ｖｒ+及びＶｒ-は、第２アナログ（差分電圧）信号Ｖｒ（即ち、Ｖｒ＝Ｖ ｒ+ -Ｖｒ-）によるスイッチセット１２の正の第２信号ノード１２ａ及び負の第
２信号ノード１２ｂにおけるそれぞれの電圧であり、Ｖｘ+及びＶｘ-は、第１ア
ナログ（差分電圧）信号Ｖｘ（即ち、Ｖｘ＝Ｖｘ+-Ｖｘ-）によるスイッチセット
１１の正の第１信号ノード１１ａ及び負の第１信号ノード１１ｂにおけるそれぞ
れの電圧であり、ＣｘはＶｘの加重キャパシタンスであり、ＣｒはＶｒの加重キ
ャパシタンスであり、Ｃ０はそれぞれの共通プレートと大地との間の寄生キャパ
シタンスである。
比較器１５の正入力ノード２２に接続され、負の第１及び第２コンデンサ２１及
び１９の共通プレート２１ｂ/１９ｂは、比較器１５の負入力ノード２３に接続
されている。クロックサイクルの第２フェーズの期間中には、正の第１コンデン
サ２０における正の第１対向プレート２０ａ及び負の第１コンデンサ２１におけ
る負の第１対向プレート２１ａが、負の第１信号ノード１１ｂ（Ｖｘ-）及び正
の第１信号ノード１１ａ（Ｖｘ+）にそれぞれ接続される。同様に、正の第２コン
デンサ１８における正の第２対向プレート１８ａ及び負の第２コンデンサ１９に
おける負の第２対向プレート１９ａが、正の第２信号ノード１２ａ（Ｖｒ+）及
び負の第２信号ノード１２ｂ（Ｖｘ-）にそれぞれ接続される。正の第１コンデ
ンサ２０と、負の第１コンデンサ２１のキャパシタンスを正確に整合させ（即ち
、キャパシタンスが等しくなるように設計し）、且つ正の第２コンデンサ１８と
、負の第２コンデンサ１９のキャパシタンスを同様に整合させる。従って、クロ
ックサイクルのこの第２フェーズの期間中には、比較器１５の正入力ノード２２
及び負入力ノード２３における各電圧トランジションは式１からそれぞれ次ぎの
ようになる。 ここに、Ｖｒ+及びＶｒ-は、第２アナログ（差分電圧）信号Ｖｒ（即ち、Ｖｒ＝Ｖ ｒ+ -Ｖｒ-）によるスイッチセット１２の正の第２信号ノード１２ａ及び負の第
２信号ノード１２ｂにおけるそれぞれの電圧であり、Ｖｘ+及びＶｘ-は、第１ア
ナログ（差分電圧）信号Ｖｘ（即ち、Ｖｘ＝Ｖｘ+-Ｖｘ-）によるスイッチセット
１１の正の第１信号ノード１１ａ及び負の第１信号ノード１１ｂにおけるそれぞ
れの電圧であり、ＣｘはＶｘの加重キャパシタンスであり、ＣｒはＶｒの加重キ
ャパシタンスであり、Ｃ０はそれぞれの共通プレートと大地との間の寄生キャパ
シタンスである。
【００２９】 従って、比較器１５の正入力ノード２２と負入力ノード２３との間の差分電圧
トランジションは、引き算により次式のように表される。
トランジションは、引き算により次式のように表される。
【００３０】 一般に、比較器１５の正出力ノード１７と負出力ノード１６との間の（２値の
）差分電圧トランジションに相当する温度計コードのｎ番目のビットは、式２と
同様に次式のように得ることができる。
）差分電圧トランジションに相当する温度計コードのｎ番目のビットは、式２と
同様に次式のように得ることができる。
【００３１】 従って、バイナリストリング（Bit,1; Bit,2; Bit,3…Bit,n）は、第1及び第
2アナログ（差分電圧）信号Ｖｒ/Ｖｘの比のディジタルｎ-ビット温度計コード
表現を成す。
2アナログ（差分電圧）信号Ｖｒ/Ｖｘの比のディジタルｎ-ビット温度計コード
表現を成す。
【００３２】 第1アナログ信号Ｖｘの線形ADCを得るために、第２アナログ信号Ｖｒは基準信
号として供給し、且つ加重キャパシタンス比は、次ぎのようにアレイインデック
スの一次関数となるようにする。 Ｃｘ,1/Cｒ,1＝ｎ Ｃｘ,２/Cｒ,２＝ｎ-１ Ｃｘ,３/Cｒ,３＝ｎ-２ ・ ・ ・ Ｃｘ,ｎ/Cｒ,ｎ＝１
号として供給し、且つ加重キャパシタンス比は、次ぎのようにアレイインデック
スの一次関数となるようにする。 Ｃｘ,1/Cｒ,1＝ｎ Ｃｘ,２/Cｒ,２＝ｎ-１ Ｃｘ,３/Cｒ,３＝ｎ-２ ・ ・ ・ Ｃｘ,ｎ/Cｒ,ｎ＝１
【００３３】 なお、この実施例では、大きい方のアナログ信号（即ち、基準電圧）の加重キ
ャパシタンスは、小さい方のアナログ信号（即ち、アナログ-ディジタル変換を行
なうべき電圧信号）の加重キャパシタンスよりも小さくする。従って、このよう
な回路配置では、キャパシタンス比の固定後には入力信号を入れ替えることはで
きない。
ャパシタンスは、小さい方のアナログ信号（即ち、アナログ-ディジタル変換を行
なうべき電圧信号）の加重キャパシタンスよりも小さくする。従って、このよう
な回路配置では、キャパシタンス比の固定後には入力信号を入れ替えることはで
きない。
【００３４】 本発明による電子回路の他の実施例では、キャパシタンス比の集合を線形離間
ベクトルに限定されないようにする。実際には必ずしも単調性でないものが必要
とされる。
ベクトルに限定されないようにする。実際には必ずしも単調性でないものが必要
とされる。
【００３５】 このような実施例の1つに、特殊な非線形ADCの電子回路がある。周期信号の位
相角αを符号化すべきとするも、この位相角αには直接アクセスすることはでき
ない。位相角αについて入手できる間接情報は２つのアナログ信号だけであり、
その1つは位相角の正弦関数に比例し、他の1つは位相角の余弦関数に比例するも
のである。即ち：
相角αを符号化すべきとするも、この位相角αには直接アクセスすることはでき
ない。位相角αについて入手できる間接情報は２つのアナログ信号だけであり、
その1つは位相角の正弦関数に比例し、他の1つは位相角の余弦関数に比例するも
のである。即ち：
【００３６】 位相角αから、αのｎ-ビット温度計コード表現への線形変換を得るためには
、加重キャパシタンス比が位相角の正接関数、即ちアレイインデックスの一次関
数の正接関数となるように設計する。つまり、0<α<π/４の範囲内で変化する位
相角αの場合に、次式が成立するようにする。
、加重キャパシタンス比が位相角の正接関数、即ちアレイインデックスの一次関
数の正接関数となるように設計する。つまり、0<α<π/４の範囲内で変化する位
相角αの場合に、次式が成立するようにする。
【００３７】 本発明は、上述した例のみに限定されるものでなく、幾多の変更を加え得るこ
とは明かである。
とは明かである。
【図１】 ２つのアナログ信号を容量的に比較する基本原理を立証する電子回路
図である。
図である。
【図２】 図1に示した電子回路に対応する差動回路を示した図である。
【図３】 本発明による容量性フラッシュADC用の電子回路図である。
【図４】 図３における容量性比較器の枝路の１つを詳細に示した図である。
【図５】 本発明による電子回路によって行なうアナログ-ディジタル変換の１
クロックサイクルにおける２つのフェーズを示した図である。
クロックサイクルにおける２つのフェーズを示した図である。
───────────────────────────────────────────────────── フロントページの続き (81)指定国 ＥＰ(ＡＴ，ＢＥ，ＣＨ，ＣＹ， ＤＥ，ＤＫ，ＥＳ，ＦＩ，ＦＲ，ＧＢ，ＧＲ，ＩＥ，Ｉ Ｔ，ＬＵ，ＭＣ，ＮＬ，ＰＴ，ＳＥ)，ＯＡ(ＢＦ，ＢＪ ，ＣＦ，ＣＧ，ＣＩ，ＣＭ，ＧＡ，ＧＮ，ＧＷ，ＭＬ， ＭＲ，ＮＥ，ＳＮ，ＴＤ，ＴＧ)，ＡＰ(ＧＨ，ＧＭ，Ｋ Ｅ，ＬＳ，ＭＷ，ＳＤ，ＳＬ，ＳＺ，ＴＺ，ＵＧ，ＺＷ )，ＥＡ(ＡＭ，ＡＺ，ＢＹ，ＫＧ，ＫＺ，ＭＤ，ＲＵ， ＴＪ，ＴＭ)，ＡＥ，ＡＬ，ＡＭ，ＡＴ，ＡＵ，ＡＺ， ＢＡ，ＢＢ，ＢＧ，ＢＲ，ＢＹ，ＣＡ，ＣＨ，ＣＮ，Ｃ Ｒ，ＣＵ，ＣＺ，ＤＥ，ＤＫ，ＤＭ，ＥＥ，ＥＳ，ＦＩ ，ＧＢ，ＧＤ，ＧＥ，ＧＨ，ＧＭ，ＨＲ，ＨＵ，ＩＤ， ＩＬ，ＩＮ，ＩＳ，ＪＰ，ＫＥ，ＫＧ，ＫＰ，ＫＲ，Ｋ Ｚ，ＬＣ，ＬＫ，ＬＲ，ＬＳ，ＬＴ，ＬＵ，ＬＶ，ＭＡ ，ＭＤ，ＭＧ，ＭＫ，ＭＮ，ＭＷ，ＭＸ，ＮＯ，ＮＺ， ＰＬ，ＰＴ，ＲＯ，ＲＵ，ＳＤ，ＳＥ，ＳＧ，ＳＩ，Ｓ Ｋ，ＳＬ，ＴＪ，ＴＭ，ＴＲ，ＴＴ，ＴＺ，ＵＡ，ＵＧ ，ＵＳ，ＵＺ，ＶＮ，ＹＵ，ＺＡ，ＺＷ (72)発明者 パスカル アム スイス国 1022 シャヴァンヌ リュ ド ゥ ラ ブランシェリ 17 (72)発明者 アレサンドロ モルタラ スイス国 1004 ローザンヌ シュマン デ クロシュトン 11ビス (72)発明者 ペテル マサ スイス国 2208 レ ゾー ジュネベ リ ュ ドゥ ラ レピュブリク（番地なし) (72)発明者 フリードリッヒ ハイトガー スイス国 3004 ベルン ヒンテレ エン ゲハルデンシュトラーセ 70 Ｆターム(参考） 5J022 AA06 AA14 BA03 BA05 BA09 CA09 CE01 CF01 CF07 CG01
Claims (11)
- 【請求項１】 第1と第２アナログ信号の比を、並列アレイの容量性比較器の枝
路を用いてディジタルコード表現に変換するための容量性フラッシュアナログ-
ディジタル変換器用電子回路であって、各枝路がそのアレイインデックスに従っ
てディジタルコードの１ビットを同時に計算し、前記第１アナログ信号が、正の
第１信号ノード及び負の第１信号ノードを具えている第１信号ノード間に電圧差
として供給され、前記第２アナログ信号が、正の第２信号ノード及び負の第２信
号ノードを具えている第２信号ノード間に電圧差として供給され、各枝路が： (ｉ) 正入力ノード、負入力ノード、正出力ノード及び負出力ノードを有する
比較器と、 (ii） 前記比較器の正入力ノードに接続した正の共通プレートを有している正
の第１及び第２コンデンサと、 (iii） 前記比較器の負入力ノードに接続した負の共通プレートを有している負
の第１及び第２コンデンサと、 (iv） 第1及び第２帰還スイッチと を具え、 前記正の第１及び第２コンデンサが、前記第１及び第２信号ノードにそれぞれ切
換え自在に接続される正の第１及び第２対向プレートもそれぞれ有し、且つ前記
負の第１及び第２コンデンサも、前記第１及び第２信号ノードにそれぞれ切換え
自在に接続される負の第１及び第２対向プレートをそれぞれ有するようにしたこ
とを特徴とする容量性フラッシュアナログ-ディジタル変換器用電子回路。 - 【請求項２】 前記アナログ-ディジタル変換が、第１フェーズと第２フェーズ
とから成る１クロックサイクル内にて行なわれるようにしたことを特徴とする請
求項１に記載の電子回路。 - 【請求項３】 前記ディジタルコードをディジタル温度計コードとしたことを特
徴とする請求項１に記載の電子回路。 - 【請求項４】 前記クロックサイクルの第１フェーズでは、前記正の第１対向プ
レートが、前記正の第１信号ノードに接続され、前記正の第２対向プレートが、
前記負の第２信号ノードに接続され、前記負の第１対向プレートが、前記負の第
１信号ノードに接続され、前記負の第２対向プレートが、前記正の第２信号ノー
ドに接続され、且つ前記第１帰還スイッチが前記比較器の前記負出力ノードを該
比較器の前記正入力ノードに接続し、前記第２帰還スイッチが、前記比較器の前
記正出力ノードを前記比較器の前記負入力ノードに接続し；且つ前記クロックサ
イクルの前記第２フェーズでは、前記正の第１対向プレートが、前記負の第１信
号ノードに接続され、前記正の第２対向プレートが、前記正の第２信号ノードに
接続され、前記負の第１対向プレートが、前記正の第１信号ノードに接続され、前
記負の第２対向プレートが、前記負の第２信号ノードに接続され、且つ前記第１
及び第２帰還スイッチが共に開いて、前記比較器の正出力ノードと負出力ノード
との間の電圧差の極性で前記ディジタルコードの１ビットを出力するようにした
ことを特徴とする請求項２に記載の電子回路。 - 【請求項５】 前記正と負の各第１コンデンサ及び前記正と負の各第２コンデン
サの、それぞれのキャパシタンスが、各枝路毎に当該枝路のアレイインデックス
に従って異なるようにしたことを特徴とする請求項１に記載の電子回路。 - 【請求項６】 どの枝路でも、前記正の第１コンデンサのキャパシタンスが、前
記負の第１コンデンサのキャパシタンスにほぼ等しく、且つ前記正の第２コンデ
ンサのキャパシタンスが、前記負の第２コンデンサのキャパシタンスにほぼ等し
くなるようにしたことを特徴とする請求項１に記載の電子回路。 - 【請求項７】 どの枝路でも、前記正の第１コンデンサと前記正の第２コンデン
サとのキャパシタンスの比が、当該枝路のアレイインデックスの一次関数となる
ようにして、前記第１及び第２アナログ信号の比と前記ディジタルコードとの間
で線形変換を行なうようにしたことを特徴とする請求項６に記載の電子回路。 - 【請求項８】 どの枝路でも、前記正の第１コンデンサと前記正の第２コンデン
サとのキャパシタンスの比が、当該枝路のアレイインデックスの非線形関数とな
るようにして、前記第１及び第２アナログ信号の比と前記ディジタルコードとの
間で非線形変換を行なうようにしたことを特徴とする請求項６に記載の電子回路
。 - 【請求項９】 それぞれ異なる枝路における各コンデンサのキャパシタンスの比
が、前記アレイインデックスの関数として線形的に離間されるようにしたことを
特徴とする請求項１に記載の電子回路。 - 【請求項１０】 それぞれ異なる枝路における各コンデンサのキャパシタンスの
比が、前記アレイインデックスの関数として非線形的に離間されるようにしたこ
とを特徴とする請求項１に記載の電子回路。 - 【請求項１１】 前記第１アナログ信号が、周期性信号の位相角の正弦関数に相
当し、前記第２アナログ信号が、前記周期性信号の位相角の余弦関数に相当し、且
つどの枝路でも、前記正の第１と第２コンデンサのキャパシタンスの比が、当該
枝路におけるアレイインデックスの一次関数の正接関数となるようにして、前記
位相角と該位相角のディジタルコード表現との間で線形変換を行なうようにした
ことを特徴とする請求項８に記載の電子回路。
Applications Claiming Priority (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| AU1097 | 1996-07-17 | ||
| AUPP7828A AUPP782898A0 (en) | 1998-12-22 | 1998-12-22 | Capacitive flash analog to digital converter |
| AUPQ1097A AUPQ109799A0 (en) | 1999-06-22 | 1999-06-22 | Capacitive flash analog to digital converter |
| AU7828 | 1999-06-22 | ||
| PCT/AU1999/001063 WO2000038326A1 (en) | 1998-12-22 | 1999-12-01 | Capacitive flash analog to digital converter |
Publications (1)
| Publication Number | Publication Date |
|---|---|
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| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000590301A Pending JP2002533973A (ja) | 1998-12-22 | 1999-12-01 | 容量性フラッシュアナログ−ディジタル変換器用電子回路 |
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| Country | Link |
|---|---|
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| EP (1) | EP1142126B1 (ja) |
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| CN (1) | CN1146113C (ja) |
| AT (1) | ATE290267T1 (ja) |
| AU (1) | AU752073B2 (ja) |
| BR (1) | BR9917065A (ja) |
| CA (1) | CA2356341A1 (ja) |
| DE (1) | DE69924013T2 (ja) |
| ES (1) | ES2237185T3 (ja) |
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