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TECHNISCHES
GEBIET
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Diese
Erfindung betrifft Analog/Digital-Wandler (ADCs) und insbesondere
elektronische Schaltungen für
Flash-ADCs mit genauer kapazitiver Gewichtung, Ein-Takt-Zyklus-Konvertierung,
einfacher Steuerung, austauschbaren Eingängen und linearer oder nicht-linearer
Konvertierung.
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HINTERGRUND
DER ERFINDUNG
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Die
Kapazität
ist in vielen Größtintegrationsverfahren
(VLSI) das genaueste Bauteil. Dies ist einer der Gründe, weshalb
viele ADCs Kondensatoren und das Ladungs-Umverteilungsprinzip verwenden. Die
kompaktesten Architekturen aus dem Stand der Technik führen eine
Konvertierung in vielen Schritten durch, statt parallel, um Hardware
zu sparen (zum Beispiel US 4,831,381, US 4,517,549, US 4,129,863
und US 4,922,252). Diese ADCs sind effizient hinsichtlich der Hardware,
können
aber nicht mit sehr hohen Geschwindigkeiten verwendet werden, da
für die
Konvertierung viele Taktzyklen benötigt werden.
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Flash-Wandler
führen
die Konvertierung parallel durch, meistens in einem Taktzyklus.
Die meisten der n-Bit-Architekturen
aus dem Stand der Technik verwenden eine Widerstandsleiter mit 2n Widerständen,
um eine Reihe von 2n Referenz-Spannungen
zu erzeugen, und 2n parallele Komparatoren,
um die Eingangsspannung mit der Vielzahl von Referenz-Spannungen zu vergleichen.
In diesen Architekturen muss der Widerstand des Schalters, der die
Widerstandsleiter mit der Referenz-Spannung verbindet, berücksichtigt
werden.
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Das
US-Patent 4,742,330 offenbart einen kapazitiven Flash-ADC. Dieser
ADC führt
eine 2n-Bit-Konvertierung durch, bei der 2n parallele
Zweige in drei Phasen verwendet werden. In der ersten Phase findet
eine Offset-Bereinigung statt. In der zweiten und in der dritten
Phase werden die n-Bit-höchstwertigsten
Bits (MSBs) bzw. n-Bit-niederwertigsten Bits (LSBs) erhalten. Der
Ablauf der zweiten Phase ist eng mit dem der klassischen Flash-ADC-Architektur
mit einer Widerstandsleiter verbunden, die oben beschrieben worden
ist. Die MSBs bestimmen den ungefähren Bereich {Vi ...
Vi+1}, in dem das Eingangssignal liegt.
In der dritten Phase werden die LSBs durch Aufteilen des groben
Spannungsbereichs {Vi ... Vi+1}
in 2n enge Spannungspegel bestimmt, und zwar
durch Verwendung von 2n parallelen Zweigen,
die jeweils log2n binär gewichtete Kondensatoren
enthalten. Einige dieser Kondensatoren sind mit Vi verbunden
und andere mit Vi+1, um zwischen den beiden
Extremen zu interpolieren. Die 2n Komparatoren
vergleichen parallel die Eingangsspannung mit den erzeugten 2n feinen Referenz-Spannungen.
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Eine
Kondensatorspannungs-Teilerschaltung ist in der
US 5,600,186 dargestellt.
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Ein
allgemeines Merkmal der ADC-Implementierungen aus dem Stand der
Technik besteht darin, dass die Architekturen in Hinblick auf die
zwei Eingangsspannungen nicht symmetrisch sind, nämlich die
Referenz-Spannung und die Signalspannung, die konvertiert wird.
Im Allgemeinen wird außerdem
angenommen, dass die Referenz-Spannung zeitlich nicht variiert.
Im Folgenden wird ein Prinzip offenbart, das diese Beschränkungen überwindet.
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Es
ist Ziel der Erfindung, eine elektronische Schaltung für einen
kapazitiven Flash-ADC bereitzustellen, die einen oder mehrere der
Nachteile von bekannten kapazitiven Flash-ADC-Schaltungen vermindert oder überwindet:
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Es
wäre wünschenswert,
wenn
- • die
Architektur der Schaltung symmetrisch in Bezug auf die beiden Eingangsspannungen
ist, so dass die Referenz-Spannung und die Signalspannung, die konvertiert
wird, während
des Betriebs austauschbar sind,
- • die
Referenz-Spannung zeitlich variieren kann und weiterhin so viele
Frequenzbestandteile wie die Signalspannung haben kann, die konvertiert
wird,
- • sie
von der Berechnung mit den genauesten Elementen von VLSI-Verfahren-Kondensatoren
profitiert,
- • sie
eine Analog/Digital-Konvertierung in einem Taktzyklus durchführt, und
- • die
Architektur einfach zu steuern ist.
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ZUSAMMENFASSUNG DER ERFINDUNG
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Die
vorliegende Erfindung beinhaltet eine elektronische Schaltung für einen
kapazitiven Flash-Analog/Digital-Wandler zur Konvertierung des Verhältnisses
von ersten und zweiten analogen Signalen in eine digitale Code-Darstellung,
und zwar unter Verwendung von einem Array von parallelen kapazitiven
Komparator-Zweigen, wobei jeder Zweig gleichzeitig ein Bit des digitalen
Codes gemäß dessen
Array-Index berechnet, wobei das erste analoge Signal als eine Spannungsdifferenz
zwischen ersten Signalknoten angelegt wird, die einen ersten positiven
Signalknoten und einen ersten negativen Signalknoten beinhalten,
wobei das zweite analoge Signal als eine Spannungsdifferenz zwischen
zweiten Signalknoten angelegt wird, die einen zweiten positiven
Signalknoten und einen zweiten negativen Signalknoten beinhalten,
wobei jeder Zweig umfasst:
- (i) einen Komparator,
der einen positiven Eingangsknoten, einen negativen Eingangsknoten,
einen positiven Ausgangsknoten und einen negativen Ausgangsknoten
hat,
- (ii) erste und zweite positive Kondensatoren, die eine positive
gemeinsame Platte haben, die mit dem positiven Eingangsknoten des
Komparators verbunden ist,
- (iii) erste und zweite negative Kondensatoren, die eine negative
gemeinsame Platte haben, die mit dem negativen Eingangsknoten des
Komparators verbunden ist, und
- (iv) erste und zweite Rückkopplungsschalter,
und
wobei die ersten und zweiten positiven Kondensatoren
ebenfalls jeweils erste und zweite positive gegenüberliegende
Platten haben, die jeweils schaltbar mit den ersten und zweiten
Signalknoten verbunden sind, und wobei die ersten und zweiten negativen
Kondensatoren ebenfalls jeweils erste und zweite negative gegenüberliegende
Platten haben, die jeweils schaltbar mit den ersten und zweiten
Signalknoten verbunden sind.
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Vorzugsweise
wird die Analog/Digital-Konvertierung in einem Taktzyklus durchgeführt, der
eine erste und zweite Phase umfasst.
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Vorzugsweise
ist der digitale Code ein digitaler Thermometer-Code.
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Vorzugsweise
ist in der ersten Phase des Taktzyklus die erste positive gegenüberliegende
Platte mit dem ersten positiven Signalknoten verbunden, und die
zweite positive gegenüberliegende
Platte ist mit dem zweiten negativen Signalknoten verbunden, die
erste negative gegenüberliegende
Platte ist mit dem ersten negativen Signalknoten verbunden, und
die zweite negative gegenüberliegende
Platte ist mit dem zweiten positiven Signalknoten verbunden, und
der erste Rückkopplungsschalter
verbindet den negativen Ausgangsknoten mit dem positiven Eingangsknoten
des Komparators, und der zweite Rückkopplungsschalter verbindet
den positiven Ausgangsknoten mit dem negativen Eingangsknoten des
Komparators, und in der zweiten Phase des Taktzyklus ist die erste
positive gegenüberliegende
Platte mit dem ersten negativen Signalknoten verbunden, und die
zweite positive gegenüberliegende
Platte ist mit dem zweiten positiven Signalknoten verbunden, die
erste negative gegenüberliegende
Platte ist mit dem ersten positiven Signalknoten verbunden, und
die zweite negative gegenüberliegende
Platte ist mit dem zweiten negativen Signalknoten verbunden, und
sowohl der erste als auch der zweite Rückkopplungsschalter sind geöffnet, wobei
ein Bit des digitalen Codes durch die Polarität der Spannungsdifferenz zwischen
den positiven und negativen Ausgangsknoten des Komparators ausgegeben
wird.
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Vorzugsweise
sind die Kapazitäten
des ersten positiven, des ersten negativen, des zweiten positiven bzw.
des zweiten negativen Kondensators unterschiedlich für jeden
Zweig, und zwar entsprechend dem Array-Index von diesem Zweig.
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Vorzugsweise
ist in jedem Zweig die Kapazität
des ersten positiven Kondensators im wesentlichen gleich der Kapazität des ersten
negativen Kondensators, und die Kapazität des zweiten positiven Kondensators
ist im wesentlichen gleich der Kapazität des zweiten negativen Kondensators.
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Vorzugsweise
ist in jedem Zweig das Verhältnis
der Kapazitäten
des ersten positiven und des zweiten positiven Kondensators eine
lineare Funktion des Array-Index von diesem Zweig, wobei eine lineare
Konvertierung zwischen dem Verhältnis
der ersten und zweiten analogen Signale und dem digitalen Code zur
Verfügung
gestellt wird.
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Alternativ
ist es bevorzugt, dass in jedem Zweig das Verhältnis der Kapazitäten des
ersten positiven und des zweiten positiven Kondensators eine nicht-lineare
Funktion des Array-Index von diesem Zweig ist, wobei eine nicht-lineare
Konvertierung zwischen dem Verhältnis
der ersten und zweiten analogen Signale und dem digitalen Code zur
Verfügung
gestellt wird.
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Vorzugsweise
sind die Verhältnisse
der Kapazitäten
der jeweiligen Kondensatoren in unterschiedlichen Zweigen als eine
Funktion des Array-Index linear beabstandet.
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Alternativ
ist es bevorzugt, dass die Verhältnisse
der Kapazitäten
der jeweiligen Kondensatoren in unterschiedlichen Zweigen als eine
Funktion des Array-Index nicht-linear beabstandet sind.
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Vorzugsweise
entspricht das erste analoge Signal der Sinusfunktion des Phasenwinkels
eines periodischen Signals, das zweite analoge Signal entspricht
der Kosinusfunktion des Phasenwinkels des periodischen Signals,
und in jedem Zweig ist das Verhältnis
der Kapazitäten
der ersten positiven und zweiten positiven Kondensatoren eine Tangensfunktion
einer linearen Funktion des Array-Index von diesem Zweig, wobei eine
lineare Konvertierung zwischen dem Phasenwinkel und der digitalen
Code-Darstellung dieses Phasenwinkels zur Verfügung gestellt wird.
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KURZE BESCHREIBUNG DER
ZEICHUNGEN
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1 zeigt
eine elektronische Schaltung, die das grundsätzliche Prinzip des kapazitiven
Vergleichs von zwei analogen Signalen demonstriert;
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2 zeigt
die entsprechende differenzierende Anordnung der elektronischen
Schaltung, die in 1 dargestellt ist;
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3 zeigt
eine elektronische Schaltung für
einen kapazitiven Flash-ADC gemäß der vorliegenden
Erfindung;
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4 zeigte
eine detaillierte Ansicht von einem kapazitiven Komparator-Zweig
aus 3; und
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5 zeigt
die beiden Phasen von einem Taktzyklus der Analog/Digital-Konvertierung,
die durch die elektronische Schaltung gemäß der vorliegenden Erfindung
durchgeführt
wird.
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FORM DER AUSFÜHRUNG DER
ERFINDUNG
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1 zeigt
das Prinzip, das die Grundlage der elektronischen Schaltung von
dem kapazitiven Flash-ADC gemäß der vorliegenden
Erfindung ist. Die analogen Eingangssignale ΔVx, ΔVr und das Ausgangssignal ΔVout sind
Spannungs-Transitionen,
im Gegensatz zu den entsprechenden Spannungen Vx,
Vr und Vout. In
einer herkömmlichen
Erläuterung
von einem ADC konnte das Eingangssignal Vx die
Signalspannung sein, die mit vorbestimmten Verhältnissen der Referenz-Spannung
Vr verglichen wird. In diesem Ausführungsbeispiel
der vorliegenden Erfindung sollte die Schaltung jedoch symmetrisch
in Bezug auf die beiden Eingangssignale sein, und daher gibt es
keine feste Referenz, und Vr und Vx können
tatsächlich
ausgetauscht werden.
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In
der folgenden Erläuterung
beziehen wir uns auf eine Platte eines Kondensators als "gemeinsame Platte", wenn die Platte
mit der Platte eines anderen Kondensators geteilt wird, und wir
verwenden die Bezeichnung "gegenüberliegende
Platte", um Platten
zu bezeichnen, die nicht geteilt werden. Die grundsätzliche
Idee des kapazitiven Vergleichs besteht darin, dass die beiden Eingangsspannungs-Transitionen
an die gegenüberliegenden
Platten der Kondensatoren angelegt werden, wie in 1 dargestellt
ist. Die Transitionen haben umgekehrtes Vorzeichen, so dass eine
Transition die Spannung der gemeinsamen Platte der Kondensatoren absenkt,
während
die andere Transition sie anhebt. Je größer der Kondensator ist, desto
größer ist
der Einfluss des entsprechenden Eingangs.
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Wenn
das Prinzip der Ladungserhaltung angewandt wird, können wir
die Ausgangsspannungs-Transition berechnen, die an den Eingang des
Komparators in
1 angelegt wird, wobei sich
Folgendes ergibt:
wobei ΔV
x und ΔV
r die Eingangsspannungs-Transitionen sind,
C
x und C
r die jeweiligen
Kapazitätswerte
sind, und C
0 die parasitäre Kapazität zwischen den gemeinsamen
Platten und Erde ist. Es wird angenommen, dass bevor die Eingangsspannungs-Transitionen angelegt
werden, V
out = 0 ist, so dass nach der Eingangsspannungs-Transition
der Komparator-Ausgang von dem Vorzeichen der Aungangsspannungs-Transition
abhängt. Das
Komparator-Ausgangs-"Bit" wird 1 sein, wenn
V
out anwächst,
oder es wird –1
sein, wenn V
out absinkt. Aus Gl. 1 erhalten
wir den Komparator-Ausgang als:
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Folglich
vergleicht die kapazitive Komparator-Schaltung das Verhältnis der
Eingangsspannungs-Transitionen mit dem vorgegebenen Verhältnis der
Kapazitäten
Cx/Cr.
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2 zeigt
die entsprechende differenzierende Anordnung der elektronischen
Schaltung, die in 1 dargestellt ist. Einer der
Vorteile der differenzierenden Anordnung ist es, dass sowohl positive
als auch negative Spannungs-Transitionen einfach durch Umkehrung
der Polarität
des Differenzsignals erzeugt werden können.
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3 zeigt
ein Ausführungsbeispiel
von einem kapazitiven Flash-ADC gemäß der vorliegenden Erfindung
für die
Konvertierung des Verhältnisses
von ersten und zweiten analogen Signalen in einen digitalen Code,
wobei ein Array von parallelen Zweigen von kapazitiven Komparatoren
verwendet wird. In diesem Ausführungsbeispiel
ist der gezeigte digitale Code ein digitaler Thermometer-Code. Daher
wäre zum
Beispiel eine 8-Bit-Darstellung der Dezimalzahl "5" gleich
00011111, und die 8-Bit-Darstellung der Dezimalzahl "6" wäre 00111111
usw. Es sollte erkannt werden, dass andere Digital-Codes als Thermometer-Codes
gemäß der vorliegenden
Erfindung ebenfalls anwendbar wären.
Die Analog/Digital-Konvertierung wird in einem Taktzyklus 33 durchgeführt, der
eine erste Phase 31 und eine zweite Phase 32 umfasst,
wie in 5 dargestellt ist. In der ersten Phase 31 findet
eine Offset-Beseitigung statt, während
in der zweiten Phase 32 die tatsächliche Analog/Digital-Konvertierung
durchgeführt
wird. 4 zeigt eine detaillierte Ansicht von einem kapazitiven
Komparator-Zweig 10 in 3.
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In
der ersten Phase, wie in 3 und 4 gezeigt,
in der sich alle Schaltern in der Position "1" befindet,
sind die Schaltersätze 11 und 12 in
einer ersten Konfiguration, so dass das erste analoge Signal Vx effektiv eine positive Polarität hat, während das
zweite analoge Signal Vr effektiv eine negative
Polarität
hat. Daher wird die erste positive gegenüberliegende Platte 20a des
ersten positiven Kondensators 20 mit dem ersten positiven
Signalknoten 11a des Schaltersatzes 11 verbunden,
und die zweite positive gegenüberliegende
Platte 18a des zweiten positiven Kondensators 18 wird
mit dem zweiten negativen Signalknoten 12b des Schaltersatzes 12 verbunden.
Die erste negative gegenüberliegende
Platte 21a des ersten negativen Kondensators 21 wird
mit dem ersten negativen Signalknoten 11b des Schaltersatzes 11 verbunden,
und die zweite negative gegenüberliegende
Platte 19a des zweiten negativen Kondensators 19 wird
mit dem zweiten positiven Signalknoten 12a des Schaltersatzes 12 verbunden.
Der erste Rückkopplungsschalter 13 verbindet
den negativen Ausgangsknoten 16 mit dem positiven Eingangsknoten 22 des
Komparators 15, und der zweite Rückkopplungsschalter 14 verbindet
den positiven Ausgangsknoten 17 mit dem negativen Eingangsknoten 23 des
Komparators 15. Die negative Rückkopplung durch die geschlossenen
Rückkopplungsschalter 13, 14 zwingt
die Differenzspannung zwischen dem positiven Eingangsknoten 22 und
dem negativen Eingangsknoten 23 sowie die Differenzspannung
zwischen dem positiven Ausgangsknoten 17 und dem negativen
Ausgangsknoten 16 des Komparators 15 beide auf
Null.
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In
der zweiten Phase, die nicht dargestellt ist, aber ähnlich 3 und 4 ist,
mit der Ausnahme, dass sich jetzt alle Schalter in der Position "2" befinden, sind die Schaltersätze 11 und 12 in
einer zweiten Konfiguration, so dass das erste analoge Signal Vx effektiv eine negative Polarität hat, während das
zweite analoge Signal Vr effektiv eine positive
Polarität
hat. Daher ist die erste positive gegenüberliegende Platte 20a des
ersten positiven Kondensators 20 mit dem ersten negativen
Signalknoten 11b des Schaltersatzes 11 verbunden, und
die zweite positive gegenüberliegende
Platte 18a des zweiten positiven Kondensators 18 ist
mit dem zweiten positiven Signalknoten 12a des Schaltersatzes 12 verbunden.
Die erste negative gegenüberliegende
Platte 21a des ersten negativen Kondensators 21 ist
mit dem ersten positiven Signalknoten 11a des Schaltersatzes 11 verbunden,
und die zweite negative gegenüberliegende
Platte 19a des zweiten negativen Kondensators 19 ist
mit dem zweiten negativen Signalknoten 12b des Schaltersatzes 12 verbunden.
Die Rückkopplungsschalter 13, 14 sind
geöffnet,
so dass ein Bit des Thermometer-Codes durch die Polarität der Spannungsdifferenz
zwischen dem positiven Ausgangsknoten 17 und dem negativen
Ausgangsknoten 16 des Komparators 15 ausgegeben
wird.
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Die
Kapazitätsverhältnisse
in dem Array der parallelen kapazitiven Komparator-Zweige definieren
die Referenzpegel für
die Analog/Digital-Konvertierung. Dies wird jetzt mit Bezug auf
den kapazitiven Komparator-Zweig 10 beschrieben, der im
Detail in 4 dargestellt ist. Es sollte
angemerkt werden, dass alle parallelen Zweige eine ähnliche
elektronische Schaltung haben, mit Ausnahme der tatsächlichen
Kapazitätswerte
der Kondensatoren 18, 19, 20, 21.
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Die
Gesamtzahl n von parallelen Zweigen bestimmt die Auflösung (d.h.
die Anzahl von Bits) von dem digitalen Thermometer-Code; wenn zum
Beispiel 8 parallele Zweige von kapazitiven Komparatoren verwendet werden
(n = 8), dann hat der Ausgang von dem ADC eine Auflösung von
8 Bit. In diesem Zusammenhang sollte angemerkt werden, dass eine
8-Bit-Auflösung in
dem Fall von einem Thermomter-Code nur 8 unterschiedliche Pegel
kodiert, statt 256 Pegeln, wie in dem Fall von einem nicht-redundanten
8-Bit-Binär-Code.
Die n parallelen kapazitiven Komparator-Zweige (z.B. Zweig 10)
erhalten alle dieselben Spannungs-Transitionen entsprechend dem
ersten und zweiten analogen Signal und vergleichen das Verhältnis dieser
Spannungs-Transitionen parallel über
n vorbestimmte Kapazitätsverhältnisse.
Die vorbestimmten Verhältnisse
sind das Verhältnis von
Gewichtungskapazitäten 20 und 18 (oder 21 und 19),
d.h. Cx/Cr.
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Die
gemeinsamen Platten
20b/
18b des ersten und zweiten
positiven Kondensators
18 und
20 sind mit dem
positiven Eingangsknoten
22 des Komparators
15 verbunden,
und die gemeinsamen Platten
21b/
19b des ersten
und zweiten negativen Kondensators
21 und
19 sind
mit dem negativen Eingangsknoten
23 des Komparators
15 verbunden.
Während
der zweiten Phase des Taktzyklus sind die erste positive gegenüberliegende Platte
20a des
ersten positiven Kondensators
20 und die erste negative
gegenüberliegende
Platte
21a des ersten negativen Kondensators
21 mit
dem ersten negativen Signalknoten
11b (V
x–)
bzw. mit dem ersten positiven Signalknoten
11a (V
x+) verbunden. In ähnlicher Weise sind die zweite
positive gegenüberliegende
Platte
18a des zweiten positiven Kondensators
18 und
die zweite negative gegenüberliegende
Platte
19a des zweiten negativen Kondensators
19 mit
dem zweiten positiven Signalknoten
12a (V
r+)
bzw. mit dem zweiten negativen Signalknoten (V
r–)
verbunden. Die Kapazitäten
des ersten positiven und negativen Kondensators
20 und
21 sind
genau aufeinander abgestimmt (d.h. ausgestaltet, um gleiche Kapazitäten zu haben),
und die Kapazitäten der
zweiten positiven und negativen Kondensatoren
18 und
19 sind
in ähnlicher
Weise aufeinander abgestimmt. Daher kann während dieser zweiten Phase
des Taktzyklus die Spannungs-Transition am positiven Eingangsknoten
22 und
am negativen Eingangsknoten
23 des Komparators
5 jeweils
aus Gl. 1 erhalten werden, und zwar wie folgt:
wobei
V
r+ und V
r– die
Spannungen an dem zweiten positiven Signalknoten
12a bzw.
an dem zweiten negativen Signalknoten
12b des Schaltersatzes
12 sind,
verursacht durch das zweite analoge Signal V
r (d.h.
V
r = V
r+ – V
r–)(Differenzspannungssignal), wobei
V
x+ und V
x– die
Spannungen an dem ersten positiven Signalknoten
11a bzw.
an dem ersten negativen Signalknoten
11b des Schaltersatzes
11 sind,
verursacht durch das erste analoge Signal V
x (d.h.
V
x = V
x+ – V
x–)
(Differenzspannungssignal), wobei C
x die
Gewichtungskapazität
von V
x ist, C
r die
Gewichtungskapazität
von V
r ist, und C
0 die
parasitäre
Kapazität
zwischen den entsprechenden gemeinsamen Platten und Erde ist.
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Daher
ist die Differenzspannungs-Transition zwischen dem positiven Eingangsknoten 22 und
dem negativen Eingangsknoten 23 des Komparators 15 durch
die Subtraktion gegeben als:
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Im
Allgemeinen kann das n-te Bit von dem Thermometer-Code, das der
(binären)
Differenzspannungs-Transition zwischen dem positiven Ausgangsknoten 16 und
dem negativen Ausgangsknoten 17 des Komparators entspricht, ähnlich Gl.
2 erhalten werden durch:
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Der
binäre
String (Bit, 1; Bit, 2; Bit, 3 ... Bit, n) umfasst daher eine digitale
n-Bit-Thermometer-Code-Darstellung des Verhältnisses des ersten und zweiten
analogen Signals Vr/Vx (Differenzspannungssignal).
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Um
einen linearen ADC zu erhalten, der das erste analoge Signal Vx analog/digital umwandelt, wird das zweite
analoge Signal Vr als eine Referenz angelegt,
und die Gewichtungskapazitätsverhältnisse
werden so angeordnet, um eine lineare Funktion des Anordnungsindex
zu sein. Daher ergibt sich:
Cx,1/Cr,1 = n
Cx,2/Cr,2 = n – 1
Cx,3/Cr,3 = n – 2
...
Cx,n/Cr,n = 1.
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Es
ist anzumerken, dass in diesem Ausführungsbeispiel die Gewichtungskapazitäten des
größeren Analogsignals
(d.h. der Referenz-Spannung) kleiner sind als die Gewichtungskapazitäten des
kleineren Analogsignals (d.h. das Spannungssignal, an dem eine Analog/Digital-Konvertierung
durchzuführen
ist). Folglich sind in dieser Anordnung die Eingangssignale nach
dem Festlegen der Kapazitätsverhältnisse
nicht austauschbar.
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In
anderen möglichen
Ausführungsbeispielen
der elektronischen Schaltung gemäß der vorliegenden Erfindung
ist der Satz von Kapazitätsverhältnissen
nicht auf einen linear beabstandeten Vektor beschränkt. Sogar
Monotonie ist nicht wirklich erforderlich.
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Ein
solches mögliches
Ausführungsbeispiel
ist eine elektronische Schaltung von einem besonderen nicht-linearen
ADC. Es wird angenommen, dass der Phasenwinkel α eines periodischen Signals
kodiert werden soll, der Phasenwinkel α aber nicht direkt zugänglich ist.
Die einzige indirekte Information, die über den Phasenwinkel α erhältlich ist,
sind zwei analoge Signale, wobei eines proportional zu der Sinusfunktion
des Phasenwinkels und das andere proportional zu der Kosinusfunktion
des Phasenwinkels ist. Das heißt: Vr =
c·sin(α) [Gl. 7] Vx =
c·cos(α). [Gl. 8]
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Um
eine lineare Konvertierung vom Phasenwinkel α zu einer n-Bit-Thermometer-Code-Darstellung von α zu erhalten,
werden die Verhältnisse
der Gewichtungskapazitäten
so ausgestaltet, um die Tangensfunktion des Phasenwinkels zu sein,
d.h. die Tangensfunktion einer linearen Funktion des Array-Index.
Das heißt, für einen
Phasenwinkel α,
der im Bereich 0 < α < π/4 variiert,
gilt: Cxi/Cri = tan(αi) αi = iπ/4n
für i =
1 ... n. [Gl. 9]
