KR950010763B1

KR950010763B1 - 커패시터형 전압분배기 회로

Info

Publication number: KR950010763B1
Application number: KR1019930026315A
Authority: KR
Inventors: 송원철; 오창준; 이종렬; 최해욱; 송방섭
Original assignee: 재단법인한국전자통신연구소; 양승택
Priority date: 1993-12-03
Filing date: 1993-12-03
Publication date: 1995-09-22
Also published as: JPH07202705A; US5600186A; KR950022162A

Abstract

내용 없음.

Description

커패시터형 전압분배기 회로

제 1 도는 일반적인 플래쉬 방식 A/D변환기의 구조.

제 2 도는 종래의 전압분배기 회로.

제 3 도는 본 발명에 의한 전압분배기 회로의 제 1 실시예를 나타낸 도면.

제 4 도는 상기 제 3 도의 동작을 나타낸 파형도.

제 5 도는 본 발명에 의한 전압분배기 회로의 제 2 실시예를 나타낸 도면.

제 6 도는 상기 제 5 도의 동작을 나타낸 파형도.

제 7 도는 본 발명에 의한 전압분배기 회로의 제 3 실시예를 나타낸 도면.

제 8 도는 상기 제 7 도의 동작을 나타낸 파형도.

제 9 도는 본 발명에 의한 전압분배기 회로의 제 4 실시예를 나타낸 도면.

제10도는 상기 제 9 도의 동작을 나타낸 파형도.

* 도면의 주요부분에 대한 부호의 설명

100 : 기준전압 발생기 101 : 비교기

102 : 엔코더

311-313, 511-513, 708, 709, 908, 909 : 스위치 회로

본 발명은 전압분배기 회로에 관한 것으로, 특히 정밀하게 소비전력이 적은 커패시터 동작형 전압분배기 회로에 관한 것이다.

일반적으로, 하나의 집적회로내에서 여러개의 기준전압이 필요한 제 1 도와 같은 A/D변환기(Analog-to-Digital Converter)의 경우, 일일이 여러개의 기준전압(103~106)을 만들어서 적용하기는 어려우므로 대개는 제 2 도와 같이 2개의 기준전압 VR(201), VSS(202) 사이에 여러개의 저항 R1, R2, …, Rn(211~215)을 직렬로 연결함에 따라 분배되는 전압 Vr1, Vr2, …, Vrn-1(203~206)을 각 비교기(제 1 도의 101)의 기준입력전압으로 사용하였다.

한 예로서, Vr1은 다음의 식으로 표현될 수 있다.

상기 (1)식에 보는 바와같이 어느 부분에서 전압을 취하는가에 따라 쉽게 여러 전위의 전압을 얻을 수 있게 되어있다.

이것은 가장 간단한 구조이기는 하지만, 몇가지 단점을 가지게 된다.

첫째로, 일반적으로 각 저항간에는 약 2%의 상대오차가 있는등의 매칭이 어려워 정확한 기준전압들을 얻기 어렵기 때문에, 상기 플래쉬(flash) A/D변환기에 적용할 경우 8비트 정도의 해상도 이상은 얻기 어려운 문제점이 있다.

둘째로, 상기 전압들을 사용하거나 사용하지 않든지 간에 두 기준전압(VR, VSS)(201, 202) 사이에 여러개의 저항이 연결됨으로써 계속 전류가 흘러 원하지 않는 전력이 소비된다는 다른 문제점이 있다.

물론, 상기 저항값을 크게하면 소비전력은 적어지지만 기준전압원의 요건인 내부저항이 작아야 함을 만족시키지 못하여 다른 회로와 연결될 경우에 동작속도가 늦어지는 단점이 발생되고, 또한 큰 저항을 집적회로 내에서 만드는 것은 면적이 커진다는 다른 문제점이 발생된다.

따라서, 상기 문제점들을 해결하기 위하여 본 발명은 A/D변환기 등에 쓰이는 종래의 저항방식 전압분배회로 대신에 커패시터(capacitor)형 전압분배기 회로를 제공하는데 목적이 있다.

상기 목적을 달성하기 위하여 본 발명에서는 실시예에 대한 첨부된 도면에 의거 상세한 설명을 한다.

먼저, 제 3 도는 본 발명에 의한 커패시터형 전압분배 회로의 제 1 실시예를 도시한 것으로, 그 구성은 다음과 같다.

[제 1 실시예]

먼저 외부로부터 전해지는 3개의 기준전압 VR(301), VM(302), VSS(303)과 이 기준전압들을 각 커패시터에 전해주는 동일한 구조를 갖는 스위치 회로(311, 312, 313)와 기준전압을 원하는 값으로 분배해주는 커패시터(321~326)들로 구성되어 있다.

이 회로의 구성을 스위치 회로 블럭(312)을 이용해서 좀더 상세히 설명하면 다음과 같다.

제 1 트랜지스터(331)의 소오스(source)는 기준전원 VSS(303)에 연결되고, 게이트(gate)는 제 2 클럭(304)에 연결되며, 드레인은 노드(363)에 연결되어 있다.

제 2 트랜지스터(332)의 소오스는 기준전원 VR(301)에 연결되고, 게이트는 제 2 클럭(304)에 연결되며, 드레인은 노드(364)에 연결된다.

제 3 트랜지스터(333)의 소오스는 기준전원 VM(302)에 연결되고, 게이트는 제 1 클럭(305)에 연결되고, 드레인은 노드(363)에 연결된다.

제 4 트랜지스터(334)의 소오스는 기준전원 VM(302)에 연결되고, 게이트는 제 1 클럭(305)에 연결되며, 드레인은 출력노드(352)에 연결된다.

제 5 트랜지스터(335)의 소오스는 기준전원 VM(302)에 연결되고, 게이트는 제 1 클럭(305)에 연결되며, 드레인은 노드(364)에 연결된다.

제 1 커패시터(323)는 출력노드(352)와 상기 노드(363) 사이에 연결되고, 제 2 커패시터(324)는 출력노드(352)와 노드(364) 사이에 연결된다.

이 회로의 동작을 제 4 도의 동작파형도를 참조하여 설명한다.

먼저, 시간(t0-t1)구간에서는 제 1 클럭(305)이 하이(high)상태이면 제3, 제4 및 제 5 트랜지스터(333, 334, 335)가 도통되어 노드(352, 363, 364)의 전압은 모두 기준전압 VM(302)으로 머물러 있으며, 제1 및 제 2 커패시터(323)(324)는 방전되어 있다.

다음 시간(t1-t2)구간에서는 제 1 클럭(305)이 로우(low)상태로 전환되면 상기 트랜지스터들(333, 334, 335)이 불통되면서 각 트랜지스터의 게이트와 드레인 사이의 기생 커패시터(343, 344, 345)에 의해 상기 노드(352, 363, 364)의 전압은 약간 떨어지나 그 낮아지는 정도는 같은 전압에 놓여 있었기 때문에 동일하다.

다음에, 시간(t2-t4)구간에서 제 2 클럭(304)이 하이(high)상태가 되면 제1 및 제 2 트랜지스터(331, 332)가 도통되어 노드(364)는 기준전압 VR(301)이 되고, 노드(363)는 기준전압 VSS(303)이 된다.

한편, 노드(352)의 출력전압 Vri는 제 1 커패시터 Ci1(323), 제 2 커패시터 Ci2(324)에 의해 분배되는데에 있어서 다음식에 의해 표현될 수 있다.

출력전압 Vri=VR*Ci2/(Ci1+Ci2)+VSS*Ci1/(Ci1+Ci2)

=(VR*Ci2+VSS*Ci1)/(Ci1+Ci2) (2)

상기 (2)식을 보면 출력전압 Vri는 두개의 기준전압 VR(301)과 VSS(303)만 있으면 제 1 커패시터(323) 및 제 2 커패시터(324)의 값을 적당히 맞추어 줌으로써 기준전압 VR(301)과 VSS(303) 사이의 어떠한 값이라도 원하는 전위를 얻을 수 있다.

즉, 상기 제 3 도의 제 1 실시예의 회로는 저항이 아닌 커패시터에 의해 전압을 분배할 수 있는 회로이다.

여기에서 기준전압 VM(302)은 제 2 클럭(304)이 로우 일때 출력전압 Vri가 플로우팅(floating) 상태에 있는 것을 방지하기 위한 것이다.

이 회로의 장점은 첫째로, 클럭이 바뀌는 경우에만 커패시터를 충방전하는 전류가 흘러 소비전류를 최소화할 수 있다는 것이다.

즉, 용량이 C인 커패시터에 V라는 전압을 f1의 주파수를 계속 충방전을 한다면 이 커패시터에 흐르는 평균전류(1av라 칭함)는 다음식과 같이 표현된다.

1av=C*V*f1 (3)

상기 식(3)에서 보는 바와 같이 상기 C, V, f1을 최적화 함으로써 소비전류를 줄일 수 있다.

둘째로는, 저항보다는 커패시터가 더 매칭시키기 쉽다.

보통 커패시터 값의 상대오차는 0.06%로서 10비트 정도의 매칭 정밀도를 얻을 수 있다.

따라서, 저항을 대신하여 트랜지스터와 커패시터를 가지고 저전력 고정밀 전압분배 회로를 얻을 수 있다.

한편, 동일한 원리를 이용하여 같은 기능을 나타내는 본 발명에 의한 전압분배 회로의 제 2 실시예가 제 5 도에 도시되어 있다.

[제 2 실시예]

그 구성은 제 3 도의 제 1 실시예와 마찬가지로 3개의 기준전압 VR(501), VM(502), VSS(503)과 이 기준전압을 커패시터에 전해주는 똑같은 구조의 스위치 회로(511, 512, 513)의 기준전압을 적당히 분배해서 원하는 출력으로 내보내 주는 역할의 커패시터(521~526)들로 구성되어 있다.

상기의 구성으로 된 회로들중에 스위치 회로(512)의 내부 구조를 좀더 자세히 설명하면 제 1 트랜지스터(531)의 소오스는 기준전위 VSS(503)에 연결되며, 게이트는 제 1 클럭(504)에 연결되고, 드레인은 노드(563)에 연결된다.

제 2 트랜지스터(532)의 소오스는 기준전위 VM(502)에 연결되고, 게이트는 제 1 클럭(504)에 연결되며, 드레인은 출력노드(552)에 연결된다.

제 3 트랜지스터(553)의 소오스는 기준전위 VR(501)에 연결되고, 게이트는 제 1 클럭(504)에 연결되며, 드레인은 노드(564)에 연결된다.

제 4 트랜지스터(534)의 소오스는 기준전위 VM(502)에 연결되고, 게이트는 제 2 클럭(505)에 연결되며, 드레인은 노드(563)에 연결된다.

제 5 트랜지스터(535)의 소오스는 기준전위 VM(502)에 연결되고, 게이트는 제 2 클럭(505)에 연결되며, 드레인은 노드(564)에 연결된다.

한편, 전압을 분배해주는 제 1 커패시터 Ci1(523)는 출력노드(552)와 노드(563) 사이에 연결되고, 제 2 커패시터 Ci2(524)는 출력노드(552)와 노드(564) 사이에 연결된다.

상기의 구성으로 된 회로의 동작을 제 6 도의 동작 파형도를 통하여 설명한다.

먼저, 시간(t0-t1)구간에서는 제 1 클럭(504)이 하이 상태이다.

따라서, 제1, 제2 및 제 3 트랜지스터(531, 532, 533)가 도통 상태로 되므로 노드(564)는 제 1 기준전원 VR(501)이 되고, 출력노드(552)는 제 2 기준전원 VM(502)이 되며, 노드(563)는 제 3 기준전원 VSS(503)이 된다.

즉, 제 1 커패시터 Ci1(523)에는 제 2 기준전원 VM(502)에서 제 3 기준전원 VSS(503)을 뺀 전압이 충전되어 있고, 제 2 커패시터 Ci2(524)에는 제 1 기준전원 VR(501)에서 제 2 기준전원 VM(502)를 뺀 전압이 충전되어 있다.

다음에 시간(t1-t2)구간에서는 제 1 클럭(504)이 로우 상태로 바뀌면서 제1, 제2 및 제 2 트랜지스터(531, 532, 533)가 불통이 된다.

그러나, 이때 상기 트랜지스터(531, 532, 533)의 기생 커패시터(541, 542, 543)에 의해 각 노드(552, 563, 564)의 전압이 약간 낮아진다.

다음, 시간(t2-t4)구간에서 제 2 클럭(505)이 하이 상태로 바뀌면 제4 및 제 5 트랜지스터(534, 535)가 도통되면서 상기 제 1 커패시터 Ci1(523) 및 제 2 커패시터 Ci2(524)가 병렬로 합해지며, 노드(563, 564)의 전압은 제 2 기준전원 VM(502)이 되고, 다른 출력노드(552)는 출력전압 Vri로서 다음 과정의 식들에 의해 표현될 수 있다.

먼저, Vx를 상기 제1 및 제 2 터패시터(523, 524)가 합해진 후의 양단전압이라고 하면, 다음과 같이 표현될 수 있다.

Ci1(VM-VSS)+Ci2(VM-VR)=(Ci1+Ci2)*2 (4)

상기 (4)식에서 상기 Vx를 계산하면,

Vx=[Ci1(VM-VSS)+Ci2(VM-VR)]/(Ci1+Ci2) (5)

이 된다.

한편, Vri=VM+Vx이므로,

Vri=VM+[Ci1(VM-VSS)+Ci2(VM-VR)]/(Ci1+Ci2) (6)

이 된다.

상기 식(6)에서와 같이 Vri은 Ci1과 Ci2의 크기에 의해서 임의의 전압을 얻을 수 있다.

이상에서와 같이 상기 제 3 도 및 제 5 도의 회로는 종래의 저항이 아닌 커패시터를 이용하여 임의의 전압을 얻을 수 있으나, 스위치 회로내의 기생 커패시터 등에 의하여 출력전압이 약간 왜곡되는 현상이 있다.

따라서, 이런 기생효과를 상쇄시킬 수 있는 본 발명에 의한 제3 및 제 4 의 실시예를 설명한다.

[제 3 실시예]

제 7 도는 본 발명에 의한 제 3 실시예를 도시한 것이다.

그 구성은 제 3 도의 스위치 회로(311, 312, 313)와 같은 구조의 스위치 회로(708, 709)와 각각의 전압분배용 커패시터(710, 711, 712, 713)로 구성되어 있다.

상기 제 3 도와 상이한 점은 2개의 스위치 회로를 사용하는 것과 노드(701)에는 비교하려는 전압 Vin이 연결되고, 노드(702)에는 그라운드(GND)가 연결되고, 노드(703)에는 기준전위(-VR)이 연결되고, 노드(704)에는 역위상의 입력전압(-Vin)이 연결되고, 노드(705)에는 기준전위(VR)이 연결된다.

또한, 제 1 클럭은 노드(706)에 연결되고, 제 2 클럭은 노드(707)에 연결된다.

전압분배용 커패시터 C1(710)은 출력노드(721)와 (714) 사이에 연결되고, 커패시터 C2(711)는 출력노드(714)와 (722) 사이에 연결되고, 커패시터 C3(712)는 출력노드(715)와 (713) 사이에 연결되고, 커패시터 C4(713)는 출력노드(715)와 (724) 사이에 연결된다.

이 회로가 기생 커패시터에 의한 전압강하를 상쇄시킬 수 있는 것은 두개의 스위치 회로(708)(709)를 두어 차동구조로 함으로써 각각의 출력 Vc1(714), Vc(715)에 생기는 같은 크기의 전압오차를 전압 Vc1(714)에서 전압 Vc2(715)을 뺀 차동출력으로 변경시킴으로써 전압오차가 서로 상쇄되어 그 정밀도를 높일 수 있게 되기 때문이다.

다음은 제 8 도의 동작파형도를 참조로 하여 상기 제 7 도에 대한 동작을 설명한다.

먼저, 시간(t0-t1)구간에서 제 1 클럭(706)이 하이 상태이면 트랜지스터(733, 734, 735)(743, 744, 745)는 도통상태가 되기 때문에 노드전압(714, 715, 721, 722, 723, 724)은 모두 그라운드(GND)이며, 차동출력(Vc1-Vc2) 역시 그라운드이다.

다음 시간(t1-t2)구간에서는 제 1 클럭(706)이 로우 상태로 떨어지면 상기 트랜지스터(733~735), (743~745)가 불통되면서 각 트랜지스터의 드레인-게이트간의 기생 커패시터(753~755)와 (763~765)에 의해 출력전압 Vc1(714)와 Vc2(715)가 동시에 약간 떨어지나 양쪽의 부하조건이 같기 때문에(트랜지스터의 크기가 동일, 같은 클럭사용, C1=C3, C2=C4) 떨어지는 정도가 동일하여, 차동출력(Vc1-Vc2)의 값에는 변동이 없다.

다음 시간(t2-t4)구간에서 제 2 클럭(707)이 하이 상태로 바뀌면 트랜지스터(731, 732), (741, 742)가 도통되면서 제 3 도에서와 마찬가지로 출력전압 Vc1은 Vin(701)과 -VR(703)을 분배하고, 출력전압 Vc2는 -Vin(704)과 VR(705)을 분배한다.

이 관계를 식으로 나타내면 다음과 같다.

Vc1=(Vin*C1-VR*C2)/(C1+C2)-△V (7)

Vc2=(VR+C4-Vin*C3)/(C3+C4)-△V (8)

(단, △V는 기생 커패시터에 의해서 강하되는 출력전압의 크기)

C1=C3, C2=C4로 하면 차동출력 전압(Vc1-Vc2)은 다음과 같다.

Vc1=Vc2=2(Vin+C1-VR*2)/(C1+C2) (9)

차동출력이 상기 식(9)와 같이 표시될 수 있으므로, 기생 커패시터에 의한 효과는 상쇄될 수 있고, 입력전압 Vin(701)이 VR*C2/C1보다 큰지 작은지에 대한 정확한 비교를 할 수 있으며 C1과 C2의 비용을 적절히 바꿈으로써 원하는 기준치를 바꿀 수 있다.

[제 4 실시예]

제 9 도는 본 발명에 의한 제 4 실시예를 나타낸 것이다.

그 구성은 상기 제 5 도의 스위치 회로와 같은 구조의 스위치 회로(908)(909)와 전압분배용 커패시터(910~913)로 구성되어 있다.

상기 제 7 도와 마찬가지로 이 회로의 구조를 차동구조로 함으로써 트랜지스터의 도통 및 불통시에 발생하는 기생 커패시터에 의한 출력전압의 변동을 최소화할 수 있다.

이의 구성을 상세히 설명하면 다음과 같다.

스위치 회로(908)의 입력노드(910)에는 -Vin이 연결되고, 입력노드(902)에는 그라운드가 연결되며, 입력노드(903)에는 기준전원 VR(903)이 연결된다.

노드(921)과 (914) 사이에는 커패시터 C1(910)이 연결되고, 출력노드(914)와 (922) 사이에는 커패시터 C2(911)가 연결된다.

한편, 스위치 회로(909)의 입력노드(904)에는 입력전압 Vin이 연결되고, 노드(902)에는 그라운드가 연결되고 노드(905)에는 기준전위 -VR이 연결된다.

또는, 출력노드(915)와 (923) 사이에는 커패시터 C3(912)가 연결되고, 출력노드(915)와 (924) 사이에는 커패시터 C4(913)이 연결된다.

상기 각 스위치 회로(908)(909)의 노드(906)에는 제 1 클럭이 연결되고, 노드(907)에는 제 2 클럭이 연결된다.

상기 구성에 의한 동작을 제10도의 동작파형도를 참조로 하여 설명한다.

시간(t0-t1)구간에서는 제 1 클럭이 하이 상태이므로, 트랜지스터(931-933)(941-943)이 도통되어 출력전압 Vc1(914)아 Vc2(915)는 그라운드 전위이고, 커패시터 C1(910)에는 -Vin이 충전되고, C2(911)에는 VR이 충전되고, C3(912)에는 Vin이 충전되고, C4(913)에는 -VR이 충전되어 있다.

다음에, 시간(t1-t2)구간에서는 제 1 클럭이 로우 상태로 떨어지면 상기 트랜지스터(931-933)(941-943)이 불통되면서 기생 커패시터(951-953)(961-963)에 의해 출력전압이 약간 떨어진다.

그러나, 이 떨어지는 정도는 상기 제 7 도의 경우와 같이 출력노드(914)(915)에 있어 동일하지는 않다.

왜냐하면, 모두 동일한 트랜지스터의 출력과 한짝을 이루는 커패시터(C1=C3)(C2=C4)를 사용하지만 트랜지스터(931, 933, 941, 943)에 연결된 전압이 모두 다르기 때문에 기생 커패시터에 의한 영향도 조금씩 다르기 때문이다.

이 오차는 각 스위치 트랜지스터를 PMOS와 NMOS를 한짝으로 사용함으로써 크게 줄일 수 있을 것이다.

다음에, 시간(t2-t4)구간에서 제 2 클럭이 하이 상태가 되면 트랜지스터(934, 935, 944, 945)가 도통되면서 출력노드에는 각 커패시터에 충전된 전압이 배분되면서 출력된다.

상기 제 5 도의 결과를 이용하여 나타내보면 다음식과 같다.

Vc1=(Vin*C1-VR*C2)/(C1+C2)-△V1 (10)

Vc2=(-Vin*C3+VR*C4)/(C3+C4)-△V2 (11)

(△V1 : 기생 커패시터에 의한 Vc1의전압가하량, △V2 : 기생 커패시터에 의한 Vc2의 전압강하량 : C1=C3, C2=C4로 할 경우 차동출력(Vc1-Vc2)는 다음과 같다.

Vc1-Vc2=2(Vin*C1-VR*C2)/(C1+C2)-(△V1-△V2) (12)

상기 식(12)에서 보면 기생효과에 의한 전압 △V1과 △V2가 서로 상쇄된다.

따라서, 절대오차에 의한 영향을 크게 상쇄시킬 수 있다.

이상에서와 같은 실시예들에 따른 본 발명은 종래의 저항방식 대신 커패시터 방식을 사용함으로써 저전력 및 고정밀화가 가능하다.

Claims

소정의 시간(t0-t1)동안에 제 1 클럭(305)이 하이(high) 상태이면 제3, 제4 및 제 5 트랜지스터(333, 334, 335)가 도통되면서 노드(352, 363, 364)들이 제 2 기준전원(302)이 됨과 아울러 제1 및 제 2 커패시터(323, 324)는 방전되고, 소정의 시간(t1-t2)동안에 제 1 클럭(305)이 로우(low) 상태이면 상기 트랜지스터들(333, 334, 335)이 불통되면서 각 트랜지스터들의 게이트와 드레인 사이의 기생 커패시터(343, 344, 345)에 의해 상기 노드(352, 363, 364)의 전압은 상기 제 2 기준전원(302)보다 약간 낮은 전압에 머물며, 소정의 시간(t2-t4)동안에 제 2 클럭(304)이 하이 상태가 되면 제1 및 제 2 트랜지스터(331, 332)가 도통되어 제1 및 제 3 기준전원(301), (303)을 각각의 노드(364), (363) 사이에 있는 제1 및 제 2 커패시터(323), (324)에 의해서 분배하여 상기 노드(352)를 통하여 원하는 전압을 얻기 위한 것을 특징으로 하는 커패시터형 전압분배기 회로.
제 1 항에 있어서, 상기 제1 및 제 2 커패시터(323, 324)의 각각의 크기가 다르게 구비된 전압분배 회로가 하나 이상으로 연결되어 상기 제1 및 제 2 커패시터(323, 324) 크기에 상응한 하나 이상의 전위를 얻기 위한 것을 특징으로 하는 커패시터형 전압분배기 회로.
제 2 항에 있어서, 상기 하나 이상의 전압분배 회로가 하나 이상의 쌍으로 되어 기준전위 및 입력전압의 양극성(+, -)를 함께 가하는 차동구조로 됨으로써 상기 각 트랜지스터들의 기생 커패시터에 의해서 발생되는 전압오차를 줄이기 위한 것을 특징으로 하는 커패시터형 전압분배기 회로.
커패시터형 전압분배기 회로에 있어서, 소정의 시간(t0-t1) 동안에 제 1 클럭(504)이 하이 상태이면 제1, 제2 및 제 3 트랜지스터(531, 532, 533)가 도통되고, 노드(564, 563)는 각각의 제4 및 제 6 기준전원(501, 503)이 되고, 출력노드(552)는 제 5 기준전원(502)이 됨과 아울러 제 1 커패시터(523)에는 상기 제 5 기준전원(502)에서 제 5 기준전원(503)을 뺀 차이의 전압이 충전되며, 제 2 커패시터(524)에는 상기 제 4 기준전원(501)에서 제 5 기준전원(502)을 뺀 차이의 전압이 충전된후, 소정의 시간(t1-t2)동안에는 제 1 클럭(504)이 로우 상태로 바뀌면서 상기 제1, 제2 및 제 3 트랜지스터(531, 532, 533)가 불통됨과 동시에 이 트랜지스터들(531, 532, 533) 각각의 기생 커패시터(541, 542, 543)에 의해 각 노드(552, 563, 564)의 전압이 소정의 전압으로 낮아지고, 소정의 시간(t2-t4)동안에 제 2 클럭(505)이 하이 상태로 바뀌면서 제4 및 제 5 트랜지스터(534, 535)가 도통되어 제1 및 제 2 커패시터(523, 524) 크기가 합해지며, 상기 노드(563, 564)의 전압은 제 5 기준전원(502)이 되어서 상기 제1 및 제 2 커패시터(523, 524) 각각에 의해 상기 노드(563, 564)의 제 5 기준전원(502)이 분배되어 상기 출력노드(552)를 통하여 임의의 전압을 얻기 위한 것을 특징으로 하는 커패시터형 전압분배기 회로.
제 4 항에 있어서, 상기 제1 및 제 2 커패시터(523, 524)의 각각의 크기가 다르게 구비된 전압분배 회로가 하나 이상으로 연결되어 상기 제1 및 제 2 커패시터(523, 524) 크기에 상응한 하나 이상의 전위를 얻기 위한 것을 특징으로 하는 커패시터형 전압분배기 회로.
제 5 항에 있어서, 상기 하나 이상의 전압분배 회로가 하나 이상의 쌍으로 되어 기준전위 및 입력전압의 양극성(-, -)을 함께 가하는 차동구조로 함으로써, 상기 각 트랜지스터들의 기생 커패시터들에 의해서 발생되는 전압오차를 줄이기 위한 것을 특징으로 하는 커패시터형 전압분배기 회로.