JPH07202705A

JPH07202705A - キャパシタ型電圧分配回路

Info

Publication number: JPH07202705A
Application number: JP29988094A
Authority: JP
Inventors: Won-Chul Song; 元哲宋; 昌▲じゅん▼ ▲呉▼; Chang-Jun Oh; Jong-Ryul Lee; 鍾烈李; Hae-Wook Choi; 海旭崔; Bang-Sup Song; スップソンバン
Original assignee: KANKOKU DENSHI TSUSHIN KENKYUSHO; Electronics and Telecommunications Research Institute ETRI
Current assignee: KANKOKU DENSHI TSUSHIN KENKYUSHO; Electronics and Telecommunications Research Institute ETRI
Priority date: 1993-12-03
Filing date: 1994-12-02
Publication date: 1995-08-04
Also published as: US5600186A; KR950010763B1; KR950022162A

Abstract

(57)【要約】【目的】既存の抵抗方式の代りにキャパシタ方式を利用
して精密で消費電力の少ないキャパシタ型電圧分配回路
を提供する。【構成】複数個のスイッチング部３１１，３１２，３
１３の各々は、所定の第１および第２クロック信号３０
１，３０５に従って動作し、三つの基準電圧ＶＲ，Ｖ
Ｍ，ＶＳＳを各電圧分配用キャパシタ３２３，３２４に
提供する。電圧分配部は、基準電圧ＶＲ，ＶＭ，ＶＳＳ
を所望の値で分配する。この場合、出力電圧（Ｖｒｉ）
は、Ｖｒｉ＝（ＶＲ×Ｃｉ２＋ＶＳＳ×Ｃｉ１）／（Ｃ
ｉ１＋Ｃｉ２）で表される。ここで、Ｃｉ１，Ｃｉ２は
電圧分配用キャパシタ値である。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、電圧分配回路に関する
もので、特に、既存の抵抗方式の代わりにキャパシタ方
式を利用して精密で消費電力の少ない新たな電圧分配回
路を構成することができるようにしたキャパシタ型電圧
分配回路に関するものである。

【０００２】

【従来の技術】図９に、従来技術におけるフラッシュ(f
lash)方式のアナログ／ディジタル変換器(Analog-to-Di
gital Converter)の構成を示す。

【０００３】この変換器は、基準電圧を発生してディジ
タルデータに変換する回路である。図９において、基準
電圧発生器１００は、電圧分配回路として複数個の基準
電圧（Ｖｒ₁〜Ｖｒ_n-1、ただし、ｎは自然数であり、任
意に設定される）を生成させて比較器１０１内部の各反
転入力端子（−）に出力する。

【０００４】この時、上記アナログ／ディジタル変換器
に入力された外部電圧（Ｖｉｎ）は比較器１０１内部の
各非反転入力端子（＋）に印加される。

【０００５】比較器１０１は、上記外部電圧（Ｖｉｎ）
と上記基準電圧（Ｖｒ₁〜Ｖｒ_n-1）とをそれぞれ比較し
て比較した結果（“０”又は“１”）をエンコーダ(Enc
oder)１０２に出力する。

【０００６】そうすればエンコーダ１０２は上記外部電
圧（Ｖｉｎ）がどの基準電圧の間に該当する電圧である
かを表わす所定ビットのデータ（Ｄ０〜Ｄｎ）を出力す
る。

【０００７】一般的に、一つの集積回路内で複数個の基
準電圧が必要な場合、複数個の基準電圧を一つ一つ生成
させて適用することは難しい。それで、大概は二つの基
準電圧の間に複数個の抵抗を直列に連結した装置を使用
して上記抵抗の隣接する二つの抵抗の接続点から分配さ
れる電圧を使用する。

【０００８】このような抵抗方式の電圧分配回路が図１
０に図示されている。

【０００９】図１０は、従来の抵抗方式の電圧分配回路
を示し、図９に図示された基準電圧発生器１００の一例
の構成を示したものである。

【００１０】図１０における二つの基準電圧（Ｖｒ）お
よび（ＶＳＳ）の間には複数個の抵抗（Ｒ１〜Ｒｎ）が
直列に連結されて、上記抵抗（Ｒ１〜Ｒｎ）の隣接する
二つの抵抗の各接続点から分配されて出力される電圧
（Ｖｒ₁〜Ｖｒ_n-1）は比較器（図９に示す１０１）の基
準電圧として用いられる。

【００１１】一例として、Ｖｒ₁は次の数１式で表現す
ることができる。

【００１２】

【数１】

【００１３】このように従来の抵抗方式の電圧分配回路
によると、（１）式に示されたように、どの接続点から
電圧を印加するかに従って多くの電位の基準電圧を容易
に得ることができる。

【００１４】しかし、この方式は簡単な構造を有する長
所がある反面、幾つかの問題点がある。

【００１５】第１に、各抵抗間には約２％の相対誤差が
ある等、マッチングが難しいので正確な基準電圧を得る
ことが難しく、フラッシュ(flash)アナログ／ディジタ
ル変換器に適用する場合８ビット程度の解像度以上は得
られ難い問題点がある。

【００１６】第２に、二つの基準電圧（Ｖｒ）および
（ＶＳＳ）の間に複数個の抵抗が連結されているので基
準電圧を用いるか否かにかかわらず続けて電流が流れ、
予期しない電力が消費されるという問題点がある。

【００１７】ここで、抵抗値を大きくすれば消費電力は
少なくなるが、内部抵抗が小さくなければならない基準
電圧源の要件を満たすことができないため他の回路と連
結する場合動作速度が遅くなる。

【００１８】また、抵抗値が大きい抵抗を集積回路内で
生成する場合面積が大きくなる問題点も発生する。

【００１９】上記のような問題点を解決するためのキャ
パシタ型電圧分配回路が特開昭５８−４８５２５号公報
に開示されている。

【００２０】この特開昭５８−４８５２５号公報に開示
された容量分圧回路は、キャパシタ型電圧分配回路でプ
ロセス変動(process variation)によるキャパシタ値の
誤差に因る基準電圧の誤差を減らす方法を提案してい
る。

【００２１】図１１は上記先行特許の基本的な実施例
で、従来のキャパシタ方式の電圧分配回路を示したもの
である。

【００２２】図１１において、Ｃ１とＣ２とは同一な値
を有し、これらキャパシタ（Ｃ１）（Ｃ２）の一方のノ
ードは出力端子(Vout)に接続され、他の一方のノードは
スイッチ（Ｓ１）と（Ｓ２）とを通じて第１電圧源（Ｖ
１）と第２電圧源（Ｖ２）とに各々接続されている。

【００２３】スイッチ（Ｓ１）および（Ｓ２）は、図１
２（ａ）に図示されたクロック信号（ＣＬＫ）により連
動されて切換えられる。

【００２４】即ち、クロック信号（ＣＬＫ）が“１”で
ある期間（Ｔ１）の間にはスイッチ（Ｓ１）を第１電圧
源（Ｖ１）に、スイッチ（Ｓ２）を第２電圧源（Ｖ２）
に連結するようになる。

【００２５】この時の出力信号(Vout1)は、下記の数２
式のように表わされる。

【００２６】

【数２】 Vout１＝Ｖ２＋｛Ｃ１／（Ｃ１＋Ｃ２）｝×（Ｖ１−Ｖ２）…（２）反対に、クロック信号（ＣＬＫ）が“０”である期間
（Ｔ２）の間にはスイッチ（Ｓ１）を第２電圧源（Ｖ
２）に、スイッチ（Ｓ２）を第１電圧源（Ｖ１）に切換
えるようになる。

【００２７】この時の出力信号(Vout2)は、下記の数３
式のように表わされる。

【００２８】

【数３】 Vout２＝Ｖ２＋｛Ｃ１／（Ｃ１＋Ｃ２）｝×（Ｖ２−Ｖ１）…（３）ここで、キャパシタ（Ｃ１）と（Ｃ２）とにΔＣ０の誤
差があるとし、Ｃ１＝Ｃ０＋ΔＣ０、Ｃ２＝Ｃ０−ΔＣ
０であるとするならば、出力信号(Vout)には２ΔＶの電
圧差がリプル(ripple)成分で表われるようになる（図１
２（ｂ）に示すVout参照）。

【００２９】このリプル成分は低域通過フィルタ(low p
ass filter) で除去することができるが、通常、Voutの
次に接続される演算増幅器には積分器が含まれているの
で特別にフィルタを用いなくても出力信号(Vout)は平均
化される。

【００３０】図１２（ｂ）において、一点鎖線は平均化
された出力信号(Vout)のレベルを示す。

【００３１】

【発明が解決しようとする課題】しかし、このような先
行特許の方式は、プロセス変動(process variation)に
よるキャパシタ値の誤差に因る電圧レベルの誤差を減ら
すことができるが、スイッチのスイッチング動作による
ノイズを除去することができないという問題点がある。

【００３２】また、生成された基準電圧レベルをリセッ
トさせる機能がないので漏洩(leakage)電流により一定
でなければならない基準電圧レベルが高くなるとか低く
なるという問題点がある。

【００３３】従って、本発明の目的は、既存の抵抗方式
の代りにキャパシタ(capacitor) を利用して正確なレベ
ルの基準電圧が得られるようにしたキャパシタ型電圧分
配回路を提供することにある。

【００３４】本発明の他の目的は、基準電圧源の要件を
満たすことができないとか動作速度が遅くなるとか集積
回路の面積が大きくなる等の問題点を無くして消費電力
を減らすことができるようにしたキャパシタ型電圧分配
回路を提供することにある。

【００３５】本発明のさらに他の目的は、既存のキャパ
シタ方式とは異なり差動構造の電圧分配回路を構成して
スイッチングノイズを防止することができるようにした
キャパシタ型電圧分配回路を提供することにある。

【００３６】本発明のさらに他の目的は、漏洩(leakag
e)電流により基準電圧のレベルが変動される問題点を改
善して生成された基準電圧レベルが常に一定になるよう
にしたキャパシタ型電圧分配回路を提供することにあ
る。

【００３７】

【課題を解決するための手段】本発明は、上記課題を解
決するために、外部から提供される三つの基準電圧と、
所定の第１および第２クロック信号に従って動作し、上
記基準電圧を各キャパシタに提供する複数個のスイッチ
ング部と、上記基準電圧を所望の値で分配する複数個の
電圧分配用キャパシタを備えた電圧分配部とを備える。

【００３８】また、所定の第１および第２クロック信号
に応答して外部印加電圧信号を転換する第１および第２
のスイッチング部と、二つの電圧分配用キャパシタで構
成し、上記第１および第２のスイッチング部から提供さ
れた電圧信号をそれぞれ分配する第１および第２の電圧
分配部とを備え、第１および第２のスイッチング部の各
々は、差動構造で構成し、第１、第２、第３、第４およ
び第５のトランジスタを備え、上記第１のスイッチング
部の上記第１のトランジスタのソースは入力電圧に、上
記第１のスイッチング部の上記第２のトランジスタのソ
ースは逆位相の基準電圧に各々連結し、上記第２のスイ
ッチング部の第１トランジスタのソースは逆位相の入力
電圧に、上記第２のスイッチング部の第２トランジスタ
のソースは基準電圧に各々連結し、上記第１および第２
のスイッチング部の第３乃至第５トランジスタのソース
は全部グラウンドに連結して構成するようにしてもよ
い。

【００３９】

【作用】複数個のスイッチング部の各々は、所定の第１
および第２クロック信号に従って動作し、三つの基準電
圧を各電圧分配用キャパシタに提供する。例えば、複数
個のスイッチング部の各々は、上記第２クロック信号に
従って動作する第１および第２トランジスタと、上記第
１クロック信号に従って動作する第３、第４および第５
トランジスタと、上記第１乃至第５トランジスタのゲー
トとドレインの間に各々連結された五つの寄生キャパシ
タとを備え、そして上記第１トランジスタのソースは特
定の第３基準電圧に連結し、第２トランジスタのソース
は特定の第１基準電圧に連結し、第３乃至第５トランジ
スタのソースは特定の第２基準電圧に各々連結して構成
する。

【００４０】電圧分配部は、基準電圧を所望の値で分配
する複数個の電圧分配用キャパシタを備える。例えば、
電圧分配部は、出力電圧（Ｖｒｉ）が次の式により出力
されるように複数個の電圧分配用キャパシタが配列され
る。

【００４１】Ｖｒｉ＝（ＶＲ×Ｃｉ２＋ＶＳＳ×Ｃｉ１）／（Ｃｉ１
＋Ｃｉ２）ここで、ＶＲは第１基準電圧値で、ＶＳＳは第３基準電
圧値であり、Ｃｉ１，Ｃｉ２は電圧分配用キャパシタ値
である。

【００４２】このようにして、所定のクロック信号が変
化する場合にのみキャパシタを充電放電する電流が流れ
るので消費電流を最小化することができる。また、キャ
パシタ値の相対誤差は０．０６％であるので、抵抗を利
用する場合より高精密化を図ることができる。

【００４３】

【実施例】以下、添付された図１〜図８を参照して本発
明の実施例を詳細に説明すれば次の通りである。

【００４４】図１は、本発明のキャパシタ型電圧分配回
路の第１実施例を示した回路図である。

【００４５】図１に示すキャパシタ型電圧分配回路は、
外部から提供される三つの基準電圧（ＶＲ、ＶＭ、ＶＳ
Ｓ）を入力する入力端子３０１、３０２、３０３と、こ
の基準電圧を該当電圧分配部へ提供する同一な構造のス
イッチング部３１１〜３１３と、上記基準電圧ＶＲ、Ｖ
Ｍ、ＶＳＳを所望の値に分配する電圧分配部３７１〜３
７３とを備える。

【００４６】上記各電圧分配部は、ノード３６３，３６
４の間で互いに直列に連結された第１キャパシタ３２３
と第２キャパシタ３２４とを備えている。

【００４７】図１に図示されたキャパシタ型電圧分配回
路において、各スイッチング部３１１〜３１３は同一な
回路構成を有し、そして各電圧分配部３７１〜３７３も
同一な回路構成を有している。

【００４８】この回路の構成をスイッチング部３１２を
参照してもっと詳細に説明すれば次の通りである。

【００４９】第１トランジスタ３３１のソース(source)
は基準電源ＶＳＳを入力する入力端子３０３に連結さ
れ、ゲート(gate)は第１クロック端子３０４に連結さ
れ、ドレイン(drain)はノード３６３に連結される。

【００５０】第２トランジスタ３３２のソースは基準電
源ＶＲを入力する入力端子３０１に連結され、ゲートは
第１クロック端子３０４に連結され、ドレインはノード
３６４に連結される。

【００５１】第３トランジスタ３３３のソースは基準電
源ＶＭを入力する入力端子３０２に連結され、ゲートは
第１クロック端子３０４に連結され、ドレインはノード
３６３に連結される。

【００５２】第４トランジスタ３３４のソースは基準電
源ＶＭを入力する入力端子３０２に連結され、ゲートは
第２クロック端子３０５に連結され、ドレインは出力ノ
ード３５２に連結される。

【００５３】第５トランジスタ３３５のソースは基準電
源ＶＭを入力する入力端子３０２に連結され、ゲートは
第２クロック端子３０５に連結され、ドレインはノード
３６４に連結される。

【００５４】上記第１〜第５トランジスタ３３１〜３３
５のゲートとドレインの間には寄生キャパシタ３４１〜
３４５が各々連結されている。

【００５５】電圧分配部３７２の第１キャパシタ３２３
は出力ノード３５２とノード３６３の間に連結され、第
２キャパシタ３２４は出力ノード３５２とノード３６４
の間に連結される。

【００５６】上記のように構成された電圧分配回路の動
作を、図２に示す波形図に基づいて説明する。

【００５７】まず、時間（ｔ０〜ｔ１）区間では第２ク
ロック信号がハイ(high voltage)状態である時、第３〜
第５トランジスタ３３３〜３３５が全部導通状態とな
る。

【００５８】それで出力ノード３５２およびノード３６
３，３６４の電圧は全部基準電圧ＶＭと同一で、第１お
よび第２キャパシタ３２３，３２４は放電されている。

【００５９】つぎの時間（ｔ１−ｔ２）区間では第２ク
ロック信号がロー(low voltage) 状態に遷移する。

【００６０】この時、上記トランジスタ３３３〜３３５
は全部不通になるので各トランジスタの寄生キャパシタ
３４３〜３４５により出力ノード３５２およびノード３
６３，３６４の電圧は若干低下する。

【００６１】しかし、上記ノード３５２，３６３，３６
４の電圧の低下する程度は同一な電圧に置かれていたた
めに同一である。

【００６２】時間（ｔ２−ｔ４）区間では第１クロック
信号がハイ状態になり、第１および第２トランジスタ３
３１，３３２は導通状態になるのでノード３６４は基準
電圧ＶＲになり、ノード３６３は基準電圧ＶＳＳにな
る。

【００６３】この時、出力ノード３５２の電圧（Ｖｒ
ｉ）は、第１キャパシタ３２３の容量をCi1とし、第２
キャパシタ３２４の容量をCi2とすると、第１キャパシ
タ３２３と第２キャパシタ３２４とにより分配されて次
の数４式により表現されることができる。

【００６４】

【数４】Vri=VR×Ci2/(Ci1+Ci2)+VSS×Ci1/(Ci1+Ci2) =(VR×Ci2+VSS×Ci1)/(Ci1+Ci2)…（４）上記数４式を見ると出力電圧（Ｖｒｉ）は、第１および
第２キャパシタ３２３，３２４の容量値を適当に調節す
ると両基準電圧（ＶＲ，ＶＳＳ）の間のどんな値でも所
望の電位を得ることができる。

【００６５】即ち、上記第１実施例は抵抗でないキャパ
シタにより電圧を分配することができる回路である。

【００６６】ここで、基準電圧ＶＭは第１クロック信号
がローである時出力電圧（Ｖｒｉ）がフローティング(f
loating)状態になることを防止するためのものである。

【００６７】つぎに、第２実施例を説明する。図３は、
本発明のキャパシタ型電圧分配回路の第２実施例を示し
た回路図である。

【００６８】スイッチング回路の結合構造を除いては図
１に図示された回路構成と同一である。第１実施例の電
圧分配回路（図１に図示された）の構成部品と同一な機
能を有する構成部品は同一な参照番号により表示する。

【００６９】この回路の構成をスイッチ回路３１２ａを
参照してもっと詳細に説明すれば次の通りである。

【００７０】第１トランジスタ５３１のソースは、基準
電源ＶＳＳを入力する入力端子３０３に連結され、ゲー
トは第１クロック端子３０４に連結され、ドレインはノ
ード３６３に連結される。

【００７１】第２トランジスタ５３２のソースは基準電
源ＶＭを入力する入力端子３０２に連結され、ゲートは
第１クロック端子３０４に連結され、ドレインは出力ノ
ード３５２に連結される。

【００７２】第３トランジスタ５３３のソースは基準電
圧ＶＲを入力する入力端子３０１に連結され、ゲートは
第１クロック端子３０４に連結され、ドレインはノード
３６４に連結される。

【００７３】第４トランジスタ５３４のソースは基準電
源ＶＭを入力する入力端子３０２に連結され、ゲートは
第２クロック端子３０５に連結され、ドレインはノード
３６３に連結される。

【００７４】第５トランジスタ５３５のソースは基準電
源ＶＭを入力する入力端子３０２に連結され、ゲートは
第２クロック端子３０５に連結され、ドレインはノード
３６４に連結される。

【００７５】上記第１〜第５トランジスタ５３１〜５３
５のゲートとドレイン間には寄生キャパシタ５４１〜５
４５が各々連結されている。

【００７６】電圧分配部３７２の第１キャパシタ３２３
は出力ノード３５２とノード３６３の間に連結され、第
２キャパシタ３２４は出力ノード３５２とノード３６４
の間に連結される。

【００７７】上記のように構成された電圧分配回路の動
作を図４に示す波形図に基づいて説明する。

【００７８】まず、時間（ｔ０−ｔ１）区間では第１ク
ロック信号がハイ状態であるので第１〜第３トランジス
タ５３１〜５３３が全部導通状態となる。

【００７９】それでノード３６４は基準電圧ＶＲにな
り、出力ノード３５２は基準電圧ＶＭになり、ノード３
６３には基準電圧ＶＳＳになる。

【００８０】この時、第１キャパシタ３２３には基準電
圧ＶＭから基準電圧ＶＳＳを除いた電圧が充填されてお
り、第２キャパシタ３２４には基準電圧ＶＲから基準電
圧ＶＭを除いた電圧が充填されている。

【００８１】次の時間（ｔ１−ｔ２）区間では、第１ク
ロック信号がロー状態に変わりながら第１〜第３トラン
ジスタ５３１〜５３３は全部不通になる。

【００８２】この時、上記トランジスタ５３１〜５３３
の寄生キャパシタ５４１〜５４３により出力ノード３５
２およびノード３６３，３６４の電圧は若干低下され
る。

【００８３】時間（ｔ２−ｔ４）区間では、第２クロッ
ク信号はハイ状態になりながら第４および第５トランジ
スタ５３４，５３５が導通状態になる。

【００８４】それで第１キャパシタ３２３と第２キャパ
シタ３２４ろが並列に合わせられて、ノード３６３，３
６４の電圧は基準電圧ＶＭになり、出力ノード３５２の
電圧（Ｖｒｉ）は次の数５式により表現されることがで
きる。

【００８５】ここで、Ｖｘを第１および第２キャパシタ
３２３，３２４が合わせられた後の両端電圧と言う。

【００８６】

【数５】Ｃi1（ＶＭ−ＶＳＳ）＋Ｃi2（ＶＭ−ＶＲ）＝（Ｃi1＋Ｃi2）×Ｖｘ…（５）上記数５式においてＶｘを計算すれば次の数６に示すよ
うに表せる。

【００８７】

【数６】Ｖｘ＝[Ｃi1（ＶＭ−ＶＳＳ）＋Ｃi2（ＶＭ−ＶＲ)]／（Ｃi1＋Ｃi2）…（６）ここで、Ｖｒｉ＝ＶＭ＋Ｖｘであるので出力電圧（Ｖｒ
ｉ）は次の数７式により表現される。

【００８８】

【数７】Ｖｒｉ＝ＶＭ＋〔Ｃi1（ＶＭ−ＶＳＳ）＋Ｃi2（ＶＭ−ＶＲ）〕／（Ｃi1＋Ｃi2） …（７）上記数７式を見ると出力電圧（Ｖｒｉ）は第１および第
２キャパシタの大きさを異にすれば任意のレベルの電圧
を得ることができる。

【００８９】上記のような第１および第２実施例の回路
は、抵抗でないキャパシタを利用して任意の電圧を得る
ことができるが、スイッチ回路内の寄生キャパシタ等に
より出力電圧が若干歪む現象が発生される。

【００９０】従って、このような寄生効果を相殺させる
ことのできる回路を第３および第４実施例で説明する。

【００９１】図５は、本発明のキャパシタ型電圧分配回
路の第３実施例を示した回路図である。

【００９２】図５に示す回路は、図１に示す回路構成か
ら一つのスイッチング回路３１３と一つの電圧分配部３
７３とが抜けているということを除いては図１に示す回
路構成と同一である。

【００９３】第１実施例の電圧分配回路（図１に図示さ
れた）の構成部品と同一な機能を有する構成部品は同一
な参照番号により表示する。

【００９４】この実施例が第１の実施例と異なる点は、
二つのスイッチ回路を用いて出力電圧を差動出力電圧と
していることと、図１に示す基準電圧源ＶＳＳの代り
に、比較しようとする電圧（Ｖｉｎ）がスイッチング部
３１１ｂのトランジスタ３３１のソースに連結され、基
準電圧源ＶＲの代りに逆位相の入力電圧（−Ｖｉｎ）が
スイッチング部３１２ｂのトランジスタ３３１ａのソー
スに連結されていることと、図１に示す基準電圧源ＶＭ
の代りにグラウンド（ＧＮＤ）がスイッチング部３１１
ｂ，３１２ｂの各トランジスタ３３４，３３４ａのソー
スに連結され、図１に示す基準電圧源ＶＳＳの代りに基
準電源（−ＶＲ）と基準電源（ＶＲ）が各々スイッチン
グ部３１１ｂ，３１２ｂのトランジスタ３３２，３３２
ａのソースに連結されていることである。

【００９５】外部の電圧（Ｖｉｎ，ＧＮＤ，−ＶＲ）を
電圧分配部３７１に提供するスイッチング回路３１１ｂ
は第１および第２トランジスタ３３１，３３２のゲート
が第２クロック端子３０５に連結される。

【００９６】第１トランジスタ３３１のソースは、入力
電圧Ｖｉｎを入力する入力端子７０１に連結され、ドレ
インは第１ノード３６３に連結され、第２トランジスタ
３３２のソースは基準電源−ＶＲを入力する入力端子７
０３に連結され、ドレインは第２ノード３６４に連結さ
れる。

【００９７】第３〜第５トランジスタ３３３〜３３５の
ゲートは第１クロック端子３０４に連結され、第３〜第
５トランジスタ３３３〜３３５のソースはグラウンドＧ
ＮＤの入力端子７０２に連結される。

【００９８】第３トランジスタ３３３のドレインは第１
ノード３６３に連結され、第４トランジスタ３３４のド
レインは出力ノード３５２に連結され、第５トランジス
タ３３５のドレインは第２ノード３６４に連結される。

【００９９】第１〜第５トランジスタ３３１〜３３５の
ゲートとドレインとの間には寄生キャパシタ３４１〜３
４５が各々連結される。

【０１００】電圧分配部３７１の第１キャパシタ３２３
は、出力ノード３５２と第１ノード３６３の間に連結さ
れ、第２キャパシタ３２４は出力ノード３５２と第２ノ
ード３６４の間に連結される。また、第１キャパシタ３
２３の容量をＣ１とし、第２キャパシタ３２４の容量を
Ｃ２とし、また、電圧分配部３７２の第３キャパシタ３
２３ａの容量をＣ３とし、第４キャパシタ３２４ａの容
量をＣ４とする。

【０１０１】外部の電圧（−Ｖｉｎ，ＧＮＤ，ＶＲ）を
各キャパシタ３２３，３２４に提供するスイッチ回路３
１２ｂは上記スイッチ回路３１１ｂと同一な構成を有す
る。

【０１０２】このように、二つのスイッチ回路３１１
ｂ，３１２ｂを差動構造に構成した電圧分配回路は寄生
キャパシタによる電圧降下を相殺させることができる効
果がある。その理由は、各スイッチ回路３１１ｂ，３１
２ｂの出力電圧（Ｖｃ１，Ｖｃ２）に生じる同一の大き
さの電圧誤差を差動出力（Ｖｃ１−Ｖｃ２）に変更させ
ることにより電圧誤差を互いに相殺してその精密度を高
めることができるようになるからである。

【０１０３】図５に示す電圧分配回路の動作を図６に示
す波形図に基づいて説明する。

【０１０４】まず、時間（ｔ０−ｔ１）区間では第１ク
ロック信号がハイ状態であるときトランジスタ３３３〜
３３５，３３３ａ〜３３５ａが全部導通状態となる。

【０１０５】それでノード３５２，３５２ａ，３６３，
３６３ａ，３６４，３６４ａの電圧は全部グラウンド電
位ＧＮＤと同一で、差動出力電圧（Ｖｃ１−Ｖｃ２）も
またグラウンドである。

【０１０６】つぎの時間（ｔ１−ｔ２）区間では第１ク
ロック信号がロー状態に遷移する。

【０１０７】この時、上記トランジスタ３３３〜３３
５，３３３ａ〜３３５ａは全部不通になるので各トラン
ジスタの寄生キャパシタ３４３〜３４５，３４３ａ〜３
４５ａにより出力電圧（Ｖｃ１，Ｖｃ２）は同時に若干
低下される。

【０１０８】しかし、両側の負荷条件が同じために（ト
ランジスタの大きさが同一、同じクロック信号使用、Ｃ
１＝Ｃ３、Ｃ２＝Ｃ４）、電圧降下程度が同一であるの
で差動出力電圧（Ｖｃ１−Ｖｃ２）には変動がない。

【０１０９】時間（ｔ２−ｔ４）区間では第２クロック
信号がハイ状態になり、トランジスタ３３１，３３２，
３３１ａ，３３２ａは導通状態になる。

【０１１０】それで図１に示す場合と同様に、出力電圧
（Ｖｃ１）は入力電圧Ｖｉｎと基準電圧−ＶＲを分配し
た値で、出力電圧（Ｖｃ２）は反転された入力電圧−Ｖ
ｉｎと基準電圧ＶＲを分配した値であり、この関係を式
で表すと数８および数９に示すように表される。

【０１１１】

【数８】Ｖｃ１＝（Ｖｉｎ×Ｃ１−ＶＲ×Ｃ２）／（Ｃ１＋Ｃ２）−ΔＶ…（８）

【０１１２】

【数９】Ｖｃ２＝（ＶＲ×Ｃ４−Ｖｉｎ×Ｃ３）／（Ｃ３＋Ｃ４）−ΔＶ…（９）ここで、ΔＶは寄生キャパシタにより降下される出力電
圧の大きさである。

【０１１３】Ｃ１＝Ｃ３、Ｃ２＝Ｃ４とすると差動出力
電圧（Ｖｃ１−Ｖｃ２）は数１０に示すように表され
る。

【０１１４】

【数１０】Ｖｃ１−Ｖｃ２＝２（Ｖｉｎ×Ｃ１−ＶＲ×Ｃ２）／（Ｃ１＋Ｃ２）…（10）上記数１０式により寄生キャパシタによる効果は相殺さ
れることができるし、入力電圧（Ｖｉｎ）がＶＲ×Ｃ２
／Ｃ１より大きいか小さいかに対する正確な比較をする
ことができ、Ｃ１とＣ２との比率を適切に変更すること
により所望の基準値を調節することができる。

【０１１５】つぎに、図７を参照して第４実施例を説明
する。図７は、本発明のキャパシタ型電圧分配回路の第
４実施例を示した回路図である。

【０１１６】図７に示すキャパシタ型電圧分配回路は、
図３に示すスイッチ回路３１１ａ〜３１３ａと同様な構
造のスイッチ回路３１１ｃ，３１２ｃと電圧分配部３７
１，３７２とを備える。

【０１１７】図５に示す構成と同様に、図７に示す電圧
分配回路は差動構造を有するのでトランジスタの導通お
よび不通時に発生する寄生キャパシタによる出力電圧の
変動を最少化することができる。

【０１１８】スイッチング部３１２ｃのトランジスタ５
３１ａのソースには比較しようとする電圧Ｖｉｎを入力
する入力端子７２４に連結され、スイッチング部３１１
ｃのトランジスタ５３１のソースには逆位相の入力電圧
（−Ｖｉｎ）を入力する入力端子７２１が連結される。

【０１１９】スイッチング部３１１ｃ，３１２ｃのトラ
ンジスタ５３２，５３２ａのソースにはグラウンド（Ｇ
ＮＤ）の入力端子７２２，７２５が連結され、スイッチ
ング部３１１ｃのトランジスタ５３３のソースには基準
電圧（ＶＲ）を入力する入力端子７２３が、スイッチン
グ部３１２ｃのトランジスタ５３３ａのソースには基準
電源（−ＶＲ）を入力する入力端子７２５が各々連結さ
れる。

【０１２０】外部の電圧（−Ｖｉｎ，ＧＮＤ，ＶＲ）を
各々キャパシタ３２３，３２４に提供するスイッチ回路
３１１ｃは、第１〜第３トランジスタ５３１〜５３３の
ゲートが第１クロック端子３０４に連結される。

【０１２１】第１〜第３トランジスタ５３１〜５３３の
ソースは入力電圧−Ｖｉｎの入力端子７２１、グラウン
ドＧＮＤの入力端子７２２、基準電源ＶＲの入力端子７
２３に各々連結され、ドレインは各ノード３６３，３５
２，３６４に各々連結される。

【０１２２】第４および第５トランジスタ５３４，５３
５のゲートは第２クロック端子３０５に連結され、ソー
スはグラウンドＧＮＤの入力端子７２２に連結され、ド
レインは各ノード３６３，３６４に連結される。

【０１２３】第１〜第５トランジスタ５３１〜５３５の
ゲートとドレインの間には寄生キャパシタ５４１〜５４
５が各々連結される。

【０１２４】電圧分配部３７１の第１キャパシタ３２３
は出力ノード３５２とノード３６３の間に連結され、第
２キャパシタ３２４は出力ノード３５２とノード３６４
の間に連結される。

【０１２５】外部の電圧（Ｖｉｎ，ＧＮＤ，−ＶＲ）を
各キャパシタ３２３ａ，３２４ａに提供するスイッチ回
路３１２ｃは上記スイッチ回路３１１ｃと同一な連結構
成を有する第１〜第５トランジスタ５３１ａ〜５３５ａ
と五つの寄生キャパシタ５４１ａ〜５４５ａとを備え
る。

【０１２６】電圧分配部３７２の第３キャパシタ３２３
ａは出力ノード３５２ａとノード３６３ａの間に連結さ
れ、第４キャパシタ３２４ａは出力ノード３５２ａとノ
ード４６３ａの間に連結される。また、第１キャパシタ
３２３の容量をＣ１とし、第２キャパシタ３２４の容量
をＣ２とし、また、電圧分配部３７２の第３キャパシタ
３２３ａの容量をＣ３とし、第４キャパシタ３２４ａの
容量をＣ４とする。

【０１２７】上記のように構成された電圧分配回路の動
作を図８に示す波形図に基づいて説明する。

【０１２８】時間（ｔ０−ｔ１）区間では第１クロック
信号がハイ状態であるのでトランジスタ５３１〜５３
３，５３１ａ〜５３３ａが導通され出力電圧（Ｖｃ１，
Ｖｃ２）はグラウンド電位になる。

【０１２９】この時、第１キャパシタ３２３には−Ｖｉ
ｎが充填され、第２キャパシタ３２４にはＶＲが充填さ
れ、第３キャパシタ３２３ａにはＶｉｎが充填され、第
４キャパシタ３２４ａには−ＶＲが充填されている。

【０１３０】時間（ｔ１−ｔ２）区間では第１クロック
信号がロー状態に遷移してトランジスタ５３１〜５３
３，５３１ａ〜５３３ａが不通になるので寄生キャパシ
タ５４１〜５４３，５４１ａ〜５４３ａにより出力電圧
が若干低下される。

【０１３１】しかし、この電圧降下程度は図５に示す場
合のように出力ノード３５２とノード３５２ａとにおい
て同一でない。

【０１３２】その理由は、同一なトランジスタの出力と
一対をなすキャパシタ（Ｃ１＝Ｃ３）（Ｃ２＝Ｃ４）を
用いても、トランジスタ５３１，５３３，５３１ａ，５
３３ａに連結された電圧が全部異なるので寄生キャパシ
タによる影響も少しずつ異なるからである。

【０１３３】この誤差は各スイッチ部のトランジスタを
ＰＭＯＳとＮＭＯＳとを一対として用いることによりお
おいに減少することができる。

【０１３４】時間（ｔ２−ｔ４）区間では、第２クロッ
ク信号がハイ状態になるのでトランジスタ５３５，５３
４，５３４ａ，５３５ａが導通状態になり、出力ノード
３５２，３５２ａには各キャパシタに充填された電圧が
分配されながら出力される。

【０１３５】この出力電圧（Ｖｃ１，Ｖｃ２）は次の数
１１および数１２式で表現される。

【０１３６】

【数１１】Ｖｃ１＝（Ｖｉｎ×Ｃ１−ＶＲ×Ｃ２）／（Ｃ１＋Ｃ２）−ΔＶ１…（11）

【０１３７】

【数１２】Ｖｃ２＝（−Ｖｉｎ×Ｃ３＋ＶＲ×Ｃ４）／（Ｃ３＋Ｃ４）−ΔＶ２…（12）ここで、ΔＶ１は寄生キャパシタによるＶｃ１の電圧降
下量であり、ΔＶ２は寄生キャパシタによるＶｃ２の電
圧降下量である。

【０１３８】Ｃ１＝Ｃ３、Ｃ２＝Ｃ４とする場合、差動
出力電圧（Ｖｃ１−Ｖｃ２）は次の数１３式のように表
すことができる。

【０１３９】

【数１３】Ｖｃ１−Ｖｃ２＝２（Ｖｉｎ×Ｃ１−ＶＲ×Ｃ２）／（Ｃ１＋Ｃ２）−（ΔＶ１−ΔＶ２） …（13）上記数１３式を見ると寄生効果による電圧（ΔＶ１，Δ
Ｖ２）が互いに相殺されるので絶対誤差による影響を大
いに相殺させることができる。

【０１４０】以上説明した第１〜第４実施例による電圧
分配回路の長所は次の通りである。

【０１４１】第１に、クロックが変化する場合にのみキ
ャパシタを充電放電する電流が流れるので消費電流を最
小化することができるという効果がある。

【０１４２】すなわち、容量がＣであるキャパシタにＶ
という電圧を、ｆ１の周波数のクロック信号により続け
て充電放電すればこのキャパシタに流れる平均電流（Ｉ
ａｖと称する）は次の数１４式で表現される。

【０１４３】

【数１４】Ｉａｖ＝Ｃ×Ｖ×ｆ１ …（14）上記数１４式を見るとＣ，Ｖ，ｆ１を最適化することに
より消費電流を減少することができる。

【０１４４】第２に、抵抗よりはキャパシタの方がマッ
チングさせ易い。通常、キャパシタ値の相対誤差は０．
０６％で１０ビット程度のマッチング精密度を得ること
ができる。

【０１４５】従って、所定のクロック信号によりトラン
ジスタが導通されるようにして、基準電圧を一つ以上の
キャパシタにより分配して所定の電圧を得ることにより
低電力化、高精密化を図ることが可能である。

【０１４６】

【発明の効果】本発明によれば、既存の抵抗方式の代り
にキャパシタ(capacitor)を利用して正確なレベルの基
準電圧を得ることができる。

【０１４７】また、基準電圧源の要件を満たすことがで
きないとか動作速度が遅くなるとか集積回路の面積が大
きくなる等の問題点を無くして消費電力を減らすことが
できる。

【０１４８】さらに、既存のキャパシタ方式とは異なり
差動構造の電圧分配回路を構成してスイッチングノイズ
を防止することができる。

【０１４９】また、漏洩(leakage)電流により基準電圧
のレベルが変動される問題点を改善し、生成された基準
電圧レベルを一定にすることができる。

【図面の簡単な説明】

【図１】本発明のキャパシタ型電圧分配回路の第１実施
例を示した回路図。

【図２】本発明の図１に示す構成における動作波形図。

【図３】本発明のキャパシタ型電圧分配回路の第２実施
例を示した回路図。

【図４】本発明の図３に示す構成における動作波形図。

【図５】本発明のキャパシタ型電圧分配回路の第３実施
例を示した回路図。

【図６】本発明の図５に示す構成における動作波形図。

【図７】本発明のキャパシタ型電圧分配回路の第４実施
例を示した回路図。

【図８】本発明の図７に示す構成における動作波形図。

【図９】一般的なフラッシュ方式のアナログ／ディジタ
ル変換器の構成図。

【図１０】従来の抵抗方式の電圧分配回路図。

【図１１】従来のキャパシタ方式の電圧分配回路図。

【図１２】従来の図１１に示す構成の各部入出力波形
図。

【符号の説明】

１００…基準電圧発生器、１０１…比較器、１０２…エ
ンコーダ、３１１〜３１３・５１１〜５１３・７０８・
７０９・９０８・９０９…スイッチ回路、３７１・３７
２・３７３…電圧分配部。

───────────────────────────────────────────────────── フロントページの続き (72)発明者崔海旭大韓民国大田直轄市儒城区道龍洞住公アパート３−204 (72)発明者バンスップソンアメリカ合衆国、イリノイ州 61801、シャンペイン、リバーノルドライブ 4003

Claims

【特許請求の範囲】

【請求項１】外部から提供される三つの基準電圧と、所定の第１および第２クロック信号に従って動作し、上
記基準電圧を各電圧分配用キャパシタに提供する複数個
のスイッチング部と、上記基準電圧を所望の値で分配する複数個の電圧分配用
キャパシタを備えた電圧分配部とを備えることを特徴と
するキャパシタ型電圧分配回路。
【請求項２】請求項１において、上記複数個のスイッチング部の各々は、上記第２クロッ
ク信号に従って動作する第１および第２トランジスタ
と、上記第１クロック信号に従って動作する第３、第４およ
び第５トランジスタと、上記第１乃至第５トランジスタのゲートとドレインの間
に各々連結された五つの寄生キャパシタとを備え、そして上記第１トランジスタのソースは特定の第３基準
電圧に連結し、第２トランジスタのソースは特定の第１基準電圧に連結
し、第３乃至第５トランジスタのソースは特定の第２基準電
圧に各々連結して構成するようにしたことを特徴とする
キャパシタ型電圧分配回路。
【請求項３】請求項１において、上記電圧分配部は、出力電圧（Ｖｒｉ）が次の式により
出力されるように上記複数個の電圧分配用キャパシタが
配列されたことを特徴とするキャパシタ型電圧分配回
路。Ｖｒｉ＝（ＶＲ×Ｃｉ２＋ＶＳＳ×Ｃｉ１）／（Ｃｉ１
＋Ｃｉ２）ここで、ＶＲは第１基準電圧値で、ＶＳＳは第３基準電
圧値であり、Ｃｉ１，Ｃｉ２は電圧分配用キャパシタ値
である。
【請求項４】所定の第１および第２クロック信号に応答
して外部印加電圧信号を転換する第１および第２のスイ
ッチング部と、二つの電圧分配用キャパシタで構成し、上記第１および
第２のスイッチング部から提供された電圧信号をそれぞ
れ分配する第１および第２の電圧分配部とを備え、第１および第２のスイッチング部の各々は、差動構造で
構成し、第１、第２、第３、第４および第５のトランジ
スタを備え、上記第１のスイッチング部の上記第１のトランジスタの
ソースは入力電圧に、上記第１のスイッチング部の上記
第２のトランジスタのソースは逆位相の基準電圧に各々
連結し、上記第２のスイッチング部の第１トランジスタのソース
は逆位相の入力電圧に、上記第２のスイッチング部の第
２トランジスタのソースは基準電圧に各々連結し、上記第１および第２のスイッチング部の第３乃至第５ト
ランジスタのソースは全部グラウンドに連結して構成す
るようにしたことを特徴とするキャパシタ型電圧分配回
路。
【請求項５】請求項４において、上記複数個のスイッチ
ング部の各々は、上記第１乃至第５トランジスタのゲー
トとドレインの間に各々連結された五つの寄生キャパシ
タをさらに備え、上記第１および第２の電圧分配部の出力電圧（Ｖｃ１，
Ｖｃ２）および差動出力電圧（Ｖｃ１−Ｖｃ２）は、上
記二つの電圧分配用キャパシタが同一な値を有する場
合、次の式により表現されるようにしたことを特徴とす
るキャパシタ型電圧分配回路。Ｖｃ１＝（Ｖｉｎ×Ｃ１−ＶＲ×Ｃ２）／（Ｃ１＋Ｃ２）−ΔＶＶｃ２＝（ＶＲ×Ｃ４−Ｖｉｎ×Ｃ３）／（Ｃ３＋Ｃ４）−ΔＶＶｃ１−Ｖｃ２＝２（Ｖｉｎ×Ｃ１−ＶＲ×Ｃ２）／（Ｃ１＋Ｃ２）ここで、Ｖｉｎは入力電圧で、ＶＲは基準電圧で、Ｃ
１，Ｃ２は第１のスイッチング部に連結された電圧分配
用キャパシタ値で、Ｃ３，Ｃ４は第２スイッチング部に
連結された電圧分配用キャパシタ値であり、ΔＶは寄生
キャパシタにより降下される出力電圧の大きさである。
【請求項６】請求項２において、上記電圧分配部の出力電圧（Ｖｒｉ）は次の式により表
現されるようにしたことを特徴とするキャパシタ型電圧
分配回路。Ｖｒｉ＝ＶＭ＋［Ｃｉ１（ＶＭ−ＶＳＳ）＋Ｃｉ２（ＶＭ−ＶＲ）］／（Ｃｉ１＋Ｃｉ２）ここで、ＶＲは第１基準電圧で、ＶＭは第２基準電圧
で、ＶＳＳは第３基準電圧で、Ｃｉ１，Ｃｉ２は電圧分
配用キャパシタ値である。
【請求項７】請求項４において、上記複数個のスイッチ
ング部の各々は、上記第１乃至第５トランジスタのゲー
トとドレインの間に各々連結された五つの寄生キャパシ
タをさらに備え、上記第１および第２の電圧分配部の出力電圧（Ｖｃ１，
Ｖｃ２）および差動出力電圧（Ｖｃ１−Ｖｃ２）は、二
つの電圧分配用キャパシタが同一な値を有する場合、次
の式により表現されるようにしたことを特徴とするキャ
パシタ型電圧分配回路。Ｖｃ１＝（Ｖｉｎ×Ｃ１−ＶＲ×Ｃ２）／（Ｃ１＋Ｃ２）−ΔＶ１Ｖｃ２＝（−Ｖｉｎ×Ｃ３＋ＶＲ×Ｃ４）／（Ｃ３＋Ｃ４）−ΔＶ２Ｖｃ１−Ｖｃ２＝２（Ｖｉｎ×Ｃ１−ＶＲ×Ｃ２）／（Ｃ１＋Ｃ２）−（ΔＶ１−ΔＶ２）ここで、Ｖｉｎは入力電圧で、ＶＲは基準電圧で、Ｃ
１，Ｃ２は第１のスイッチング部に連結された電圧分配
用キャパシタ値で、Ｃ３，Ｃ４は第２のスイッチング部
に連結された電圧分配用キャパシタ値で、ΔＶ１は寄生
キャパシタによるＶｃ１の電圧降下量であり、ΔＶ２は
寄生キャパシタによるＶｃ２の電圧降下量である。