JPS63283226A - 階段電圧波形及び一組のｄｃ基準電圧を発生させる装置並びに方法 - Google Patents
階段電圧波形及び一組のｄｃ基準電圧を発生させる装置並びに方法Info
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- JPS63283226A JPS63283226A JP62285140A JP28514087A JPS63283226A JP S63283226 A JPS63283226 A JP S63283226A JP 62285140 A JP62285140 A JP 62285140A JP 28514087 A JP28514087 A JP 28514087A JP S63283226 A JPS63283226 A JP S63283226A
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K4/00—Generating pulses having essentially a finite slope or stepped portions
- H03K4/02—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform
- H03K4/023—Generating pulses having essentially a finite slope or stepped portions having stepped portions, e.g. staircase waveform by repetitive charge or discharge of a capacitor, analogue generators
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
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- H03M1/36—Analogue value compared with reference values simultaneously only, i.e. parallel type
- H03M1/361—Analogue value compared with reference values simultaneously only, i.e. parallel type having a separate comparator and reference value for each quantisation level, i.e. full flash converter type
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- Power Engineering (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は電子システムに関し、より具体的には電子シス
テムにおいて使用する一組の正確な基準電圧（ｒｅｆｅ
ｒｅｎｃｅ ｖｏｌｔａｇｅｓ）を発生させる方法及
び回路構成（ｃｉｒｃｕｉｔｒｙ）に関する。
テムにおいて使用する一組の正確な基準電圧（ｒｅｆｅ
ｒｅｎｃｅ ｖｏｌｔａｇｅｓ）を発生させる方法及
び回路構成（ｃｉｒｃｕｉｔｒｙ）に関する。
電子システムにおいては、一組の正確な基準電圧を利用
するのが望ましいことは屡々ある。この様な電子システ
ムの１つにフラッシュＡ／Ｄ変換器がある。従来のフラ
ッシュＡ／Ｄ変換器の場合、未知のアナログ入力電圧と
比較するために２ｎ″の正確な基準電圧が必要とされ、
ここでｎは変換器のデジタルビット数である。必要な基
準電圧を発生させる回路として、従来のものは２′＋１
の抵抗器が２つの有効基準電圧（その基準電圧の一方は
接地されていても良い）の間で直列に接続されている。
するのが望ましいことは屡々ある。この様な電子システ
ムの１つにフラッシュＡ／Ｄ変換器がある。従来のフラ
ッシュＡ／Ｄ変換器の場合、未知のアナログ入力電圧と
比較するために２ｎ″の正確な基準電圧が必要とされ、
ここでｎは変換器のデジタルビット数である。必要な基
準電圧を発生させる回路として、従来のものは２′＋１
の抵抗器が２つの有効基準電圧（その基準電圧の一方は
接地されていても良い）の間で直列に接続されている。
抵抗器を直列に繋ぐことによって、２つの有効（ａｖａ
ｉｌａｂｌｅ）基準電圧の差は、２′の追加の基準電圧
に分割される。６ビツトのＡ／Ｄフラッシュ変換器の場
合、例えば６５個の抵抗器をアース（ｇｒｏｕｎｄ）と
有効基準電圧＋３．０ｖとの間で直列に接続し、アース
と＋３．０■との間に６４の追加の基準電圧を送るよう
にしている。Ａ／Ｄ変換処理の精度の点からは、これ等
追加の基準電圧における増分差は出来るだけ正確である
ことが重要である。
ｉｌａｂｌｅ）基準電圧の差は、２′の追加の基準電圧
に分割される。６ビツトのＡ／Ｄフラッシュ変換器の場
合、例えば６５個の抵抗器をアース（ｇｒｏｕｎｄ）と
有効基準電圧＋３．０ｖとの間で直列に接続し、アース
と＋３．０■との間に６４の追加の基準電圧を送るよう
にしている。Ａ／Ｄ変換処理の精度の点からは、これ等
追加の基準電圧における増分差は出来るだけ正確である
ことが重要である。
コスト、サイズの要請を満足させ、信頼度を高めるため
に、フラッシュＡ／Ｄ変換器のような電子回路は、モノ
リシック集積回路の処理技術を用いて作ることが一般的
には有利である。しかしながら、現在のモノリシック集
積回路の製造技術では、分解ｆｆｇ （ｒｅｓｏｌｕｔ
ｉｏｎ）が９ビツトよりも大きなフラッシュＡ／Ｄ変換
器を提供するのに、十分精度の高い抵抗比率を備えた一
連の抵抗器を作ることは不可能である。
に、フラッシュＡ／Ｄ変換器のような電子回路は、モノ
リシック集積回路の処理技術を用いて作ることが一般的
には有利である。しかしながら、現在のモノリシック集
積回路の製造技術では、分解ｆｆｇ （ｒｅｓｏｌｕｔ
ｉｏｎ）が９ビツトよりも大きなフラッシュＡ／Ｄ変換
器を提供するのに、十分精度の高い抵抗比率を備えた一
連の抵抗器を作ることは不可能である。
上記したように、電子システム、特にモノリシック集積
回路の中にフラッシュＡ／Ｄ変換器を設置（インプリメ
ンテーション）するのに使用される、非常に精度の高い
一組のＤＣ基準電圧を発生させる方法及び回路構成に対
する必要性が存在している。
回路の中にフラッシュＡ／Ｄ変換器を設置（インプリメ
ンテーション）するのに使用される、非常に精度の高い
一組のＤＣ基準電圧を発生させる方法及び回路構成に対
する必要性が存在している。
本発明は、電子システムにおいて使用する非常に精度の
高い一組のＤＣ基準電圧を発生させる方法及びサーキッ
トリーを明らかにするものである。
高い一組のＤＣ基準電圧を発生させる方法及びサーキッ
トリーを明らかにするものである。
当該方法及び回路は、ＣＭＯＳモノリシック集積回路の
中に設けられるフラッシュＡ／Ｄ変換器に用いるのに特
に適している。この用途の場合、従来では、変換器回路
に必要とされる多数の基準電圧を発生させるため、抵抗
器を一連に長く直列に接続しているが、これに代えて本
発明を用いることが出来る。そして、本発明の方法及び
回路によって発生する電圧は、従来の抵抗器接続によっ
て発生する電圧よりも精度が高いという点において有利
であり、分解能がより大きなフラッシュＡ／Ｄ変換器モ
ノリシック集積回路の中に組み合せて作ることが出来る
。
中に設けられるフラッシュＡ／Ｄ変換器に用いるのに特
に適している。この用途の場合、従来では、変換器回路
に必要とされる多数の基準電圧を発生させるため、抵抗
器を一連に長く直列に接続しているが、これに代えて本
発明を用いることが出来る。そして、本発明の方法及び
回路によって発生する電圧は、従来の抵抗器接続によっ
て発生する電圧よりも精度が高いという点において有利
であり、分解能がより大きなフラッシュＡ／Ｄ変換器モ
ノリシック集積回路の中に組み合せて作ることが出来る
。
本発明の１つの特徴として、一組のＤＣ基準電圧を発生
させる回路はスイッチ手段を含んでおり、該スイッチ手
段は第１キャパシター（ｃａｐａｃｉｔｏｒ）を有効基
準電圧に達するまで電荷を加え、次に該キャパシターを
差動増幅器の反転入力の仮想アースノード（ｖｉｔｒｕ
ａｌ ｇｒｏｕｎｄ ｎｏｄｅ）まで電荷を放出させる
ために用いられる。差動増幅器には比較的大きなフィー
ドバックキャパシターがその出力からその反転入力に接
続されている。差動増幅器の出力と差動増幅器の反転入
力との間にもスイッチが接続されている。第１キャパシ
ターの電荷の供給と放出を繰り返すと、差動増幅器の出
力には階段状の電圧波形が発生する０段と段の間の電圧
増加は全ての段階において略同じである０階段波形が所
定の段数に達すると、差動増幅器の出力から差動増幅器
の反転入力に接続されているスイッチが瞬間的に閉るか
ら、差動増幅器の出力電圧をリセットして最も低い電圧
にし、階段波形形成の次なるサイクルが開始する。複数
の単位利得サンプルアンドホールド回路の入力は差動増
幅器の出力に繋がれる。サンプルアンドホールド回路の
各々は、異なる電圧段階の階段電圧波形をサンプリング
するため、異なったサンプリングクロック信号をコント
ロ′−ル及びタイミング回路（ｃｏｎｔｒｏｌ ｔｉ糟
ｉｎｇ ｃｉｒｃｕｉｔｒｙ）から受ける。このように
、サンプルアンドホールド回路の出力は一組の正確なり
Ｃ基準電圧を供給する。
させる回路はスイッチ手段を含んでおり、該スイッチ手
段は第１キャパシター（ｃａｐａｃｉｔｏｒ）を有効基
準電圧に達するまで電荷を加え、次に該キャパシターを
差動増幅器の反転入力の仮想アースノード（ｖｉｔｒｕ
ａｌ ｇｒｏｕｎｄ ｎｏｄｅ）まで電荷を放出させる
ために用いられる。差動増幅器には比較的大きなフィー
ドバックキャパシターがその出力からその反転入力に接
続されている。差動増幅器の出力と差動増幅器の反転入
力との間にもスイッチが接続されている。第１キャパシ
ターの電荷の供給と放出を繰り返すと、差動増幅器の出
力には階段状の電圧波形が発生する０段と段の間の電圧
増加は全ての段階において略同じである０階段波形が所
定の段数に達すると、差動増幅器の出力から差動増幅器
の反転入力に接続されているスイッチが瞬間的に閉るか
ら、差動増幅器の出力電圧をリセットして最も低い電圧
にし、階段波形形成の次なるサイクルが開始する。複数
の単位利得サンプルアンドホールド回路の入力は差動増
幅器の出力に繋がれる。サンプルアンドホールド回路の
各々は、異なる電圧段階の階段電圧波形をサンプリング
するため、異なったサンプリングクロック信号をコント
ロ′−ル及びタイミング回路（ｃｏｎｔｒｏｌ ｔｉ糟
ｉｎｇ ｃｉｒｃｕｉｔｒｙ）から受ける。このように
、サンプルアンドホールド回路の出力は一組の正確なり
Ｃ基準電圧を供給する。
本発明のもう１つの特徴は、均等に間隔をあけて一組の
ＤＣ基準電圧を発生させる以外の目的で、階段状の電圧
波形を電子システムに用いることが出来る点にある。こ
の様な別の目的に対しては、前述のサンプルアンドホー
ルド回路は必要ではない。
ＤＣ基準電圧を発生させる以外の目的で、階段状の電圧
波形を電子システムに用いることが出来る点にある。こ
の様な別の目的に対しては、前述のサンプルアンドホー
ルド回路は必要ではない。
本発明の前述した特徴、利点その他については添付の図
面に基づ〈実施例に関する以下の詳細な説明によって理
解は一層高められるであろう。
面に基づ〈実施例に関する以下の詳細な説明によって理
解は一層高められるであろう。
従来の６ビツトのフラッシュＡ／Ｄ変換器を第１図に示
している。６５個の抵抗器、Ｒ１乃至Ｒ６５が、基準電
圧ＶＨと基準電圧ＶＬとの間で直列に接続されている。
している。６５個の抵抗器、Ｒ１乃至Ｒ６５が、基準電
圧ＶＨと基準電圧ＶＬとの間で直列に接続されている。
抵抗器Ｒ２乃至Ｒ６４は各々が同じ抵抗値となるように
作られ、抵抗器Ｒ１とＲ６５は他の抵抗器の抵抗値の１
／２どなるように作られる。
作られ、抵抗器Ｒ１とＲ６５は他の抵抗器の抵抗値の１
／２どなるように作られる。
単一極性の動作の場合、ＶＬ端子は接地され、ＶＨ端子
が十ａ、ＯＶの基準電圧に接続される。（二極性の動作
の場合、ＶＬ端子は−１，５■の基準電圧に接続され、
一方、ＶＨ端子は＋１．５ｖの基準電圧に接続される。
が十ａ、ＯＶの基準電圧に接続される。（二極性の動作
の場合、ＶＬ端子は−１，５■の基準電圧に接続され、
一方、ＶＨ端子は＋１．５ｖの基準電圧に接続される。
）
単極性の動作の場合、■１乃至Ｖ６４で示される抵抗器
の接続ノードから一組の基準電圧が送られる。基準電圧
の範囲は、０ボルトを僅かに越えＶＨより僅かに少ない
値の範囲である。基準電圧ノード■１乃至Ｖ６４の各々
は、６４個が一組になった電圧コンパレータＣＯＭＰＩ
乃至ＣＯＭＰ６４の中の１つの非反転入力に接続される
。未知のアナログ入力電圧を受ける入力端子ＶＩＮは電
圧コンパレータＣＯＭＰＩ乃至ＣＯＭＰ６４の各々の反
転入力に接続される。未知のアナログ入力電圧はノード
■１乃至Ｖ６４で発生する基準電圧と同時に比較される
。電圧コンパレータＣＯＭＰ１乃至ＣＯＭＰ６４の出力
は、各々が、対応するクロックド（ｃｌｏｃｋｅｄ）ラ
ッチＬＡＴＣＨＩ乃至ＬＡＴＣＨ６４に接続される。ラ
ッチＬＡＴＣＨＩ乃至ＬＡＴＣＨ６４の出力によって、
入力端子■ＩＮに加えられる未知のアナログ電圧が６４
ビツトのデジタル表示される。この６４ビツトのデジタ
ル表示はクロックドエンコーダ（１０）に送られ、該エ
ンコーダによってデジタル表示は出力ＤＯ乃至Ｄ５の６
ビツトの２進数コードにエンコードされる。
の接続ノードから一組の基準電圧が送られる。基準電圧
の範囲は、０ボルトを僅かに越えＶＨより僅かに少ない
値の範囲である。基準電圧ノード■１乃至Ｖ６４の各々
は、６４個が一組になった電圧コンパレータＣＯＭＰＩ
乃至ＣＯＭＰ６４の中の１つの非反転入力に接続される
。未知のアナログ入力電圧を受ける入力端子ＶＩＮは電
圧コンパレータＣＯＭＰＩ乃至ＣＯＭＰ６４の各々の反
転入力に接続される。未知のアナログ入力電圧はノード
■１乃至Ｖ６４で発生する基準電圧と同時に比較される
。電圧コンパレータＣＯＭＰ１乃至ＣＯＭＰ６４の出力
は、各々が、対応するクロックド（ｃｌｏｃｋｅｄ）ラ
ッチＬＡＴＣＨＩ乃至ＬＡＴＣＨ６４に接続される。ラ
ッチＬＡＴＣＨＩ乃至ＬＡＴＣＨ６４の出力によって、
入力端子■ＩＮに加えられる未知のアナログ電圧が６４
ビツトのデジタル表示される。この６４ビツトのデジタ
ル表示はクロックドエンコーダ（１０）に送られ、該エ
ンコーダによってデジタル表示は出力ＤＯ乃至Ｄ５の６
ビツトの２進数コードにエンコードされる。
上記したように、第１図の回路は未知のアナログ入力電
圧をクロックサイクル毎に６ビツトの２進数コードに変
換する。変換精度はノード■１乃至Ｖ６４で発生する基
準電圧の精度に依存する。
圧をクロックサイクル毎に６ビツトの２進数コードに変
換する。変換精度はノード■１乃至Ｖ６４で発生する基
準電圧の精度に依存する。
フラッシュＡ／Ｄ変換器の分解能（ｒｅｓｏｌｕｔｉｏ
ｎ）を８ビツトまで高めるには２５６の正確な基準電圧
を発生させる必要があり、分解能を１０ビツトまで高め
るには１０２４の正確な基準電圧を発生させる必要があ
る。
ｎ）を８ビツトまで高めるには２５６の正確な基準電圧
を発生させる必要があり、分解能を１０ビツトまで高め
るには１０２４の正確な基準電圧を発生させる必要があ
る。
正確な基準電圧を発生させるための本発明に係る回路を
第２図に示している。第２図の基準電圧回路の全体を符
号（１２）で示している。
第２図に示している。第２図の基準電圧回路の全体を符
号（１２）で示している。
第１キャパシターＣＩは一方の端子が二極スイッチ（１
４）の共通端子に接続される。第１キャパシターＣＩの
他方の端子は二極スイッチ（１６）の共通端子に接続さ
れる。望ましい実施例において、第１キャパシターＣＩ
はキャパシタンスが公称０．５９Ｆとなるように作られ
るが、その他の値のキャパシタンスを用いることが出来
るのは勿論である。
４）の共通端子に接続される。第１キャパシターＣＩの
他方の端子は二極スイッチ（１６）の共通端子に接続さ
れる。望ましい実施例において、第１キャパシターＣＩ
はキャパシタンスが公称０．５９Ｆとなるように作られ
るが、その他の値のキャパシタンスを用いることが出来
るのは勿論である。
スイッチ（１４）の一方の極は第１基準電圧ＶＲＥＦに
接続され、スイッチ（１４）の他方の極は第２図にアー
ス（ｇｒｏｕｎｄ）として示されるアース基準電圧に接
続される。
接続され、スイッチ（１４）の他方の極は第２図にアー
ス（ｇｒｏｕｎｄ）として示されるアース基準電圧に接
続される。
第２図のアース接続は、他の基準電圧、例えば−１，５
Ｖの基準電圧への接続に代えることも出来る０図示の実
施例では、第２基準電圧はアースとして示されており、
ＶＲＥＦの代表的な値は＋３．ＯＶである。
Ｖの基準電圧への接続に代えることも出来る０図示の実
施例では、第２基準電圧はアースとして示されており、
ＶＲＥＦの代表的な値は＋３．ＯＶである。
スイッチ（１６）の一方の極はノードク１８）に接続さ
れ、スイッチ（１６）の他方の極はアースに接続される
。スイッチ＜１４） （１６）は一対の非オーバラツプ
のクロック信号Ｐ１、Ｐ２に応答して作動する。これ等
の信号は、コントロール及びタイミング回路り３０）に
よって送られ、クロック信号Ｐ１がハイ（「ハイ」は例
えば＋５．０ｖの論理１を意味する）のとき、ＶＲＥＦ
まで電荷が加えられるようにしている。或は又、クロッ
ク信号Ｐ１がロー（−Ｓ、ＯＶに近い論理Ｏ）で、かつ
クロック信号Ｐ２がハイのとき、第１キャパシターＣＩ
がアースとノード（１８）の間で接続される。
れ、スイッチ（１６）の他方の極はアースに接続される
。スイッチ＜１４） （１６）は一対の非オーバラツプ
のクロック信号Ｐ１、Ｐ２に応答して作動する。これ等
の信号は、コントロール及びタイミング回路り３０）に
よって送られ、クロック信号Ｐ１がハイ（「ハイ」は例
えば＋５．０ｖの論理１を意味する）のとき、ＶＲＥＦ
まで電荷が加えられるようにしている。或は又、クロッ
ク信号Ｐ１がロー（−Ｓ、ＯＶに近い論理Ｏ）で、かつ
クロック信号Ｐ２がハイのとき、第１キャパシターＣＩ
がアースとノード（１８）の間で接続される。
ＣＭＯＳモノリシック集積回路の中に組み合せて作るの
に適したスイッチ（１４） （１６）の設置例を第２図
に示している。スイッチ（１６）は、Ｎチャネルトラン
ジスター（２０） （２２）を備え、スイッチ（１４）
は、エンハンスメントモードのＮチャネルトランジスタ
ー（２４）、エンハンスメントモードのＰチャネルトラ
ンジスター（２６）及びＣＭＯＳインバータ（２８）を
備えている。基準電圧回路（１２）の中に含まれるその
他スイッチの各々は、ＣＭＯ３集積回路の中で同じよう
にして適当に組み合わせて製造することが出来る。
に適したスイッチ（１４） （１６）の設置例を第２図
に示している。スイッチ（１６）は、Ｎチャネルトラン
ジスター（２０） （２２）を備え、スイッチ（１４）
は、エンハンスメントモードのＮチャネルトランジスタ
ー（２４）、エンハンスメントモードのＰチャネルトラ
ンジスター（２６）及びＣＭＯＳインバータ（２８）を
備えている。基準電圧回路（１２）の中に含まれるその
他スイッチの各々は、ＣＭＯ３集積回路の中で同じよう
にして適当に組み合わせて製造することが出来る。
差動増幅器（３２）の反転入力はノード（１８）に接続
され、差動増幅器（３２）の出力はノード（３４）に接
続される。
され、差動増幅器（３２）の出力はノード（３４）に接
続される。
第２キャパシターＣＦはノード（３４）と（１８）の間
で接続される。第２キャパシター〇Ｆは、キャパシター
（３６）が可変の容量性要素（３８）と並列に繋がれて
いる。図示の実施例では、キャパシター（３６）はキャ
パシタンスが公称的３１ｐＦとなるように作られ、可変
の容量性要素（３８）は最大的２ｐＦまで可変となるよ
うに作られている。従って、第２キャパシター〇Ｆは約
３１ｐＦから３３ｐＦまで調節可能である。
で接続される。第２キャパシター〇Ｆは、キャパシター
（３６）が可変の容量性要素（３８）と並列に繋がれて
いる。図示の実施例では、キャパシター（３６）はキャ
パシタンスが公称的３１ｐＦとなるように作られ、可変
の容量性要素（３８）は最大的２ｐＦまで可変となるよ
うに作られている。従って、第２キャパシター〇Ｆは約
３１ｐＦから３３ｐＦまで調節可能である。
更に又、ノード（３４）と（１８）の間にスイッチ（４
０〉が接続され、リセット信号Ｒ３Ｔの論ｆｌｌに応答
、してインピーダンスは低くなる。リセット信号Ｒ３Ｔ
はコントロール及びタイミング回路（３０）から送られ
る。
０〉が接続され、リセット信号Ｒ３Ｔの論ｆｌｌに応答
、してインピーダンスは低くなる。リセット信号Ｒ３Ｔ
はコントロール及びタイミング回路（３０）から送られ
る。
オフセット電圧回路（４２）が供給する出力は、ＶＯＦ
ＦＳＥＴとして示されるノードに接続される。
ＦＳＥＴとして示されるノードに接続される。
オフセット電圧回路（４２）の実施例については、第４
図に関連して以下に説明する。オフセット電圧回路（４
２）はコントロール及びタイミング回路（３０）によっ
てコントロールされており、調節可能なバイアス電圧を
差動増幅器（３２）の非反転入力に供給する。
図に関連して以下に説明する。オフセット電圧回路（４
２）はコントロール及びタイミング回路（３０）によっ
てコントロールされており、調節可能なバイアス電圧を
差動増幅器（３２）の非反転入力に供給する。
望ましい実施例では、ノード（３４）はＳ／Ｈ１乃至Ｓ
／ Ｈ６４で示される６４個の従来の単位利得サンプ
ルアンドホールド回路の入力の各々に接続される。サン
プルアンドホールド回路Ｓ／Ｈ１乃至Ｓ ／ Ｈ６４に
は、信号ＳＭＰＬＩ乃至ＳＭＰＬ６４が繋がっており、
各信号によって、対応するサンプルアンドホールド回路
はノード（３４）の電圧をサンプリングする。信号ＳＭ
ＰＬＩ乃至ＳＭＰＬ６４はコントロール及びタイミング
回路（３０）によって発生する。サンプルアンドホール
ド回路Ｓ／）１１乃至Ｓ／Ｈ６４の各々は対応する出力
を供給し、これ等の出力はＶｌ’乃至■６４′として示
されている。
／ Ｈ６４で示される６４個の従来の単位利得サンプ
ルアンドホールド回路の入力の各々に接続される。サン
プルアンドホールド回路Ｓ／Ｈ１乃至Ｓ ／ Ｈ６４に
は、信号ＳＭＰＬＩ乃至ＳＭＰＬ６４が繋がっており、
各信号によって、対応するサンプルアンドホールド回路
はノード（３４）の電圧をサンプリングする。信号ＳＭ
ＰＬＩ乃至ＳＭＰＬ６４はコントロール及びタイミング
回路（３０）によって発生する。サンプルアンドホール
ド回路Ｓ／）１１乃至Ｓ／Ｈ６４の各々は対応する出力
を供給し、これ等の出力はＶｌ’乃至■６４′として示
されている。
Ｓ／ＨＬ及びＳ ／ ＨＩＩとして示される、別の２つ
の従来の単位利得サンプルアンドホールド回路は同じよ
うに入力がノード（３４）に撃力（れて０る。サンプル
アンドホールド回路Ｓ／ＨＬ及びＳ／ＨＨは・コントロ
ール及びタイミング回路（３０）力）らサンプリング信
号ＣＭＰＬ及びＣＭＰＨを夫々受ζする。
の従来の単位利得サンプルアンドホールド回路は同じよ
うに入力がノード（３４）に撃力（れて０る。サンプル
アンドホールド回路Ｓ／ＨＬ及びＳ／ＨＨは・コントロ
ール及びタイミング回路（３０）力）らサンプリング信
号ＣＭＰＬ及びＣＭＰＨを夫々受ζする。
サンプルアンドホールド回路３／ＨＬの出力ζよ電圧コ
ンパレータ（４４）の反転入力に繋がれ、該コンパレー
タの非反転入力はアースに接続される。電圧コンパレー
タ（４４）の出力は信号０ＦＦＲＥＳＬＴを供給し、該
信号はコントロール及びタイミング回路（３０）への入
力として繋がれている。
ンパレータ（４４）の反転入力に繋がれ、該コンパレー
タの非反転入力はアースに接続される。電圧コンパレー
タ（４４）の出力は信号０ＦＦＲＥＳＬＴを供給し、該
信号はコントロール及びタイミング回路（３０）への入
力として繋がれている。
サンプルアンドホールド回路Ｓ／ＨＨの出力は電圧コン
パレータ（４６）の反転入力に接続され、該コンパレー
タの低反転入力は第１基準電圧ＶＲＥＦに接続される。
パレータ（４６）の反転入力に接続され、該コンパレー
タの低反転入力は第１基準電圧ＶＲＥＦに接続される。
電圧コンパレータ（４６）の出力は信号ＧＡＩＮＲＥＳ
ＬＴを送り、該信号は同じようにコントロール及びタイ
ミング回路（３０）への入力として繋がれる。
ＬＴを送り、該信号は同じようにコントロール及びタイ
ミング回路（３０）への入力として繋がれる。
基準電圧回路（１２）の動作を、第３図のタイミングダ
イヤグラムに基づいて説明する。
イヤグラムに基づいて説明する。
第３図に示すように、リセット信号Ｒ３Ｔは動作サイク
ルの開始時に瞬間的にハイとなり、スイッチ（４０）に
よって差動増幅器（３２）の反転入力と出力との間のオ
ンビーダンスは瞬間的にローとなる。
ルの開始時に瞬間的にハイとなり、スイッチ（４０）に
よって差動増幅器（３２）の反転入力と出力との間のオ
ンビーダンスは瞬間的にローとなる。
オフセット電圧回路（４２）は差動増幅器（３２）の非
反転入力に０ボルトを送ると仮定し、容量結合及びオフ
セット電圧効果を無視すると、ノード（３４）はＯボル
トに移る９次に、スイッチ（４０）がハイのインピーダ
ンス状態になると、サンプリング信号ＳＭＰＬＩによっ
てサンプルアンドホールド回路Ｓ／Ｈ１はノード（３４
）に於ける電圧をサンプリングし、その電圧を出力Ｖｌ
’に送る。（これは実施例の条件の場合Ｏボルトとなる
。〉更に又、第３図に於いてｔｌで示される第１の時間
の間は、クロック信号Ｐ１はハイに維持され、第１キャ
パシターＣＩは第１基準電圧ＶＲＥＦまで電荷が加えら
れる。その結果、クロック信号Ｐ１はローとなり、ある
時間遅延してからクロック信号Ｐ２はハイとなり、スイ
ッチ（１４） （１６）によって、第１キャパシターＣ
Ｉはアースと差動増幅器（３２）の反転入力との間で接
続される。
反転入力に０ボルトを送ると仮定し、容量結合及びオフ
セット電圧効果を無視すると、ノード（３４）はＯボル
トに移る９次に、スイッチ（４０）がハイのインピーダ
ンス状態になると、サンプリング信号ＳＭＰＬＩによっ
てサンプルアンドホールド回路Ｓ／Ｈ１はノード（３４
）に於ける電圧をサンプリングし、その電圧を出力Ｖｌ
’に送る。（これは実施例の条件の場合Ｏボルトとなる
。〉更に又、第３図に於いてｔｌで示される第１の時間
の間は、クロック信号Ｐ１はハイに維持され、第１キャ
パシターＣＩは第１基準電圧ＶＲＥＦまで電荷が加えら
れる。その結果、クロック信号Ｐ１はローとなり、ある
時間遅延してからクロック信号Ｐ２はハイとなり、スイ
ッチ（１４） （１６）によって、第１キャパシターＣ
Ｉはアースと差動増幅器（３２）の反転入力との間で接
続される。
差動増幅器（３２）は、増幅器がその反転入力で仮想の
アース（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ）を維持するよ
うになっている方式のものである。従って、第１キャパ
シターＣＩを差動増幅器（３２）の反転入力に接続する
ことによって、キャパシターＣＩの電荷は放出され、そ
の電荷量は第１キャパシターＣＩのキャパシタンスに第
１基準電圧ＶＲＥＦの値を掛けたものに等しい、しかし
乍ら、差動増幅器（３２）の反転入力は真のアースでは
なく仮想アースにすぎないから、第２キャパシターＣＦ
には量は等しいが向きは反対の電荷が加えられることに
なる。キャパシターの電荷はキャパシタンスに該キャパ
シター間の電圧を掛けたものに等しいという基本原理に
基づくと、差動増幅器（３２）の出力電圧の変化は第１
基準電圧ＶＲＥＦに、第２キャパシターＣＦのキャパシ
タンスに対する第１キャパシターのキャパシタンスの比
を掛けたものに等しくなる０図示の望ましい実施例の場
合、このキャパシタンス比は１／６４になるように作ら
れている。従って、ノード（３４）の電圧は第１基準電
圧ＶＲＥＦの１／６４に等しい量だけ増加することにな
る。電圧の増加は第３図おいてアースよりも上の第１段
階として示しており、第３図では時間幅ｔ２として示し
ている。
アース（ｖｉｒｔｕａｌ ｇｒｏｕｎｄ）を維持するよ
うになっている方式のものである。従って、第１キャパ
シターＣＩを差動増幅器（３２）の反転入力に接続する
ことによって、キャパシターＣＩの電荷は放出され、そ
の電荷量は第１キャパシターＣＩのキャパシタンスに第
１基準電圧ＶＲＥＦの値を掛けたものに等しい、しかし
乍ら、差動増幅器（３２）の反転入力は真のアースでは
なく仮想アースにすぎないから、第２キャパシターＣＦ
には量は等しいが向きは反対の電荷が加えられることに
なる。キャパシターの電荷はキャパシタンスに該キャパ
シター間の電圧を掛けたものに等しいという基本原理に
基づくと、差動増幅器（３２）の出力電圧の変化は第１
基準電圧ＶＲＥＦに、第２キャパシターＣＦのキャパシ
タンスに対する第１キャパシターのキャパシタンスの比
を掛けたものに等しくなる０図示の望ましい実施例の場
合、このキャパシタンス比は１／６４になるように作ら
れている。従って、ノード（３４）の電圧は第１基準電
圧ＶＲＥＦの１／６４に等しい量だけ増加することにな
る。電圧の増加は第３図おいてアースよりも上の第１段
階として示しており、第３図では時間幅ｔ２として示し
ている。
望ましい実施例では、時間ｔ２は約３マイクロ秒である
０時間幅ｔ２の間、サンプリング信号ＳＭＰＬ２によっ
てサンプルアンドホールド回路Ｓ／Ｈ２はノード（３４
）の電圧をサンプリングする。その時、出力Ｖ２’は、
第１基準電圧ＶＲＥＦの１／６４の値のＤＣ電圧となる
。
０時間幅ｔ２の間、サンプリング信号ＳＭＰＬ２によっ
てサンプルアンドホールド回路Ｓ／Ｈ２はノード（３４
）の電圧をサンプリングする。その時、出力Ｖ２’は、
第１基準電圧ＶＲＥＦの１／６４の値のＤＣ電圧となる
。
クロック信号Ｐ２がローとなった後で、まだ時間ｔ２の
間にあるときは、クロック信号Ｐ１によって再びスイッ
チ（１４） （１６）が切り替わり、たった今電荷を放
出した第１キャパシターＣＩは再び第１基準電圧ＶＲＥ
Ｆまで電荷が加えられる０時間幅ｔ３の開始時、先のも
のと同じようにして、第１キャパシターＣＩの電荷は第
２キャパシターＣＦに移され、ノード（３４）の電圧は
第１基準電圧ＶＲＥＦの更に１／６４だけ再び増加する
。このプロセスは最も低い電圧の上にｎ段形成されるま
で縁り返される。図示の実施例の場合、ｎは６４である
。
間にあるときは、クロック信号Ｐ１によって再びスイッ
チ（１４） （１６）が切り替わり、たった今電荷を放
出した第１キャパシターＣＩは再び第１基準電圧ＶＲＥ
Ｆまで電荷が加えられる０時間幅ｔ３の開始時、先のも
のと同じようにして、第１キャパシターＣＩの電荷は第
２キャパシターＣＦに移され、ノード（３４）の電圧は
第１基準電圧ＶＲＥＦの更に１／６４だけ再び増加する
。このプロセスは最も低い電圧の上にｎ段形成されるま
で縁り返される。図示の実施例の場合、ｎは６４である
。
リセット信号ＲＳＴはｎ＋１の時間幅の終わりにハイと
なり、スイッチ（４０）を切り替えて第２キャパシター
ＣＦ間のインピーダンスをローにする。
なり、スイッチ（４０）を切り替えて第２キャパシター
ＣＦ間のインピーダンスをローにする。
このようにして第２キャパシターＣＦは電荷が放出され
、ノード（３４）は０ボルトに移行する０階段状の電圧
波形を発生させるプロセスは次のサイクルでも繰り返さ
れる。
、ノード（３４）は０ボルトに移行する０階段状の電圧
波形を発生させるプロセスは次のサイクルでも繰り返さ
れる。
上記の説明から理解されるように、出力Ｖｌ’乃至Ｖ６
４′は一組のＤＣ基準電圧として用いることが出来、こ
こで任意の基準電圧とその隣りの電圧との差は、基準電
圧がどの場合も殆んど同じである。
４′は一組のＤＣ基準電圧として用いることが出来、こ
こで任意の基準電圧とその隣りの電圧との差は、基準電
圧がどの場合も殆んど同じである。
第３図に示すように階段波形の各段階に於ける持続時間
は、全て同じとする必要はない、しかし乍ら、クロック
信号ＰＩ、クロック信号Ｐ２、リセット信号Ｒ３Ｔの相
対的なタイミングは、必要に応じて各時間幅が同じとな
るように調節出来ることは明白であろう。
は、全て同じとする必要はない、しかし乍ら、クロック
信号ＰＩ、クロック信号Ｐ２、リセット信号Ｒ３Ｔの相
対的なタイミングは、必要に応じて各時間幅が同じとな
るように調節出来ることは明白であろう。
ある用途の場合、階段電圧波形の最も高い段と第２基準
電圧との間の全体的な差は、第１基準電圧ＶＲＥＦの大
きさと略正確に等しくすることは有利である。その全体
の電圧差を調べる手順について次に説明する。先ず、反
復法（ｉｔｅｒａｔｉｖｅ ｐｒ。
電圧との間の全体的な差は、第１基準電圧ＶＲＥＦの大
きさと略正確に等しくすることは有利である。その全体
の電圧差を調べる手順について次に説明する。先ず、反
復法（ｉｔｅｒａｔｉｖｅ ｐｒ。
ｅｅｄｕｒｅ）を用いて差動増幅器（３２）のオフセッ
ト電圧がゼロに近くなるように調節する。その反復法を
スタートさせるため、スイッチ（４０）は瞬間的にイン
ピーダンスがローの状態となるようにする。
ト電圧がゼロに近くなるように調節する。その反復法を
スタートさせるため、スイッチ（４０）は瞬間的にイン
ピーダンスがローの状態となるようにする。
スイッチ（４０）がハイのインピーダンス状態の時、オ
フセット電圧回路（４２）は次にノードＶＯＦＦＳＥＴ
にＤＣバイアスを送る。これは、ノード（３４）に於け
る任意の正のオフセットを、アースよりも僅か負の電圧
に調節するのに十分な大きさの負のものである。ノード
（３４）は次にサンプルアンドホールド回路Ｓ／ＨＬに
よってサンプリングされ、サンプリングされた電圧は電
圧コンパレータによってアースと比較される。電圧コン
パレータ（４４）は従来のオフセットを減じた高精度コ
ンパレータである。電圧コンパレータ（４４）の反転入
力がアースよりも負であるとき、信号０ＦＦＲＥＳＬＴ
はハイとなり、コントロール及びタイミング回路（３２
）を通じて、オフセット電圧回路（４２）によってノー
ドＶＯＦＦＳＥＴにおけるバイアス電圧は繰り返し大き
くなる。ノード（３４）がＯボルト（例えば、プラスマ
イナス１／４ＬＳＢの許容誤差バンドの範囲内）に接近
すると、電圧コンパレータ（４４）によって信号０ＦＦ
ＲＥＳＬＴはローにする０次にコントロール及びタイミ
ング回路（３０）によってオフセット電圧回路（３２）
はＶＯＦＦＳＥＴの電圧を維持するように作用する。Ｖ
ＯＦＦＳＥＴの電圧は所定のオフセットバイアス電圧を
供給する。
フセット電圧回路（４２）は次にノードＶＯＦＦＳＥＴ
にＤＣバイアスを送る。これは、ノード（３４）に於け
る任意の正のオフセットを、アースよりも僅か負の電圧
に調節するのに十分な大きさの負のものである。ノード
（３４）は次にサンプルアンドホールド回路Ｓ／ＨＬに
よってサンプリングされ、サンプリングされた電圧は電
圧コンパレータによってアースと比較される。電圧コン
パレータ（４４）は従来のオフセットを減じた高精度コ
ンパレータである。電圧コンパレータ（４４）の反転入
力がアースよりも負であるとき、信号０ＦＦＲＥＳＬＴ
はハイとなり、コントロール及びタイミング回路（３２
）を通じて、オフセット電圧回路（４２）によってノー
ドＶＯＦＦＳＥＴにおけるバイアス電圧は繰り返し大き
くなる。ノード（３４）がＯボルト（例えば、プラスマ
イナス１／４ＬＳＢの許容誤差バンドの範囲内）に接近
すると、電圧コンパレータ（４４）によって信号０ＦＦ
ＲＥＳＬＴはローにする０次にコントロール及びタイミ
ング回路（３０）によってオフセット電圧回路（３２）
はＶＯＦＦＳＥＴの電圧を維持するように作用する。Ｖ
ＯＦＦＳＥＴの電圧は所定のオフセットバイアス電圧を
供給する。
オフセットが調節された後、ノード（３４）の階段波形
は前述と同じようにして発生する。トップ段階の電圧が
サンプルアンドホールド回路Ｓ／ＨＨによってサンプリ
ングされ、サンプリングされた電圧は電圧コンパレータ
（４６）によってＶＲＥＦと比較される。もしノード（
３４）の電圧は第１基準電圧ＶＲＥＦよりも小さい場合
、信号ＧＡ Ｉ ＮＲＥＳＬＴはハイとなる。逆に、ノ
ード（３４）の電圧が第１基準電圧ＶＲＥＦよりも大き
い場合、信号ＧＡＩＮＲＥＳＬＴはローとなる。コント
ロール及びタイミング回路（３０）によって、第２キャ
パシターＣＦのキャパシタンスが繰り返し調節され、こ
の調節は信号ＧＡＩＮＲＥＳＬＴが最大の一精度を得ら
れたことを示すまで行なわれる。
は前述と同じようにして発生する。トップ段階の電圧が
サンプルアンドホールド回路Ｓ／ＨＨによってサンプリ
ングされ、サンプリングされた電圧は電圧コンパレータ
（４６）によってＶＲＥＦと比較される。もしノード（
３４）の電圧は第１基準電圧ＶＲＥＦよりも小さい場合
、信号ＧＡ Ｉ ＮＲＥＳＬＴはハイとなる。逆に、ノ
ード（３４）の電圧が第１基準電圧ＶＲＥＦよりも大き
い場合、信号ＧＡＩＮＲＥＳＬＴはローとなる。コント
ロール及びタイミング回路（３０）によって、第２キャ
パシターＣＦのキャパシタンスが繰り返し調節され、こ
の調節は信号ＧＡＩＮＲＥＳＬＴが最大の一精度を得ら
れたことを示すまで行なわれる。
アプリケーションがフラッシュＡ／Ｄ変換器の場合、第
２基準電圧（この場合はアース）のときに最も低い電圧
段階とならないようにするのが一般的に望ましい、！そ
の代わりＤＣ基準電圧のセット全体を、約１／２Ｌ Ｓ
Ｂに等しい大きさ分だけ上向きにシフトさせることが
望ましい、この場合、ノードＶＯＦＦＳＥＴのバイアス
電圧は約１／２ＬＳＢ大きくする。（差動増幅器の非反
転入力に関するゲインは約１＋ＣＩ／ＣＦであり、例示
の実施例の場合的１＋１／６４である。）或は又、ＤＣ
基準電圧のセット全体を約１／２Ｌ Ｓ Ｂ下向きにシ
フトすることが望ましい場合もある。この場合、ノード
ＶＯＦＦＳＥＴの電圧は約１／２Ｌ Ｓ Ｂ小さくする
。しかし乍ら、ＶＯＦＦＳＥＴのバイアス電圧が変化し
た場合、第２キャパシター〇Ｆの値を再調節することに
より、段と段の間の電圧差を再調節することが必要とな
るかもしれない。
２基準電圧（この場合はアース）のときに最も低い電圧
段階とならないようにするのが一般的に望ましい、！そ
の代わりＤＣ基準電圧のセット全体を、約１／２Ｌ Ｓ
Ｂに等しい大きさ分だけ上向きにシフトさせることが
望ましい、この場合、ノードＶＯＦＦＳＥＴのバイアス
電圧は約１／２ＬＳＢ大きくする。（差動増幅器の非反
転入力に関するゲインは約１＋ＣＩ／ＣＦであり、例示
の実施例の場合的１＋１／６４である。）或は又、ＤＣ
基準電圧のセット全体を約１／２Ｌ Ｓ Ｂ下向きにシ
フトすることが望ましい場合もある。この場合、ノード
ＶＯＦＦＳＥＴの電圧は約１／２Ｌ Ｓ Ｂ小さくする
。しかし乍ら、ＶＯＦＦＳＥＴのバイアス電圧が変化し
た場合、第２キャパシター〇Ｆの値を再調節することに
より、段と段の間の電圧差を再調節することが必要とな
るかもしれない。
オフセット電圧回路（４２）の実施例の詳細を第４図に
示している。オフセット電圧回路（４２）はキャパシタ
ーＣＦＢを含んでおり、該キャパシターはノードＶＯＦ
ＦＳＥＴとアースとの間で接続され、スイッチ（４８）
はキャパシターＣＦＢと並列に接続される。基準電圧回
路（１２）の同相（ｃｏｍｓｏｎ）モードのりジェクシ
ョン特性を最適なものとするため、キャパシターＣＦＢ
はキャパシター（３６）のキャパシタンスと略等しくな
るようにしている。
示している。オフセット電圧回路（４２）はキャパシタ
ーＣＦＢを含んでおり、該キャパシターはノードＶＯＦ
ＦＳＥＴとアースとの間で接続され、スイッチ（４８）
はキャパシターＣＦＢと並列に接続される。基準電圧回
路（１２）の同相（ｃｏｍｓｏｎ）モードのりジェクシ
ョン特性を最適なものとするため、キャパシターＣＦＢ
はキャパシター（３６）のキャパシタンスと略等しくな
るようにしている。
キャパシター列（５０）も又、ノードＶＯＦＦＳＥＴに
接続される。キャパシター列（５０）はキャパシター（
５２＾） （５２Ｂ） （５２Ｃ）及び（５２Ｄ）から
なるキャパシターの第１のセットを含んでいる。望まし
い実施例では、これ等キャパシターのキャパシタンスは
、夫々順番に約０．８９ｐＦ、約０．４８ｐＦ、約０．
２５ｐＦ、及び約０．１４ｐＦである。スイッチ（５４
＾）乃至（５４Ｄ）はキャパシター（５２Ｄ）乃至（５
２Ｄ）の各々の一方の端子がアース又は第１基準電圧Ｖ
ＲＥＦのどちらか一方に選択的に繋がるように作用する
。キャパシター列（５０）は更にキャパシター（５６）
を含んでおり、該キャパシター（５６）は、ノードＶＯ
ＦＦＳＥＴと１５個のキャパシター（５８）乃至（７２
）の第２のセットとの間にて直列に接続される。キャパ
シター（５６）のキャパシタンスは約０．１７ｐＦであ
る。キャパシター（５８）乃至（）２）のキャパシタン
スの値は、約０．１４ｐＦから４．３４ｐＦの範囲内で
ある。キャパシター（５８）乃至（７２）の各キャパシ
ターの端子はノード（）４）に接続される。キャパシタ
ー（５８）乃至（７２）の各キャパシターの他方の端子
は１５個のスイッチ（７６）乃至（９０〉を通じて、ア
ース又は第１基準電圧ＶＲＥＦのどちらか一方に選択的
に接続される。
接続される。キャパシター列（５０）はキャパシター（
５２＾） （５２Ｂ） （５２Ｃ）及び（５２Ｄ）から
なるキャパシターの第１のセットを含んでいる。望まし
い実施例では、これ等キャパシターのキャパシタンスは
、夫々順番に約０．８９ｐＦ、約０．４８ｐＦ、約０．
２５ｐＦ、及び約０．１４ｐＦである。スイッチ（５４
＾）乃至（５４Ｄ）はキャパシター（５２Ｄ）乃至（５
２Ｄ）の各々の一方の端子がアース又は第１基準電圧Ｖ
ＲＥＦのどちらか一方に選択的に繋がるように作用する
。キャパシター列（５０）は更にキャパシター（５６）
を含んでおり、該キャパシター（５６）は、ノードＶＯ
ＦＦＳＥＴと１５個のキャパシター（５８）乃至（７２
）の第２のセットとの間にて直列に接続される。キャパ
シター（５６）のキャパシタンスは約０．１７ｐＦであ
る。キャパシター（５８）乃至（）２）のキャパシタン
スの値は、約０．１４ｐＦから４．３４ｐＦの範囲内で
ある。キャパシター（５８）乃至（７２）の各キャパシ
ターの端子はノード（）４）に接続される。キャパシタ
ー（５８）乃至（７２）の各キャパシターの他方の端子
は１５個のスイッチ（７６）乃至（９０〉を通じて、ア
ース又は第１基準電圧ＶＲＥＦのどちらか一方に選択的
に接続される。
スイッチ（９２）はノード（）４）とアースの間に接続
され、リセット信号Ｒ３Ｔによってコントロールされる
。オフセット電圧回路（４２）の中に含まれるスイッチ
は、各々がコントロール及びタイミング回路（３０）に
よってコントロールされる。
され、リセット信号Ｒ３Ｔによってコントロールされる
。オフセット電圧回路（４２）の中に含まれるスイッチ
は、各々がコントロール及びタイミング回路（３０）に
よってコントロールされる。
第４図に示すスイッチ（５４Ａ）乃至（５４Ｄ）及び（
）６）乃至（９０）について言えば、オフセット電圧回
路（４２）の中に含まれるキャパシターは、第１基準電
圧ＶＲＥＦまで電荷を加えられるキャパシター（５２＾
）を除いて、全てのキャパシターは、リセット信号Ｒ３
Ｔがハイになるとアース又はグラウンドレベルまで電荷
が放出される。差動増幅器（３２〉の任意な正の電圧を
オフセットするのに十分な量によってノードＶＯＦＦＳ
ＥＲの電圧を初めは負にするため、スイッチ（５４＾）
によって、第１基準電圧ＶＲＥＦからアースへの切替え
が行なわれる。
）６）乃至（９０）について言えば、オフセット電圧回
路（４２）の中に含まれるキャパシターは、第１基準電
圧ＶＲＥＦまで電荷を加えられるキャパシター（５２＾
）を除いて、全てのキャパシターは、リセット信号Ｒ３
Ｔがハイになるとアース又はグラウンドレベルまで電荷
が放出される。差動増幅器（３２〉の任意な正の電圧を
オフセットするのに十分な量によってノードＶＯＦＦＳ
ＥＲの電圧を初めは負にするため、スイッチ（５４＾）
によって、第１基準電圧ＶＲＥＦからアースへの切替え
が行なわれる。
インピーダンスの状態がハイのときスイッチ（４８）に
よって、キャパシター（５２＾）はＶＲＥＦからアース
に切り替えられて負の電圧となり、ノード■０ＦＦＳＥ
Ｔに接続される０次に、ＶＯＦＦＳＥＴの電圧はキャパ
シター（５４Ｂ）乃至（５４Ｄ）をアースから第１基準
電圧ＶＲＥＦに選択的に切り替えることにより、その負
の値から増大させていくことが出来る。この電圧調整は
電圧を微増させながら行なえるようにするのが望ましい
、切り替えられたキャパシタンスが小さくなればなる程
ＶＯＦＦＳＥＴの電圧に対する影響は小さくなる。しか
し乍ら、モノリシック集積回路の中でキャパシターを小
さくするには実用的な限界がある。この困難を緩和する
ため、キャパシター（５８）乃至（７２）は支障がなけ
ればより大きく作るのが望ましく、これ等キャパシター
の切り替えを行なうとＶＯＦＦＳＥＴに及ぼす影響は、
直接によりはむしろ、キャパシター（５６）を通じてノ
ードＶＯＦＦＳＥＴに接続することにより、減衰する。
よって、キャパシター（５２＾）はＶＲＥＦからアース
に切り替えられて負の電圧となり、ノード■０ＦＦＳＥ
Ｔに接続される０次に、ＶＯＦＦＳＥＴの電圧はキャパ
シター（５４Ｂ）乃至（５４Ｄ）をアースから第１基準
電圧ＶＲＥＦに選択的に切り替えることにより、その負
の値から増大させていくことが出来る。この電圧調整は
電圧を微増させながら行なえるようにするのが望ましい
、切り替えられたキャパシタンスが小さくなればなる程
ＶＯＦＦＳＥＴの電圧に対する影響は小さくなる。しか
し乍ら、モノリシック集積回路の中でキャパシターを小
さくするには実用的な限界がある。この困難を緩和する
ため、キャパシター（５８）乃至（７２）は支障がなけ
ればより大きく作るのが望ましく、これ等キャパシター
の切り替えを行なうとＶＯＦＦＳＥＴに及ぼす影響は、
直接によりはむしろ、キャパシター（５６）を通じてノ
ードＶＯＦＦＳＥＴに接続することにより、減衰する。
第２図の基準電圧回路に於て、可変の容量性要素（３８
）はキャパシター列（５０）と同じように構成される。
）はキャパシター列（５０）と同じように構成される。
しかし乍ら、コントロール及びタイミング回路から送ら
れる異なったコントロール信号を利用して、キャパシタ
ーの切り替え可能な端子をアース又はノード（３４）の
何れか一方に選択的に接続する。更に、可変の容量性要
素（３８）はＤＣバイアス電圧を調節するのに利用され
ないが、その代わり第２キャパシターＣＦのキャパシタ
ンス、即ち段と段の間の電位差を調節するのに利用され
ることは理解されるべきである。
れる異なったコントロール信号を利用して、キャパシタ
ーの切り替え可能な端子をアース又はノード（３４）の
何れか一方に選択的に接続する。更に、可変の容量性要
素（３８）はＤＣバイアス電圧を調節するのに利用され
ないが、その代わり第２キャパシターＣＦのキャパシタ
ンス、即ち段と段の間の電位差を調節するのに利用され
ることは理解されるべきである。
ＭＯＳモノリシック集積回路において、このようにノー
ドＶＯＦＦＳＥＴに生じたバイアス電圧は、キャパシタ
ーＣＦＢの電荷がＰＮ接合の漏れ電流によって、キャパ
シターＣＦＢの電荷が漏出するにつれて衰えていく、従
って、時々ノード■０ＦＦＳＥＴのバイアス電圧をリフ
レッシュさせることが必要となる。オフセットバイアス
電圧を比較的速くリフレッシュする方法を次に説明する
。
ドＶＯＦＦＳＥＴに生じたバイアス電圧は、キャパシタ
ーＣＦＢの電荷がＰＮ接合の漏れ電流によって、キャパ
シターＣＦＢの電荷が漏出するにつれて衰えていく、従
って、時々ノード■０ＦＦＳＥＴのバイアス電圧をリフ
レッシュさせることが必要となる。オフセットバイアス
電圧を比較的速くリフレッシュする方法を次に説明する
。
較正（ｃａｌｉｂｒａｔｉｏｎ）及びオフセット調節を
前述したように完全に行なってから、コントロール及び
タイミング回路（３０）の中に含まれるメモリーはスイ
ッチ（５４＾）乃至（５４Ｄ）及びスイッチ（７６）乃
至（９０）の各々が最終的にどのように接続されたかに
ついての情報をデジタルで記憶する。ＶＯＦＦＳＥＴの
電圧をリフレッシュしたい場合（これは、階段波形サイ
クル毎に１回の周期で行なうことが出来る）、リセット
信号Ｒ８Ｔは瞬間的にパルス化されてハイとなり、一方
スイッチ（５４＾）乃至（５４Ｄ）及びスイッチ（７６
）乃至（９０）は各々がその未較正の初期位置に復帰し
、これによってこれ等キャパシターの各々に同じ初期電
荷が蓄えられる。リセット信号Ｒ３Ｔがローになったの
ち、コントロール及びタイミング回路（３０）はそのデ
ジタルメモリーを用いてオフセット電圧回路（４２）の
全てのキャパシターを、較正された状態に再接続する。
前述したように完全に行なってから、コントロール及び
タイミング回路（３０）の中に含まれるメモリーはスイ
ッチ（５４＾）乃至（５４Ｄ）及びスイッチ（７６）乃
至（９０）の各々が最終的にどのように接続されたかに
ついての情報をデジタルで記憶する。ＶＯＦＦＳＥＴの
電圧をリフレッシュしたい場合（これは、階段波形サイ
クル毎に１回の周期で行なうことが出来る）、リセット
信号Ｒ８Ｔは瞬間的にパルス化されてハイとなり、一方
スイッチ（５４＾）乃至（５４Ｄ）及びスイッチ（７６
）乃至（９０）は各々がその未較正の初期位置に復帰し
、これによってこれ等キャパシターの各々に同じ初期電
荷が蓄えられる。リセット信号Ｒ３Ｔがローになったの
ち、コントロール及びタイミング回路（３０）はそのデ
ジタルメモリーを用いてオフセット電圧回路（４２）の
全てのキャパシターを、較正された状態に再接続する。
本発明の望まし“い実施例について説明した。当該分野
の専門家であれば、本発明の精神及び範囲から逸脱する
ことなく、記載した方法及び回路において種々の変形を
なすことが出来ることは明白であろう。例えば、多くの
用途において、差動増幅器（３２）の非反転入力にバイ
アス電圧を加えて、その入力を直接アースに（又はもし
アースとは異なっている場合は第２基準電圧に）単に接
続するだけで十分である０階段波形の段数を変えること
、サンプルアンドホールド回路の数を変えることは本発
明が用いられる電子システムの具体的な必要性に応じて
行なうことは出来るのは勿論である。
の専門家であれば、本発明の精神及び範囲から逸脱する
ことなく、記載した方法及び回路において種々の変形を
なすことが出来ることは明白であろう。例えば、多くの
用途において、差動増幅器（３２）の非反転入力にバイ
アス電圧を加えて、その入力を直接アースに（又はもし
アースとは異なっている場合は第２基準電圧に）単に接
続するだけで十分である０階段波形の段数を変えること
、サンプルアンドホールド回路の数を変えることは本発
明が用いられる電子システムの具体的な必要性に応じて
行なうことは出来るのは勿論である。
第１図は従来のフラッシュＡ／Ｄ変換器を示す電子回路
図、第２図は本発明に基づいて基準電圧を発生させるた
めの電子回路図、第３図は第２図の基準電圧回路の動作
に対応するタイミングダイアダラム、及び第４図は第２
図の基準電圧回路の中に含まれるオフセット調節回路の
実施例の詳細を示す電子回路図である。 （１２）・・・基準電圧回路 （１４） （１６）・・・二極スイッチ（３０）・・・
コントロール及びタイミング回路（４２）・・・オフセ
ット電圧回路 （５０）・・・キャパシター列 Ｌ ＦＩＧ、 １
図、第２図は本発明に基づいて基準電圧を発生させるた
めの電子回路図、第３図は第２図の基準電圧回路の動作
に対応するタイミングダイアダラム、及び第４図は第２
図の基準電圧回路の中に含まれるオフセット調節回路の
実施例の詳細を示す電子回路図である。 （１２）・・・基準電圧回路 （１４） （１６）・・・二極スイッチ（３０）・・・
コントロール及びタイミング回路（４２）・・・オフセ
ット電圧回路 （５０）・・・キャパシター列 Ｌ ＦＩＧ、 １
Claims (8)
- （１）信号出力端子に階段電圧波形を発生させる装置で
あって、 ａ、第１キャパシターと、 ｂ、出力が信号出力端子に接続された差動増幅器と、 ｃ、装置の動作をコントロールするためのコントロール
及びタイミング回路と、 ｄ、コントロール及びタイミング回路の出力に応答して
、第１キャパシターの一方の端子を第１基準電圧と第２
基準電圧との間で切り換えるための手段と、 ｅ、コントロール及びタイミング回路の出力に応答して
、第１キャパシターの他方の端子を差動増幅器の反転入
力と第２基準電圧との間にて切り換えるための手段と、 ｆ、差動増幅器の非反転入力をバイアスする手段と、 ｇ、差動増幅器の反転入力と出力との間に接続され、キ
ャパシタンス値が調節可能な第２キャパシターと、 ｈ、第２キャパシターと並列に接続され、コントロール
及びタイミング回路の出力に応答して差動増幅器の反転
入力と出力との間を選択的にローインピーダンスとする
スイッチ手段、とから構成され、階段電圧波形を信号出
力端子に送ることが出来るようにしていることを特徴と
する階段電圧波形を発生させる装置。 - （２）一組のＤＣ基準電圧を発生させるための装置であ
って、 ａ、第１キャパシターと、 ｂ、差動増幅器と、 ｃ、装置の動作をコントロールするためのコントロール
及びタイミング回路と、 ｄ、コントロール及びタイミング回路の出力に応答して
、第１基準電圧と第２基準電圧との間で第１キャパシタ
ーの一方の端子を切り換えるための手段と、 ｅ、コントロール及びタイミング回路の出力に応答して
、差動増幅器の反転入力と第２基準電圧との間で第１キ
ャパシターの他方の端子を切り換える手段と、 ｆ、差動増幅器の非反転入力をバイアスする手段と、 ｇ、差動増幅器の反転入力と出力との間で接続され、キ
ャパシタンス値が調節可能な第２キャパシターと、 ｈ、第２キャパシターと並列に接続され、コントロール
及びタイミング回路の出力に応答して差動増幅器の反転
入力と出力との間にローインピーダンスを選択的に送る
スイッチ手段と、 ｉ、各々の入力が差動増幅器の出力に接続され、コント
ロール及びタイミング回路の出力に応答して、差動増幅
器の出力における階段信号を連続的にサンプリングする
ためのサンプルアンドホールド回路、とから構成され、 一組の基準電圧が複数のサンプルアンドホールド回路の
出力に送られるようにしていることを特徴とする一組の
ＤＣ基準電圧を発生させる装置。 - （３）差動増幅器の非反転入力をバイアスする手段は非
反転入力とアースとの間で接続されている特許請求の範
囲第１項に記載の装置。 - （４）差動増幅器の非反転入力をバイアスする手段は非
反転入力とアースとの間で接続されている特許請求の範
囲第２項に記載の装置。 - （５）差動増幅器の非反転入力をバイアスする手段は、 ａ、差動増幅器の非反転入力と第２基準電圧との間に接
続された第３キャパシターと、 ｂ、コントロール及びタイミング回路の出力に応答して
第３キャパシターの端子間にローインピーダンスを選択
的に供給するためのスイッチ手段と、 ｃ、複数のキャパシターから構成され、該複数のキャパ
シターの各々は一方の端子が差動増幅器の非反転入力に
接続された可変の容量性要素と、 ｄ、コントロール及びタイミング回路の出力に応答して
、各キャパシターの他方の端子を第１基準電圧又は第２
基準電圧のどちらかに選択的に接続するためのスイッチ
手段、 から構成される特許請求の範囲第１項に記載の装置。 - （６）差動増幅器の非反転入力をバイアスする手段は、 ａ、差動増幅器の非反転入力と第２基準電圧との間に接
続された第３キャパシターと、 ｂ、コントロール及びタイミング回路の出力に応答して
、第３キャパシターの端子間にローインピーダンスを選
択的に送るためのスイッチ手段と、 ｃ、複数のキャパシターから構成され、各キャパシター
は一端が差動増幅器の反転入力に接続されている可変の
容量性要素と、 ｄ、コントロール及びタイミング回路の出力に応答して
、各キャパシターの他方の端子を第１基準電圧又は第２
基準電圧の何れかに選択的に接続するためのスイッチ手
段、 から構成される特許請求の範囲第２項に記載の装置。 - （７）最も低い電圧波形の上にｎ段階の階段電圧波形を
発生させるための方法であって、 ａ、第２キャパシターに蓄積された電荷を全て放出させ
るのに十分な時間の間、第２キャパシターの端子にロー
インピーダンスを加え、ｂ、ローインピーダンスを第２
キャパシターから取り除き、 ｃ、第１キャパシターを第１電圧まで電荷を加え、第１
キャパシターのキャパシタンスに対する第２キャパシタ
ーのキャパシタンスの比率は少なくともｎと同じ大きさ
となるようにし、 ｄ、第１キャパシターの電荷の殆んど全てを第２キャパ
シターに移し、 ｅ、前記の工程ｃとｄを同じ電荷極性に更にｎ−１回繰
り返す、 工程から構成され、階段電圧波形は第２キャパシターの
端子に送られるようにすることを特徴とする階段電圧波
形を発生させる方法。 - （８）一組のＤＣ基準電圧を発生させるための方法であ
って、 ａ、第２キャパシターに蓄積された電荷を放出させるの
に十分な時間の間、第２キャパシターの端子にローイン
ピーダンスを加え、 ｂ、ローインピーダンスを第２キャパシターから取り除
き、 ｃ、第１キャパシターを第１電圧まで電荷を加え、 ｄ、第１キャパシターの殆んど全ての電荷を第２キャパ
シターに移し、 ｅ、複数のサンプルアンドホールド回路の中の選択され
た１つを用いて、第２キャパシターの端子に送られる電
圧をサンプリングし、 ｆ、複数のサンプルアンドホールド回路の中から各繰返
しサイクル毎に異なる１つの回路を選択して用いて、前
記のｃ、ｄ及びｅの工程を、サンプルアンドホールド回
路の数よりも１つ少ない回数だけ繰り返す、 工程から構成され、一組のＤＣ基準電圧はサンプルアン
ドホールド回路の出力に送られるようにしていることを
特徴とする一組のＤＣ基準電圧を発生させる方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US929711 | 1986-11-12 | ||
| US06/929,711 US4804863A (en) | 1986-11-12 | 1986-11-12 | Method and circuitry for generating reference voltages |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS63283226A true JPS63283226A (ja) | 1988-11-21 |
| JPH0424887B2 JPH0424887B2 (ja) | 1992-04-28 |
Family
ID=25458325
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62285140A Granted JPS63283226A (ja) | 1986-11-12 | 1987-11-10 | 階段電圧波形及び一組のｄｃ基準電圧を発生させる装置並びに方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US4804863A (ja) |
| JP (1) | JPS63283226A (ja) |
| DE (1) | DE3737279A1 (ja) |
| FR (1) | FR2606564B1 (ja) |
| GB (1) | GB2198305B (ja) |
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011040911A (ja) * | 2009-08-07 | 2011-02-24 | Renesas Electronics Corp | アナログ／デジタル変換回路及び補正方法 |
| WO2020105417A1 (ja) * | 2018-11-19 | 2020-05-28 | 日本電信電話株式会社 | 可変基準電圧源 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0683067B2 (ja) * | 1987-10-13 | 1994-10-19 | 松下電器産業株式会社 | 分周装置 |
| FR2657719B1 (fr) * | 1990-01-30 | 1994-08-26 | Thomson Composants Militaires | Circuit d'echantillonnage de signaux analogiques. |
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| GB2257272B (en) * | 1991-06-29 | 1995-01-04 | Genrad Ltd | DC level generator |
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-
1986
- 1986-11-12 US US06/929,711 patent/US4804863A/en not_active Expired - Lifetime
-
1987
- 1987-11-03 DE DE19873737279 patent/DE3737279A1/de active Granted
- 1987-11-10 JP JP62285140A patent/JPS63283226A/ja active Granted
- 1987-11-10 FR FR8715552A patent/FR2606564B1/fr not_active Expired - Fee Related
- 1987-11-11 GB GB8726408A patent/GB2198305B/en not_active Expired - Fee Related
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| GB2198305A (en) | 1988-06-08 |
| GB8726408D0 (en) | 1987-12-16 |
| GB2198305B (en) | 1991-02-20 |
| US4804863A (en) | 1989-02-14 |
| JPH0424887B2 (ja) | 1992-04-28 |
| FR2606564A1 (fr) | 1988-05-13 |
| DE3737279A1 (de) | 1988-06-01 |
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