FR2606564A1

FR2606564A1 - Dispositif et procede pour engendrer des tensions de reference

Info

Publication number: FR2606564A1
Application number: FR8715552A
Authority: FR
Inventors: Donald Allan Kerth; David Reid Welland
Original assignee: Crystal Semiconductor Corp
Current assignee: Crystal Semiconductor Corp
Priority date: 1986-11-12
Filing date: 1987-11-10
Publication date: 1988-05-13
Anticipated expiration: 2007-11-10
Also published as: DE3737279A1; FR2606564B1; GB8726408D0; DE3737279C2; GB2198305B; GB2198305A; US4804863A; JPS63283226A; JPH0424887B2

Abstract

SELON L'INVENTION, ON ENGENDRE UNE ONDE DE TENSION EN GRADINS OU PALIERS DANS LAQUELLE LES VARIATIONS DE TENSION ENTRE LES PALIERS SONT VIRTUELLEMENT IDENTIQUES. POUR ENGENDRER CETTE ONDE, ON CHARGE UN PREMIER CONDENSATEUR CI A UNE TENSION DE REFERENCE DISPONIBLE, PUIS ON TRANSFERE LA CHARGE A UN SECOND CONDENSATEUR CF DE CAPACITE SUPERIEURE. CETTE CHARGE ET LE TRANSFERT SUBSEQUENT DE CHARGE SONT REPETES POUR ENGENDRER L'ONDE SUR LES BORNES DU CONDENSATEUR CF. DES CIRCUITS SH-SH SONT UTILISES POUR ECHANTILLONNER LES PALIERS DE L'ONDE DE TENSION ET POUR DELIVRER UN ENSEMBLE DE TENSIONS CONTINUES DE REFERENCE. LE DISPOSITIF EST PARTICULIEREMENT APPROPRIE POUR UNE FABRICATION DANS UN CIRCUIT INTEGRE MONOLITHIQUE CMOS ET IL PEUT ETRE UTILISE POUR DES CONVERTISSEURS ANALOGIQUENUMERIQUE FLASH.

Description

La présente invention est relative, d'une manière géné-

rale, aux systèmes électroniques et, plus particulièrement, elle concerne un dispositif et un procédé pour engendrer un ensemble de tensions de référence précises à utiliser dans les systèmes électroniques.

Il est fréquemment souhaitable dans les systèmes élec-

troniques de pouvoir disposer d'un ensemble de tensions de référence précises. Un tel système électronique est par

exemple un convertisseur analogique/numérique direct ou paral-

lèle,ci-après dénommé convertisseur flash.

2n

Dans un tel convertisseur conventionnel, 2 tensions de réfé-

rence précises sont nécessaires pour la comparaison avec une tension d'entrée analogique inconnue, n étant le nombre de bits numériques du convertisseur. Un dispositif conventionnel

pour engendrer les tensions de référence nécessaires compor-

te 2n+1 résistances qui sont reliées en série entre deux bornes de tensions de référence disponibles, l'une de ces

bornes pouvant être reliée à la masse. Le chapelet de résis-

tances en série divise la différence entre les deux tensions

de référence disponibles en 2n tensions de référence addition-

nelles. Dans un convertisseur analogique/numérique flash à 6 bits, par exemple 65 résistances peuvent être reliées en

série entre la masse et une borne de tension de référence dis-

ponible de +3,0V pour fournir 64 tensions de référence addi-

tionnelles entre la masse et +3,0 V.Pour la précision du pro-

cessus de conversion analogique/numérique, il est impor-

tant que les différences par incréments dans ces tensions de

référence additionnelles soient aussi précises que possible.

Pour satisfaire aux objectifs de prix, de taille et de fiabilité, il est généralement avantageux, lorsque cela est possible, de fabriquer les circuits électroniques, tels que le convertisseur analogique/numérique flash, en faisant

appel à la technologie de traitement par circuit intégré mo-

nolithique. Avec la technologie actuelle. de fabrication des circuits intégrés monolithiques, il est toutefois impossible

de fabriquer un chapelet de résistances dans lequel les rap-

ports des résistances sont suffisamment précis pour obtenir un convertisseur à semieonducteur complémentaire à grille

isolée par oxyde métallique (C M 0 S) présentant une résolu-

tion supérieure à 9 bits.

Compte tenu de ce qui précède, le besoin se fait sentir

de pouvoir disposer d'un dispositif et d'un procédé pour en-

gendrer un ensemble de tensions de référence continues très précises à utiliser dans les systèmes électroniques, et en particulier à utiliser dans la mise en place de convertisseurs analogique /numérique flash dans des circuits intégrés monolithiques.

La présente invention a pour but de fournir un disposi-

tif et un procédé pour engendrer un ensemble de tensions de

référence continues très précises à utiliser dans les systè-

mes électroniques.

Le dispositif et le procédé selon l'invention sont

particulièrement appropriés pour être utilisés dans un conver-

tisseur analogique/numérique flash disposé dans un cir-

cuit intégré monolithique du type à semiconducteur complémen-

taire à grille isolée par oxyde métallique (C M 0 S). Dans une telle application, l'invention peut être utilisée à la place d'un long chapelet de résistances reliées en série, ce chapelet étant habituellement utilisé pour engendrer les nombreuses tensions de référence nécessitées par le circuit du convertisseur. Avantageusement, les tensions engendrées par le dispositif et le procédé selon la présente invention sont nettement plus précises que celles qui sont engendrées par un chapelet conventionnel de résistances, ce qui permet une résolution supérieure des convertisseurs analogique I numérique- flash qui doivent être fabriqués dans les

circuits intégrés monolithiques.

Selon un aspect de la présente invention, le disposi-

tif pour engendrer un ensemble de tensions de référence con-

tinues comporte des moyens de commutation pour charger un premier condensateur à une tension de référence disponible et pour décharger ensuite le condensateur sur la borne de

masse virtuelle à l'entrée inverseuse d'un amplificateur dif-

férentiel. L'amplificateur différentiel comporte un conden-

sateur de réaction d'une valeur de capacité relativement im-

portante qui est relié entre sa sortie et son entrée inver-

seuse. Un commutateur est également monté entre la sortie de l'amplificateur différentiel et l'entrée inverseuse de celui-ci. La charge et la décharge répétitives du premier condensateur provoquent lh création d'une onde de tension

en forme de gradin ou d'escalier à la sortie de l'amplifica-

teur différentiel. L'augmentation de tension de palier en

palier est virtuellement identique pour tous les paliers.

Quand l'onde en gradin a atteint le nombre désiré de paliers,

le commutateur qui est monté entre la sortie de l'amplifi-

cateur différentiel et l'entrée inverseuse de celui-ci est momentanément fermé pour rétablir la tension de sortie de l'amplificateur différentiel à sa valeur la plus faible,

et le cycle suivant de création de l'onde en gradin est com-

mencé. Les entrées d'une pluralité de circuits de discrimi-

nation et de retenue présentant un gain unité sont reliées à la sortie de l'amplificateur différentiel. Chacun de ces

circuits reçoit un signal d'horloge différent de discrimina-

tion à partir d'un circuit de commande et de rythme pour dis-

criminer ou échantillonner les paliers différents de ten-

sion de l'onde de tension en gradin. Par suite, les sorties de ces circuits de discrimination et de retenue fournissent

un ensemble de tensions de référence continues précises.

Selon un autre aspect de l'invention, l'onde de ten-

sion en gradin peut être utilisée dans des systèmes électro-

niques dans des buts autres que d'engendrer un ensemble de tensions de référence continues uniformément espacées. Pour

ces autres applications, les circuits ci -dessus de discri-

mination et de retenue peuvent ne pas être nécessaires.

Ces dispositions, caractéristiques et avantages de l'invention, ainsi que d'autres, seront bien compris à la

lecture de la description qui va suivre d'un mode de réali-

sation de l'invention, en référence aux dessins annexés dans lesquels:

Fig. 1 est un schéma électrique montrant un conver-

tisseur analogique/numérique flash de l'art antérieur; Fig. 2 est un schéma électrique du circuit selon la -uasgadai alla3 'NIA agliuap auaoq el q anbTildde anuuoauTr anbTr6oeue uoTsuael el ap sTq b9 q anbrajwnu uoTleluasgid -ai aun luasstuinoJ 9WH3H q LH3H saiTowga sap saTlios sal a6olioq aed appuewuoa 9W3H q LHW3H aoTaosse aziouig aun q úçç a9TTal Isa 79dWHO3 q LJHdWO3 sinaleeduoa sap saîlios sap auno -eq3 'b9A q LA spnaou sal ins sagipuafua aauaipJli ap suoTs -ual xne luauzauel[nwis agiedwoa isa anuuoauT apiquap anb -TfoTeue UOTSUal eT 'TSUTV *179dHO3 Q LdWO3 sanalezeduoa sap unaeqa ap asnasiaAuT agalual q apTlaa îsa 'anuuoauT aglx Oú -uaap anbr6oîeue uoTsual aun jTo5aa mnb 'NIA ail3uap auaoq aun 'b9dH3 LdWJHO3 UOTSUal ap sinaleiedmoa b9 ap alqoasua unp unj ap asnasAaAuT uou agJluatl q,rTaa;sa t9A q LA aaualagja ap uoTsual ap spoaousap unaeq3 'HA uotsua; el q ainaTraJuT quamaia6l ina[eA aun q A 0 q ainaTigdns;uau çz aa6,l inaleA aunp quelle awmei aun suep sadness quos Tnb aouaijgjg ap suoisua; ap alqwasua un quaz^rl[p '9A q LA ua Sau6Tsp quos Tnb 'saauelsTsgi sap uosTeTT ap spnaou sat aiTetodiun quawauuoTiauoj np sea al suea 'A g'L+ ap aauaipjga ap uoTsual aun q a9îaTa;sa HA auaoq el anb srpuel A 5'L- OZ ap aoualaxJga ap uoTsual aun q aqTTam alq Inad 1A auioq el 'aiTelodiq quawauuoTîauoj un inod 'A 0'ú+ ap aauapJa.l ap uoTsual aun q aTTaa;sa HA auaoq el la asseum et q aaTlai Isa 1A auioq el 'aiTelodTun quawauuoralouoJ un inod b79 q ZU saauelsTSpi sailne 5 sap inale^ el ap 9TITow el q ale aauelsTsca ap inaleA aun aunaeqa iTOAe inod sagaua6e quos ç9j la LU saouelsiTsp sat la 'aauelsTsia ap inaleA awmw el aunaeqa iTOAe inod saga -ua6e quos 499 q ZU saauelsTsci sal -aouaigj9a ap uoTsual ap lA auloq aun la aauaaja ap uoTsual ap HA auioq aun ailua OL aTSas ua sagTtai luos 9M q La saauesTSsag 9 'inaTriue ljeT ap sITq 9 q qselj anbrTzmnu/anbT6oleue inassTr -jaAuoa un gluasaidai e uo 'L -1TJ el q aauaaijql u3 Z ' Tj el ap aauaapjpm ap suoisual ap ITnamTa al suep snîauT a eleagp ap a6eT69J ap ITnamTa un,p uoTlesiTela ap apom un,p f slTeqgp sal queizuow anbralaal, ewiqas un Isa -6Tj la! Z '6Tj el ap ITnamTa np quawauuoilauoj ai sdwal np uoT;auoj ua 'lueiluow empqas un Isa ú * Tj !aouaajga ap suoTsua; sap jaapua ua anod uouluaAuT a;uascid 9S909z

tation numérique à 64 bits est reçue par un codeur 10 com-

mandé par horloge qui code la représentation numérique en un

code binaire à 6 bits sur les sorties DO à D5.

Il ressort de ce qui précède que le circuit de la Fig.1 convertit une tension analogique d'entrée inconnue en un code binaire à 6 bits pour chaque cycle d'horloge. La précision de

la conversion dépend de la précision des tensions de référen-

ce engendrées sur les noeuds Vl à V64. Une augmentation de la résolution du convertisseur analogique/numérique flash

à 8 bits nécessite la création de 256 tensions de référen-

ce précises, et l'augmentation de la résolution à 10 bits

nécessiterait la création de 1024 tensions de référence pré-

cises. En référence maintenant à la Fig. 2, on a représenté un circuit selon la présente invention pour engendrer des tensions de référence précises. Ce circuit est désigné d'une

manière générale par la référence numérique 12.

Une borne d'un premier condensateur CI est reliée à la borne commune d'un commutateur bipolaire 14. L'autre borne

du condensateur CI est reliée à la borne commune d'un commuta-

teur bipolaire 16. Dans le mode de réalisation préféré, le premier condensateur CI est agencé pour présenter une capacité nominale de 0,5 pF, bien que d'autres valeurs puissent être utilisées. Une borne du commutateur 14 est reliée à une première tension de référence VREF, l'autre borne de ce commutateur

étant reliée à une seconde tension de référence qui est re-

présentée sur la Fig. 2 comme étant la masse.

Il doit être compris que les connexions à la masse sur

la Fig. 2 peuvent être remplacées par des connexions à d'au-

tres tensions de référence, par exemple à une tension de référence de -1, 5 V. Dans le mode de réalisation représenté,

pour lequel la seconde tension de référence est définie com-

me étant la masse, une valeur typique pour VREF est +3,0 V. Une borne du commutateur 16 est reliée à un noeud 18, l'autre borne de ce commutateur étant reliée à la masse. Les commutateurs 14 et 16 agissent en réponse à deux signaux

d'horloge P1 et P2 qui ne se chevauchent pas et qui sont dé-

livrés par un circuit 30 de commande et de rythme; ces com-

mutateurs sont agencés pour que le premier condensateur CI soit chargé à la tension VREF-lorsque le signal P1 est au niveau haut (c'est-à-dire à un niveau logique 1 d'une valeur typique de +5,0 Y). Au contraire, lorsque le signal d'horloge

P1 est au niveau bas (c'est-à-dire au niveau logique O voi-

sin de -5,0 V) et que le signal d'horloge P2 est au niveau -

haut, le premier condensateur Cl est relié entre la masse et

le noeud 18.

On a représenté sur la Fig. 2 une disposition conven-

tionnelle des commutateurs 14 et 16 qui est appropriée pour la fabrication dans un circuit intégré monolithique CMOS. La structure du commutateur 16 comporte des transistors 20 et 22 à canal N, et la structure du commutateur 14 comporte un transistor 24 à canal N à enrichissement, un transistor 26

à canal P à enrichissement, et un inverseur CMOS 28. De ma-

nière similaire, chacun des autres commutateurs du circuit 12

de tensions de référence peut être fabriqué, de manière con-

venable, dans un circuit intégré CMOS.

L'entrée inverseuse d'un amplificateur différentiel 32 est reliée au noeud 18 et la sortie de l'amplificateur

32 est reliée à un noeud 34.

Un second condensateur CF est branché entre les noeuds 34 et 18. Ce condensateur comporte un condensateur 36 monté en parallèle avec un élément capacitif variable 38. Dans

le mode de réalisation illustré, le condensateur 36 est agen-

cé pour présenter une capacité nominale d'environ 31 pF, et

l'élément capacitif variable 38 est agencé pour pouvoir va-

rier jusqu'à un maximum d'environ 2 pF; par conséquent, le second condensateur CF-est réglable approximativement de

31 pF à 33 pF.

Un commutateur 40 est également monté entre les noeuds 34 et 18 pour présenter une impédance faible en réponse à un

niveau logique 1 d'un signal de rétablissement RST. Le si-

gnal RST est délivré par le circuit 30 de commande et de rythme.

Un circuit 42 de tension de décalage délivre un si-

gnal de sortie qui est couplé à un noeud désigné en VDEC.

Une réalisation du circuit 42 est décrite ci-après en ré-

férence à la Fig. 4. Le circuit 42, qui est commandé par le circuit 30 de commande et de rythme, fournit une tension réglable de polarisation à l'entrée non inverseuse de l'am-

plificateur différentiel 32.

Dans le mode de réalisation préféré, le noeud 34 est relié à chacune des entrées de 64 circuits conventionnels de discrimination et de retenue de gain unité, désignés par S/H1 à S/H64. Des signaux SMPL1 à SMPL64 sont associés

aux circuits S/H1 à S/H64 correspondants pour que le cir-

cuit associé discrimine ou échantillonne la tension du noeud 34. Les signaux SMPL1 à SMPL64 sont engendrés par le circuit de commande et de rythme. Chacun des circuits S/H1 à

S/H64 délivre un signal de sortie correspondant; ces si-

gnaux de sortie sont désignés en Vi' à V64'.

Deux autres circuits conventionnels de discrimination et de retenue de gain unité, désignés en S/HL et S/HH,

ont, de la même manière, leur entrée couplée au noeud 34.

Les circuits S/HL et S/HH reçoivent respectivement des si-

gnaux d'échantillonnage CMPL et CMPH provenant du circuit de commande et de rythme. La sortie du circuit S/HL est couplée à l'entrée inverseuse d'un comparateur de tension 44 dont l'entrée non inverseuse est reliée à la masse. La sortie du comparateur 44 fournit un signal RESLTDEC qui constitue un signal d'entrée pour le circuit 30 de commande

et de rythme.

La sortie du circuit S/HH est reliée à l'entrée in-

verseuse d'un comparateur de tension 46 dont l'entrée non inverseuse est reliée à la borne de tension de référence VREF. La sortie du comparateur 46 délivre un signal RESLTGAIN qui, de la même manière, constitue une entrée

pour le circuit 30.

On décrira maintenant, en référence au diagramme dans le temps représenté sur la Fig. 3, le fonctionnement

du circuit 12. Le signal de rétablissement RST passe momen-

tanément au niveau haut au début d'un cycle de fonctionne-

ment, en commandant l'interrupteur 40 pour qu'il présente

momentanément une faible impédance entre l'entrée inverseu-

se et la sortie de l'amplificateur différentiel 32. En sup-

posant, pour un exemple de fonctionnement, que le circuit

42 délivre 0 Volt sur l'entrée non inverseuse de l'am-

plificateur différentiel 32, et en négligeant les effets du couplage capacitif et de la tension de décalage, le noeud 34 est à 0 Volt. Ensuite, lorsque l'interrupteur 40

est dans l'état d'impédance élevée, le signal d'échantillon-

nage SMLP1 commande le circuit S/H1 pour qu'il échantillonne

la tension existant sur le noeud 34 et qu'il la fasse pas-

ser sur la sortie Vl' qui, bien sûr, est de 0 Volt pour les conditions données dans l'exemple. Lors de la première

partie du laps de temps tl1 de la Fig. 3, le signal d'horlo-

ge P1 est maintenu à un niveau haut, ce qui provoque la charge du condensateur CI à la première tension de référence

VREF. Ensuite, le signal d'horloge P1 est maintenu à un ni-

veau bas et, avec un certain retard, le signal d'horloge P2 est maintenu à un niveau haut, ce qui provoque, par les commutateurs 14 et 16, le couplage du premier condensateur CI entre la masse et l'entrée inverseuse de l'amplificateur

différentiel 32.

La configuration de l'amplificateur différentiel 32

est telle que celui-ci tente de maintenir une masse virtuel-

le sur son entrée inverseuse. Ainsi, en reliant le premier condensateur C1 à l'entrée inverseuse de l'amplificateur différentiel 32, on provoque la décharge du condensateur CI, la charge électrique ainsi déchargée étant égale au produit de la capacité du premier condensateur CI et de la

première tension de référence VREF. Mais, du fait que l'en-

trée inverseuse de l'amplificateur différentiel 32 est une masse virtuelle, et non pas une vraie masse, une charge

égale mais de signe opposé est ajoutée au second condensa-

teur CF. Conformément au principe fondamental selon lequel la charge d'un condensateur est égale au produit de la capacité par la tension aux bornes du condensateur, la

variation résultante de la tension de sortie de l'amplifi-

cateur différentiel 32 est égale au produit de la première tension de référence VREF-et du rapport entre la capacité

du premier condensateur CI et la capacité du second conden-

sateur CF. Pour le mode de réalisation préféré qui est re-

présenté, ce rapport de capacités est rendu égal à 1/64; par conséquent, la tension sur le noeud 34 augmente d'une

quantité égale à 1/64ème de la première tension de référen-

ce VREF. L'augmentation de tension est représentée sur la

Fig. 3 comme le premier palier au-dessus de la masse pen-

dant le laps de temps t2. Dans le mode de réalisation pré-

féré, le laps de temps t2 est d'environ 3 microsecondes.

Pendant ce laps de temps t2, le signal d'échantillonnage SMPL2 commande le circuit S/H2 pour qu'il échantillonne

la tension présente sur le noeud 34. La sortie V2' du cir-

cuit S/H2 est donc une tension continue ayant une valeur

égale à 1/64ème de la première tension de référence VREF.

Lorsque le signal d'horloge P2 est passé au niveau bas, alors qu'on se trouve encore dans le laps de temps

t2, le signal d'horloge P1 commande à nouveau les commu-

tateurs 14 et 16 de manière que le premier condensateur CI maintenant déchargé soit à nouveau chargé à la première tension de référence VREF. Au début du laps de temps t3, de la même manière que précédemment, la charge du premier condensateur CI est transférée au second condensateur

CF, en provoquant une autre augmentation de la tension pré-

sente sur le noeud 34 d'une valeur égale encore à 1/64ème

de la première tension de référence VREF. Ce processus est ré-

pété(n-1)fois jusqu'à ce que n paliers au-dessus de la tension la plus basse aient été créés. Dans le mode de

réalisation adopté, n est égal à 64. Le signal de réta-

blissement RST passe au niveau haut à la fin du laps de temps(n+1), en commandant l'interrupteur 40 pour qu'il fournisse une faible impédance aux bornes du condensateur CF. Ce second condensateur CF est ainsi déchargé et le noeud 34 passe à 0 Volt. Le processus de création de l'onde de tension en gradins est ensuite répété pour le

cycle suivant.

Il ressort de ce qui précède que les sorties

Vl' à V64' peuvent être utilisées comme un ensemble de ten-

sions continues de référence dans lequel la différence de tension entre une tension de référence quelconque et les tensions voisines est presque identique à celle de toute autre tension de référence. Comme montré sur la Fig. 3, il n'est pas nécessaire que la durée de chaque palier ou gradin de l'onde soit identique; toutefois, il est entendu que la durée et la

fréquence relativesdu signal d'horloge P1, du signal d'hor-

loge P2 et du signal de rétablissement RST peuvent être ré-

glées pour que tous les laps de temps tl à t65 soient égaux.

Dans certaines applications, il est avantageux que la différence globale entre le palier le plus élevé de

l'onde de tension en gradins et la seconde tension de réfé-

rence soit pratiquement égale à l'amplitude de la première

tension de référence VREF. On décrira maintenant un pro-

cessus pour calibrer cette différence globale de tension.

Tout d'abord, on utilise une procédure itérative pour ré-

gler la tension de décalage de l'amplificateur différentiel

32 pour qu'elle soit voisine de O. Pour commencer cette pro-

cédure, l'interrupteur 40 est provisoirement mis dans un état pour lequel il présente une faible impédance. Lorsque l'interrupteur 40 est dans un état d'impédance élevé-, le

circuit 42 de tension de décalage fournit ensuite une pola-

risation continue sur le noeud VDEC qui est suffisamment négative pour que tout décalage positif sur le noeud 34 soit ajusté à une tension légèrement plus négative que la

masse. Le noeud 34 est ensuite échantillonné par le cir-

cuit S/HL, et la tension échantillonnée est comparée à la masse par le comparateur 44. Celui-ci est un comparateur

conventionnel de haute précision et à décalage réduit. Lors-

que l'entrée inverseuse du comparateur 44 est plus négative que la masse, le signal RESLTDEC est à un niveau haut, le circuit 30 de commande et de rythme commande le circuit 42

de tension de décalage pour qu'il augmente de manière ité-

rative la tension de polarisation sur le noeud VDEC. Après que le noeud 34 est passé au voisinage de O Volt, avec par 1 1 exemple une bande d'erreur tolérée de plus ou moins un quart du bit le moins significatif, le comparateur de

tension 44 fait passer le signal RESLTDEC au niveau bas.

Le circuit 30 de commande et de rythme commande alors le circuit 42 de tension de décalage pour qu'il maintienne la tension sur le noeud VDEC qui fournit la tension désirée

de polarisation de décalage.

Après que le décalage a été ajusté, l'onde en gradin

présente sur le noeud 34 est engendrée, comme décrit pré-

cédemment. La tension du palier supérieur est échantillonnée par le circuit S/HH, et la tension échantillonnée est comparée à VREF par le comparateur de tension 46. Si la tension du noeud 34 est inférieure à la première tension de référence VREF, le signal RESLTGAIN est au niveau haut; au contraire, si la tension du noeud 34 est supérieure à la première tension de référence VREF, le signal RESLTGAIN est

au niveau bas. Le circuit 30 de commande et de rythme pro-

voque le réglage itératif de la capacité du second conden-

sateur CF jusqu'à ce que le signal RESLTGAIN indique que

la précision maximale a été obtenue.

Dans des applications telles qu'un convertisseur analogique/numérique flash, il est généralement souhaitable que le palier de tension le plus bas ne soit pas situé à la deuxième tension de référence (la masse dans ce cas); au

contraire, il peut être souhaitable de décaler tout l'en-

semble des tensions continues de référence vers le haut d'une quantité équivalente à approximativement la moitié du bit le moins significatif. Dans ce but, la tension de polarisation sur le noeud VDEC est augmentée d'environ la

moitié du bit le moins significatif. (Le gain de l'amplifi-

cateur différentiel par rapport à l'entrée non inverseuse

est approximativement 1 + CI/CF, c'est-à-dire ici approxima-

tivementl1+1,64,CF/CI étant au moins égal à n).

En variante, il peut être souhaitable de décaler tout l'en-

semble des tensions continues de référence vers le bas d'environ la moitié du bit le moins significatif. Dans ce but, la tension sur le noeud VDEC est diminuée d'environ la moitié du bit le moins significatif. Toutefois, il doit être noté que si la tension de polarisation sur le noeud VDEC est modifiée, il peut être- nécessaire de réajuster le différentiel de tension de palier à palier en réajustant la

valeur du second condensateur CF.

En référence maintenant b la Fig. 4, on a illustré des détails d'un mode de réalisation du circuit 42 de tension de décalage. Le circuit 42 comporte un condensateur CFB monté entre le noeud VDEC et la masse, et un interrupteur 48

monté en parallèle sur le condensateur CFB. Dans le but d'amé-

liorer les caractéristiques de rebut en mode commun du cir-

cuit 12, le condensateur CFB est agencé pour avoir une capa-

cité approximativement égale à celle du condensateur 36.

Une rangée 50 de condensateurs est également reliée au noeud VDEC. La rangée 50 de condensateurs comporte un premier ensemble de condensateurs 52A-52D. Dans le mode de réalisation préféré, les capacités de ces condensateurs sont

d'environ respectivement 0,89 pF, 0,48 pF, 0,25 pF et 0,14 pF.

Des commutateurs 54A-54D permettent le couplage sélectif de l'une des bornes de chacun des condensateurs 52A-52D soit à la-masse, soit à la borne de la première tension de référence VREF. La rangée 50 de condensateurs comporte également un condensateur 56 qui est monté en série avec le noeud VDEC, et un second ensemble de quinze condensateurs 58 à 72. Le condensateur 56 présente une capacité d'environ 0,17 pF. Les

capacités des condensateurs 58 à 72 s'échelonnent sur envi-

ron 0,14 pF à 4,34 pF. Chacun des condensateurs 58 à 72 pré-

sente une borne qui est reliée à un noeud 74. L'autre borne

de chacun des condensateurs 58 à 72 peut être sélective-

ment reliée, par l'intermédiaire d'un commutateur 76-90,soit

à la masse, soit à la borne de la première tension de réfé-

rence VREF. Un interrupteur 92 est monté entre le noeud 74 et la masse et il est commandé par le signal de rétablissement RST. Chacun des commutateurs du circuit 42 est commandé par

* le circuit 30 de commande et de rythme.

Lorsque les commutateurs 54A à 54D et 76 à 90 sont

dans la position représentée sur la Fig. 4, tous les conden-

sateurs du circuit 42 se déchargent sur la masse lorsque le

signal de rétablissement RST est au niveau haut, à l'ex-

ception du condensateur 52A qui se charge à la première ten-

sion de référence VREF. Pour amener initialement la tension sur le noeud VDEC à être négative d'une quantité suffisante pour surmonter toute tension positive de décalage de l'ampli-

ficateur différentiel 32, le commutateur 54A est amené à com-

muter de la première tension de référence VREF à la masse.

Lorsque l'interrupteur48 présente une impédance élevée, la commutation du condensateur 52A de la tension VREF à la masse provoque le couplage d'une tension négative sur le noeud VDEC. La tension sur le noeud VDEC peut alors être augmentée par incréments depuis une telle tension négative en commutant sélectivement les condensateurs 52B à 52D de la masse à lapremière tension de référence VREF. Il est souhaitable qu'un tel réglage de tension puisse être fait par incrément de faible valeur. Plus un condensateur qui est commuté présente une faible capacité, moins l'effet sur la tension du noeud VDEC est important. Toutefois, il existe une limite inférieure pratique pour la fabrication

des condensateurs dans des circuits intégrés monolithiques.

Pour surmonter cette difficulté, les condensateurs 58 à 72

présentent une capacité supérieure à celle qui est souhai-

table, mais l'effet sur le noeud VDEC provoqué par la commu-

tation de ces condensateurs est atténué en reliant ceux-ci au noeud VDEC non pas directement mais par l'intermédiaire

du condensateur 56.

Dans le circuit 12 de tension de référence de la Fig. 2, l'élément capacitif variable 38 présente la même configuration que la rangée de condensateurs 50; toutefois, on utilise des signaux de commande différents provenant du

circuit 30 de commande et de rythme pour connecter sélec-

tivement les bornes commutables des condensateurs de celui-

ci soit à la masse, soit au noeud 34. De plus, il doit être compris que l'élément capacitif variable 38 n'est pas

utilisé pour ajuster une quelconque tension continue de po-

larisation; au contraire, il est utilisé pour ajuster la capacité du second condensateur CF et, par conséquent, la

différence de tension entre les paliers.

Dans un circuit intégré monolithique du type MOS, la

tension de polarisation ainsi créée sur le noeud VDEC dimi-

nue dans le temps car la charge du condensateur CFB s'écoule en raison des courants de fuite de la jonction PN. Il est par conséquent nécessaire de rétablir occasionnellement la

tension de référence sur le noeud VDEC. Une méthode relati-

vement rapide pour rétablir la tension de polarisation de décalage est décrite ci-après. Après qu'un réglage complet de calibration et de décalage a été effectué, comme décrit

ci-dessus, une mémoire du circuit 30 de commande et de ryth-

me mémorise numériquement l'information concernant la conne-

xion finale de chacun des commutateurs 54A à 54D et des com-

mutateurs 76 à 90. Lorsqu'il est nécessaire de rétablir la tension sur le noeud VDEC- ce qui peut se produire à chaque palier du cycle de l'onde le signal de rétablissement RST est temporairement mis au niveau haut alors que chacun des

commutateurs 54A à 54D et des commutateurs 76 à 90 est ra-

mené à sa position initiale non calibrée, en établissant ain-

si la même charge initiale sur chacun de ces condensateurs.

Lorsque le signal de rétablissement RST est au niveau bas,

le circuit 30 de commande et de rythme, par sa mémoire numé-

rique, reconnecte tous les condensateurs du circuit 42 de tension de décalage dans la position qu'ils occupaient

dans l'état calibré.

On a décrit ci-dessus un mode de réalisation préféré de la présente invention. Bien entendu, il est évident que diverses modifications et variantes peuvent être apportées au procédé et au dispositif décrits sans sortir du cadre de l'invention. Par exemple, dans de nombreuses applications,

il peut être suffisant, pour polariser l'entrée non inver-

seuse de l'amplificateur différentiel 32, de relier simple-

ment cette entrée directement à la masse, ou à la seconde

tension de référence si elle est différente de la masse.

De plus, le nombre de paliers de l'onde en gradin peut être modifié, de même que le nombre de circuits d'échantillonnage et de retenue, selon les exigences particulières du système

électronique dans lequel l'invention est utilisée.

Claims

REVENDICATIONS

1. Dispositif pour engendrer une onde de tension en

gradins ou paliers sur une borne de sortie de signal, carac-

térisé par le fait qu'il comporte: a. un premier condensateur (CI); b. un amplificateur différentiel (32) dont la sortie (34) est reliée à ladite borne de sortie de signal;

c. un circuit (30) de commande et de rythme pour comman-

der le fonctionnement dudit dispositif; d. des moyens (14) sensibles aux sorties dudit circuit (30) de commande et de rythme pour commuter une borne dudit premier condensateur (CI)'entre une première tension de référence (VREF) et une seconde tension de référence; e. des moyens (16) sensibles aux sorties dudit circuit (30) de commande et de rythme pour commuter l'autre borne dudit premier condensateur (CI) entre l'entrée inverseuse dudit amplificateur différentiel (32) et ladite seconde tension de référence; f. des moyens (42) pour polariser l'entrée non inverseuse dudit amplificateur différentiel (32);

g. un second condensateur (CF) monté entre l'entrée in-

verseuse et la sortie dudit amplificateur différen-

tiel (32), ce second condensateur présentant une capa-

cité réglable; et h. des moyens de commutation (40) montés en parallèle sur ledit second condensateur (CF) et sensibles à une sortie (RST) dudit circuit (30) de commande et de

rythme pour constituer sélectivement une faible im-

pédance entre l'entrée inverseuse et la sortie dudit amplificateur différentiel (32);

2. Dispositif pour engendrer un ensemble de tensions continuesde référence, caractérisé par le fait qu'il comporte: a. un premier condensateur (CI); b. un amplificateur différentiel (32);

c. un circuit (30) de commande et de rythme pour comman-

der le fonctionnement dudit dispositif; d. des moyens (14) sensibles aux sorties dudit circuit

(30) de commande et de rythme pour commuter une bor-

ne dudit premier condensateur (CI) entre une pre-

mière tension de référence (VREF) et une seconde tension de référence; e. des moyens (16) sensibles aux sorties dudit circuit (30) de commande et de rythme pour commuter l'autre borne dudit premier condensateur (CI) entre l'entrée inverseuse dudit amplificateur différentiel (32) et ladite seconde tension de référence;

f. des moyens (42) pour polariser l'entrée non inverseu-

se dudit amplificateur différentiel (32); g. un second condensateur (CF) monté entre l'entrée

inverseuse et la sortie dudit amplificateur différen-

tiel (32), ce second condensateur présentant une capa-

cité réglable; h. des moyens de commutation (40) montés en parallèle sur ledit second condensateur (CF) et sensibles à une sortie (RST) dudit circuit (30) de commande et de

rythme pour constituer sélectivement une faible im-

pédance entre l'entrée inverseuse et la sortie dudit amplificateur différentiel (32); et

i. une pluralité de eircuits S/H1 - S/H64 d'échantil-

lonnage et de retenue dont l'entrée est reliée à la

sortie (34) dudit amplificateur différentiel 32, les-

dits circuits d'échantillonnage et de retenue étant sensibles aux sorties dudit circuit (30) de commande et de rythme pour échantillonner séquentiellement un signal en gradins à la sortie dudit amplificateur différentiel(32);

de sorte qu'un ensemble de tensionsde référence peut être déli-

vré sur les sorties desdits circuits d'échantillonnage et de retenue.

3. Dispositif selon l'une des revendications 1 et 2,

caractérisé par le fait que les moyens (42) pour polariser l'entrée non inverseuse dudit amplificateur différentiel (32) comportent une connexion entre ladite entrée non inverseuse et

la masse.

4. Dispositif selon l'une des revendications 1 à 3,

caractérisé par le fait que lesdits moyens (42) pour polariser l'entrée non inverseuse dudit amplificateur différentiel(32) comportent:

a. un troisième condensateur (CFB) monté entre l'en-

trée non inverseuse dudit amplificateur différen-

tiel (32) et ladite seconde tension de référence;

b. des moyens de commutation (48) sensibles à une sor-

tie (RST) dudit circuit (30) de commande et de ryth-

me pour fournir sélectivement une faible impédance aux bornes dudit troisième condensateur (CFB); c. un élément capacitif variable (50) comportant une pluralité de condensateurs (52A-52D, 58-72) dont chacun présente une borne qui est reliée à l'entrée non inverseuse dudit amplificateur différentiel (32); et d. des moyens de commutation (54A-54D, 76-90) qui sont sensibles aux sorties dudit circuit (30) de commande et de rythme pour relier sélectivement l'autre borne de chacun de ladite pluralité de condensateurs soit à la première tension de référence (VREF), soit à

la seconde tension de référence.

5. Procédé pour engendrer une onde de tension en gra-

dins ou paliers, présentant n paliers au-dessus de la ten-

sion la plus basse de l'onde, caractérisé par le fait qu'il consiste à: a. appliquer une faible impédance sur les bornes d'un

second condensateur (CF) pendant une durée suffi-

sante pour effectuer la décharge de toute charge emmagasinée dans ledit second condensateur; b. supprimer ladite impédance faible dudit second condensateur; puis c. charger un premier condensateur (CI) à une première tension, le rapport de la capacité dudit second

condensateur (CF) à la capacité dudit premier con-

densateur (CI) étant au moins égal à n; puis

d. transférer sensiblement toute la charge dudit pre-

mier condensateur (CI) au second condensateur (CF); et

e. répéter les opérations c. et d. avec les mêmes pola-

rites de charge (n-1) fois supplémentaires;

de sorte qu'une onde de tension en gradins ou paliers est dé-

livrée aux bornes dudit second-condensateur (CF).

6. Procédé pour engendrer des tensions continues de référence, caractérisé par le fait qu'il comporte les étapes consistant à:

a. appliquer une faible impédance aux bornes d'un se-

cond condensateur (CF) pendant une durée suffisante

pour effectuer la décharge de toute charge emmagasi-

née dans ledit second condensateur;

b. supprimer ladite impédance faible dudit second con-

densateur (CF); c. charger un premier condensateur (CI) à une première tension; puis

d. transférer sensiblement toute la charge dudit pre-

mier condensateur (CI) audit second condensateur (CF);

e. échantillonner la tension qui est fournie aux bor-

nes dudit second condensateur (CF) avec l'un sélec-

tionné d'une pluralité de circuits (S/H1- S/H64) d'échantillonnage et de retenue; et f. répéter les opérations c, d et e un nombre de fois qui est inférieur de un au nombre de circuits

d'échantillonnage et de retenue, en utilisant un au-

tre sélectionné de ladite pluralité de circuits d'échantillonnage et de retenue pour chacune de ces répétitions; de sorte qu'un ensemble de tensions continues de référence

est fourni sur les sorties desdits circuits d'échantillonna-

ge et de retenue.