DE2830304C2 - Analog-Digitalwandler - Google Patents

Description

se- Die vorliegende Erfindung betrifft einen Analog-Digitalwandler mit η gleichen Komparatoren, deren parallel geschaltete Signaleingänge von dem jeweils umzuwandelnden Analogsignal und deren Referenzeingänge von jeweils einer festen Vergleichsspannung U,(v-1,2,

... n) beaufschlagt sind, bei dem ferner die Vergleichspannungen gemäß

Ui<U₂<U₃<...<U„

insbesondere äquidistant gestaffelt sind und bei dem schließlich die Komparatoren derart ausgebildet sind, daß an ihren Ausgängen jeweils nur dann ein an eine Logik weiter zu gebender Impuls erscheint, wenn die Spannung des anhängigen Analogsignals die dem betreffenden Komparator zugeteilte Referenzspannung U überschreitet.

Solche nach dem Direkt- oder Parallelverfahren arbeitende Digital-Analogwandler sind in der Zeitschrift

»Elektronik« (1976), H. 12, S. 36-42, beschrieben. Hier wird in einem Schritt das vollständige Digitalwort ermittelt Um das zu ermöglichen, wird das Analogsignal einer Kette von Komparatoren zugeführt Die Signaleingänge dieser Komparatoren sind parallelgeschaltet während die Referenzeingänge an unterschiedlichen Vergleichspannungen U\, U₂, ... U_n liegen, die den Grenzen der zu unterscheidenden Quantisierungsintervalle entsprechen. Es wird also ein Komparator weniger eingesetzt aü Quantisierungsstufen unterschieden werden sollen. Der Vorteil solcher Analog-Digitalwandler ist ihre hohe Geschwindigkeit der Nachteil ein hoher Aufwand an Schwellwertelementen, also Komparatoren, mit dem die hohe Geschwindigkeit erkauft werden muß, sowie an durch die Komparatoren zu beaufschlagenden Folgeschaltungen. Ein Beispiel hierfür ist in der DE-OS 27 02 681 beschrieben. Bei der dort dargestellten Ausgestaltung eines nach dem Parallelverfahren arbeitenden Analog-Digitalwandlers hat jeder der vorgesehenen Komparatoren jeweils zwei Ausgänge, die zueinander invertierte AusgangssignaJe liefern. Diese liegen an je einem UND-Gatter, das gemeinsam von dem betreffenden Komparator und dem jeweils, in Richtung der höheren Bitwertigkeit bzw. niedrigeren Bitwertigkeit liegenden Nachbarkomparator gesteuert ist Man hat also bei π Komparatoren insgesamt fn+I)-UND-Gatter, deren Ausgänge zur Beaufschlagung eines gemeinsamen Kodierers vorgesehen sind. Den Kern der dort beschriebenen Erfindung bildet die Ausgestaltung der einzelnen Komparatoren, während die Ausgestaltung der Folgeschaltungen in üblicher Weise vorgenommen ist

Eine weitere Ausgestaltung findet man in dem Buch von Seitzer mit dem Titel »Elektronische Analog-Digital-Umsetzer« (1977), S. 19—23 und zwar auf S. 20. Die dort vorgesehenen Komparatoren hr.ben jeweils nur einen Ausgang, der mit dem einen Eingang je eines UND-Gatters verbunden ist Der andere Eingang dieser UND-Gatter wird durch einen gemeinsamen Abtastimpuls gesteuert Jedem UND-Gatter ist je ein Flip-Flop zugeordnet dessen durch das Ausgangssignal des jeweils zugehörigen UND-Gatters bestimmte Speicherzustand zur Beaufschlagung einer gemeinaamen Dekodierlogik vorgesehen ist Man kann aber auch, wie auf S. 21 dargestellt Komparatoren mit jeweils zwei Ausgangen verwenden, wobei zwei benachbarte Komparatoren jeweils einen Eingang eines gemeinsamen NOR-Gatters steuern. Diese arbeiten dann auf einen gemeinsamen Festwertspeicher, der das zu erzeugende Digitalsignal liefert

Der vorliegenden Erfindung liegt nun die Aufgabe zugrunde, einen billigen Aufbau für einen Analog-Digitalwandler zur Verfügung zu stellen, der in vollem Maße ECL-kompatibel ist und der sich somit problemlos in monolithisch intsgrierbarer Halbleitertechnik realisieren läßt. Insbesondere kommt es dabei auf eine in bezug auf die Arbeitsgeschwindigkeit und auf den technischen Aufwand vorteilhafte Ausgestaltung der Verknüpfungslogik an.

Um diese Aufgabe zu lösen wird gemäß der Erfindung für den eingangs definierten Analog-Digitalwandler vorgeschlagen, daß die Anzahl π der durch die Vergleichsspannungen U\, Ui, ... U_n beaufschlagten und nach Maßgabe wachsender Größe der jeweils zugeteilten Vergleichsspannung U,. numerierten Komparatoren der Bedingung

genügt daß außerdem m UND-Gatter mit jeweils 2"¹-¹ logischen Eingängen vorgesehen sind, daß ferner jeder dieser logischen Eingänge jeweils nur von einem Komparator beaufschlagt ist und daß schließlich die Zuordnung zwischen den m UND-Gattern und den η Komparatoren derart getroffen ist daß an dem /i-ten UND-Gatter (die Nummer μ durchläuft die ganzen Zahlen von 1 bis ^Gruppen von jeweils

Komparatoren liegen, daß dabei der Komparator mit der niedrigsten Nummer in der ersten Gruppe die Nummer

trägt und daß zwischen den einzelnen Gruppen der an das μ-te UND-Gatter gelegten Komparatoren nach Maßgabe der Numerierung jeweils

Komparatoren liegen, welche nicht an das betreffende UND-Gatter angeschlossen sind.

Die einzelnen UND-Gatter werden im folgenden mit G\, Gi,... G_n, bezeichnet wobei der Index die Nummer des betreffenden UND-Gatters angibt Für die Komparatoren werden die Bezeichnungen K\, K₂, ...K_n verwendet wobei der Index die Nummer des betreffenden Komparators angibt Diese Nummer ist durch die an dem betreffenden Komparator liegende Vergleichsspannung U, und deren Ordnung innerhalb der Folge der Vergleichsspannungen entsprechend der eingangs gegebenen Definition

festgelegt Die Nummer der einzelnen UND-G ptter ergibt sich dann aufgrund der Anschaltung des Gatters an die Ausgänge der betreffenden Komparatoren entsprechend der oben gegebenen Definition.

Dieser Definition zufolge ist das erste UND-Gatter G\ mit den Ausgängen der mit ungeraden Nummern versehenen Komparatoren K\, K₃, K₅, ... K_n angeschlossen, während die geradzahlig numerierten Komparatoren nicht an dieses Gatter angeschlossen sind. Das nächste UND-Gatter, also das Gatter G₂, ist an Gruppen von jeweils zwei benachbarten Komparatoren angeschlossen, zwischen denen zwei Komparatoren liegen, welche nicht an G₂ angeschlossen sind. Der Komparator mit der niedrigsten Nummer, der an das Gatter Gi angeschlossen ist, i?t der Komparator K₂, der nächste ie:· Komparator Kz, der übernächste der Komparator Kf, und dann der Komparator Kj usw.

Beim dritten UND-Gatter G₃ hat man Gruppen von jeweils ier Komparatoren angeschlossen, wobei zwischen den einzelnen Gruppen in der Reihenfolge der Numerierung jeweils vier Komparatoren ausgelassen sind. Demzufolge sind an die logischen Eingänge dieses Gatters Ci die Komparatoren Ga, G₅, G₆, G₇, dann die Komparatoren Gi 2, Gi 3, Gn, G15 usw. angeschlossen.

Das vierte UND-Gatter G₄ ist an Gruppen aus jeweils acht Komparatoren angeschlossen, zwischen denen jeweils 8 Konparatoren bis zur nächsten Gruppe fehlen. Der erste Komparator der ersten Gruppe ist der Komparator Ge-

Das Schema läßt sich ersichtlich ohne Schwicrigkei-

ten weiter ausbauen. Es wird in einem konkreten Fall durch die Anzahl η der jeweils vorgesehenen Komparatoren begrenzt, die ihrerseits über die Beziehung

mit der Anzahl der — jeweils

2m-1

logische Eingänge aufweisenden UND-Gatter, also der Zahl m verknüpft ist.

Für m= 1 hat man offensichtlich /?= 1, also einen Trivialfall. Für /n = 2 folgt /7 = 3 und für die Zahl der logischen Eingänge der beiden UND-Gatter G\ und G₂ und die Anzahl der Komparatoren somit η— 3, so daß also drei Komparatoren Ki, K₂ und Ki vorgesehen sind. Dabei liegt K\ an der niedrigsten, Ki an der höchsten Vergleichsspannung. Zufolge der oben gegebenen Definition liegen dann am ersten UND-Gatter G\ die Komparatcren K\ und Ki und am zweiten UND-Gatter G₂ die Komparatoren K2 und Ki.

Für den Fall m = 3 hat man 7 Komparatoren K\, Kj, K₁, K₄, K_it K₆ und K₇, wobei am Gatter G\ die Komparatoren K\, Ki, Ki und Ki, am Gatter G₂ die Komparatoren K₂. Ki, K₆, K₁ und am UND-Gatter G₃ die Komparatoren Ka, Ks, K₆ und Ki liegen.

Der Fall m = 4 ist anhand der Fig. 1 dargestellt, mit deren Hilfe die Erfindung näher beschrieben wird.

In Fig.2 ist eine bevorzugte Ausgestaltung der UND-Gatter und in Fig.3 eine Ausgestaltung für die Komparatoren gezeigt.

Bei der in F i g. 1 dargestellten Anordnung hat man definitionsgemäß vier UND-Gatter G\, G₁, G₃ und G₄ mit jeweils acht logischen Eingängen und demzufolge 15 einander gleiche Komparatoren K\ — K\ 5, die über einen Spannungsteiler Sp mit den Referenzspannungen U\, U₂,... Uis beaufschlagt sind. Dabei iicgi der Komparator K₁ an der niedrigsten Vergleichsspannung Uu der Komparator £15 an der höchsten Vergleichsspannung Un.

Der Spannungsteiler Sp besteht aus der Serienschaltung von 15 einander gleichen Widerständen R⁺, zwischen denen jeweils ein Spannungsteilerpunkt liegt, der an den Referenzeingang r des jeweils zugehörigen Komparators in der aus F i g. 1 ersichtlichen Weise geschallet ist. Der Spannungsteiler 5p liegt mit seinem einen Ende an Nullpotential (über Masse) und erhält sein zweites Potential am anderen Ende über einen weiteren Widerstand R⁺ in der aus Fig. 1 ersichtlichen Weise, auf die noch näher eingegangen wird.

Bei dem in F i g. 1 dargestellten Beispielsfall ist nämlich ein zusätzlicher Komparator k vorgesehen, dessen Referenzeingang R an eine Vergleichsspannung U gelegt ist, die größer als die übrigen Vergleichsspannungen U\ bis t/i 5 sind, und an dessen Signaleingang 5 ebenfalls das jeweils anhängige Analogsignal angelegt ist Jedoch ist der Ausgang dieses Komparators k nicht an eines der UND-Gatter sondern an ein Anzeigeelement, ζ. B. eine Leuchtdiode LED 1 geschaltet welches anzeigt, wenn das angelegte Analogsignal eine höhere Spannung hat, als sie durch die an den Komparatoren K\—Kis angelegten Vergleichsspannungen Ui-Un gegeben ist

Bevorzugt werden getaktete Komparatoren Ki—Kis, k verwendet die sowohl einen Q-Ausgang, also einen Ausgang für das direkte Signal, als auch einen Q-Ausgang für das dazu invertierte Signal aufweisen, da hierdurch in besonders günstiger Weise die an die UND-Gatter Gi, G₂,... G_n, zu legenden Digitalimpulse erzeugt werden und ein besonders rasches Arbeiten der Anlage gewährleistet ist. Dabei dient der einzelne Koms parator als Sample-Hoid-Schaltung bzw. als ein den Forderungen des Abtasttheorems (Nyquisttheorems) genügender Zerhacker, der dafür sorgt, daß die an die UND-Gatter und die dann von diesen gelieferten Impulse in einer genügend dichten Folge anfallen, um bei Bedarf die Rekonstruktion des Analogsignals zu ermöglichen.

Bei dem in F i g. 1 dargestellten Beispielsfall handelt es sich um einen 4-Bit-A/D-Wandler, für den also m—4 gilt. Folglich werden 15 Komparatoren und vier UND-Gatter Gi-G₄ mit jeweils 8 logischen Eingängen verwendet. Dabei ist das erste Gatter Gi von den Komparatoren Ki, Ki, Ks, Ki, K₉, Ku, Km, Kis, das zweite Gatter G₂ von den Komparatoren K₂, K3, Ke, Ki, Kio, Ku, K\4, Kis, das dritte Gatter Gi von den Komparatoren K₄, Ks, K₆, Ki, Kn, Km, Ki₄, Kis und das letzte Gatter G₄ von den Komparatoren Kg bis Kis gesteuert Auf die im einzelnen vorgenommene Anschaltung der Komparatoren wird später noch näher eingegangen.

Eine vorteilhafte Ausgestaltung der UND-Gatter Gi — G₄ ist aus F i g. 2 ersichtlich. Das einzelne Gatter besieht aus einem Eingangstransistor 1, insbesondere einem npn-Transistor, dessen Emitterzahl der Zahl der logischen Eingänge des Gatters entspricht Demzufolge hat man im Beispielsfall acht Emitter Ei bis Et, die jeweils einen Komparator zugeordnet sind. Der Kollektor des Transistors I ist über einen Lastwiderstand 3 an das Versorgungspotential Vcc gelegt. Der als Emitterfolger geschaltete Ausgangstransistor 2 ist vom gleichen Typ wie der Transistor 1, also bevorzugt ein npn-Transistor, und liegt mit seiner Basis an der Basis des Eingangstransistors 1, während sein Kollektor an Vcc liegt und sein Emitter den logischen Ausgang des Gatters bildet Die Eingangssignaie als auch die Ausgangssignaie sind auf das Nullpotential, also Masse, bezogen. Die UND-Logik ist bereits durch den Transistor 1 und dessen Anschaltung gegeben, während der Emitterfolger 2 eine Stromverstärkung der auf ihn übertragenen Signale bewirkt Es ist verständlich, daß sich eine solche Logik leicht in integrierter Halbleitertechnik realisieren läßt und da3 sie voll ECL-kompatibel ist.

Eine vorteilhafte Ausgestaltung des Komparators ist in F i g. 3 gezeigt. Bei diesem liegen die beiden Eingänge 5 und R, also der Signaleingang und der Referenzeingang, an einem Differenzverstärker, der im Interesse einer hohen Eingangsimpedanz als Darlingtonschaltung ausgebildet ist

Der eigentliche Differenzverstärker ist durch die beiden npn-Transistoren 3β und 39 gegeben, deren Kollektoren über je einen Lastwiderstand 38 bzw. 40 am Versorgungspotential Vcc liegen und deren Emitter einerseits an den Kollektor eines Stromversorgungstransistors 41 vom npn-Typ angeschaltet, andererseits über je einen Widerstand 37 bzw. 43 auf die Basis des jeweiligen Transistors 36 bzw. 39 zurückgekoppelt sind. Der Emitter des Stromversorgungstransistors 41 liegt in Serie mit dem Widerstand 42 und einem weiteren Widerstand am Versorgungspotential V_Ee- Weiter ist die Basis des Transistors 36 über die Emitter-Kollektorstrecke eines ersten Eingangstransistors 33 mit dem Versorgungspotentia! Vcc, die Basis des Transistors 39 über die Emitter-Koiiektorstrecke eines zweiten Eingangstransistors 45 an das Potential Vcc gelegt Als Signaleingang S bzw. als Referenzeingang R dienen die auf die Basis je

eines der beiden Eingangstransistoren 33 und 45 gelegten Eingangswiderstände 34 bzw. 44.

Die Kollektoren der beiden Transistoren 36 und 39 sind die Ausgänge des Differenzverstärkers bzw. der Darlingtonschaltung. s

Es sei! an dieser Stelle erwähnt werden, daß auf die beiden Eingangstransistoren 33 und 45 verzichtet werden kann, wenn man einen geringeren Eingangswiderstana haben möchte. In diesem Fall sind die Transistoren 36 und 39 die Eingangstransistoren, deren Basis dann über je einen Eingangswiderstand den S- bzw. i?-Eingang des Komparators bilden. Die Überbrükkungswiderstände 37 und 43 sowie eine Rückkopplung der Emitter der Transistoren 36 und 39 auf die Basis sind bei der vereinfachten Schaltung nicht vorhanden.

Bei der in F i g. 3 ersichtlichen Ausgestaltung (und auch bei der vereinfachten Ausgestaltung) ist der Kollektor des Transistors 36 unmittelbar an die Basis eines Transistors 12 und an den Kollektor eines weiteren Transistors 7 geschaltet, während der Kollektor des Transistors 39 an der Basis des Transistors 3 und am Kollektor des Transistors 8 liegt. Die Emitter der beiden Transistoren 7 und 8 sind zusammengeschaltet und gemeinsam mit den Kollektoren zweier weiterer Transistoren 9 und 10 verbunden, deren Emitter über je einen Vorwiderstand 11 bzw. 28 und dem bereits erwähnten Vorwiderstand 35 am Versorgungspotential V^e liegen.

Der Emitter des Transistors 3 ist über eine in Flußrichtung liegende Diode 4 an die Basis des Transistors 7 gelegt, die außerdem über eine in Sperrichtung gepolte Zererdiode 5 und dem mit der Zenerdiode 5 hintereinander geschalteten Widerstand 6 und dem Vorwiderstand 35 an das Versorgungspotential Vee geschaltet ist In derselben Weise ist der Emitter des Transistors 12 über eine in Flußrichtung gepolte Diode 13 an die Basis des Transistors 8 gelegt, die außerdem über die in Sperrrichtunt liegende Zenerdiode 14 und den mit dieser in Reihe liegenden Vorwiderständ 33 an den bereits -wiederholt genannten Widerstand 35 und über diesen an VJTEgeschaltetist

Die mit ihren Kollektoren zusammengeschalteten und an den Emittern der beiden Transistoren 7 und 8 liegenden Transistoren 9 und 10 sind mit ihren Emittern über je einen Vorwiderstand 11 bzw. 28 an den Vorwiderstand 35 und damit an Vee gelegt. Dabei ist die Basis des Transistors 9 einerseits über einen Widerstand 18 an die Basis des Transistors 16, andererseits über eine in Flußrichtung gepolte Diode 25 an die Basis eines weiteren Transistors 27 geschaltet. Die Basis des Transistors 16 liegt über einen weiteren Widerstand 17 am Nullpo- so tential, auf das auch der Kollektor dieses Transistors gelegt ist Die Basis des Transistors 27 und damit die Diode 25 liegen andererseits über die Serienschaltung eines Widerstands 26, einer Diode 46 und eines Widerstands 31 am Vorwiderstand 35 und damit am Versorgungspotential Vee. Ein Spannungsteilerpunkt zwischen dem Widerstand 26 und der Diode 46 ist außerdem mit der Basis des zum Differenzverstärker gehörenden Transistors 41 verbunden.

Die Basis des Transistors 10 Hegt über dem Widerstand 29 und dem Widerstand 35 am Versorgungspotential Vee. Sie ist außerdem mit dem Emitter des Transistors 16 verbunden. Der Emitter des Transistors 10 ist ferner mit dem Emitter des Transistors 15 verbunden, dessen Kollektor gemeinsam mit dem Kollektor des Transistors 16 am Nullpotential und dessen Basis über die Serienschaltung zweier Widerstände 30 und 34 am Versorgungspotential V^liegen.

Der Emitter des Transistors 27 ist über den Widerstand 32 und dem mit diesem in Serie liegenden Widerstand 35 ebenfalls an Vee gelegt. Der Kollektor des Transistors 27 ist mit den Emittern der beiden Transistoren 21 und 24 verbunden. Ein zwischen der Zenerdiode 5 und dem Widerstand 6 liegender Schaltungspunkt ist mit der Basis des Transistors 21, ein zwischen der Zenerdiode 14 und dem Widerstand 33 liegender Schaltungspunkt ist mit der Basis des Transistors 24 verbunden. Die Kollektoren der beiden Transistoren 21 und 24 liegen über je einen Lastwiderstand 20 bzw. 22 am Nullpotential, insbesondere an Masse.

Der Takteingang T des Komparators liegt an den Kollektoren der beiden Transistoren 19 und 23, deren Emitter je einen Signalausgang — und zwar der Emitter des Transistors 19 den Ausgang Q, der Emitter des Transistors 23 den Ausgang Q — bilden. Die Basis des Transistors 19 liegt an einem Schaltungspunkt zwischen dem Kollektor des Transistors 21 und den diesen an Nullpotential legenden Widerstand 20 und die Basis des Transistors 23 an einem Schaltungspunkt zwischen dem Kollektor des Transistors 24 und den diesen an Nullpotential legenden Widerstand 22.

Um nun zu der in Fig.! dargestellten Anordnung zurückzukehren, wird festgestellt, daß die einzelnen Komparatoren K\ — K\$ und der Komparator it in der aus F i g. 3 ersichtlichen Weise ausgestaltet sind. Dabei sind die Q-Ausgänge der Komparatoren K\ — K\ 5 in der bereits beschriebenen Weise einerseits an die logischen Eingänge der UND-Gatter G\ bis G4, andererseits über je einen Widerstand R an eine Spannung von — 2 V gelegt, während das Versorgungspotential Vee, mit dem die einzelnen Komparatoren beaufschlagt sind, —5,2 V und das Potential Vcc + 5 V beträgt. Die in der Anordnung, d. h. in den Komparatoren und den Gattern vorgesehenen Transistoren sind dabei sämtlich vom npn-Typ.

vVcöcntiiCii ist vor allem die icrsaiiung der Q--Ausgarige und der (^-Ausgänge derart, daß der Q-Ausgang der Komparatoren K2, Ki,... Kn mit dem Q-Ausgang des durch die jeweils niedrigere Vergleichsspannung beaufschlagten, also die nächst niedrigere Nummer als der betreffende Komparator aufweisenden Komparators K\ bzw. Kj bzw.... bzw. K\a verbunden ist. Damit ist eine sog. »Wired-OR«-Verknüpfung zwischen den Komparatoren gegeben, die bewirkt, daß jeweils nur der Ausgang eines der in der soeben angegebenen Weise zusammengeschalteten Komparatoren K\ — K)s und k den logischen Zustand »0« hat. Eine nachfolgende UND-Verknüpfung ermöglicht dann die Ausbildung eines beliebigen Codeworts, im Beispiel der F i g. 1 eines Einärcodes.

Der Signaleingang 5 der Gesamtanordnung ist an die 5-Eingänge aller Komparatoren K_x,... K₁₅, k gelegt, das Taktsignal TA geht an den in F i g. 2 mit T bezeichneten Takteingang der einzelnen Komparatoren.

Zur Erzeugung der Vergleichsspannungen U₁, Ui,... Uts, Uliegt der Spannungsteiler Sp mit dem einen Ende am Nullpotential, mit dem anderen Ende, also dem Ausgang des 16. Widerstandes R⁺ (der dem Komparator k zugeteilt ist) einerseits am Referenzeingang R des letzten Komparators k, andererseits am Emitter eines npn-Transistors Tr, dessen Kollektor mit Vcc beaufschlagt und dessen Basis über einen einen einstellbaren Spannungsteiler einerseits an Vcc andererseits am Nullpotentiai liegt.

Der φ-Ausgang des Komparators Jt ist, wie bereits oben festgestellt an den Eingang der Leuchtdiode

ίο

ik LEDi geschaltet, die andererseits am Nullpotential

jj$ liegt. Eine zweite Leuchtdiode LED 2 dient der Anzeige

'•>i für den Fall, daß die Spannung des Analogsignals nicht

^ ausreicht, um bereits den ersten Komparator K\ zur

:i Abgabe eines Signals anzuregen. Diese liegt zwischen

ί dem (J-Ausganp des Komparators K\ und dem Nullpo-

,; tential.

ff Die in F i g. ι dargestellten, aber nicht mit Bezugszei-

f chen versehenen Widerstände und Dioden sind zum

Kj Schutz der Anordnung vorgesehen.

'·;} Die in F i g. 1 dargestellte Vorrichtung ist ein paralleler 4-Bit-A/D-Wandler. Ein wesentlicher Bestandteil dieser Anordnung ist die Dekodierung der Komparatorausgänge. Diese erfolgt über eine »wired OR«-Ver- : knüpfung der Komparatorausgänge und durch die an-

\h schließende Dioden-UND-Verknüpfung. Diese Anord-

'% nung erlaubt Laufzeiten im Dekoder, die weit unter 2 ns

>~ί. liegen. Der wesentlichste Laufzeitverlust ist in den ein-

i_ zelnen Komparatoren gegeben. Desgleicheü wird die

; , Gesamtverlustleistung im wesentlichen durch die Korn-

i't paratoren bestimmt. Bei einer Integration entfällt die

|J Leistungsstufe der einzelnen Komparatoren, so daß der

i > Aufwand an Einzelelementen um 50% reduziert werden

ψ kann. Dann ist ein 4- Bit-A/D-Wandler mit 200 mW Ver-

|| lustleistung und einer Konversionszeit unter 20 ns unter

|K Anwendung der Schaltung gemäß F i g. 1 ohne weiteres

fV realisierbar. Durch die Möglichkeit der Anwendung der

fei integrierten Halbleitertechnik können auch die Herstel-

'; lungskosten beachtlich reduziert werden.

Die in F i g. 1 dargestellte Anordnung läßt sich ohne f. weiteres auf beliebige Werte von m umgestalten. So hat

λι man z.B. für m = 5 insgesamt 31 Komparatoren

' Ki-Kn sowie 5 UND-Gatter Gi-G₅ mit jeweils 16

I- logischen Eingängen. Dabei ist das erste Gatter Gi mit

'(■ den mit ungeraden Zahlen numerierten Komparatoren,

also den Komparatoren K\, Ky, Ks,... usw. beaufschlagt. : Das Gatter G₂ ist an die Komparatoren K₂, K₃, K& Kj,

f Kio, Ku, KiA, Ki₅, Km, Ki₉, K₂₂, K₂₃, K₂₆, K₂₇ sowie an

K30 und K31 geschaltet. Das Gatter Gi liegt an den '.^?i| Komparatoren K<—K₇, Ki₂-Kn, K₂O-K₂J und

f! K28—K31 und das Gatter Gs an den Komparatoren

¹II K16—K31· Im übrigen ki"?n die Schaltung gemäß Fi g. 1

unverändert auf diesen Fall übertragen werden. Dasselbe gilt auch für andere Werte von m, z. B. auch für den FaIIm = 2 und M= 3.

Abschließend soll noch auf die Tatsache aufmerksam gemacht werden, daß ζ. B. die sog. Wired-OR-Verknüpfung z. B. aus dem TTL-Kochbuch von Texas Instruments, 1973, S. 44 und 45, bzw. die Wired-AND-Verknüfung z. B. aus Tietze-Schenk »Halbleiter-Schaltungs- so technik« (1971), S. 437, zum Stand der Technik zu rechnen sind.

Hierzu 2 Blatt Zeichnungen

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60

Claims (6)

Patentansprüche:

1. Analog-Digitalwandler mit π gleichen Komparatoren, deren parallel geschaltete Signaleingänge von dem jeweils umzuwandelnden Analogsignal und deren Referenzeingänge von jeweils einer festen Gleichspannung U, (v=\, 2, 3, ... n) beaufschlagt sind, bei dem ferner die Vergleichsspannungen gemäß

Ui<U₂<U₃<...<U_n

insbesondere äquidistant gestaffelt sind und bei dem schließlich die Komparatoren derart ausgebildet sind, daß an ihren Ausgängen jeweils nur dann ein an eine Logik weiterzugebender Impuls erscheint wenn die Spannung des anhängigen Analogsignals die dem betreffenden Komparator zugeteilte Vergleichsspannung überschreitet, dadurch gekennzeichnet, daß die Anzahl η der durch die Vergleichsspannungen Ui, U₂, t/3, ... U_n beaufschlagten und nach Maßgabe wachsender Größe der jeweils zugeteilten Vergleichsspannung numerierten Komparatoren (KuK₂, ...K_n) der Bedingung

n=2^m—\

genügt, daß außerdem m UND-Gatter (Gu G₂,... Gm) mit jeweils

2m-1

logischen Eingängen vorgesehen sind, daß ferner jeder dieser logischen Eingänge j< veils nur von einem Komparator beaufschlagt ist und daß schließlich die Zuordnung zwischen den m UND-Gattern (Gi, G₂, ... G_m) und den π Komparatoren (Ku K2, ... K_n) derart getroffen ist, daß an dem /<-ten (μ *> 1,2,3,... m) UND-Gatter (G_M) Gruppen von jeweils

Komparatoren liegen, daß dabei der Komparator mit der niedrigsten Nummer in der ersten Gruppe die Nummer 2"-' trägt und daß zwischen den einzelnen Gruppen der an das μ-te UND-Gatter (G_M) gelegten Komparatoren nach Maßgabe der Numerierung jeweils 2"-' Komparatoren liegen, welche nicht an das betreffende UND-Gatter angeschlossen sind, und ferner dadurch gekennzeichnet, daß die UND-Gatter jeweils durch eine Dioden-UND-Verknüpfung mit einem Multiemitter-Transistor realisiert sind.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß die Komparatoren (Ku K₂,... K_n) als taktgesteuerte Komparatoren mit jeweils zwei Signalausgängen (Q, Q) ausgestaltet sind, wobei der zweite Ausgang das zum Signal am ersten Ausgang inverse Signal führt, daß dabei jeweils nur der das eine Signal führende Ausgang (Q) an mindestens eines der UND-Gatter(Gi, G₂,... G_n,)gelegt und der das andere Signal führende Ausgang (Q) mit dem das erste Signal führenden Ausgang (Q) des die im Vergleich zur Nummer (v) des betreffenden Komparators (Κ,) die nächst niedrigere Nummer (v— 1) führenden Komparators unmittelbar verbunden ist (Wired OR Verknüpfung).

3. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die verwendeten Komparatoren (Ki, K₂,... K_n) derart ausgebildet sind, daß ihre beiden Ausgänge (Q, φ durch den Emitter je eines in EmitterfoIger-Schaltung betriebenen Bipolartransistors (19,23) gegeben sind.

4. Analog-Digitalwandler nach den Ansprüchen 1 bis 3, dadurch gekennzeichnet, daß die UND-Gatter (Gu Gi,... G_n) aus einem Eingangstransisto. (1) und einem diesem nachgeschalteten Transistor (2) bestehen, daß die Anzahl der Emitter des Eingangstransistors (Eu E₂,... E₂*-') der Zahl 2¹"-' der logischen Eingänge des UND-Gatters entspricht, daß dabei die Ausgänge (Q bzv/. Q) der einzelnen Komparatoren (Ki, K₂,... K_n) auf die Emitter des Eingangstransistors (1) geschaltet und die gewünschten Digitalsignale an den durch den Emitter des Ausgangstransistors (2) gegebenen Signalausgang des UND-Gatters abnehmbar sind und daß der Kollektor des Eingangstransistors (1) über einen Lastwiderstand (3) sowie der Kollektor des Ausgangstransistors (2) auf ein gemeinsames Bezugspotential (Vcc) geschaltet sind, während die Basis des Eingangstransistors (1) an der Basis des Ausgangstransistors (2) liegt

5. Vorrichtung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet daß ein (n+l)-ter und den übrigen Kompakteren (K₁, K₂, ... K_n) gleicher Komparator (k) vorgesehen und mit der höchsten Vergleichsspannung U beaufschlagt ist während sein Ausgang zur Steuerung einer Anzeigevorrichtung (LED 1) zur Anzeige eines eine die Vergleichsspannungen (Uu U₂,... U_n)aller Komparatoren(K_u K₂,... K_n) überschreitende Spannung aufweisenden Analogsignals vorgesehen ist und sein Signaleingang (S) mit den Signaleingängen (S) der übrigen Komparatoren (KuK₂,...K_n) verbunden ist

6. Vorrichtung nach den Ansprüchen 1 bis 5, dadurch gekennzeichnet daß ein Signalausgang (Q) des von der niedrigsten Vergleichsspannung (Ui) beaufschlagten Komparators (Ki) zur Steuerung einer zweiten Anzeigevorrichtung (LED 2) vorgesehen und durch die an dem Ausgang des ersten Komparators (Ki) erscheinenden Signale derart geschaltet ist daß an der Anzeigevorrichtung ein Nichtansprechen des Analog-Digitalwandlers wegen zu geringer Spannung des Analogsignals erkennbar ist