DE2939990C2 - - Google Patents

Description

Die Erfindung betrifft einen monolithisch integrierbaren Analog- Digitalwandler nach dem Oberbegriff des Patentanspruches 1.

Ein solcher Analog-Digitalwandler ist aus der DE-AS 27 02 681 bekannt. Bei dem aus dieser Druckschrift bekannten Analog-Digi­ talwandler bzw. Analog-Digital-Umsetzer ergibt sich in besonde­ rer Ausführungsform eine nichtlineare Übertragungscharakteristik der Komparatoren. Dadurch ist es möglich, eine relativ hohe Ver­ stärkung für nahe beim Wert Null liegende differentielle Ein­ gangsspannungen und eine kleinere Verstärkung zu erreichen, wenn die differentielle Eingangsspannung zunimmt. Bei hinreichend groß eingestellter negativer Eingangsimpedanz kann in der Über­ tragungscharakteristik ein Hysterese-Wert eingeführt werden. Dieser Hysteresewert ist bei der Schaltungsdimensionierung des Wandlers bzw. Umsetzers vorgebbar.

Die Erfindung befaßt sich allgemein mit der Aufgabe, einen kostengünstigen, auf der Basis hybrider Bausteine realisierba­ ren Analog-Digitalwandler anzugeben, der unter anderem auch zur Umwandlung von Video-Signalen geeignet ist. In diesem Rah­ men liegt der vorliegenden Erfindung die Aufgabe zugrunde, ei­ nen Analog-Digitalwandler der in Rede stehenden Art anzugeben, bei dem der Hysterese-Wert im Betrieb steuerbar ist.

Diese Aufgabe wird bei einem Analog-Digitalwandler der ein­ gangs genannten Art erfindungsgemäß durch die Merkmale des kennzeichnenden Teiles des Patentanspruches 1 gelöst.

Weiterhin liegt in diesem Aufgabenrahmen die Ausgestaltung des Prioritätsdekodierers sowie die Zusammenfassung der Komparato­ ren zu dem Analog-Digitalwandler. Die Lösung hierfür ist durch den Patentanspruch 10 gekennzeichnet.

Weitere wichtige und vorteilhafte Ausgestaltungen der Erfindung sind den weiteren Ansprüchen zu entnehmen.

Soll der Analog-Digitalwandler im Videobereich einge­ setzt werden, so hat man es wohl in der Regel mit einer A/D-Wandlung von 3 bis 8 Bit zu tun. Günstig ist hierbei für die monolithische Zusammenfassung, wenn der Wandler als 4 Bit-Wandler ausgestaltet ist. Demzufolge ist der in Fig. 1 dargestellte Analog- Digitalwandler in diesem Sinne ausgestaltet. Er weist 2⁴ = 16 einander gleiche Komparatoren K₁ bis K₁₆ auf, die entsprechend der oben angegebenen Definition ausgestaltet und im Detail in Fig. 2 dargestellt sind.

Bei der in Fig. 1 dargestellten Gesamtschaltung eines Ausführungs­ beispiels eines erfindungsgemäßen Analog-Digitalwandlers gemäß der Erfindung sind außer der Ausgestaltung der einzelnen Komparatoren folgende Merkmale vorgesehen:

• 1. Differenzieller Eingang
• 2. 4 Bit Analog-Digitalwandler in Kombination mit einem 4 Bit Digital-Analogwandler
• 3. ein sog. Overload-Ausgang für eine parallele Er­ weiterung
• 4. eine Strobeschaltung mit Sample & Hold-Funktion, die auf die beiden unter Ziff. 2 aufgeführten Wandler wirksam ist.
• 5. schnelle und stromsparende Dekodierung sowie Kom­ paratorschaltung.

Alle diese Merkmale werden nun im Zusammenhang mit Fig. 1 und 2 sowie mit den sich auf Details der Er­ zeugung des Strobesignals, der Spannungsversorgung und der Ausgestaltung des Prioritätsdekodierers befassenden Fig. 3 bis 7 näher beschrieben.

Zunächst wird auf die aus Fig. 1 ersichtliche Gesamt­ schaltung des erfindungsgemäßen Analog-Digitalwandlers eingegangen.

Der durch ein Analogsignal zu beaufschlagende Signal­ eingang SE der Schaltung ist durch die Basis eines ersten Transistors t₁, z. B. vom npn-Typ, gegeben, der in Kollektorschaltung durch das erste Betriebspotential V _CC beaufschlagt ist, während sein Emitter unmittel­ bar mit dem Signaleingang E aller vorgesehenen Kompa­ ratoren K _i , also bei der Schaltung nach Fig. 1 mit dem Eingang E der Komparatoren K₁ bis K₁₆, in Verbindung steht.

Ein dem ersten Transistor t₁ gleicher zweiter Tran­ sistor t₂ liegt mit seinem Kollektor ebenfalls am ersten Betriebspotential, während seine Basis durch ein konstantes Referenzpotential V _r beaufschlagt ist. Der Emitter des zweiten Transistors t₂ ist über einen aus (n + 1) hintereinandergeschalteten Widerständen r₁, R₁, R₂, ... bestehenden Spannungsteiler an ein weiteres Betriebspotential VR- gelegt. Dabei entspricht n der Anzahl der Komparatoren K _i . Jeder dieser Komparatoren K _i ist mit seinem Signaleingang E mit je einem Teiler­ punkt des Spannungsteilers nach Maßgabe seines Ab­ standes von den beiden Transistoren t₁ und t₂ verbun­ den. Die Widerstände R _i und r₁ des Spannungsteilers sind, wenn es sich wie im vorliegenden Fall um einen nach dem linearen Zahlensystem arbeitenden Analog- Digitalwandler handelt, einander gleich bemessen. Der mit seinem Referenzeingang R unmittelbar am Emitter des zweiten Transistors t₂ liegende Komparator trägt die höchste Indexnummer n, der am weitesten von den beiden Transistoren t₁ und t₂ abliegende Komparator den Index "1". Demzufolge liegt der Komparator K₁ mit seinem Referenzeingang R über den Widerstand r₁ unmittelbar an das Betriebspotential VR- und spricht demgemäß als erster Komparator bereits bei einer Signalamplitude an, bei welcher die übrigen Kompara­ toren noch nicht reagieren. Er ist demgemäß der Er­ zeugung des niedrigstwertigsten Bits zugeteilt.

Jeder der Komparatoren K _i weist zwei Ausgänge Q, und einen dritten Eingang C auf. Der Ausgang Q ist dadurch gekennzeichnet, daß an ihm der Pegel logisch "1" vorliegt, wenn am Signaleingang E ein Signal an­ hängig ist, während bei Abwesenheit eines solchen Signals der Q-Ausgang den Pegel "0" hat. Das Verhal­ ten des Ausgangs ist hierzu gerade umgekehrt.

Zu bemerken ist ferner, daß bevorzugt alle Transistoren der Schaltung vom gleichen Typ, insbesondere im In­ teresse einer höheren Schaltgeschwindigkeit vom npn- Typ sind. Dann liegen die Kollektoren sämtlicher unmittelbar durch das erste Betriebspotential V _CC zu beaufschlagenden dieser Transistoren an einem positiven Potential V _CC und die unmittelbar durch das zweite Betriebspotential VR- zu beaufschlagenden oder als Emitterfolger geschalteten Transistoren demgegenüber an einem negativen Potential. Neben den beiden Be­ triebspotentialen V _CC und VR- kommt noch ein mittleres Bezugspotential, also ein an Masse liegendes Potential, vor. Die Differenz zwischen V _CC und VR- beträgt im allgemeinen 10 V.

Der Q-Ausgang jedes der vorgesehenen Komparatoren K _i ist mit der Basis eines ihm jeweils zugeordneten Transistors T _i verbunden, die zudem noch am -Ausgang des folgenden Komparators K _i+1 liegt. Demzufolge wird z. B. der Transistor T₁ vom Q-Ausgang des ersten Komparators K₁ und vom -Ausgang des zweiten Kompa­ rators K₂ gesteuert. Der letzte Komparator K _n , also im Beispielsfall der Komparator K₁₆, liegt zwar dem­ gemäß an der Basis des Transistors T _n-1. Für seinen Q-Ausgang ist hingegen ein eigener Transistor T vorgesehen. Dieser in Kollektorschaltung betriebene Transistor T liegt mit seinem Emitter an der Kathode einer Zenerdiode Z und steuert über diese einen Aus­ gangsteil DA des Dekoders. Eine Oder-Verknüpfung der Komparatorausgänge in vorstehendem Sinne ist bereits der älteren deutschen Patentanmeldung entsprechend der DE-OS 28 30 304 entnehmbar.

Entsprechend der maximalen Bitbreite p des Wandlungsergebnisses weist der Prioritätsdekoder insgesamt (p + 1) Ausgangsteile DA, DA₁, DA₂, . . . DA _p auf, wobei die Ausgangsteile DA _h den dann insgesamt vorgesehenen 2 ^p Komparatoren K _i in noch zu beschreibender Weise zugeteilt sind. Der Eingang dieser einzelnen Ausgangsteile AD _h ist über je eine Zenerdiode Z _h beaufschlagt, mit deren Anode er verbunden ist.

Der dem niedrigstwertigen Bit zugeteilte Ausgangsteil DA₁ ist über die Zenerdiode Z₁ mit dem Emitter des in Kollektorschaltung durch das erste Betriebspotential V _CC betriebenen und den beiden Komparatoren K₁ und K₂ gehörenden Transistors T₁ verbunden und liefert somit die niedrigste Bitstelle des Ergebnisses. Er liegt außerdem an den Transistoren T₃, T₅, T₇, T₁₁, T₁₃ und T₁₅, die durch die Komparatoren K₃, K₄ bzw. K₅, K₆ bzw. K₇, K₈ bzw. K₁₁, K₁₂ bzw. K₁₃, K₁₄ bzw. K₁₅, K₁₆ gesteuert sind.

An den folgenden Ausgangsteil DA₂ sind die zur Erzeugung der zweitniedrigsten Bitstelle des Digitalergebnisses zuständigen Komparatoren K _i und die über diese beaufschlagten Transistoren T _i angeschaltet. Dies bedeutet bei dem in Fig. 1 dargestellten 4 Bit-Wandler, daß die Kathode der dem Ausgangsteil DA₂ vorgeschalteten Zenerdiode Z₂ an die Transistoren T₂, T₃, T₆, T₇, T₉, T₁₀, T₁₁, T₁₄ und T₁₅ in Emitter­ folgerschaltung angeschlossen ist.

An den dritten Ausgangsteil DA₃ sind in dem in Fig. 1 dargestellten Ausführungsbeispiel die Transistoren T₄, T₅, T₆, T₇, T₁₂, T₁₃, T₁₄ und T₁₅ als steuernde Organe angeschlossen, während der vierte Ausgangsteil DA₄ durch die Transistoren T₈, T₉, T₁₀, T₁₁, T₁₂, T₁₃, T₁₄ und T₁₅ gesteuert ist. Eine Verallgemeinerung für einen fünf- oder sechs-Bitwandler ist ohne Schwierigkeit möglich.

Hierbei ist zu erwähnen, daß alle Transistoren T _i und auch der Transistor T in Kollektorschaltung betrieben, d. h., mit ihren Kollektoren an das erste Betriebspotential V _CC gelegt sind. Die Ansteuerung der Transistoren über ihre Basis durch die Q- bzw. -Ausgänge der Komparatoren K _i ist bereits oben beschrieben worden. Die Steuerung der Ausgangsteile DA _h erfolgt über die Emitter der Transistoren T _i , die zu diesem Zweck an die Kathode der den Eingang des betreffenden Ausgangsteils DA _h bildenden Zenerdiode Z _h gelegt sind. Dabei weisen die zur Steuerung zweier Ausgangsteile dienenden dieser Transistoren, also der Transistor T₃, T₅, T₆, T₉, T₁₀, T₁₂ zwei Emitter, die zur Steuerung dreier Ausgangsteile dienenden Transistoren T₇, T₁₁, T₁₂ und T₁₄ drei Emitter und der Transistor T₁₅ vier Emitter auf, die jeweils an je einen Ausgangsteil DA _h gelegt sind. Solche Kombinationen von Mehremittertransistoren sind bereits aus der DE-AS 27 02 681 bekannt.

Der Emitter des den Eingang SE der Schaltung bildenden Transistors t₁ wird über einen als Stromquelle dienenden Transistor t₃ beaufschlagt, indem der Kollektor dieses Transistors t₃ mit dem Emitter des Transistors t₁ verbunden ist, seine Basis an ein Potential U _K und sein Emitter über einen Widerstand r₂ an das zweite Betriebspotential VR- gelegt ist.

Die mit "C" bezeichneten Eingänge der Komparatoren K _i sind zusammengefaßt an einen gemeinsamen Schaltungsteil Str zur Erzeugung eines Strobesignals gelegt. Auf diesen Schaltungsteil, der im Detail in Fig. 3 dargestellt ist, wird bei der noch folgenden Betrachtung der Fig. 3 eingegangen. Eine Schaltung zur Erzeugung des Potentials U _K sowie weiterer Hilfspotentiale wird anhand der Fig. 5 behandelt. Die Ausgestaltung der Ausgangsteile AD bzw. AD _i ist in Fig. 7 dargestellt.

Eine der Erfindung entsprechende Ausgestaltung der Komparatoren K _i ist in Fig. 2 dargestellt. Auch hier sind die einzelnen Transistoren vom selben Typ wie die Transistoren t₁ bis t₃, T und T _i der in Fig. 1 gebrachten Gesamtschaltung.

Der Signaleingang E des einzelnen Komparators K _i ist durch die Basis eines ersten Transistors 1 gegeben, dessen Kollektor an den einen Eingang der noch zu beschreibenden Speicherzelle gelegt und dessen Emitter mit dem Emitter eines gleichen Transistors 2 unter Bildung eines Differenzverstärkers verbunden ist. Hierzu ist der Referenzeingang R des Komparators K _i an die Basis des zweiten Transistors 2 und der Kollek­ tor dieses zweiten Transistors 2 an den anderen Ein­ gang der Speicherzelle gelegt. Für die Stromversorgung des Differenzverstärkers ist der Emitter eines wei­ teren Transistors 5 über einen Widerstand 6 an das zweite Betriebspotential VR-, seine Basis an das bereits oben im Zusammenhang mit dem Transistor t₃ genannte Hilfspotential U _K und sein Kollektor an die Emitter zweier weiterer Transistoren 3 und 4 gelegt. Die Basis des einen dieser Transistoren, nämlich des Transistors 3, ist durch eine Schaltung zur Erzeugung eines weiteren Hilfspotentials U _{K 1} beaufschlagt, während die Basis des anderen Transistors, nämlich des Transistors 4, den Eingang C des betreffenden Kompara­ tors K _i bildet. Der Kollektor des Transistors 3 liegt am Emitter des den Signaleingang E bildenden Transistors 1 und der Kollektor des Transistors 2 an den miteinander verbundenen Emittern der beiden die Speicherzelle bildenden Transistoren 7 und 8.

Die Speicherzelle besteht aus zwei Transistoren 7 und 8 vom Typ der übrigen Transistoren der Schaltung mit jeweils zwei Emittern, wobei die Basis der beiden Transistoren jeweils mit dem Kollektor des anderen ver­ bunden und somit eine RS-Flip-Flopzelle gegeben ist. Der eine Emitter der beiden Transistoren 7 und 8 ist durch eine gemeinsame Hysteresesteuerung beaufschlagt, während der andere Emitter des Transistors 7 den S- Eingang, der andere Emitter des Transistors 8 den R-Eingang der Flip-Flopzelle bildet. Demgemäß ist der Kollektor des den Signaleingang E bildenden Transistors 1 mit dem anderen Emitter des Transistors 7, der Kollektor des den R-Eingang des Differenzverstärkers bildenden Transistors 2 mit dem anderen Emitter des Transistors 8 verbunden.

Der zur Steuerung der Basis der Transistoren T _i-1 des Prioritätsdekodierers dienende Ausgang der einzelnen Komparatoren K _i ist durch den Kollektor eines wei­ teren Transistors 15 gegeben, der mit seinem Emitter über einen Widerstand 12 an den -Ausgang des RS- Flip-Flops, also an den Kollektor des Transistors 7 gelegt, mit seiner Basis durch ein Hilfspotential U _K3 beaufschlagt ist und mit seinem Kollektor den -Aus­ gang bildet und somit nach dem jeweils vorliegenden Schaltungsplan, z. B. nach dem Schaltungsplan gemäß Fig. 1 an die Basisanschlüsse der durch den -Ausgang des Komparators K _i gesteuerten Transistoren T _i-1 des Dekodierers gelegt ist. Der Kollektor des Transistors 7 ist außerdem über einen Lastwiderstand 18 an das erste Betriebspotential V _CC geschaltet.

Der zur Steuerung der Basis der Transistoren T _i des Prioritätsdekodierers dienende Ausgang Q des einzelnen Komparators K _i ist durch einen weiteren Transistor 17 vom Typ der übrigen Transistoren der Schaltung gegeben, dessen Emitter über zwei einen Spannungsteiler bilden­ de Widerstände 14 und 11 an den Rücksetzeingang des RS- Flip-Flops, also an den Kollektor des Transistors 8 gelegt ist. Seine Basis wird wiederum durch das bereits den Transistor 15 steuernde Hilfspotential UK₃ gesteuert, während sein Kollektor den Q-Ausgang des Komparators K _i bildet und außerdem über einen Last­ widerstand 18* durch das erste Betriebspotential V _CC beaufschlagt ist.

Die Hysteresesteuerung ist durch einen Transistor 9 vom Typ der übrigen Transistoren gegeben, dessen Kollektor mit dem einen Emitter der beiden die Spei­ cherzelle bildenden Transistoren 7 und 8 verbunden ist, dessen Basis durch ein Hilfspotential U _KH be­ aufschlagt ist und dessen Emitter über einen Widerstand 10 an Masse und damit an einem genau in der Mitte zwischen den Potentialen V _CC und V _EE befindlichen Potential liegt.

In Fig. 3 ist die Schaltung für die Erzeugung des Strobe-Signals Str gezeigt. Strobesignale dienen be­ kanntlich der Kontrolle und Überwachung einer Digital­ schaltung und im vorliegenden Fall der Einschaltung und Abschaltung der Komparatoren. Damit wird die Wir­ kungsweise einer S & H-Schaltung erreicht.

Die Schaltung enthält einen Transistor 19 vom Typ der übrigen Transistoren der Schaltung, dessen Emitter über einen Widerstand 22 an das zweite Betriebspoten­ tial gelegt ist, dessen Basis an dem bereits wieder­ holt erwähnten Hilfspotential U _K liegt und dessen Kollektor mit der Kathode einer Diode 20 verbunden ist. Ein weiterer Transistor 21 vom selben Typ wie der Transistor 19 liegt mit seinem Emitter an der Anode der Diode 20, mit seinem Kollektor am Nullpotential, also an Masse, während an seiner Basis das an den C-Eingang der Komparatoren K _i gemeinsam zu legende Strobesignal liefert.

Die in Fig. 4 gezeigte Teilschaltung dient zur Er­ zeugung des Hilfspotentials U _KH , das, wie bereits erwähnt, zur Beaufschlagung der Basis des Transistors 9 in der Hysteresesteuerung in den einzelnen Kompara­ toren K _i dient. Die Schaltung besteht aus zwei Tran­ sistoren 23 und 24 vom Typ der übrigen Transistoren der Schaltung. Der erste dieser Transistoren, der Transistor 23 liegt mit seinem Emitter am Nullpotential, also Masse, und ist durch leitende Überbrückung seines Basis-Kollektor-pn-Übergangs als Diode geschaltet. Dasselbe gilt für den anderen Transistor 24, der mit dem Transistor in Reihe liegt, indem sein Emitter mit der Basis und dem Kollektor des Transistors 23 verbunden ist, während seine Basis und sein Kollektor über einen Widerstand 25 an das erste Betriebspoten­ tial U _CC geschaltet sind. Der Kollektor bzw. die Basis des Transistors 24 liefern das Potential U _KH für die Hysteresesteuerung der insgesamt vorgesehenen Komparatoren K _i . Es genügt, wenn die Schaltung gemäß Fig. 3 nur ein einziges Mal vorgesehen ist.

Die in Fig. 5 gezeigte Schaltung liefert den Rest der zur Beaufschlagung der Komparatoren K _i und der Schal­ tungsteile DA, DA _h des Prioritätsdekodierers benötigten Hilfsspannungen. Auch diese Schaltung ist im allge­ meinen nur einmal erforderlich.

Ein erster Transistor 26 vom Typ der übrigen Tran­ sistoren liegt mit seinem Emitter am zweiten Betriebs­ potential VR- und mit seinem Kollektor über einen Lastwiderstand 35 an Masse, also am Potential Null Volt und außerdem an der Basis eines weiteren Tran­ sistors 27 vom Typ der übrigen Transistoren, der je­ doch mit zwei Emittern versehen ist. Der eine dieser Emitter liegt über einen durch die beiden Widerstände 36 und 37 gebildeten Spannungsteiler am zweiten Be­ triebspotential, während der andere Emitter des Tran­ sistors 27 an die Basis eines dritten Transistors 29 vom Typ der übrigen Transistoren angeschlossen ist und sein Kollektor an Masse, also am Potential Null Volt liegt.

Der Teilerpunkt des genannten und aus den Widerständen 36 und 37 bestehenden Spannungsteilers, über den der eine Emitter des Transistors 27 am zweiten Betriebs­ potential VR- liegt, bildet einen Schaltungsknoten, da er einerseits an die Basis des ersten Transistors 26 und andererseits an den Kollektor eines vierten Transistors 28 vom Typ der übrigen Transistoren ange­ schlossen ist. Der Emitter dieses vierten Transistors 28 ist über einen Widerstand 38 an das zweite Be­ triebspotential VR- gelegt und die Basis dieses vierten Transistors 28 mit der Anode einer kathodenseitig durch das zweite Betriebspotential VR- beaufschlagten Diode 39 sowie über einen Widerstand 40 mit dem einen Emitter des zweiten Transistors 27 und mit der Basis des dritten Transistors 29 verbunden.

Dieser dritte Transistor 29 liegt mit seinem Emitter über einen Widerstand 40* ebenfalls am zweiten Be­ triebspotential VR- und mit seinem Kollektor an der Anode einer Zenerdiode 30, deren Kathode über einen Widerstand 41 durch das erste Betriebspotential V _CC beaufschlagt ist. An der Basis des dritten Transistors 29 hat man das Hilfspotential U _K , das zur Beaufschla­ gung der Basis des Stromversorgungstransistors 5 der einzelnen Komparatoren K _i sowie für die Beaufschlagung der noch anhand von Fig. 7 zu beschreibenden Schaltungs­ teile DA, bzw. DA _h des Prioritätsdekodierers benötigt wird. Die zugehörige Spannung wird somit zwischen der Basis des dritten Transistors 29 und Masse abgegriffen.

Der Kollektor des dritten Transistors 29 liefert das Hilfspotential U _K2, das ebenfalls für die Versorgung der Schaltungsteile DA und DA _h des Dekodierers be­ nötigt wird.

Zur Lieferung des weiteren für die Versorgung der Kom­ paratoren K _i erforderlichen Hilfspotentials U _K1 ist die in Fig. 5 dargestellte Schaltung noch mit einem fünften Transistor 31 und einem sechsten Transistor 32 sowie einem siebten Transistor 34 und einer weiteren Diode 33 ausgestattet. Die Transistoren stimmen im Typ, also der Dotierung ihrer Kollektoren, Emitter und Basiszonen, mit den übrigen Transistoren der Schaltung überein.

Das sich an der Basis des dritten Transistors 29 während des Betriebs einstellende Hilfspotential U _K ist zugleich an die Basis des fünften Transistors 31 und an die Basis des sechsten Transistors 32 gelegt, deren Emitter über je einen Widerstand 43 bzw. 44 am zweiten Betriebspotential VR- liegt. Der Kollektor des fünften Transistors 31 ist einerseits mit der Basis des siebten Transistors 34 verbunden und liegt andererseits über einen Widerstand 42 an Masse, also am Potential Null Volt. Der Kollektor des sechsten Transistors 32 ist mit der Kathode der Diode 33, der Emitter des siebten Transistors 34 mit der Anode dieser Diode 33 verbunden. Der Kollektor des siebten Transistors 34 liegt an Masse, während am Kollektor des sechsten Transistors 32 das Potential U _K1 auftritt, das für die Beaufschlagung des der Aufbereitung des Strobesignals dienenden und aus den Transistoren 3 und 4 bestehenden Differenzverstärker vorgesehen und somit an die Basis des Transistors 3 gelegt ist.

Das Hilfspotential U _K3, das für die Basis der Ausgangs­ transistoren 15 und 17 und des noch einzuführenden Transistors 16 erforderlich ist, wird von dem in Fig. 6 dargestellten Schaltungsteil geliefert. Dieser besteht aus einer in Flußrichtung gepolten Diode 46, deren Anode durch das erste Betriebspotential V _CC beaufschlagt und deren Kathode über einen Widerstand 45 an Masse gelegt ist. Das Potential U _K3 kann an der Kathode der Diode 46 abgenommen werden.

Bei der bisher vorliegenden Beschreibung der einzelnen Komparatoren K _i ist hinsichtlich der Verbindung der Q-Ausgänge der Komparatoren K _i dargelegt, daß der Kollektor des Transistors 8 und die Basis des Transistors 7 der Speicherzelle im Komparator K _i über zwei hintereinandergeschaltete Widerstände 11 und 14 an den Emitter des Ausgangstransistors 17 gelegt ist. Damit ist zwischen den beiden Transistoren der Speicherzelle und dem den Q-Ausgang bildenden Transistor 17 ein Spannungsteiler gegeben, dessen Teilerpunkt zu dem bereits erwähnten Transistor 16 überleitet. Hierzu ist der Emitter dieses weiteren Transistors vom Typ der übrigen Transistoren der Schaltung über einen Widerstand 13 an den besagten Teilerpunkt gelegt, während seine Basis durch das Hilfspotential U _K3 beaufschlagt ist. Die Kollektoren der Transistoren 16 aller in der Schaltung vorgesehenen Komparatoren K _i sind an einen gemeinsamen, in Fig. 1 nicht dargestellten Schaltungspunkt D/A gelegt, über den ein Strom angeboten wird, dessen Stärke zur Amplitude des am Signaleingang SE anhängigen Signals analog ist. Diese Wirkung kommt zustande, weil alle Komparatoren K _i , welche an ihrem Q-Ausgang den Pegel logisch "1" aufweisen, denselben Anteil dieses Stroms liefern, während diejenigen Komparatoren K _i , an deren Q-Ausgang der Pegel logisch "0" ist, keinen Strom über ihren Transistor 16 liefern.

Die in Fig. 7 dargestellte Schaltung für die Ausgangsteile DA bzw. DA _H des Prioritätsdekodierers weist jeweils drei Transistoren 47, 49 und 51 vom Typ der übrigen Transistoren der Schaltung auf. Der erste dieser Transistoren 47 bildet eine Stromquelle und ist demgemäß mit seinem Emitter über den Widerstand 48 an das zweite Betriebspotential VR- und mit seiner Basis an das von dem in Fig. 5 dargestellten Schaltungsteil gelieferte Hilfspotential U _K und mit seinem Kollektor an die Anode der den Eingang des betreffenden Schaltungsteils DA, bzw. DA _h bildenden und bereits in Fig. 1 dargestellten Zenerdiode Z bzw. Z _h sowie an den Emitter des zweiten Transistors 49 angelegt.

Die Basis des zweiten Transistors 49 ist durch das von dem in Fig. 5 gelieferten Schaltungsteil gelieferte Hilfspotential U _K2 beaufschlagt. Sein Kollektor liegt einerseits über einen Widerstand 50 an Masse, also am Nullpotential und andererseits an der Basis des dritten Transistors 51. Der Kollektor des dritten Transistors 51 der einzelnen Schaltungsteile DA bzw. DA _H soll während des Betriebs möglichst exakt das Potential von Null Volt erhalten, während diese Forderung bei den übrigen an Masse liegenden Anschlüssen der Schaltung nicht ganz so kritisch ist. Es empfiehlt sich deshalb das Potential von Null Volt an die Kollektoren der einzelnen Transistoren gesondert von den das Potential Null Volt führenden Verbindungen zuzuführen.

Der Emitter der dritten Transistoren 51 bildet die Ausgänge Ov, bzw. D _h des Prioritätsdekodierers.

Damit ist die Schaltung eines die verschiedenen Aspekte der Erfindung zeigenden Analog-Digitalwandlers vollständig beschrieben.

Zusammenfassend ist hierzu noch folgendes festzustellen:

• 1. Die einzelnen Komparatoren K _i haben folgende Eigenschaften:
  • a) eine Hauptstromversorgung, die durch den Transistor T₅ und den Widerstand 6 gegeben ist;
  • b) eine Strobe-Umschaltung für die Sample & Hold- Funktion, die durch den aus den Transistoren 3 und 4 bestehenden Differenzverstärkerteil gegeben ist;
  • c) den durch die Transistoren 1 und 2 gegebenen Komparatoreingang;
  • d) ein durch die Transistoren 7 und 8 und deren Ausgangswiderstände 11, 12, 13 und 14 bedingtes Speicherelement;
  • e) eine durch den Transistor 9 und den Widerstand 10 gegebene Hysteresesteuerung;
  • f) Entkopplungselemente für ein Logiksignal und eine D/A-Wandlung, die durch die Transistoren 15, 17 und 16 gegeben sind;
  • g) eine UND-Verknüpfung am Widerstand 18 und dessen Anschaltung an den Q-Eingang des Komparators K _i-1; dadurch kann jeweils nur einer der Transistoren T _i auf logisch "1" umgeschaltet werden.
• 2. Hinsichtlich der Ausbildung des Prioritätsdekodierers kann festgestellt werden, daß
  • a) die zum Teil als Multiemitter-Transistoren ausgebildeten Eingangstransistoren T _i ohne Schwierigkeit an den gewünschten Ausgangskode, wie Binär, Gray usw. angepaßt sein können;
  • b) die Stromquelle aus den Transistoren 47 und den Widerständen 48 die hochkapazitive Dekodierungsmatrix und die Ausgangsstufe DA bzw. DA _h versorgt und dabei eine erhebliche Verbesserung der P.D.P. bewirkt;
  • c) der Overload-Ausgang "Ov" die Möglichkeit der Kaskadierung für eine höhere Bitzahl eröffnet.

Claims (17)

1. Monolithisch integrierbarer Analog-Digitalwandler mit einem Signaleingang (SE) für ein Analogsignal, der mit Eingängen (E) einer Vielzahl einander gleicher Komparatoren (K₁ bis K₁₆) gekoppelt ist, und mit einem Referenzspannungskreis (r₁, R₁ bis R₁₅, t₂) zur Einspeisung von gestuften Vergleichsspannungen in jeweils einen Referenzeingang (R) der Komparatoren (K₁ bis K₁₆), wobei die Komparatoren (K₁ bis K₁₆) jeweils durch einen Differenzverstärker (1, 2, 5, 6) in Form zweier emittergekoppelter gleicher Transistoren (1, 2) mit einem Eingang als Komparatoreingang (E) und einem weiteren Eingang als Komparator-Referenzeingang (R), eine diesem nachgeschaltete Speicherzelle (7, 8) in Form eines RS-Flip-Flops mit kreuzgekoppelten Transistoren mit an die Differenzverstärkereingänge (E, R) angekoppelten Eingängen sowie eine an die Speicherzelle (7, 8) gekoppelte Hysteresesteuerung (9, 10) gebildet sind, dadurch gekennzeichnet, daß die Hysteresesteuerung (9, 10) durch einen an die Emitter der Transistoren der Speicherzelle (7, 8) angekoppelten, durch ein Hilfspotential (U _KH ) ansteuerbaren Transistorkreis gebildet ist und daß jeweils ein in Basisschaltung betriebener Transistor (15, 17) mit seinem Emitter an jeweils einen Kollektor der Transistoren der Speicherzelle (7, 8) angekoppelt ist und die Kollektoren der in Basisschaltung betriebenen Transistoren (15, 17) Komparatorausgänge (Q, ) bilden.

2. Vorrichtung nach Anspruch 1, dadurch gekennzeichnet, daß der Differenz-Verstärker durch zwei weitere Transistoren (3, 4) ergänzt und dabei der Kollektor des einen Transistors (3) mit den Emittern der beiden den Eingang (E bzw. R) des Komparators (K _i ) bildenden Transistoren verbunden ist, während der Kollektor des anderen Transistors (4) an die miteinander verbundenen Emitter zweier die Speicherzelle bildenden Transistoren (7, 8) gelegt ist, daß ferner die Basis des einen dieser weiteren Transistoren (3) durch ein Hilfspotential (U _K1) und die Basis des anderen Transistors (4) durch ein von einer Hilfsanlage (Str) geliefertes Potential gesteuert ist und daß schließlich die miteinander verbundenen Emitter dieser beiden weiteren Transistoren (3, 4) über eine Konstantstromquelle (5, 6) an ein zweites Betriebspotential (VR-) und über die die Eingänge (E, R) des Komparators (K _i ) bildenden Transistoren (1, 2) und die Speicherzelle bildenden Transistoren (7, 8) an ein erstes Betriebspotential (V _CC ) gelegt sind.

3. Vorrichtung nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß die beiden Tran­ sistoren (7, 8) der Speicherzelle jeweils zwei Emitter aufweisen, von denen der erste mit dem ersten Emitter des anderen Transistors verbunden und an den Kollek­ tor eines die Hysteresesteuerung liefernden Transistors (9) gelegt ist, dessen Basis durch ein Hilfspotential (U _KH ) beaufschlagt und dessen Emitter über einen Wider­ stand (10) an ein in der Mitte zwischen dem ersten Betriebspotential (V _CC ) und dem zweiten Betriebspotential (VR-) liegendes Nullpotential gelegt ist, daß außerdem der andere Emitter des ersten Transistors (7) der Speicherzelle mit dem Kollektor des den Signaleingang (E) des Komparators (K _i ) bildenden Transistors (1) und der andere Emitter des zweiten Transistors (8) der Speicherzelle mit dem Kollektor des den Referenzeingang des Komparators (K _i ) bildenden Transistors (2) verbunden ist und daß schließlich der an der Basis des zweiten Transistors (8) liegende Kollektor des ersten Transistors (7) der Speicherzelle über einen Widerstand (12) an den Emitter des den -Ausgang des Komparators (K _i ) bildenden Transistors (15) und der an der Basis des ersten Transistors (7) liegende Kollektor des zweiten Transistors (8) der Speicher­ zelle über wenigstens einen Widerstand an den Emitter eines den Q-Ausgang des Komparators (K _i ) bildenden weiteren Transistors (17) gelegt ist.

4. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß zur Erzeugung des die Basis des die Hysteresesteuerung bildenden Transistors (9) steuernden Hilfspotentials (U _KH ) zwei Transistoren desselben Typs (24, 23) vorgesehen sind, daß dabei der Emitter des ersten Transistors (23) an ein Null­ potential (Masse) gelegt und seine Basis sowie sein Kollektor mit dem Emitter des zweiten Transistors (24) verbunden ist, daß außerdem der Kollektor des zweiten Transistors (24) mit der Basis dieses Transistors, als auch über einen Lastwiderstand (25) mit dem ersten Betriebspotential (V _CC ) verbunden und daß schließlich der Kollektor des zweiten Transistors (24) an die Basis der die Hysteresesteuerung bewirkenden Tran­ sistoren (9) in den einzelnen Komparatoren (K _i ) ge­ legt ist.

5. Vorrichtung nach den Ansprüchen 1 bis 4, dadurch gekennzeichnet, daß der den -Ausgang des einzelnen Komparators (K _i ) bildende Transistor (15) mit seinem - den -Ausgang darstellen­ den Kollektor über einen Lastwiderstand (18) an das erste Betriebspotential (V _CC ) gelegt und mit seiner Basis durch ein Hilfspotential (U _K3) beaufschlagt ist, während sein Emitter über einen Widerstand (12) an den Kollektor des den -Ausgang der Speicherzelle darstellenden ersten Transistors (7) der Speicher­ zelle gelegt ist.

6. Vorrichtung nach Anspruch 3, dadurch gekennzeichnet, daß der Kollektor des den Q-Ausgang der Speicherzelle darstellenden zweiten Transistors (8) der Speicherzelle über die Serien­ schaltung zweier Widerstände (11, 14) an den Emitter eines den Q-Ausgang des Komparators (K _i ) darstellenden Transistors (17) gelegt, dessen Basis durch ein Hilfs­ potential (U _K3) beaufschlagt und dessen, den Q-Ausgang des Komparators (K _i ) bildender Kollektor über einen Lastwiderstand (18*) an das erste Betriebspotential (U _CC ) gelegt ist.

7. Vorrichtung nach den Ansprüchen 5 und 6, da­ durch gekennzeichnet, daß zur Erzeugung eines Hilfspotentials (U _K3) die Anode einer Diode (46) an das erste Betriebspotential (V _CC ) und die Kathode dieser Diode einerseits über einen Widerstand (45) an das Potential Null Volt, andererseits an die einzelnen durch das besagte Hilfspotential (U _K3) zu be­ aufschlagenden Basisanschlüsse gelegt ist.

8. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß die zur Beaufschlagung des Differenzverstärkers im Komparatoreingangskreis dienende Konstantstromquelle aus einem Transistor (5) besteht, dessen Emitter über einen Widerstand (6) an das zweite Betriebspotential (VR-) gelegt, dessen Basis durch ein Hilfspotential (U _K ) beaufschlagt und dessen Kollektor mit den Emittern der den Signaleingang (E) und den Referenzeingang (R) bildenden Transistoren (1, 2) oder mit den Emittern mit ihren Kollektoren an den Emittern dieser Transistoren (1, 2) liegenden Tran­ sistoren (3, 4) verbunden ist.

9. Vorrichtung nach Anspruch 8, dadurch ge­ kennzeichnet, daß zur Erzeugung des Hilfspotentials (U _K ) ein erster Transistor (26) mit seinem Emitter an das zweite Betriebspotential (VR-) und mit seinem Kollektor einerseits über einen Last­ widerstand (35) an das Potential Null Volt, anderer­ seits unmittelbar an die Basis eines zwei Emitter auf­ weisenden zweiten Transistors (27) gelegt ist, daß dabei der Kollektor des zweiten Transistors (27) unmittelbar durch das Potential Null Volt beaufschlagt und sein einer Emitter über einen aus zwei hinterein­ andergeschalteten Widerständen (36, 37) bestehenden Spannungsteiler an das zweite Betriebspotential (V _EE ) gelegt ist, während der andere Emitter dieses Tran­ sistors mit der Basis eines dritten Transistors (29) verbunden ist, daß außerdem der Teilerpunkt des be­ sagten Spannungsteilers (36, 37) einerseits mit der Basis des ersten Transistors (26) andererseits mit dem Kollektor eines vierten Transistors (28) zusammenge­ schaltet ist, daß weiterhin der Emitter des vierten Transistors (28) über einen Widerstand (38) am zweiten Betriebspotential (VR-) und seine Basis einer­ seits über einen Widerstand (40) an die Basis des dritten Transistors (29) gelegt und andererseits mit der Anode einer Diode (39) verbunden und über diese Diode an das zweite Betriebspotential (VR-) gelegt ist, und daß schließlich die Basis des dritten Transistors an die durch das Hilfspotential (U _K ) zu beaufschlagenden Stellen der Schaltung gelegt ist, während der Emitter des dritten Transistors (29) über einen Widerstand (40*) durch das zweite Betriebspotential (VR-) und sein Kollektor über eine Last durch das erste Betriebs­ potential (V _CC ) beaufschlagt ist.

10. Monolithisch integrierbarer Analog-Digitalwandler, bei dem das am Signaleingang anhängige Analogsignal gleichzeitig an die Signaleingänge einer Anzahl ein­ ander gleicher Komparatoren gelangt, deren Referenz­ eingang durch je eine Vergleichsspannung beaufschlagt ist, bei dem ferner die Gesamtheit der Vergleich­ spannungen nach Maßgabe des verwendeten Digitalsystems gestuft ist und bei dem die Komparatoren zur Steuerung eines gemeinsamen Prioritätsdekodierers vorgesehen sind, bei dem schließlich die einzelnen Komparatoren so aus­ gestaltet sind, daß sie einen beim Ansprechen des Komparators (K _i ) auf das an seinem Signaleingang (E) anstehende Signal den Pegel logisch "1" und beim Nichtansprechen des Komparators auf das Signal den Pegel "0" aufweisenden Signalausgang (Q) und einen sich in dieser Beziehung gerade umgekehrt verhaltenden zweiten Signalausgang ( ) aufweisen, insbesondere nach den Ansprüchen 1 bis 9, dadurch ge­ kennzeichnet, daß eine der Anzahl der Komparatoren (K _i ) entsprechende Anzahl von Transistoren (T _i ) mit ihren Basisanschlüssen derart an die Q- bzw. -Ausgänge benachbarter Komparatoren gelegt sind, daß der Q-Ausgang jedes Komparators (K _i ) mit der Basis je eines dieser Transistoren (T _i ) verbunden ist, daß außerdem der -Ausgang des der niedrigsten Digitalstel­ lenwertigkeit zugeordneten Komparators (K _i ) nicht verwendet, der -Ausgang der übrigen Komparatoren (K _i ) hingegen mit der Basis je eines dieser Transistoren verbunden ist, die mit Ausnahme des am -Ausgang des der höchsten Digitalstellenwertigkeit zugeordneten Komparators (K _n ) liegenden Transistors (T) jeweils am Q-Ausgang je eines weiteren Komparators (K _i+1) liegen, daß die Kollektoranschlüsse aller dieser Tran­ sistoren (T, T _i ) durch das erste Betriebspotential (V _CC ) beaufschlagt und ihre Emitter zur Steuerung einer Anzahl von Ausgangsstufen (DA, DA _h ) des Dekodierers vorgesehen sind.

11. Vorrichtung nach Anspruch 10, dadurch gekennzeichnet, daß jede Ausgangsstufe des Dekodierers drei Transistoren vom gleichen Typ enthält, daß dabei der erste Transistor (47) mit seinem Emitter über einen Widerstand (48) an das zweite Be­ triebspotential (VR-) und mit seiner Basis an ein erstes Hilfspotential (U _K ) gelegt ist, daß der Kollektor des ersten Transistors einerseits mit der Anode einer den Eingang der Ausgangsstufe bildenden Zenerdiode (Z, Z _h ) und andererseits mit dem Emitter des zweiten Transistors (49) verbunden ist, daß außerdem die Basis des zweiten Transistors (49) durch ein zweites Hilfspotential (U _K2) beaufschlagt und sein Kollektor einerseits mit der Basis des dritten Transistors (51) und andererseits über einen Lastwiderstand (50) an ein von den beiden Betriebspotentialen (V _CC und VR-) abgeleitetes Nullpotential gelegt ist, während der Kollektor des dritten Transistors (51) ebenfalls an ein solches Nullpotential gelegt ist und sein Emitter den Signalausgang der betreffenden Ausgangsstufe bildet.

12. Vorrichtung nach Anspruch 9, dadurch gekennzeichnet, daß der Kollektor des dritten Transistors (29) mit der Anode einer Zenerdiode (30) und die Anode dieser Zenerdiode (30) über einen Widerstand (41) mit dem ersten Betriebspotential (V _CC ) verbunden ist, daß außerdem der Kollektor des dritten Transistors (29) zur Steuerung der Basis eines dem dritten Transistor (29) gleichen Transistors (49) vorgesehen ist und daß schließlich dieser zuletzt genannte Transistor Bestandteil einer Ausgangsstufe des Prioritätsdekodierers ist.

13. Vorrichtung nach Anspruch 11 und 12, dadurch gekennzeichnet, daß der Kollektor des dritten Transistors (29) der zur Erzeugung der Hilfspotentiale (U _K2) dienenden Schaltung an die Basis des zweiten Transistors (49) der Ausgangsstufe (DA bzw. DA _h ) des Prioritätsdekodierers gelegt ist.

14. Vorrichtung nach Anspruch 12, dadurch gekennzeichnet, daß die Basis des dritten Transistors (29) mit der Basis eines fünften Transistors (31) und eines sechsten Transistors (32) verbunden ist, daß die Emitter des fünften und des sechsten Transistors (31, 32) über je einen Widerstand (43, 44) an das zweite Betriebspotential (VR-) gelegt sind, daß dabei der Kollektor des fünften Transistors (31) einerseits über einen Lastwiderstand (42) an ein Nullpotential, andererseits an den Basisanschluß eines siebenten Transistors (34) gelegt ist, daß dabei der Kollektor des siebenten Transistors (34) an einem aus den Betriebspotentialen (V _CC und VR-) abgeleiteten Nullpotential liegt, während sein Emitter mit der Anode einer Diode 33 verbunden ist, deren Kathode am Kollektor des sechsten Transistors (32) liegt und daß schließlich am Kollektor des sechsten Transistors (32) ein Hilfspotential (U _K₁) abnehmbar ist.

15. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß das zur Steuerung der Basis des mit seinem Kollektor am Emitter des den Signaleingang (E) der einzelnen Komparatoren bildenden Transistors (1) liegenden Transistors (3) vorgesehene Hilfspotential (U _K1) vom Kollektor des sechsten Transistors (32) einer Hilfsschaltung gemäß Anspruch 16 geliefert wird.

16. Vorrichtung nach Anspruch 2, dadurch gekennzeichnet, daß zur Beaufschlagung des zweiten mit seiner Basis an den Emittern des Eingangs des einzelnen Komparators (K _i ) bildenden Transistors (4) die Basis eines Transistors (21) vorgesehen ist, dessen Kollektor am Nullpotential und dessen Emitter an der Anode einer Diode (20) liegt, daß die Kathode dieser Diode (20) mit dem Kollektor eines weiteren Transistors (19) verbunden ist, dessen Emitter über einen Widerstand (22) durch das zweite Hilfspotential (VR-) beaufschlagt ist.

17. Vorrichtung nach Anspruch 16, dadurch gekennzeichnet, daß die Basis des weiteren Transistors (19) durch ein Hilfspotential (U _K ) beaufschlagt ist, das durch die Basis des dritten Transistors (29) einer Schaltung gemäß Anspruch 11 bzw. 16 geliefert ist.